TWI674578B - 電子裝置及其製造方法 - Google Patents

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TWI674578B TW105114195A TW105114195A TWI674578B TW I674578 B TWI674578 B TW I674578B TW 105114195 A TW105114195 A TW 105114195A TW 105114195 A TW105114195 A TW 105114195A TW I674578 B TWI674578 B TW I674578B
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Abstract

提供一種電子裝置及其製造方法。根據所揭示技術之一實施之一電子裝置為包括一半導體記憶體之一電子裝置，其中該半導體記憶體包括一磁穿隧接面(MTJ)結構，該MTJ結構包括：一自由層，其具有一可改變之磁化方向；一釘紮層，其具有一釘紮之磁化方向；及一隧道障壁層，其夾在該自由層與該釘紮層之間，其中該自由層包括一CoFeAlB合金。

Description

電子裝置及其製造方法 相關申請案之交叉參考
本申請案主張於2015年10月23日提交之發明名稱為「電子裝置及其製造方法」之韓國專利申請案第10-2015-0148068號之優先權，其全部內容以引用之方式併入本文中。
本專利文件係關於記憶體電路或記憶體裝置、以及其在電子裝置或系統中之應用。
近來，隨著電子器具趨向於小型化、低功耗、高效能、多功能性等，此項技術需要能夠將資訊儲存在諸如電腦、攜帶型通信裝置等之各種電子器具中之半導體裝置，並且已經對半導體裝置進行研究。此等半導體裝置包括如下之半導體裝置，該等半導體裝置能夠利用其根據施加之電壓或電流而在不同之電阻狀態之間切換之特性來儲存資料，例如，RRAM(電阻式隨機存取記憶體)、PRAM(相變隨機存取記憶體)、FRAM(鐵電隨機存取記憶體)、MRAM(磁性隨機存取記憶體)、電熔絲等。
本專利文件中所揭示之技術包括：記憶體電路或記憶體裝置、記憶體電路或記憶體裝置在電子裝置或系統中之應用以及可變電阻元 件之特性在其內能夠被改良的電子裝置之各種實施。
在一實施中，提供包括半導體記憶體之電子裝置，其中半導體記憶體包括磁穿隧接面(MTJ)結構，該結構包括：自由層，其具有可改變之磁化方向；釘紮層，其具有釘紮之磁化方向；及隧道障壁層，其夾在自由層與釘紮層之間，其中自由層包括CoFeAlB合金。
以上電子裝置之實施可以包括以下中之一或多者。
Al在CoFeAlB合金中之含量小於10%。Al在CoFeAlB合金中之含量為5%或更多。半導體記憶體進一步包含底層，底層安置在MTJ結構之下，並且用於增加位於底層之上之層的垂直磁性晶態各向異性。底層包含AIN。半導體記憶體進一步包含磁校正層，該磁校正層減少由釘紮層產生之雜散磁場之影響。磁校正層安置在MTJ結構之上。半導體記憶體進一步包含分隔層，該分隔層夾在MTJ結構與磁校正層之間，並且包含貴金屬。半導體記憶體進一步包含一或多個層，該一或多個層安置在MTJ結構之上或之下，並且具有與MTJ結構之側壁對準之側壁。底層之側壁不與MTJ結構之側壁對準。底層之上表面之寬度大於MTJ結構之下表面之寬度。
在一實施中，提供包括半導體記憶體之電子裝置，其中半導體記憶體包括磁穿隧接面(MTJ)結構，該結構包括：自由層，其具有可改變之磁化方向；釘紮層，其具有釘紮之磁化方向；及隧道障壁層，其夾在自由層與釘紮層之間，其中自由層包含CoFeXB合金，其中CoFeXB合金中之X為金屬，該金屬具有增加自由層之垂直各向異性場的含量之同時降低自由層之阻尼常數。
在該實施中，半導體記憶體進一步包含底層，該底層安置在MTJ結構之下，並且包含一種X之氮化物。
電子裝置可進一步包括微處理器，微處理器包括：控制單元，其經組態成自微處理器之外部接收包括命令之信號，並且執行命令之 提取、解碼或控制微處理器之信號之輸入或輸出；操作單元，其經組態成基於控制單元對命令解碼之結果而執行運算；及記憶體單元，其經組態成儲存用於執行運算之資料、與執行運算之結果相對應之資料或用於執行運算之資料之位址，其中半導體記憶體為微處理器中之記憶體單元之部分。
電子裝置可進一步包括處理器，處理器包括：核心單元，其經組態成基於自處理器之外部輸入之命令，藉由使用資料而執行與命令相對應之操作；快取記憶體單元，其經組態成儲存用於執行運算之資料、與執行運算之結果相對應之資料或用於執行運算之資料之位址；及匯流排介面，連接在核心單元與快取記憶體單元之間，並且經組態成在核心單元與快取記憶體單元之間傳輸資料，其中半導體記憶體為處理器中之快取記憶體單元之部分。
電子裝置可進一步包括處理系統，處理系統包括：處理器，其經組態成將由處理器接收之命令解碼，並且基於對命令解碼之結果而控制對資訊之操作；輔助記憶體裝置，其經組態成儲存用於將命令及資訊解碼之程式；主記憶體裝置，其經組態成呼叫及儲存來自輔助記憶體裝置之程式及資訊，使得處理器在執行程式時能夠使用程式及資訊而執行操作；及介面裝置，其經組態成在處理器、輔助記憶體裝置及主記憶體裝置中之至少一者與外部之間執行通信，其中半導體記憶體為處理系統中之輔助記憶體裝置或主記憶體裝置之部分。
電子裝置可進一步包括資料儲存系統，資料儲存系統包括：儲存裝置，其經組態成儲存資料並且無論電源供給與否均保存儲存之資料；控制器，其經組態成根據自外部輸入之命令而控制輸入資料至儲存裝置及自儲存裝置輸出資料；暫時儲存裝置，其經組態成暫時地儲存在儲存裝置與外部之間交換之資料；及介面，其經組態成在儲存裝置、控制器及暫時儲存裝置中之至少一者與外部之間執行通信，其中 半導體記憶體為資料儲存系統中之儲存裝置或暫時儲存裝置之部分。
電子裝置可進一步包括記憶體系統，該記憶體系統包括：記憶體，其經組態成儲存資料並且無論電源供給與否均保存儲存之資料；記憶體控制器，其經組態成根據自外部輸入之命令而控制輸入資料至記憶體及自記憶體輸出資料；緩衝記憶體，其經組態成緩衝在記憶體與外部之間交換之資料；及介面，其經組態成在記憶體、記憶體控制器及緩衝記憶體中之至少一者與外部之間執行通信，其中半導體記憶體為記憶體系統中之記憶體或緩衝記憶體之部分。
在一實施中，一種用於製造包括半導體記憶體之電子裝置之方法包括在基板之上形成磁穿隧接面(MTJ)結構，該步驟包括：提供基板；及在基板之上形成磁穿隧接面(MTJ)結構以包括：自由層，其具有可改變之磁化方向並且包括CoFeAlB合金；釘紮層，其具有釘紮之磁化方向；及隧道障壁層，其夾在自由層與釘紮層之間。
以上方法之實施可以包括以下中之一或多者。
為了提供包括CoFeAlB合金之自由層，MTJ結構之形成包含：在基板之上沈積CoFeB層；沈積Al層；及執行熱處理。Al層之厚度與CoFeB層之厚度之比率小於1/9。在CoFeB層之沈積之前或之後執行Al層之沈積。該方法進一步包含重複Al層之沈積及CoFeB層之沈積。MTJ結構之形成包括：使用CoFeAlB合金靶而執行物理沈積，以提供包括CoFeAlB合金之自由層。MTJ結構之形成包括：使用CoFeB靶及Al靶二者而執行物理沈積，以提供包括CoFeAlB合金之自由層。
在圖式、描述及申請專利範圍中更加詳細地描述此等及其他之態樣、實施及相關之優點。
100‧‧‧可變電阻元件
110‧‧‧底層
120‧‧‧自由層
122‧‧‧Al層
124‧‧‧CoFeB層
124A‧‧‧第一CoFeB層
124B‧‧‧第二CoFeB層
130‧‧‧隧道障壁層
140‧‧‧釘紮層
150‧‧‧分隔層
160‧‧‧磁校正層
170‧‧‧覆蓋層
600‧‧‧基板
610‧‧‧第一層間絕緣層
620‧‧‧底接觸
625‧‧‧底接觸
630‧‧‧第二層間絕緣層
640‧‧‧頂接觸
1000‧‧‧微處理器
1010‧‧‧記憶體單元
1020‧‧‧操作單元
1030‧‧‧控制單元
1040‧‧‧快取記憶體單元
1050‧‧‧匯流排介面
1100‧‧‧處理器
1110‧‧‧核心單元
1111‧‧‧記憶體單元
1112‧‧‧操作單元
1113‧‧‧控制單元
1120‧‧‧快取記憶體單元
1121‧‧‧主儲存區
1122‧‧‧二級儲存區
1123‧‧‧三級儲存區
1130‧‧‧匯流排介面
1140‧‧‧嵌入式記憶體單元
1150‧‧‧通信模組單元
1160‧‧‧記憶體控制單元
1170‧‧‧媒體處理單元
1200‧‧‧系統
1210‧‧‧處理器
1220‧‧‧主記憶體裝置
1230‧‧‧輔助記憶體裝置
1240‧‧‧介面裝置
1300‧‧‧參考數字
1310‧‧‧儲存裝置
1320‧‧‧控制器
1330‧‧‧介面
1340‧‧‧暫時儲存裝置
1400‧‧‧記憶體系統
1410‧‧‧記憶體
1420‧‧‧記憶體控制器
1430‧‧‧介面
1440‧‧‧緩衝記憶體
H‧‧‧孔
T1‧‧‧第一厚度
T2‧‧‧第二厚度
T2A‧‧‧厚度
T2B‧‧‧厚度
W1‧‧‧寬度
W2‧‧‧寬度
圖1為繪示根據所揭示技術之實施之可變電阻元件的截面圖。
圖2A為展示根據可比較之實例之包括磁穿隧接面(MTJ)結構的可 變電阻元件之磁滯回線之曲線圖，而圖2B為展示根據所揭示技術之實施之包括MTJ結構的可變電阻元件之磁滯回線之曲線圖。
圖3為展示根據可比較實例及所揭示技術之實施之自由層的阻尼常數之曲線圖。
圖4為展示根據所揭示技術之實施之自由層的垂直各向異性場(Hk)及阻尼常數值之曲線圖。
圖5A為繪示製造圖1所示之自由層之方法的一實例之截面圖。
圖5B為繪示製造圖1所示之自由層之方法的另一實例之截面圖。
圖6A為繪示根據所揭示技術之實施之記憶體裝置及其製造方法的截面圖。
圖6B為繪示根據所揭示技術之實施之記憶體裝置及其製造方法的截面圖。
圖7為實施基於所揭示技術之記憶體電路之微處理器的組態圖之實例。
圖8為實施基於所揭示技術之記憶體電路之處理器的組態圖之實例。
圖9為實施基於所揭示技術之記憶體電路之系統的組態圖之實例。
圖10為實施基於所揭示技術之記憶體電路之資料儲存系統的組態圖之實例。
圖11為實施基於所揭示技術之記憶體電路之記憶體系統的組態圖之實例。
以下將參照附圖來詳細地描述所揭示技術之各種實例及實施。
圖式並非必須按比例繪製，並且在某些情況下，為了清楚地展示所描述之實例或實施之某些特徵，可能對圖式中至少一些結構之比 例做誇大處理。在圖式或描述中呈現具有兩層或多個層之多層結構之特定實例時，所示之此等層之相對位置關係或排列層的順序反映所述或所示實例之特定實施，並且不同的相對位置關係或排列層之順序也是可能的。另外，多層結構之所述實例或所示實例可以不反映出存在於特定多層結構中之全部層(例如，一或多個額外之層可以存在於兩個所示之層之間)。作為特定之實例，當在所述或所示之多層結構中之第一層被提及在第二層「上」或「之上」或在基板「上」或「之上」時，第一層可以直接形成在第二層上或基板上，但亦可以表示一種結構，其中一或多個其他之中間層可以存在於第一層與第二層之間或第一層與基板之間。
如本文中所利用，術語「可變電阻元件」係關於一種能夠根據施加至其兩個端部之電壓或電流而在不同之電阻狀態之間切換之元件。可變電阻元件可以根據其電阻狀態來儲存不同之資料。因而，可變電阻元件可以用作記憶體單元。除可變電阻元件之外，記憶體單元可進一步包括選擇元件，該選擇元件連接至可變電阻元件，並且用於控制對於可變電阻元件之存取。可以採用各種方式來佈置此等記憶體單元，以形成半導體記憶體。
作為一實例，可變電阻元件可以包括磁穿隧接面(MTJ)結構，該結構包括：自由層，其具有可改變之磁化方向；釘紮層，其具有釘紮之磁化方向；及隧道障壁層，其夾在自由層與釘紮層之間。在此可變電阻元件中，可以根據施加之電壓或電流來改變自由層之磁化方向，使得自由層之磁化方向能夠改變至與釘紮層之磁化方向平行或反向平行之方向。因而，可變電阻元件能夠在低電阻狀態與高電阻狀態之間切換。如下所述之實施旨在提供改進之可變電阻元件，該元件能夠滿足或增強上述可變電阻元件所需之各種特性。
圖1為繪示根據所揭示技術之實施之可變電阻元件的截面圖。
參見圖1，根據所揭示技術之實施之可變電阻元件100可以包括磁穿隧接面(MTJ)結構，該結構包括：自由層120，其具有可改變之磁化方向；釘紮層140，其具有釘紮之磁化方向；及隧道障壁層130，其夾在自由層120與釘紮層140之間。
自由層120具有可改變之磁化方向，因而能夠儲存不同之資料。該層亦可以稱為儲存層等。自由層120之磁化方向可以與自由層之表面大體上垂直。換言之，自由層120之磁化方向可以與自由層120、隧道障壁層130以及釘紮層140彼此堆疊之方向大體上平行。因而，自由層120之磁化方向在向下方向及向上方向之間變化。可以藉由自旋轉移力矩引起自由層120之磁化方向之變化。在本實施中，自由層可以包括為鐵磁材料之CoFeAlB合金。在一些實施中，Al在CoFeAlB合金中之含量可以小於10%。藉由具有包括CoFeAlB合金之自由層120，可以提供各種優點。
與自由層120之磁化方向相比，釘紮層140具有釘紮之磁化方向，並且可以被稱為參考層等。儘管圖1繪示釘紮層140具有向下之磁化方向，但是釘紮層140亦可以具有向上之磁化方向。釘紮層140可以具有包括鐵磁材料之單層或多層之結構。例如，釘紮層140可以包括基於Fe、Ni或Co之合金，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金等等，或釘紮層140可以包括金屬之堆疊，例如，Co/Pt或Co/Pd等。
隧道障壁層130允許在用於儲存資料之寫入操作中之電子穿隧，使得改變自由層120之磁化方向成為可能。隧道障壁層130可以包括介電氧化物，例如，諸如MgO、CaO、SrO、TiO、VO或NbO等等之氧化物。
若將電壓或電流施加至上述MTJ結構中之可變電阻元件100之上部及下部，則自由層120之磁化方向可以藉由自旋轉移力矩來改變。若自由層120之磁化方向與釘紮層140之磁化方向平行，則可變電阻元件100可以處於低電阻狀態，並且可以儲存例如資料「1」。相反地，若自由層120之磁化方向與釘紮層140之磁化方向反向平行，則可變電阻元件100可以處於高電阻狀態，並且可以儲存例如資料「0」。另外，自由層120及釘紮層140之位置可以倒轉。例如，自由層140可以位於隧道障壁層130之下，而自由層120可以位於隧道障壁層130之上。
將參照圖2A至圖4來進一步詳細地描述在本實施中把CoFeAlB合金用作自由層120之各種優點。
圖2A為展示根據可比較之實例之包括磁穿隧接面(MTJ)結構的可變電阻元件之磁滯回線之曲線圖，而圖2B為展示根據本實施之包括MTJ結構之可變電阻元件的磁滯回線之曲線圖。
根據可比較之實例之MTJ結構包括作為自由層的CoFeB合金，而根據本實施之MTJ結構包括作為自由層之具有小於10%的Al含量之CoFeAlB合金。
參見圖2A及圖2B，可比較實例及本實施展示類似之垂直磁化特性。換言之，當使用CoFeAlB而不是主要用作自由層之CoFeB作為自由層時，自由層之垂直磁化特性不受影響。
圖3展示根據可比較實例及所揭示技術之一個實施之自由層的阻尼常數之兩個曲線圖。在圖3中，x軸表示正規化之Hk(垂直各向異性場)值，而y軸表示正規化之阻尼常數值。可比較實例之自由層包括CoFeB合金，而本實施之自由層包括CoFeAlB合金。
參見圖3，在CoFeB合金之情況下，存在之問題在於，阻尼常數值隨著Hk值之增加(即，垂直磁各向異性增加)而增加。相反地，在 CoFeAlB合金之情況下，可以看出：當Hk值增加時，阻尼常數值降低。因而，在等於或大於一定位準之Hk值處，CoFeAlB合金可以具有低於CoFeB合金之阻尼常數值之阻尼常數值。正如以下將討論，阻尼常數值與用於在不同之電阻狀態之間切換所需的電流密度有關，因而能夠藉由降低阻尼常數值來改良可變電阻元件之特性。
上述自旋轉移力矩所需之電流密度與阻尼常數成比例。因而，若自由層之阻尼常數低，則即便在低電流下也能容易地改變自由層之磁化方向。換言之，能夠獲得即便在低驅動電流下也能操作之可變電阻元件。在此情況下，亦存在之優點在於，可以減小與可變電阻元件連接之選擇元件等之尺寸，使得能夠增加包括可變電阻元件及選擇元件之半導體記憶體之整合密度。
圖4為展示以本實施之自由層之Al含量為根據的自由層之垂直各向異性場(Hk)及阻尼常數值之曲線圖。在圖4中，左側之y軸表示正規化之Hk值，而右側之y軸表示正規化之阻尼常數值。正如以下參照圖5A及圖5B所述，根據本實施之自由層可以藉由以下方式來形成：將CoFeB層及Al層沈積，並且對被沈積之層進行熱處理，以形成CoFeAlB合金。在圖4中，x軸表示Al層之正規化之厚度，該厚度在CoFeB層之厚度固定在恆定值之狀態下改變。
參見圖4，可以看出，若Al層之厚度與CoFeB層之厚度相比增加，則阻尼常數值改變很小或不改變。然而，隨著Al層之厚度增加，Hk值大幅降低。由於Al層之厚度增加意味著Al在CoFeAlB合金中之含量增加，所以可以看出，Al層之厚度與CoFeB層之厚度之比率，即Al在CoFeAlB合金中之含量應當降低至一定位準或更小，以滿足所要Hk值及所要阻尼常數值二者。
在圖4中，兩個曲線圖中之各者具有四個點。在下文中，點被稱為沿著X方向之第一個點至第四個點。在兩個曲線圖之最左側的第一 個點分別表示當CoFeB層之厚度係約1.4nm及Al層之厚度係約0.05nm時的Hk值及阻尼常數值。在此情況下，Al在CoFeAlB合金中之含量可係約3%至4%。
在兩個曲線圖之第二個點分別表示當CoFeB層之厚度係約1.4nm及Al層之厚度係約0.1nm時的Hk值及阻尼常數值。在此情況下，Al在CoFeAlB合金中之含量可係約6%至7%。
在兩個曲線圖之第三個點分別表示當CoFeB層之厚度係約1.4nm及Al層之厚度係約0.15nm時的Hk值及阻尼常數值。在此情況下，Al在CoFeAlB合金中之含量可係約9%至10%。
在兩個曲線圖之第四個點分別表示當CoFeB層之厚度係約1.4nm及Al層之厚度係約0.2nm時的Hk值及阻尼常數值。在此情況下，Al在CoFeAlB合金中之含量可係約12%至13%。
將上述實驗實例一起考慮，Al在CoFeAlB合金中之含量可以優選地小於10%，以使阻尼常數值及Hk值二者都保持其所要位準或範疇。此係因為，若Al在CoFeAlB合金中之含量大於10%，則Hk值會大幅降低，此係不合需要的。在某些實施中，Al在CoFeAlB合金中之含量可以大於5%，並且小於10%。此係因為，隨著Al之含量增加，儘管阻尼常數值大體上為恆定的，但阻尼常數值也稍微增加。
在本實施中，若將CoFeAlB合金用作自由層，並且將Al在CoFeAlB合金中之含量控制為小於10%，則能夠保證高垂直磁各向異性及低阻尼常數二者。因而，可以改良可變電阻元件之儲存特性及操作特性。
再次參見圖1，可變電阻元件100除MTJ結構之外，可進一步包括用於改良MTJ結構特性之各種層或用於形成MTJ結構之程序。例如，可變電阻元件100可進一步包括：底層110、分隔層150、磁校正層160以及覆蓋層170。
底層110可以位於MTJ結構之間，並且可以用於改良MTJ結構之特性。例如，底層110可以具有各種晶體結構，使其能夠用於改良安置在底層110上之層(例如，自由層120)之垂直磁性晶態各向異性。該底層110可以具有包括金屬、金屬氮化物或其組合之單層或多層結構。
若底層110用於改良自由層120之垂直磁各向異性，則當使用包括如本實施中所述之CoFeAlB合金之自由層時，底層110之厚度會減小。具體地，在可比較實例中，包括CoFeB合金之自由層形成在底層上，底層應當具有等於或大於一定位準之厚度，使得自由層能夠用於改良自由層之垂直磁各向異性。然而，在包括CoFeAlB合金之自由層120形成在底層110上之本實施之情況下，即使當底層110之厚度與可比較實例之底層的厚度相比減小時，也能滿足類似於可比較實例之垂直磁性晶態各向異性。當包括圖2A之CoFeB之自由層行形成在包括AlN的0.8nm厚之底層上時，獲得圖2A中所示之實驗結果。當包括圖2B之CoFeAlB之自由層行形成在包括AlN的0.4nm厚之底層上時，獲得圖2B中所示之實驗結果。自圖2A及圖2B之此等結果中，可以看出：在底層由與可比較實例相同之材料組成時，即使底層之厚度減少至可比較實例之厚度之一半，所揭示技術之本實施也能夠呈現出類似於可比較實例之垂直磁各向異性。
如上所述，若底層110之厚度減小，則可以減少在用於形成可變電阻元件100之圖案化程序中由將底層110的材料再沈積在可變電阻元件100之側壁上所引起的不合需要之漏電。另外，能夠減小在用於形成可變電阻元件100之圖案化程序中之蝕刻時間，因而，能夠減少在可變電阻元件100之側壁中發生之蝕刻缺陷。
磁校正層160能夠用於抵消或降低由在自由層120處或在自由層120上之釘紮層140所產生之雜散磁場的影響。在此情況下，能夠降低 自由層120上之釘紮層140之雜散磁場的影響，因而能夠降低自由層120內之偏轉磁場。磁校正層160可以具有與釘紮層140之磁化方向反向平行之磁化方向。在本實施中，若釘紮層140具有向下之磁化方向，則磁校正層160可以具有向上之磁化方向。相反地，若釘紮層140具有向上之磁化方向，則磁校正層160可以具有向下之磁化方向。磁校正層160可以具有包括鐵磁材料之單層或多層之結構。
儘管在本實施中之磁校正層160位於釘紮層140之上，但是可以各種方式來改變磁校正層160之位置。例如，磁校正層160可以位於MTJ結構之下。或者，例如，磁校正層160可以位於MTJ結構之上、之下或旁邊，並且可以與MTJ結構分別地被圖案化。
分隔層150可以夾在磁校正層160與釘紮層140之間，使得分隔層能夠用作其間的緩衝器，以改良磁校正層160之特性。分隔層150可以包括貴金屬，例如Ru。
覆蓋層170在用於形成可變電阻元件100之圖案化程序中用作硬遮罩，並且可以包括各種導電材料，例如金屬。例如，覆蓋層170可以由金屬基材料形成，該金屬基材料在層內引起之針孔缺陷更少，並且相對於濕式蝕刻及/或乾式蝕刻具有高阻抗。例如，覆蓋層170可以包括貴金屬，例如Ru。
同時，可以藉由各種方法來形成包括CoFeAlB合金之自由層120，並且此等方法將藉由參照圖5A及圖5B之實例來描述。
圖5A為繪示用於製造圖1所示之自由層之方法的一實例之截面圖，而圖5B為繪示用於製造圖1所示之自由層之方法的另一實例之截面圖。
參見圖5A，具有第一厚度T1之Al層122可以沈積在底層110上。然後，在Al層122上，可以沈積具有大於第一厚度T1之第二厚度T2之CoFeB層124。接著，可以執行熱處理程序，以使Al層122與CoFeB層 124反應，由此形成CoFeAlB合金。可以控制第一厚度T1與第二厚度T2之比率，以使Al在CoFeAlB中之含量將小於10%。例如，可以將第一厚度T1與第二厚度T2之比率控制為小於大約1：9。
作為另一實例，儘管在圖中未展示，但是CoFeAlB也可以藉由以下方式來形成：將CoFeB層124沈積在底層110上，在CoFeB層124上形成Al層122，然後使沈積之層經受熱處理程序。
參見圖5B，CoFeAlB合金亦可以藉由在底層110上順序地沈積第一CoFeB層124A、Al層122及第二CoFeB層124B，然後使沈積之層經受熱處理程序來形成。在本文中，第一CoFeB層124A之厚度T2A及第二CoFeB層124B之厚度T2B之和可以與圖5A所示之第二厚度T2大體上相同。
作為另一實例，儘管在圖中未展示，但CoFeAlB合金亦可以藉由將複數個CoFeB層及複數個Al層交替地沈積，然後使沈積之層經受熱處理程序來形成。
作為又一實例，儘管在圖中未展示，但CoFeAlB合金亦可以藉由利用CoFeAlB合金靶之物理氣相沈積程序(例如，濺鍍程序)來形成。
作為又一實例，儘管在圖中未展示，但CoFeAlB合金亦可以藉由利用CoFeB靶及Al靶之物理氣相沈積程序(例如，共濺鍍程序)來形成。
可以佈置如上所述之複數個可變電阻元件100，以形成半導體記憶體。半導體記憶體可進一步包括各種組件，包括源自每個可變電阻元件100之兩個端部之線或元件。將藉由參照圖6A及圖6B實例來描述該半導體記憶體裝置。
圖6A為繪示根據所揭示技術之實施之記憶體裝置及其製造方法之截面圖。
參見圖6A，根據該實施之記憶體裝置可以包括：基板600，其具 有形成於其中之某一所需之元件(未展示)，例如，用於控制對於可變電阻元件100之存取之電晶體；底接觸620，其位於基板600上，並且將複數個可變電阻元件100之各者的下端與基板600之一部分(例如，電晶體之汲極)連接；可變電阻元件100，其位於每個底接觸620上；及頂接觸640，其位於複數個可變電阻元件100之各者上，並且將複數個可變電阻元件100之各者之上端與某一線(未展示)連接，例如位元線。
如上所述之記憶體裝置可以藉由以下方法來形成。
首先，可以提供具有形成於其中之電晶體等之基板，然後可以在基板600上形成第一層間絕緣層610。接著，可以選擇性地蝕刻第一層間絕緣層610，以形成曝露出基板600之一部分之孔，此後可以將導電材料填充在孔內，以形成底接觸620。此後，形成可變電阻元件100之材料層可以形成在底接觸620及第一層間絕緣層610之上，然後可以選擇性地蝕刻此等材料層，由此形成可變電阻元件100。在本文中，用於形成可變電阻元件100之材料層之蝕刻可以利用具有強物理蝕刻屬性之程序來執行，例如，離子束蝕刻(IBE)程序。接著，可以形成覆蓋可變電阻元件之第二層間絕緣層630。其後，可以選擇性地蝕刻第二層間絕緣層630，以形成曝露出可變電阻元件100之上表面之孔，然後可以將導電材料填充在該孔內，以形成頂接觸640。
在根據該實施之記憶體裝置中，形成可變電阻元件100之所有層可以具有彼此對準之側壁。此係因為可變電阻元件100藉由使用單一遮罩之蝕刻程序而形成。
然而，不同於圖6A所示之實施，可變電阻元件100之一部分可以與其他部分分別地被圖案化。在圖6B中繪示該圖案化程序。
圖6B為繪示根據所揭示技術之另一實施之記憶體裝置及其製造方法的截面圖。圖6B所示之實施之描述將集中於與圖6A所示的實施 之不同之處而進行。
參見圖6B，在根據該實施之記憶體裝置中，可變電阻元件100之一部分(例如，底層110)可以不具有與其餘層之側壁對準之側壁。底層110可以具有與底接觸625之側壁對準之側壁。
如圖6B所示之記憶體裝置可以藉由以下方法來形成。
首先，可以在基板600上形成第一層間絕緣層610，然後可以選擇性地蝕刻第一層間絕緣層610，以形成曝露出基板600之一部分之孔H。接著，可以形成填充孔H之下部之底接觸625。更具體地，底接觸625可以藉由以下方式來形成：將覆蓋其內形成有孔H之結構之導電材料沈積，然後藉由回蝕程序等來去除導電材料之一部分，直至導電材料達到所要高度為止。接著，可以形成填充其中形成有底接觸625之孔H之其餘空間的底層110。更具體地，底層110之形成可以藉由如下方式來完成：形成用於底層110之材料層，該材料層覆蓋其內形成有底接觸625之所產生之結構，然後執行平坦化程序，例如，CMP(化學機械拋光)程序，直至曝露出第一層間絕緣層610之上表面為止。接著，用於形成除可變電阻元件100之底層110之外的其餘層之材料層可以形成在底層110及第一層間絕緣層610上，然後可以選擇性地蝕刻此等材料層，由此形成可變電阻元件100之其餘部分。後續之程序與以上參照圖6A所述之程序大體上相同。
根據該實施，可以減小要藉由用於形成可變電阻元件100之蝕刻程序進行蝕刻之厚度，因而可以降低蝕刻程序之難度。
另外，儘管該實施描述將底層110填充在孔H內之情況，但是若需要的話，亦可以將另外之層(例如，自由層120)填充在孔H內。
此外，在該實施中，底層110之上表面的寬度W1可以等於或大於MTJ結構之下表面的寬度W2。因而，MTJ結構之整體可以存在於底層110之上。若底層110之上表面的寬度W1小於MTJ結構之下表面的寬 度W2，則MTJ結構將位於底層110與層間絕緣層610之間之邊界上，因而可能會發生由MTJ結構之一部分之彎曲所引起的故障。例如，若MTJ結構之隧道障壁層130彎曲，則MTJ結構之特性可能被奈爾(neel)耦合破壞。然而，在該實施中能夠避免此等問題，因為MTJ結構形成在高平坦化之表面上。
如上所述，根據包括所揭示技術之實施之半導體記憶體的電子裝置及其製造方法，能夠改良可變電阻元件之特性。
基於所揭示技術之以上及其他之記憶體電路或半導體裝置可以用於一些裝置或系統中。圖7至圖11提供能夠實施本文中所揭示之記憶體電路之裝置或系統的一些實例。
圖7為實施基於所揭示技術之記憶體電路之微處理器的組態圖之實例。
參見圖7，微處理器1000可以執行用於控制及調節一系列處理之任務：自各種外部裝置接收資料、處理資料以及將處理結果輸出至外部裝置。微處理器1000可以包括：記憶體單元1010、操作單元1020、控制單元1030等等。微處理器1000可以為各種資料處理單元，例如中央處理單元(CPU)、圖形處理單元(GPU)、數位信號處理器(DSP)以及應用處理器(AP)。
記憶體單元1010為將資料儲存在微處理器1000內之部分，如處理器暫存器、暫存器等。記憶體單元1010可以包括：資料暫存器、位址暫存器、浮點暫存器等。此外，記憶體單元1010可以包括各種暫存器。記憶體單元1010可以執行暫時地儲存要藉由操作單元1020執行運算之資料、執行運算之結果資料以及儲存有執行運算之資料的位址之功能。
記憶體單元1010可以包括根據實施之上述半導體裝置中之一或多者。例如，記憶體單元1010可以包括磁穿隧接面(MTJ)結構，該結 構包含：自由層，其具有可改變之磁化方向；釘紮層，其具有釘紮之磁化方向；及隧道障壁層，其夾在自由層與釘紮層之間，其中自由層包含CoFeAlB合金。經由此，可以改良記憶體單元1010之資料儲存特性。因此，可以改良微處理器1000之操作特性。
操作單元1020可以根據控制單元1030將命令解碼之結果來執行四項算術運算或邏輯運算。操作單元1020可以包括至少一個算術邏輯單元(ALU)等。
控制單元1030可以自微處理器1000之記憶體單元1010、操作單元1020以及外部裝置接收信號，執行命令之提取、解碼以及控制微處理器1000的信號之輸入及輸出，以及執行由程式表示之處理。
根據本實施之微處理器1000可以額外地包括快取記憶體單元1040，快取記憶體單元1040能夠暫時地儲存自外部裝置(而不是記憶體單元1010)輸入之資料或輸出至外部裝置之資料。在此情況下，快取記憶體單元1040可以經由匯流排介面1050與記憶體單元1010、操作單元1020以及控制單元1030交換資料。
圖8為實施基於所揭示技術之記憶體電路之處理器的組態圖之實例。
參見圖8，處理器1100可以藉由包括除微處理器執行之任務之外的各種功能來改良效能並實現多功能性，微處理器執行用於控制及調節一系列處理之任務為：自各種外部裝置接收資料，處理資料以及將處理結果輸出至外部裝置。處理器1100可以包括：核心單元1110，其用作微處理器；快取記憶體單元1120，其用於暫時地儲存資料；及匯流排介面1130，其用於在內部裝置與外部裝置之間傳輸資料。處理器1100可以包括各種系統單晶片(SoC)，例如多核處理器、圖形處理單元(GPU)以及應用處理器(AP)。
本實施之核心單元1110為對自外部裝置輸入之資料執行算術邏輯 運算之部分，並且可以包括：記憶體單元1111、操作單元1112以及控制單元1113。
記憶體單元1111為將資料儲存在處理器1100內之部分，如處理器暫存器、暫存器等。記憶體單元1111可以包括：資料暫存器、位址暫存器、浮點暫存器等。此外，記憶體單元1111可以包括各種暫存器。記憶體單元1111可以執行暫時地儲存要藉由操作單元1112執行運算之資料、執行運算之結果資料以及儲存有執行運算之資料的位址之功能。操作單元1112為在處理器1100內執行運算之部分。操作單元1112可以根據控制單元1113將命令解碼之結果來執行四項算術運算、邏輯運算等。操作單元1112可以包括至少一個算術邏輯單元(ALU)等。控制單元1113可以自處理器1100之記憶體單元1111、操作單元1112以及外部裝置接收信號，執行命令之提取、解碼、控制處理器1100之信號之輸入及輸出，以及執行由程式表示之處理。
快取記憶體單元1120為暫時地儲存資料的部分，以補償以高速操作之核心單元1110與以低速操作之外部裝置之間的資料處理速度之差。快取記憶體單元1120可以包括：主儲存區1121、二級儲存區1122以及三級儲存區1123。通常，快取記憶體單元1120包括主儲存區1121及二級儲存區1122，並且在需要高儲存容量之情況下可以包括三級儲存區1123。視情況需要，快取記憶體單元1120可以包括數目增加之儲存區。亦即，可以根據設計來改變包括在快取記憶體單元1120中之儲存區之數目。主儲存區1121、二級儲存區1122及三級儲存區1123儲存及區分資料之速度可以相同或不同。在各個儲存區1121、1122及1123之速度不同之情況下，主儲存區1121之速度可以最大。快取記憶體單元1120之主儲存區1121、二級儲存區1122及三級儲存區1123中之至少一個儲存區可以包括根據實施的上述半導體記憶體中之一或多者。例如，快取記憶體單元1120可以包括磁穿隧接面(MTJ)結構，該結構包 含：自由層，其具有可改變之磁化方向；釘紮層，其具有釘紮之磁化方向；及隧道障壁層，其夾在自由層與釘紮層之間，其中自由層包含CoFeAlB合金。經由此，可以改良快取記憶體單元1120之資料儲存特性。因此，可以改良處理器1100之操作特性。
儘管在圖8中展示全部之主儲存區1121、二級儲存區1122及三級儲存區1123經組態在快取記憶體單元1120之內部，但是應當注意的是，快取記憶體單元1120之全部的主儲存區1121、二級儲存區1122及三級儲存區1123皆可以經組態在核心單元1110之外部，並且可以補償核心單元1110與外部裝置之間的資料處理速度之差。同時，應當注意的是，快取記憶體單元1120之主儲存區1121可以安置在核心單元1110之內部，而二級儲存區1122及三級儲存區1123可以組態在核心單元1110之外部，以加強用於補償資料處理速度之差之功能。在另一實施中，主儲存區1121及二級儲存區1122可以安置在核心單元1110之內部，而三級儲存區1123可以安置在核心單元1110之外部。
匯流排介面1130為將核心單元1110、快取記憶體單元1120與外部裝置連接並且允許資料有效地傳輸之部分。
根據本實施之處理器1100可以包括複數個核心單元1110，並且複數個核心單元1110可以共用快取記憶體單元1120。複數個核心單元1110及快取記憶體單元1120可以直接地連接或經由匯流排介面1130來連接。複數個核心單元1110可以採用與核心單元1110之上述組態相同之方式來組態。在處理器1100包括複數個核心單元1110之情況下，快取記憶體單元1120之主儲存區1121可以組態在每個核心單元1110內，與複數個核心單元1110之數目相對應，而二級儲存區1122及三級儲存區1123可以組態在複數個核心單元1110之外部，以這種方式經由匯流排介面1130被共用。主儲存區1121之處理速度可以比二級儲存區1122及三級儲存區1123之處理速度快。在另一實施中，主儲存區1121及二 級儲存區1122可以組態在每個核心單元1110內，與複數個核心單元1110之數目相對應，而三級儲存區1123可以組態在複數個核心單元1110之外部，以這種方式經由匯流排介面1130被共用。
根據本實施之處理器1100可進一步包括：嵌入式記憶體單元1140，儲存資料；通信模組單元1150，其能夠以有線或無線之方式將資料傳輸至外部裝置及自外部裝置接收資料；記憶體控制單元1160，其驅動外部記憶體裝置；及媒體處理單元1170，其處理在處理器1100中處理之資料或自外部輸入裝置輸入之資料，並且將處理之資料輸出至外部介面裝置等。此外，處理器1100可以包括複數個不同之模組及裝置。在此情況下，附加之複數個模組可以經由匯流排介面1130與核心單元1110及快取記憶體單元1120交換資料，並且複數個模組彼此交換資料。
嵌入式記憶體單元1140不僅可以包括揮發性記憶體，可進一步包括非揮發性記憶體。揮發性記憶體可以包括：DRAM(動態隨機存取記憶體)、行動DRAM、SRAM(靜態隨機存取記憶體)、以及具有與上述記憶體相似功能之記憶體等等。非揮發性記憶體可以包括：ROM(唯讀記憶體)、反或(NOR)快閃記憶體、反及(NAND)快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)、具有相似功能之記憶體。
通信模組單元1150可以包括：能夠與有線網路連接之模組、能夠與無線網路連接之模組以及能夠與有線網路及無線網路二者連接之模組。有線網路模組可以包括諸如經由傳輸線來發送及接收資料之各種裝置之局域網(LAN)、通用串列匯流排(USB)、乙太網路、電力線通信(PLC)等。無線通信模組可以包括諸如在不需要傳輸線之情況下發送及接收資料之各種裝置的紅外線資料協會(IrDA)、分碼多重存取 (CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、泛在感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA(WCDMA)、超寬頻(UWB)等。
記憶體控制單元1160管理及處理根據不同之通信標準在處理器1100與外部儲存裝置之間傳送的資料。記憶體控制單元1160可以包括各種記憶體控制器，例如可以控制如下之裝置之裝置：IDE(整合裝置電子器件)、SATA(串列進階附接技術)、SCSI(小型電腦系統介面)、RAID(獨立磁碟之冗餘陣列)、SSD(固態磁碟)、eSATA(外部SATA)、PCMCIA(個人電腦記憶卡國際協會)、USB(通用串列匯流排)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等。
媒體處理單元1170可以處理在處理器1100中處理之資料或自外部輸入裝置以影像、聲音及其他形式輸入之資料，並且將資料輸出至外部介面裝置。媒體處理單元1170可以包括：圖形處理單元(GPU)、數位信號處理器(DSP)、高清晰度音訊裝置(HD音訊)、高清晰度多媒體介面(HDMI)控制器等。
圖9為實施基於揭示技術之記憶體電路之系統的組態圖之實例。
參見圖9，系統1200作為用於處理資料之設備可以執行輸入、處理、輸出、通信、儲存等，以進行對資料之一系列操控。系統1200可以包括：處理器1210、主記憶體裝置1220、輔助記憶體裝置1230、介面裝置1240等。本實施之系統1200可以為使用處理器來操作之各種電子系統，例如，電腦、伺服器、PDA(個人數位助理)、攜帶型電腦、上網型平板電腦、無線電話、行動電話、智慧型電話、數位音樂播放 器、PMP(攜帶型多媒體播放器)、相機、全球定位系統(GPS)、視訊攝影機、錄音機、遠距通信與處理技術(telematics)、視聽(AV)系統、智慧型電視等。
處理器1210可以將輸入之命令解碼，處理針對儲存在系統1200中之資料的運算、比較等，以及控制此等操作。處理器1210可以包括：微處理器單元(MPU)、中央處理單元(CPU)、單核/多核處理器、圖形處理單元(GPU)、應用處理器(AP)、數位信號處理器(DSP)等。
主記憶體裝置1220為如下之記憶體，其在程式被執行時能夠暫時地儲存、呼叫及執行來自輔助記憶體裝置1230之程式碼或資料，並且即使電源被切斷也能保持儲存之內容。主記憶體裝置1220可以包括根據實施之上述半導體裝置中之一或多者。例如，主記憶體裝置1220可以包括磁穿隧接面(MTJ)結構，該結構包含：自由層，其具有可改變之磁化方向；釘紮層，其具有釘紮之磁化方向；及隧道障壁層，其夾在自由層與釘紮層之間，其中自由層包含CoFeAlB合金。經由此，可以改良主記憶體裝置1220之資料儲存特性。因此，可以改良系統1200之操作特性。
此外，主記憶體裝置1220可進一步包括當電源被切斷時全部內容被擦除之揮發性記憶體類型之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等。與此不同，主記憶體裝置1220可以不包括根據實施之半導體裝置，而可以包括當電源被切斷時全部內容被擦除之揮發性記憶體類型的靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等。
輔助記憶體裝置1230為用於儲存程式碼或資料之記憶體裝置。儘管輔助記憶體裝置1230之速度比主記憶體裝置1220慢，但是輔助記憶體裝置1230能夠儲存更大量之資料。輔助記憶體裝置1230可以包括根據實施之上述半導體裝置中之一或多者。例如，輔助記憶體裝置 1230可以包括磁穿隧接面(MTJ)結構，該結構包含：自由層，其具有可改變之磁化方向；釘紮層，其具有釘紮之磁化方向；及隧道障壁層，其夾在自由層與釘紮層之間，其中自由層包含CoFeAlB合金。經由此，可以改良輔助記憶體裝置1230之資料儲存特性。因此，可以改良系統1200之操作特性。
此外，輔助記憶體裝置1230可進一步包括資料儲存系統(參見圖10中之參考數字1300)，例如，使用磁性之磁帶、磁碟、使用光學之光碟、使用磁性及光學二者之磁光碟、固態磁碟(SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等。與此不同，輔助記憶體裝置1230可以不包括根據實施之半導體裝置，而可以包括資料儲存系統(參見圖10中之參考數字1300)，例如，使用磁性之磁帶、磁碟、使用光學之光碟、使用磁性及光學二者之磁光碟、固態磁碟(SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等。
介面裝置1240可以執行本實施之系統1200與外部裝置之間的命令及資料之交換。介面裝置1240可以為小鍵盤、鍵盤、滑鼠、揚聲器、麥克風、顯示器、各種人機介面裝置(HID)、通信裝置等。通信裝置可以包括：能夠與有線網路連接之模組、能夠與無線網路連接之模組以及能夠與有線網路及無線網路二者連接之模組。有線網路模組可以包括諸如經由傳輸線來發送及接收資料之各種裝置的局域網(LAN)、通用串列匯流排(USB)、乙太網路、電力線通信(PLC)等。無 線網路模組可以包括諸如在不需要傳輸線之情況下發送及接收資料之各種裝置的紅外線資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、泛在感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA(WCDMA)、超寬頻(UWB)等。
圖10為實施基於所揭示技術之記憶體電路之資料儲存系統的組態圖之實例。
參見圖10，資料儲存系統1300可以包括：具有非揮發性特性之儲存裝置1310作為儲存資料之組件；控制儲存裝置1310之控制器1320；用於與外部裝置連接之介面1330；及用於暫時地儲存資料之暫時儲存裝置1340。資料儲存系統1300可以為碟型，例如硬碟驅動(HDD)、光碟唯讀記憶體(CDROM)、數位多功能光碟(DVD)、固態磁碟(SSD)等，以及資料儲存系統1300可以為卡型，例如USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等。
儲存裝置1310可以包括半永久地儲存資料之非揮發性記憶體。非揮發性記憶體可以包括：ROM(唯讀記憶體)、反或快閃記憶體、反及快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等。
控制器1320可以控制儲存裝置1310與介面1330之間的資料交換。為此，控制器1320可以包括處理器1321，處理器1321用於執行對自資料儲存系統1300之外部經由介面1330輸入的命令進行處理之操作等。
介面1330執行在資料儲存系統1300與外部裝置之間的命令及資料之交換。在資料儲存系統1300為卡型之情況下，介面1330可以與在如下裝置中使用之介面相容，該等裝置例如USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等，或與在類似於上述裝置之裝置中使用之介面相容。在資料儲存系統1300為碟型之情況下，介面1330可以與如下之介面相容，例如IDE(整合裝置電子器件)、SATA(串列進階附接技術)、SCSI(小型電腦系統介面)、eSATA(外部SATA)、PCMCIA(個人電腦記憶卡國際協會)、USB(通用串列匯流排)等，或與類似於上述介面之介面相容。介面1330可以與彼此具有不同類型之一或多個介面相容。
暫時儲存裝置1340可以暫時地儲存資料，以用於根據與外部裝置、控制器及系統之介面的多樣化及高效能而在介面1330與儲存裝置1310之間高效地傳送資料。用於暫時地儲存資料之暫時儲存裝置1340可以包括根據實施的上述半導體裝置中之一或多者。暫時儲存裝置1340可以包括磁穿隧接面(MTJ)結構，該結構包含：自由層，其具有可改變之磁化方向；釘紮層，其具有釘紮之磁化方向；及隧道障壁層，其夾在自由層與釘紮層之間，其中自由層包含CoFeAlB合金。經由此，可以改良暫時儲存裝置1340之資料儲存特性。因此，可以改良資料儲存系統1300之操作特性及資料儲存特性。
圖11為實施基於所揭示技術之記憶體電路之記憶體系統的組態圖之實例。
參見圖11，記憶體系統1400可以包括：具有非揮發性特性之記憶體1410作為儲存資料之組件；控制記憶體1410之記憶體控制器1420；用於與外部裝置等連接之介面1430。記憶體系統1400可以為卡型，例 如固態磁碟(SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等。
用於儲存資料之記憶體1410可以包括根據實施的上述半導體裝置中之一或多者。例如，記憶體1410可以包括磁穿隧接面(MTJ)結構，該結構包含：自由層，其具有可改變之磁化方向；釘紮層，其具有釘紮之磁化方向；及隧道障壁層，其夾在自由層與釘紮層之間，其中自由層包含CoFeAlB合金。經由此，可以改良記憶體1410之資料儲存特性。因此，可以改良記憶體系統1400之操作特性及儲存特性。
此外，根據本實施之記憶體1410可進一步包括具有非揮發性特性之ROM(唯讀記憶體)、反或快閃記憶體、反及快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等。
記憶體控制器1420可以控制在記憶體1410與介面1430之間的資料交換。為此，記憶體控制器1420可以包括處理器1421，處理器1421用於執行對自記憶體系統1400之外部經由介面1430輸入的命令進行處理之操作。
介面1430執行在記憶體系統1400與外部裝置之間的命令及資料之交換。介面1430可以與在如下裝置中使用之介面相容，該等裝置例如，USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等，或介面1430可以與在類似於上述裝置之裝置中使用的介面相容。介面1430可以與彼此具有不同類型之一或多個介面相容。
根據本實施之記憶體系統1400可進一步包括緩衝記憶體1440，緩衝記憶體1440用於根據與外部裝置、記憶體控制器及記憶體系統之介面的多樣化及高效能而在介面1430與記憶體1410之間高效地傳送資料。例如，用於暫時地儲存資料之緩衝記憶體1440可以包括根據實施的上述半導體裝置中之一或多者。緩衝記憶體1440可以包括磁穿隧接面(MTJ)結構，該結構包含：自由層，其具有可改變之磁化方向；釘紮層，其具有釘紮之磁化方向；及隧道障壁層，其夾在自由層與釘紮層之間，其中自由層包含CoFeAlB合金。經由此，可以改良緩衝記憶體1440之資料儲存特性。因此，可以改良記憶體系統1400之操作特性及儲存特性。
此外，根據本實施之緩衝記憶體1440可進一步包括：具有揮發性特性之SRAM(靜態隨機存取記憶體)、DRAM(動態隨機存取記憶體)等；及具有非揮發性特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。與此不同，緩衝記憶體1440可以不包括根據實施之半導體裝置，而可以包括：具有揮發性特性之SRAM(靜態隨機存取記憶體)、DRAM(動態隨機存取記憶體)等；及具有非揮發性特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。
本文件中揭示之基於記憶體裝置之圖7至圖11中的電子裝置或系統之以上實例之特徵可以在各種裝置、系統或應用中實施。一些實例包括：行動電話或其他之攜帶型通信裝置、平板電腦、筆記型電腦或膝上型電腦、遊戲機、智慧型電視機、TV機上盒、多媒體伺服器、具有或不具有無線通信功能之數位相機、具有無線通信效能之手錶或其他可佩戴裝置。
儘管本專利文件包括很多細節，但是此等細節不應當解釋為是對於任何發明之範疇或要求保護之範疇的限制，更確切地說，而應當解釋為對可以是特定於具體發明之具體實施例的特徵描述。在本專利文件中之各個實施例的上下文中所述之某些特徵亦可以在單一實施例中結合實施。相反地，在單一實施例之上下文中描述的各種特徵亦可以單獨地實施在多個實施例中或採用任何適合之子組合來實施。此外，儘管以上特徵可能被描述為用作某些組合，且甚至最初這樣被要求保護，但是要求保護之組合中之一個或一個以上特徵在一些情況下可自該組合中被去除，並且該要求保護之組合可以針對子組合或子組合之變體。
類似地，儘管在圖式中以特定之次序描繪操作，但是這不應當理解為需要以所示之特定次序或順序次序來執行此等操作或執行全部所示之操作來實現期望之結果。此外，在本專利文件中所述之實施例中的各種系統組件之分離不應當理解為在所有之實施例中需要此分離。
僅描述一些實施及實例。基於在該專利文件中所描述及圖式的能夠作出其他實施、改進及變體。

Claims (15)

  1. 一種包含一半導體記憶體之電子裝置，其中該半導體記憶體包括一磁穿隧接面(MTJ)結構，該MTJ結構包括：一自由層，其具有一可改變之磁化方向；一釘紮層，其具有一釘紮之磁化方向；及一隧道障壁層，其夾在該自由層與該釘紮層之間，其中該自由層包含一CoFeAlB合金，且Al在該CoFeAlB合金中之一含量小於10%。
  2. 如請求項1之電子裝置，其中Al在該CoFeAlB合金中之該含量為5%或更大。
  3. 如請求項1之電子裝置，其中該半導體記憶體進一步包含一底層，該底層安置在該MTJ結構之下，並且用於增加位於該底層之上之一層的一垂直磁性晶態各向異性。
  4. 如請求項3之電子裝置，其中該底層包含AlN。
  5. 如請求項1之電子裝置，其中該半導體記憶體進一步包含一磁校正層，該磁校正層減少由該釘紮層產生之一雜散磁場之影響。
  6. 如請求項5之電子裝置，其中該磁校正層安置在該MTJ結構之上。
  7. 如請求項6之電子裝置，其中該半導體記憶體進一步包含一分隔層，該分隔層夾在該MTJ結構與該磁校正層之間，並且包含一貴金屬。
  8. 如請求項1之電子裝置，其中該半導體記憶體進一步包含一或多個層，該一或多個層安置在該MTJ結構之上或之下，並且具有與該MTJ結構之一側壁對準之一側壁。
  9. 如請求項3之電子裝置，其中該底層之一側壁不與該MTJ結構之一側壁對準。
  10. 如請求項9之電子裝置，其中該底層之一上表面之一寬度大於該MTJ結構之一下表面之一寬度。
  11. 如請求項1之電子裝置，其進一步包含一微處理器，該微處理器包括：一控制單元，其經組態成自該微處理器之一外部接收包括一命令之一信號，並且執行該命令之提取、解碼或控制該微處理器之一信號之輸入或輸出；一操作單元，其經組態成基於該控制單元對該命令解碼之一結果來執行一運算；及一記憶體單元，其經組態成儲存用於執行該運算之資料、與執行該運算之一結果相對應之資料，或用於執行該運算之資料之一位址，其中該半導體記憶體為該微處理器中之該記憶體單元之部分。
  12. 如請求項1之電子裝置，其進一步包含一處理器，該處理器包括：一核心單元，其經組態成基於自該處理器之一外部輸入之一命令，藉由使用資料來執行與該命令相對應之一操作；一快取記憶體單元，其經組態成儲存用於執行該運算之資料、與執行該運算之一結果相對應之資料，或用於執行該運算之資料之一位址；及一匯流排介面，連接在該核心單元與該快取記憶體單元之間，並且經組態成在該核心單元與該快取記憶體單元之間傳輸資料，其中該半導體記憶體為該處理器中之該快取記憶體單元之部分。
  13. 如請求項1之電子裝置，其進一步包含一處理系統，該處理系統包括：一處理器，其經組態成將藉由該處理器接收之一命令解碼，並且基於對該命令解碼之一結果而控制對於資訊之一操作；一輔助記憶體裝置，其經組態成儲存用於將該命令及該資訊解碼之一程式；一主記憶體裝置，其經組態成呼叫及儲存來自該輔助記憶體裝置之該程式及該資訊，使得該處理器在執行該程式時能夠使用該程式及該資訊而執行該操作；及一介面裝置，其經組態成在該處理器、該輔助記憶體裝置及該主記憶體裝置中之至少一者與外部之間執行通信，其中該半導體記憶體為該處理系統中之該輔助記憶體裝置或該主記憶體裝置之部分。
  14. 如請求項1之電子裝置，其進一步包含一資料儲存系統，該資料儲存系統包括：一儲存裝置，其經組態成儲存資料並且無論電源供給與否均保持儲存之資料；一控制器，其經組態成根據自一外部輸入之一命令而控制資料輸入至該儲存裝置及自該儲存裝置輸出資料；一暫時儲存裝置，其經組態成暫時地儲存在該儲存裝置與外部之間交換之資料；及一介面，其經組態成在該儲存裝置、該控制器及該暫時儲存裝置中之至少一者與外部之間執行通信，其中該半導體記憶體為該資料儲存系統中之該儲存裝置或該暫時儲存裝置之部分。
  15. 一種包含一半導體記憶體之電子裝置，其中該半導體記憶體包括一磁穿隧接面(MTJ)結構，該MTJ結構包括：一自由層，其具有一可改變之磁化方向；一釘紮層，其具有一釘紮之磁化方向；及一隧道障壁層，其夾在該自由層與該釘紮層之間，其中該自由層包含一CoFeAlB合金；且其中該電子裝置進一步包含一記憶體系統，該記憶體系統包括：一記憶體，其經組態成儲存資料並且無論電源供給與否均保持儲存之資料；一記憶體控制器，其經組態成根據自一外部輸入之一命令而控制資料輸入至該記憶體及自該記憶體輸出資料；一緩衝記憶體，其經組態成緩衝在該記憶體與外部之間交換之資料；及一介面，其經組態成在該記憶體、該記憶體控制器及該緩衝記憶體中之至少一者與外部之間執行通信，其中該半導體記憶體為該記憶體系統中之該記憶體或該緩衝記憶體之部分。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170064054A (ko) 2015-11-30 2017-06-09 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US20180190898A1 (en) * 2016-12-30 2018-07-05 Samsung Electronics Co., Ltd. Method and system for providing a dual magnetic junction having mitigated flowering field effects
KR20180122771A (ko) * 2017-05-04 2018-11-14 에스케이하이닉스 주식회사 전자 장치
KR20190027581A (ko) * 2017-09-07 2019-03-15 에스케이하이닉스 주식회사 전자 장치
WO2022110187A1 (zh) * 2020-11-30 2022-06-02 华为技术有限公司 一种存储器及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849465B2 (en) * 2003-06-20 2005-02-01 Infineon Technologies Ag Method of patterning a magnetic memory cell bottom electrode before magnetic stack deposition
TW201444135A (zh) * 2013-02-27 2014-11-16 Samsung Electronics Co Ltd 形成磁性裝置的自由層的材料組成、自由層與磁性元件
US20150048464A1 (en) * 2013-08-13 2015-02-19 Jeong-Heon Park Semiconductor device having pinned layer with enhanced thermal endurance
US20150129996A1 (en) * 2013-11-12 2015-05-14 Samsung Electronics Co., Ltd. Method and system for providing a top pinned layer perpendicular magnetic anisotropy magnetic junction usable in spin transfer torque magnetic random access memory applications

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5077802B2 (ja) 2005-02-16 2012-11-21 日本電気株式会社 積層強磁性構造体、及び、ｍｔｊ素子
JP2007088415A (ja) 2005-08-25 2007-04-05 Fujitsu Ltd 磁気抵抗効果素子、磁気ヘッド、磁気記憶装置、および磁気メモリ装置
US8786039B2 (en) 2012-12-20 2014-07-22 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions having engineered perpendicular magnetic anisotropy
KR20140123340A (ko) 2013-04-12 2014-10-22 삼성전자주식회사 자기 터널 접합을 갖는 반도체 소자의 형성 방법 및 관련된 소자
KR102099879B1 (ko) 2013-05-03 2020-04-10 삼성전자 주식회사 자기 소자
CN104993046A (zh) 2015-06-25 2015-10-21 华中科技大学 一种磁隧道结单元及其制备方法
KR20170064018A (ko) * 2015-11-30 2017-06-09 에스케이하이닉스 주식회사 전자 장치
KR20170064054A (ko) 2015-11-30 2017-06-09 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US20170309813A1 (en) * 2016-04-26 2017-10-26 Globalfoundries Singapore Pte. Ltd. Integrated circuits with magnetic tunnel junctions and methods for producing the same
US9972777B1 (en) * 2017-04-05 2018-05-15 Headway Technologies, Inc. MTJ device process/integration method with pre-patterned seed layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849465B2 (en) * 2003-06-20 2005-02-01 Infineon Technologies Ag Method of patterning a magnetic memory cell bottom electrode before magnetic stack deposition
TW201444135A (zh) * 2013-02-27 2014-11-16 Samsung Electronics Co Ltd 形成磁性裝置的自由層的材料組成、自由層與磁性元件
US20150048464A1 (en) * 2013-08-13 2015-02-19 Jeong-Heon Park Semiconductor device having pinned layer with enhanced thermal endurance
US20150129996A1 (en) * 2013-11-12 2015-05-14 Samsung Electronics Co., Ltd. Method and system for providing a top pinned layer perpendicular magnetic anisotropy magnetic junction usable in spin transfer torque magnetic random access memory applications

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