TWI685134B - 電子裝置 - Google Patents

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TWI685134B TW105112319A TW105112319A TWI685134B TW I685134 B TWI685134 B TW I685134B TW 105112319 A TW105112319 A TW 105112319A TW 105112319 A TW105112319 A TW 105112319A TW I685134 B TWI685134 B TW I685134B
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金正明
金俊緒
尹晟準
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Abstract

本發明技術提供一種電子裝置。一種根據本文件之實施之電子裝置可包括一半導體記憶體，且該半導體記憶體可包括：自由層，其具有一可變磁化方向；一隧道障壁層，其形成於該自由層之上；一釘紮層，其形成於該隧道障壁層之上且具有一固定磁化方向；一交換耦合層，其形成於該釘紮層之上；及一磁性校正層，其形成於該交換耦合層之上，其中該磁性校正層包含相繼堆疊之一第一磁層、一間隔層及一第二磁層，且該第一磁層具有比該第二磁層之一飽和磁化強度小的一飽和磁化強度。

Description

電子裝置 相關申請的交叉引用
本專利文件主張2015年11月30日申請之題為「電子裝置(ELECTRONIC DEVICE)」的韓國專利申請案第10-2015-0168252號之優先權，該韓國專利申請案係以全文引用方式併入本文中。
本專利文件係關於記憶體電路或記憶體裝置及其在電子裝置或系統中之應用。
近來，隨著電子裝置或用具趨向於小型化、低功耗、高效能、多功能等，存在對能夠將資訊儲存在各種電子裝置或用具(諸如電腦、攜帶型通信裝置等)之電子裝置的需求，且已經進行了此等電子裝置之研究及開發。此等電子裝置之實例包括能夠使用根據所施加之電壓或電流而在不同阻態之間切換的特性來儲存資料之電子裝置，且可以各種組態來實施，例如，RRAM(電阻式隨機存取記憶體)、PRAM(相變隨機存取記憶體)、FRAM(鐵電隨機存取記憶體)、MRAM(磁性隨機存取記憶體)、電熔絲等。
本專利文件中所揭示之技術包括記憶體電路或裝置及其在電子裝置或系統中之應用，以及電子裝置之各種實施，在各種實施中，電子裝置包括半導體記憶體，其能夠改良可變電阻元件之特性。
在一個態樣中，一種電子裝置可包括一半導體記憶體，其中該半導體記憶體可包括：一自由層，其具有一可變磁化方向；一隧道障壁層，其形成於該自由層之上；一釘紮層，其形成於該隧道障壁層之上且具有一固定磁化方向；一交換耦合層，其形成於該釘紮層之上；及一磁性校正層，其形成於該交換耦合層之上，其中該磁性校正層包含相繼堆疊之一第一磁層、一間隔層及一第二磁層，且該第一磁層具有比該第二磁層之一飽和磁化強度小的一飽和磁化強度。
該第一磁層及該第二磁層可具有一固定磁化方向。該第一磁層可具有與該第二磁層相同之磁化方向。該釘紮層可具有固定為一第一方向之一磁化方向，且該磁性校正層可具有固定為不同於該第一方向之一第二方向的一磁化方向。一合成鐵磁體(synthetic ferromagnet，SF)結構存在於該第一磁層與該第二磁層之間，一合成反鐵磁體(synthetic anti-ferromagnet，SAF)結構存在於該磁性校正層與該釘紮層之間。該間隔層可包括與該交換耦合層相同之材料。
該電子裝置可進一步包含一微處理器，該微處理器包括：一控制單元，其經組態以接收包括來自該微處理器之一外部之一命令的一信號，且執行該命令之提取、解碼或對該微處理器之一信號之輸入或輸出之控制；一操作單元，其經組態以基於該控制單元解碼該命令之一結果來執行一操作；及一記憶體單元，其經組態以儲存用於執行該操作之資料、與執行該操作之一結果相對應之資料或經執行該操作之資料之一位址，其中該半導體記憶體為該微處理器中之該記憶體單元之部件。
該電子裝置可進一步包含一處理器，該處理器包括：一核心單元，其經組態以基於自該處理器之一外部輸入的一命令而藉由使用資料來執行與該命令相對應之一操作；一快取記憶體單元，其經組態以儲存用於執行該操作之資料、與執行該操作之一結果相對應之資料或 經執行該操作之資料之一位址；及一匯流排介面，其連接在該核心單元與該快取記憶體單元之間，且經組態以在該核心單元與該快取記憶體單元之間傳輸資料，其中該半導體記憶體為該處理器中之該快取記憶體單元之部件。
該電子裝置可進一步包含一處理系統，該處理系統包括：一處理器，其經組態以對由該處理器接收到之一命令解碼且基於解碼該命令之一結果來控制針對資訊之一操作；一輔助記憶體裝置，其經組態以儲存用於對該命令解碼之一程式及該資訊；一主記憶體裝置，其經組態以呼叫及儲存來自該輔助記憶體裝置之該程式及該資訊，使得該處理器在執行該程式時能夠使用該程式及該資訊來執行該操作；及一介面裝置，其經組態以執行該處理器、該輔助記憶體裝置及該主記憶體裝置中之至少一者與該外部之間的通信，其中該半導體記憶體為該處理系統中之該輔助記憶體裝置或該主記憶體裝置之部件。
該電子裝置可進一步包含一資料儲存系統，該資料儲存系統包括：一儲存裝置，其經組態以儲存資料且無論是否有電力供應都保存儲存之資料；一控制器，其經組態以根據自一外部輸入之一命令來控制資料至該儲存裝置之輸入及資料自該儲存裝置之輸出；一暫時儲存裝置，其經組態以暫時儲存在該儲存裝置與該外部之間交換的資料；及一介面，其經組態以執行該儲存裝置、該控制器及該暫時儲存裝置中之至少一者與該外部之間的通信，其中該半導體記憶體為該資料儲存系統中之該儲存裝置或該暫時儲存裝置之部件。
該電子裝置可進一步包含一記憶體系統，該記憶體系統包括：一記憶體，其經組態以儲存資料且無論是否有電力供應都保存儲存之資料；一記憶體控制器，其經組態以根據自一外部輸入之一命令來控制資料至該記憶體之輸入及資料自該記憶體之輸出；一緩衝記憶體，其經組態以緩衝在該記憶體與該外部之間交換的資料；及一介面，其 經組態以執行該記憶體、該記憶體控制器及該緩衝記憶體中之至少一者與該外部之間的通信，其中該半導體記憶體為該記憶體系統中之該記憶體或該緩衝記憶體之部件。
在另一態樣中，一種電子裝置可包括：一自由層，其具有一可變磁化方向；一隧道障壁層，其形成於該自由層之上；一釘紮層，其形成於該隧道障壁層之上且具有固定為一第一方向之一磁化方向；一交換耦合層，其形成於該釘紮層之上；及一磁性校正層，其形成於該交換耦合層之上，其中該磁性校正層包含複數個磁層，且該複數個磁層中之每一者具有固定為不同於該第一方向之一第二方向的一磁化方向。
該磁性校正層可進一步包括插置於該複數個磁層之間的一間隔層。該間隔層可包括與該交換耦合層相同之材料。
該複數個磁層中之每一者可具有彼此不同之一飽和磁化強度，且該磁性校正層之一飽和磁化強度在一垂直方向上可具有一線性輪廓。該磁性校正層之該飽和磁化強度可取決於該磁性校正層與該釘紮層之間的一距離而改變。該磁性校正層之該飽和磁化強度可隨著該磁性校正層與該釘紮層之間的一距離減小而減小，且可隨著該距離增大而增大。一合成鐵磁體(SF)結構存在於該複數個磁層之間，且一合成反鐵磁體(SAF)結構存在於該磁性校正層與該釘紮層之間。該複數個磁層可包括一第一磁層及形成於該第一磁層之上之一第二磁層，且該第二磁層可具有比該第一磁層之一飽和磁化強度大的一飽和磁化強度。
在圖式、描述及申請專利範圍中更詳細地描述了此等及其他態樣、實施及相關優點。
100‧‧‧可變電阻元件
110‧‧‧下層
120‧‧‧自由層
130‧‧‧隧道障壁層
140‧‧‧釘紮層
150‧‧‧交換耦合層
160‧‧‧磁性校正層
161‧‧‧第一磁層
162‧‧‧間隔層
163‧‧‧第二磁層
170‧‧‧罩蓋層
500‧‧‧基板
510‧‧‧第一層間介電層
520‧‧‧下部觸點
530‧‧‧第二層間介電層
540‧‧‧第三層間介電層
550‧‧‧上部觸點
600‧‧‧基板
610‧‧‧第一層間介電層
620‧‧‧下部觸點
1000‧‧‧微處理器
1010‧‧‧記憶體單元
1020‧‧‧操作單元
1030‧‧‧控制單元
1040‧‧‧快取記憶體單元
1050‧‧‧匯流排介面
1100‧‧‧處理器
1110‧‧‧核心單元
1111‧‧‧記憶體單元
1112‧‧‧操作單元
1113‧‧‧控制單元
1120‧‧‧快取記憶體單元
1121‧‧‧一級儲存區段
1122‧‧‧二級儲存區段
1123‧‧‧三級儲存區段
1130‧‧‧匯流排介面
1140‧‧‧嵌入式記憶體單元
1150‧‧‧通信模組單元
1160‧‧‧記憶體控制單元
1170‧‧‧媒體處理單元
1200‧‧‧系統
1210‧‧‧處理器
1220‧‧‧主記憶體裝置
1230‧‧‧輔助記憶體裝置
1240‧‧‧介面裝置
1300‧‧‧資料儲存系統
1310‧‧‧儲存裝置
1320‧‧‧控制器
1321‧‧‧處理器
1330‧‧‧介面
1340‧‧‧暫時儲存裝置
1400‧‧‧記憶體系統
1410‧‧‧記憶體
1420‧‧‧記憶體控制器
1421‧‧‧處理器
1430‧‧‧介面
1440‧‧‧緩衝記憶體
H‧‧‧孔
圖1為說明根據本發明之一實施的例示性可變電阻元件之剖面 圖。
圖2為說明根據本發明之一實施的例示性記憶體裝置及其製造方法之剖面圖。
圖3為說明根據本發明之另一實施的例示性記憶體裝置及其製造方法之剖面圖。
圖4為實施基於所揭示技術之記憶體電路系統之微處理器的組態圖之實例。
圖5為實施基於所揭示技術之記憶體電路系統之處理器的組態圖之實例。
圖6為實施基於所揭示技術之記憶體電路系統之系統的組態圖之實例。
圖7為實施基於所揭示技術之記憶體電路系統之資料儲存系統之組態圖之實例。
圖8為實施基於所揭示技術之記憶體電路系統之記憶體系統的組態圖之實例。
以下參看附圖來詳細描述所揭示技術之各種實例及實施。
圖式可能未必成比例，且在某些情況下，可能已誇示圖式中之至少一些結構的比例以清楚地說明所描述實例或實施之特定特徵。在圖式或描述中呈現具有多層結構中之兩個或兩個以上層的特定實例中，所示的此等層之相對位置關係或此等層之配置順序反映了所描述或所說明之實例的特定實施，且此等層之不同的相對位置關係或配置順序可為可能的。另外，多層結構之所描述或所說明實例可不反映存在於特定多層結構中之所有層(例如，一或多個額外層可存在於兩個所說明的層之間)。作為一特定實例，當所描述或所說明之多層結構中之第一層被稱為「在」第二層「上」或「之上」或在「基板」上或 「之上」時，第一層可直接形成於第二層或基板上，但亦可表示一或多個其他中間層可存在於第一層與第二層或基板之間的結構。
本發明之以下實施在於提供一種半導體記憶體及包括其之電子裝置，該半導體記憶體包括具有改良之效能之可變電阻元件。此處，可變電阻元件可意謂能夠響應於所施加的偏壓(例如，電流或電壓)而在不同阻態之間切換的元件。因此，具有改良之效能之可變電阻元件可意謂在不同阻態之間具有改良之切換特性的可變電阻元件。
圖1為說明根據本發明之一實施的例示性可變電阻元件之剖面圖。
如圖1中所示，可變電阻元件100可包括磁穿隧接面(magnetic tunnel junction，MTJ)結構，MTJ結構包括具有一可變磁化方向之自由層120、具有一固定磁化方向(pinned magnetization direction)之釘紮層140及插置於自由層120與釘紮層140之間的隧道障壁層130。
在MTJ結構中，由於自由層120之磁化方向係可變的，因此自由層120實際上可根據其磁化方向來儲存資料。因此，自由層120可被稱為儲存層。自由層120之磁化方向可藉由自旋轉移力矩來改變。由於釘紮層140之磁化方向係固定的，因此釘紮層140可與自由層120進行比較且被稱作參考層。隧道障壁層130可用來藉由電子之穿隧來改變自由層120之磁化方向。自由層120及釘紮層140可具有垂直於每一層之表面的磁化方向。如圖式中之箭頭所指示，自由層120之磁化方向可在向下方向與向上方向之間改變，卻釘紮層140之磁化方向可固定為向上方向，例如，第一方向。
響應於經施加至可變電阻元件100之電壓或電流，自由層120之磁化方向可改變，以致平行於或反平行於釘紮層140之磁化方向。結果，可變電阻元件100可在低電阻狀態與高電阻狀態之間切換從而儲存不同資料。亦即，可變電阻元件100可起到記憶體胞的作用。
自由層120及釘紮層140中之每一者可具有包括鐵磁材料之單層結構或多層結構。在一些實施中，自由層120及釘紮層140中之每一者可包括主要成分為Fe、Ni或Co之合金，諸如Co-Fe-B合金、Co-Fe-B-X合金(此處，X可為或可包括Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt)、Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金或Co-Ni-Pt合金等。自由層120及釘紮層140中之每一者可包括Co/Pt或Co/Pd等之堆疊結構，或磁性材料與非磁性材料之交替堆疊結構。隧道障壁層130可包括絕緣氧化物，例如，MgO、CaO、SrO、TiO、VO或NbO等。
在一些實施中，根據本實施之可變電阻元件100可進一步包括執行各種功能以改良MTJ結構之特性的一或多個額外層。舉例而言，可變電阻元件之一個實施包括下層110、交換耦合層150、磁性校正層160及罩蓋層170來作為額外層。然而，本發明不限於此，且其他實施亦係可能的。
下層110可用於改良安置於下層110之上的層(例如，自由層120)的垂直磁各向異性或結晶度。下層110可具有包括各種導電材料(諸如金屬或金屬氮化物等)的單層結構或多層結構。
交換耦合層150可插置於磁性校正層160與釘紮層140之間，且可用於提供其間的層間交換耦合。交換耦合層150可包括金屬非磁性材料，諸如Cr、Ru、Ir或Rh等。
磁性校正層160可用來抵消或減小由釘紮層140產生之雜散場的影響。在此情況下，釘紮層140之雜散場對自由層120的影響被減小，使得可減小自由層120中之偏置磁場。結果，可改良釘紮層140之熱穩定性及磁特性。
磁性校正層160可包括複數個磁層161及163，及插置於複數個磁層161及163之間的間隔層162。在一些實施中，磁性校正層160可具有多堆疊結構，其中第一磁層161、間隔層162及第二磁層163相繼堆疊。第一磁層161及第二磁層163中之每一者可包括主要成分為Fe、Ni或Co之合金，諸如Co-Fe-B合金、Co-Fe-B-X合金(此處，X可為或可包括Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt)、Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金或Co-Ni-Pt合金等。在一些實施中，第一磁層161及第二磁層163中之每一者可包括Co/Pt或Co/Pd等之堆疊結構。間隔層162可用來提供第一磁層161與第二磁層163之間的交換耦合。間隔層162可包括與交換耦合層150相同之材料。舉例而言，間隔層162可包括金屬非磁性材料，諸如Cr、Ru、Ir或Rh等。
第一磁層161及第二磁層163可具有一固定磁化方向。此處，第一磁層161及第二磁層163之磁化方向可彼此相同。舉例而言，如圖式中所示，第一磁層161及第二磁層163可具有向下的磁化方向，諸如固定為與第一方向相反之第二方向的磁化方向。因此，磁性校正層160可具有反平行於釘紮層140之磁化方向的磁化方向。因此，合成鐵磁體(SF)結構可存在於磁性校正層160自身中，例如，在第一磁層161與第二磁層163之間。在一些實施中，合成反鐵磁體(SAF)結構可存在於磁性校正層160與釘紮層140之間。以上所描述的釘紮層140之磁化方向與磁性校正層160之磁化方向的關係有助於根據磁性校正層160中之飽和磁化強度來控制特性，其將在下面進行描述。
在磁性校正層160中，複數個磁層161及163中之每一者可具有彼此不同之飽和磁化強度Ms，且磁性校正層160中在垂直方向上之飽和 磁化強度可具有線性輪廓。在一些實施中，磁性校正層之飽和磁化強度取決於磁性校正層與釘紮層之間的距離而改變。舉例而言，磁性校正層160之飽和磁化強度可隨著磁性校正層160之位置更接近釘紮層140而減小，且可隨著磁性校正層160之位置離開釘紮層140更遠而增大。在一些實施中，在磁性校正層160中，第一磁層161及第二磁層163可具有彼此不同的飽和磁化強度，且第一磁層161之飽和磁化強度可小於第二磁層163之飽和磁化強度。由於磁性校正層160中之第一磁層161具有相對小的飽和磁化強度，因此可使釘紮層140中之雜散場減小。此處，由於第一磁層161中之飽和磁化強度降低以使釘紮層140中之雜散場減小，因此自由層120中之雜散場可偏移以致使特性劣化。為了防止此問題，第二磁層163可具有比第一磁層161之飽和磁化強度大的飽和磁化強度。由於相鄰於釘紮層140的第一磁層161之飽和磁化強度小於第二磁層163之飽和磁化強度，因此釘紮層140中之雜散場可減少，且可防止自由層120中之雜散場的偏移。
罩蓋層170可起到用於圖案化可變電阻元件100之硬式遮罩的作用。罩蓋層170可包括各種導電材料，諸如金屬等。
如上所述，根據實施之可變電阻元件100可包括磁性校正層160，磁性校正層160包括具有彼此不同的飽和磁化強度之複數個磁層161及163，藉此改良可變電阻元件100之特性，諸如熱穩定性。
根據實施，有可能改良可變電阻元件之特性，且因此改良包括可變電阻元件之半導體記憶體之特性及包括半導體裝置之電子裝置的特性。
可提供多個根據本發明之實施之可變電阻元件(例如，圖1之可變電阻元件100)，以形成胞陣列。胞陣列可包括各種組件(諸如線、元件等)來驅動可變電阻元件100。將參看圖2及圖3例示性地描述此情況。
圖2為說明根據本發明之一實施的記憶體裝置及其製造方法之剖面圖。
參看圖2，本實施之記憶體裝置可包括基板500、下部觸點520、可變電阻元件100及上部觸點550。基板500可包括所需的特定結構(未圖示)，例如，控制對可變電阻元件100之存取的電晶體。下部觸點520可安置於基板500之上，且將可變電阻元件100的下端與基板500之一部分(例如，電晶體之汲極)耦接。上部觸點550可安置於可變電阻元件100之上，且將可變電阻元件100的上端與特定線(未圖示)(例如，位元線)耦接。
以上記憶體裝置可藉由處理程序來製造。
首先，可提供其中形成有電晶體之基板500，然後可在基板500之上形成第一層間介電層510。隨後，可藉由以下處理來形成下部觸點520：選擇性地刻蝕第一層間介電層510以形成暴露基板500之一部分的孔，及用導電材料填充該孔。然後，可藉由以下處理來形成可變電阻元件100：在第一層間介電層510及下部觸點520之上形成用於可變電阻元件100之材料層，及選擇性地刻蝕該等材料層。可藉由以下處理來形成第二層間介電層530：用絕緣材料填充可變電阻元件100間的空間。然後，可在可變電阻元件100及第二層間介電層530之上形成第三層間介電層540，然後可形成穿透第三層間介電層540且耦接至可變電阻元件100的上端的上部觸點550。
在本實施之記憶體裝置中，包括於可變電阻元件100中之所有層可具有彼此對準之側壁。此係因為可變電阻元件100可藉由使用單個遮罩之刻蝕製程而形成。
然而，與圖2之實施不同，可變電阻元件100之一部分及可變電阻元件100之剩餘部分可被分別地圖案化。將在圖3中例示性地展示此情況。
圖3為說明根據本發明之另一實施的記憶體裝置及其製造方法之剖面圖。將主要描述與圖2之實施的差別之處。
參看圖3，在本實施之記憶體裝置中，可變電阻元件100之一部分(例如，下層110)可具有與可變電阻元件100之剩餘層之側壁不對準的側壁。下層110可具有與下部觸點620之側壁對準的側壁。
以上記憶體裝置可藉由以下處理程序來製造。
首先，可在基板600之上形成第一層間介電層610，然後可藉由選擇性地刻蝕第一層間介電層610來形成暴露基板600之一部分的孔H。然後，可形成填充在孔H的下部部分中的下部觸點620。特定言之，可藉由以下處理來形成下部觸點620：形成覆蓋其中形成有孔H之所得結構的導電材料，及藉由回蝕製程等移除導電材料之一部分，直至導電材料具有目標高度。然後，可以形成填充在孔H(其中形成有下部觸點620)之剩餘空間中的下層110。特定言之，可藉由以下處理來形成下層110：形成包括輕金屬且覆蓋其中形成有下部觸點620之所得結構的材料層，以執行平坦化製程(例如，化學機械拋光(CMP)製程)，直至第一層間介電層610之頂面暴露。然後，可藉由以下處理來形成可變電阻元件100之剩餘部分：形成除下層110以外的用於可變電阻元件100之剩餘層的材料層，及選擇性地刻蝕該等材料層。接下來的處理程序與圖2之實施基本相同。
在本實施中，由於待刻蝕以用於形成可變電阻元件100之厚度減小，因此可降低刻蝕製程之難度。
此外，在本實施中，描述了下層110係填充在孔H中之情況。然而，其他實施亦係可能的。舉例而言，可變電阻元件100之另一部分可另外填充在孔H中。
根據本發明之實施之半導體記憶體可應用於多種電子裝置或系統。圖4至圖8展示能實施本文中所揭示之半導體記憶體之電子裝置或 系統的一些實例。
參看圖4，微處理器1000可執行用於控制及調諧自各種外部裝置接收資料、處理該資料及將處理結果輸出至外部裝置的一系列處理的任務。微處理器1000可包括記憶體單元1010、操作單元1020、控制單元1030等。微處理器1000可為各種資料處理單元，諸如中央處理單元(CPU)、圖形處理單元(GPU)、數位信號處理器(DSP)及應用程式處理器(AP)。
記憶體單元1010為微處理器1000中儲存資料之部件，如處理器暫存器、暫存器或類似物。記憶體單元1010可包括資料暫存器、位址暫存器、浮點暫存器等。此外，記憶體單元1010可包括各種暫存器。記憶體單元1010可執行暫時儲存以下內容的功能：將由操作單元1020執行操作所針對的資料、執行操作之結果資料及執行操作所針對的資料儲存所在之位址。
記憶體單元1010可包括根據實施的上述半導體裝置中之一或多者。記憶體單元1010可包括具有可變電阻元件之半導體記憶體。可變電阻元件可包括：一自由層，其具有一可變磁化方向；一隧道障壁層，其形成於該自由層之上；一釘紮層，其形成於該隧道障壁層之上且具有一固定磁化方向；一交換耦合層，其形成於該釘紮層之上；及一磁性校正層，其形成於該交換耦合層之上。該磁性校正層可包括相繼堆疊之一第一磁層、一間隔層及一第二磁層，且該第一磁層之飽和磁化強度可小於該第二磁層之飽和磁化強度。藉此改良可變電阻元件之特性，諸如熱穩定性。因此，可提供具有改良之操作特性的半導體記憶體。由此，記憶體單元1010及微處理器1000可具有改良之可靠性。
操作單元1020可根據控制單元1030對命令解碼之結果來執行四則算術運算或邏輯運算。操作單元1020可包括至少一個算術邏輯單元 (ALU)等。
控制單元1030可接收來自微處理器1000之記憶體單元1010、操作單元1020及外部裝置之信號，執行命令之提取、解碼及對微處理器1000之信號之輸入及輸出的控制，且執行由程式表示之處理。
根據本實施之微處理器1000可另外包括快取記憶體單元1040，其可暫時儲存將自除記憶體單元1010以外的外部裝置輸入的資料或被輸出至外部裝置的資料。在此情況下，快取記憶體單元1040可經由匯流排介面1050與記憶體單元1010、操作單元1020及控制單元1030交換資料。
圖5為實施基於本揭示技術之記憶體電路系統之處理器的組態圖之實例。
參看圖5，處理器1100可藉由包括除微處理器之功能以外的各種功能來改良效能及實現多功能性，微處理器執行用於控制及調諧自各種外部裝置接收資料、處理該資料及將處理結果輸出至外部裝置的一系列處理的任務。處理器1100可包括用作微處理器之核心單元1110、用來暫時儲存資料之快取記憶體單元1120，及用於在內部裝置與外部裝置之間傳送資料之匯流排介面1130。處理器1100可包括各種系統單晶片(SoC)，諸如多核處理器、圖形處理單元(GPU)及應用程式處理器(AP)。
本實施之核心單元1110為對自外部裝置輸入之資料執行算術邏輯運算之部件，且可包括記憶體單元1111、操作單元1112及控制單元1113。
記憶體單元1111為處理器1100中儲存資料之部件，如處理器暫存器、暫存器或類似物。記憶體單元1111可包括資料暫存器、位址暫存器、浮點暫存器等。此外，記憶體單元1111可包括各種暫存器。記憶體單元1111可執行暫時儲存以下內容的功能：將由操作單元1112執行 操作所針對之資料、執行操作之結果資料及執行操作所針對之資料儲存所在之位址。操作單元1112為處理器1100中執行操作之部件。操作單元1112可根據控制單元1113對命令解碼之結果來執行四則算術運算、邏輯運算或類似處理。操作單元1112可包括至少一個算術邏輯單元(ALU)等。控制單元1113可接收來自處理器1100之記憶體單元1111、操作單元1112及外部裝置之信號，執行命令之提取、解碼及對處理器1100之信號之輸入及輸出的控制，且執行由程式表示之處理。
快取記憶體單元1120為暫時儲存資料之部件，以補償高速操作的核心單元1110與低速操作的外部裝置之間在資料處理速度上之差異。快取記憶體單元1120可包括一級儲存區段1121、二級儲存區段1122及三級儲存區段1123。一般而言，快取記憶體單元1120包括一級儲存區段1121及二級儲存區段1122，且在需要大儲存容量之情況下可包括三級儲存區段1123。在必要時，快取記憶體單元1120可包括更多數目個儲存區段。換言之，包括於快取記憶體單元1120中的儲存區段之數目可根據設計而改變。一級儲存區段1121、二級儲存區段1122及三級儲存區段1123儲存及區分資料之速度可以相同或不同。在各個儲存區段1121、1122及1123之速度不同的情況下，一級儲存區段1121之速度可為最大的。快取記憶體單元1120之一級儲存區段1121、二級儲存區段1122及三級儲存區段1123中之至少一個儲存區段可包括根據實施之上述半導體裝置中之一或多者。舉例而言，快取記憶體單元1120可包括具有可變電阻元件之半導體記憶體。可變電阻元件可包括：一自由層，其具有一可變磁化方向；一隧道障壁層，其形成於該自由層之上；一釘紮層，其形成於該隧道障壁層之上且具有一固定磁化方向；一交換耦合層，其形成於該釘紮層之上；及一磁性校正層，其形成於該交換耦合層之上。該磁性校正層可包括相繼堆疊之一第一磁層、一間隔層及一第二磁層，且該第一磁層之飽和磁化強度可小於該第二磁 層之飽和磁化強度。藉此改良可變電阻元件之特性，諸如熱穩定性。因此，可提供具有改良之操作特性之半導體記憶體。由此，快取記憶體單元1120及處理器1100可具有改良之可靠性。
雖然在圖5中展示，一級儲存區段1121、二級儲存區段1122及三級儲存區段1123全部組態於快取記憶體單元1120內部，但應注意，快取記憶體單元1120之一級儲存區段1121、二級儲存區段1122及三級儲存區段1123可全部組態於核心單元1110外部，且可補償核心單元1110與外部裝置之間在資料處理速度上之差異。同時，應注意，快取記憶體單元1120之一級儲存區段1121可安置於核心單元1110內部，且二級儲存區段1122及三級儲存區段1123可組態於核心單元1110外部從而加強補償資料處理速度之差異的功能。在另一個實施中，一級儲存區段1121及二級儲存區段1122可安置於核心單元1110內部，且三級儲存區段1123可安置於核心單元1110外部。
匯流排介面1130為連接核心單元1110、快取記憶體單元1120及外部裝置且允許有效地傳輸資料之部件。
根據本實施之處理器1100可包括複數個核心單元1110，且複數個核心單元1110可共用快取記憶體單元1120。複數個核心單元1110及快取記憶體單元1120可直接連接或經由匯流排介面1130來連接。複數個核心單元1110可以與核心單元1110之上述組態相同的方式來組態。在處理器1100包括複數個核心單元1110之情況下，快取記憶體單元1120之一級儲存區段1121可組態於每一核心單元1110中，與複數個核心單元1110之數目相對應，且二級儲存區段1122及三級儲存區段1123可以經由匯流排介面1130共用的方式組態於複數個核心單元1110外部。一級儲存區段1121之處理速度可大於二級儲存區段1122及三級儲存區段1123之處理速度。在另一實施中，一級儲存區段1121及二級儲存區段1122可組態於每一核心單元1110中，於複數個核心單元1110之數目相 對應，且三級儲存區段1123可以經由匯流排介面1130共用的方式組態於複數個核心單元1110外部。
根據本實施之處理器1100可進一步包括：嵌入式記憶體單元1140，其儲存資料；通信模組單元1150，可以有線或無線方式將資料傳輸至外部裝置及接收來自外部裝置之資料；記憶體控制單元1160，其驅動外部記憶體裝置；及媒體處理單元1170，其處理在處理器1100中經處理之資料或自外部輸入裝置輸入之資料，且將經處理資料輸出至外部介面裝置等。此外，處理器1100可包括複數個各種模組及裝置。在此情況下，添加的複數個模組可經由匯流排介面1130而與核心單元1110及快取記憶體單元1120交換資料，以及彼此交換資料。
嵌入式記憶體單元1140不僅可包括揮發性記憶體，亦可包括非揮發性記憶體。揮發性記憶體可包括DRAM(動態隨機存取記憶體)、行動DRAM、SRAM(靜態隨機存取記憶體)及功能與以上提及之記憶體類似的記憶體等。非揮發性記憶體可包括ROM(唯讀記憶體)、反或(NOR)快閃記憶體、反及(NAND)快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)、具有類似功能之記憶體。
通信模組單元1150可包括能夠與有線網路連接之模組、能夠與無線網路連接之模組以及其兩者。有線網路模組可包括區域網路(LAN)、通用串列匯流排(USB)、乙太網路、電力線通信(PLC)等，諸如經由傳輸線發送及接收資料之各種裝置。無線網路模組可包括紅外線資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、遍存感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA (WCDMA)、超寬頻(UWB)等，諸如在無傳輸線之情況下發送及接收資料之各種裝置等。
記憶體控制單元1160用來管理及處理在處理器1100與根據不同通信標準操作的外部儲存裝置之間傳輸的資料。記憶體控制單元1160可包括各種記憶體控制器，例如，可控制以下各者之裝置：IDE(整合裝置電子器件)、SATA(串列進階附接技術)、SCSI(小型電腦系統介面)、RAID(獨立磁碟冗餘陣列)、SSD(固態磁碟)、eSATA(外部SATA)、PCMCIA(個人電腦記憶卡國際協會)、USB(通用串列匯流排)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等。
媒體處理單元1170可處理在處理器1100中處理之資料或以影像、語音及其他形式自外部輸入裝置輸入之資料，且將資料輸出至外部介面裝置。媒體處理單元1170可包括圖形處理單元(GPU)、數位信號處理器(DSP)、高清晰度音訊裝置(HD音訊)、高清晰度多媒體介面(HDMI)控制器等。
圖6為實施基於所揭示技術之記憶體電路系統之系統的組態圖之實例。
參看圖6，作為用於處理資料之設備的系統1200可以執行輸入、處理、輸出、通信、儲存等，以進行針對資料之一系列操作。系統1200可包括處理器1210、主記憶體裝置1220、輔助記憶體裝置1230、介面裝置1240等。本實施之系統1200可為使用處理器來操作之各種電子系統，諸如電腦、伺服器、PDA(個人數位助理)、攜帶型電腦、網路平板電腦、無線電話、行動電話、智慧型電話、數位音樂播放器、PMP(攜帶型多媒體播放器)、相機、全球定位系統(GPS)、攝像機、語音記錄器、電傳(telematics)、視聽(AV)系統、智慧電視等。
處理器1210可對輸入之命令解碼且處理針對儲存在系統1200中之資料之操作、比較等，以及控制此等操作。處理器1210可包括微處理器單元(MPU)、中央處理單元(CPU)、單核/多核處理器、圖形處理單元(GPU)、應用程式處理器(AP)、數位信號處理器(DSP)等。
主記憶體裝置1220為儲存器，其能夠在執行該程式時暫時儲存、呼叫及執行來自輔助記憶體裝置1230之程式碼或資料，且即使在電力供應中斷時亦能夠保存存儲內容。主記憶體裝置1220可包括根據實施之上述半導體裝置中之一或多者。舉例而言，主記憶體裝置1220可包括具有可變電阻元件之半導體記憶體。可變電阻元件可包括：一自由層，其具有一可變磁化方向；一隧道障壁層，其形成於該自由層之上；一釘紮層，其形成於該隧道障壁層之上且具有一固定磁化方向；一交換耦合層，其形成於該釘紮層之上；及一磁性校正層，其形成於該交換耦合層之上。該磁性校正層可包括相繼堆疊之一第一磁層、一間隔層及一第二磁層，且該第一磁層之飽和磁化強度可小於該第二磁層之飽和磁化強度。藉此改良可變電阻元件之特性，諸如熱穩定性。因此，可以提供具有改良之操作特性的半導體記憶體。由此，主記憶體裝置1220及系統1200可具有改良之可靠性。
此外，主記憶體裝置1220可進一步包括揮發性記憶體類型(其中，在電力供應中斷時所有內容被擦除)之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等。與此不同，主記憶體裝置1220可不包括根據實施之半導體裝置，但可包括揮發性記憶體類型(其中，在電力供應中斷時所有內容被擦除)之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等。
輔助記憶體裝置1230可為用於儲存程式碼或資料之記憶體裝置。當輔助記憶體裝置1230之速度比主記憶體裝置1220慢時，輔助記憶體裝置1230能夠儲存更大量之資料。輔助記憶體裝置1230可包括根 據實施之上述半導體裝置中之一或多者。舉例而言，輔助記憶體裝置1230可包括具有可變電阻元件之半導體記憶體。可變電阻元件可包括：一自由層，其具有一可變磁化方向；一隧道障壁層，其形成於該自由層之上；一釘紮層，其形成於該隧道障壁層之上且具有一固定磁化方向；一交換耦合層，其形成於該釘紮層之上；及一磁性校正層，其形成於該交換耦合層之上。該磁性校正層可包括相繼堆疊之一第一磁層、一間隔層及一第二磁層，且該第一磁層之飽和磁化強度可小於該第二磁層之飽和磁化強度。藉此改良可變電阻元件之特性，諸如熱穩定性。因此，可提供具有改良之操作特性之半導體記憶體。由此，輔助記憶體裝置1230及系統1200可具有改良之可靠性。
此外，輔助記憶體裝置1230可進一步包括一資料儲存系統(參見圖7之參考數字1300)，諸如使用磁學之磁帶、磁碟、使用光學之雷射磁碟、使用磁學及光學兩者之磁光碟、固態磁碟(SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等。與此不同，輔助記憶體裝置1230可不包括根據本實施之半導體裝置，但可包括資料儲存系統(參見圖7之參考數字1300)，諸如使用磁學之磁帶、磁碟、使用光學之雷射磁碟、使用磁學及光學兩者之磁光碟、固態磁碟(SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等。
介面裝置1240可用來執行本實施之系統1200與外部裝置之間的命令及資料之交換。介面裝置1240可為小鍵盤、鍵盤、滑鼠、揚聲器、麥克風、顯示器、各種人機介面裝置(HID)、通信裝置等。通信 裝置可包括能夠與有線網路連接之模組、能夠與無線網路連接之模組及其兩者。有線網路模組可包括區域網路(LAN)、通用串列匯流排(USB)、乙太網路、電力線通信(PLC)，諸如經由傳輸線發送及接收資料之各種裝置。無線網路模組可包括紅外線資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、遍存感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA(WCDMA)、超寬頻(UWB)，諸如在無傳輸線之情況下發送及接收資料之各種裝置等。
圖7為實施基於所揭示技術之記憶體電路系統之資料儲存系統的組態圖之實例。
參看圖7，資料儲存系統1300可包括：儲存裝置1310，其作為用於儲存資料之組件而具有非揮發性特性；控制器1320，其控制儲存裝置1310；介面1330，其用於與外部裝置連接；及暫時儲存裝置1340，其用於暫時儲存資料。資料儲存系統1300可為諸如硬碟機(HDD)、緊密光碟唯讀記憶體(CDROM)、數位通用光碟(DVD)、固態磁碟(SSD)等的碟片型，及諸如USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等的卡型。
儲存裝置1310可包括半永久地儲存資料之非揮發性記憶體。非揮發性記憶體可包括ROM(唯讀記憶體)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等。
控制器1320可控制儲存裝置1310與介面1330之間的資料交換。為此，控制器1320可包括處理器1321，處理器1321用於對經由介面 1330自資料儲存系統1300外部輸入之命令執行操作、處理等。
介面1330用來執行資料儲存系統1300與外部裝置之間的命令及資料之交換。在資料儲存系統1300為卡型之情況下，介面1330可與用在諸如以下裝置中之介面相容：USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等，或可與用在與上述裝置相似之裝置中之介面相容。在資料儲存系統1300為磁碟型之情況下，介面1330可與以下介面相容，諸如：IDE(整合裝置電子器件)、SATA(串列進階附接技術)、SCSI(小型電腦系統介面)、eSATA(外部SATA)、PCMCIA(個人電腦記憶卡國際協會)、USB(通用串列匯流排)等，或可與相似於上述介面之介面相容。介面1330可與具有彼此不同類型之一或多個介面相容。
暫時儲存裝置1340能夠暫時儲存資料，用於根據與外部裝置、控制器及系統之介面的多樣化及高效能而在介面1330與儲存裝置1310之間高效地傳送資料。用於暫時儲存資料之暫時儲存裝置1340可包括根據實施的上述半導體裝置中之一或多者。舉例而言，暫時儲存裝置1340可包括具有可變電阻元件之半導體記憶體。可變電阻元件可包括：一自由層，其具有一可變磁化方向；一隧道障壁層，其形成於該自由層之上；一釘紮層，其形成於該隧道障壁層之上且具有一固定磁化方向；一交換耦合層，其形成於該釘紮層之上；及一磁性校正層，其形成於該交換耦合層之上。該磁性校正層可包括相繼堆疊之一第一磁層、一間隔層及一第二磁層，且該第一磁層之飽和磁化強度可小於該第二磁層之飽和磁化強度。藉此改良可變電阻元件之特性，諸如熱穩定性。因此，可提供具有改良之操作特性之半導體記憶體。由此，暫時儲存裝置1340及資料儲存系統1300可具有改良之可靠性。
圖8為實施基於所揭示技術之記憶體電路系統之記憶體系統的組態圖之實例。
參看圖8，記憶體系統1400可包括：記憶體1410，其作為用於儲存資料之組件而具有非揮發性特性；記憶體控制器1420，其控制記憶體1410；介面1430，其用於與外部裝置連接；等。記憶體系統1400可為卡型的，諸如固態磁碟(SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等。
用於儲存資料之記憶體1410可包括根據實施的上述半導體裝置中之一或多者。舉例而言，記憶體1410可包括具有可變電阻元件之半導體記憶體。可變電阻元件可包括：一自由層，其具有一可變磁化方向；一隧道障壁層，其形成於該自由層之上；一釘紮層，其形成於該隧道障壁層之上且具有一固定磁化方向；一交換耦合層，其形成於該釘紮層之上；及一磁性校正層，其形成於該交換耦合層之上。該磁性校正層可包括相繼堆疊之一第一磁層、一間隔層及一第二磁層，且該第一磁層之飽和磁化強度可小於該第二磁層之飽和磁化強度。藉此改良可變電阻元件之特性，諸如熱穩定性。因此，可提供具有改良之操作特性之半導體記憶體。由此，記憶體1410及記憶體系統1400可具有改良之可靠性。
此外，根據本實施之記憶體1410可進一步包括具有非揮發性特性之ROM(唯讀記憶體)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等。
記憶體控制器1420可控制記憶體1410與介面1430之間的資料交換。為此，記憶體控制器1420可包括處理器1421，處理器1421用於對 經由介面1430自記憶體系統1400外部輸入之命令執行操作及處理。
介面1430用來執行記憶體系統1400與外部裝置之間的命令及資料之交換。介面1430可與用在諸如以下裝置中之介面相容：USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、精巧快閃(CF)卡等，或與用在相似於上述症狀之裝置中的介面相容。介面1430可與具有彼此不同類型之一或多個介面相容。
根據本實施之記憶體系統1400可進一步包括緩衝記憶體1440，其用於根據與外部裝置、記憶體控制器及記憶體系統之介面的多樣化及高效能而在介面1430與記憶體1410之間高效地傳送資料。舉例而言，緩衝記憶體1440可包括具有可變電阻元件之半導體記憶體。可變電阻元件可包括：一自由層，其具有一可變磁化方向；一隧道障壁層，其形成於該自由層之上；一釘紮層，其形成於該隧道障壁層之上且具有一固定磁化方向；一交換耦合層，其形成於該釘紮層之上；及一磁性校正層，其形成於該交換耦合層之上。該磁性校正層可包括相繼堆疊之一第一磁層、一間隔層及一第二磁層，且該第一磁層之飽和磁化強度可小於該第二磁層之飽和磁化強度。藉此改良可變電阻元件之特性，諸如熱穩定性。因此，可提供具有改良之操作特性之半導體記憶體。由此，緩衝記憶體1440及記憶體系統1400可具有改良之可靠性。
此外，根據本實施之緩衝記憶體1440可進一步包括具有揮發性特性之SRAM(靜態隨機存取記憶體)、DRAM(動態隨機存取記憶體)等，及具有非揮發性特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。與此不同，緩衝記憶體1440可不包 括根據實施之半導體裝置，但可包括具有揮發性特性之SRAM(靜態隨機存取記憶體)、DRAM(動態隨機存取記憶體)等，及具有非揮發性特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。
基於本文件中所揭示之記憶體裝置的圖4至圖8中之電子裝置或系統的上述實例中之特徵可實施於各種裝置、系統或應用中。一些實例包括行動電話或其他攜帶型通信裝置、平板電腦、筆記型電腦或膝上型電腦、遊戲機、智慧電視、電視機上盒、多媒體伺服器、具有或不具有無線通信功能之數位相機、具有無線通信能力之手錶或其他可穿戴裝置。
雖然本專利文件包含很多細節，但此等細節不應被解釋為對任何發明或主張保護之範疇的限制，而應被解釋為對可特定於特定發明之特定實施例之特徵之描述。本專利文件中在各個實施例之上下文中所描述之某些特徵亦可結合單個實施例來實施。相反地，在單個實施例之上下文中所描述之各種特徵亦可在多個實施例中單獨地實施，或以任何合適之子組合來實施。此外，儘管特徵在上文中可被描述為在特定組合中起作用，甚至最初如此來主張保護，但來自主張保護之組合之一或多個特徵在一些情況下能自該組合中去除，且主張保護之組合可係關於子組合或子組合之變體。
類似地，儘管在圖式中以特定次序描繪了操作，但此不應被理解為需要以所示之特定次序或以順序次序來執行此等操作，或不應被理解為需要執行全部所說明操作來達成希望結果。此外，本專利文件中所描述之實施例中的各種系統組件之分離不應被理解為在所有實施例中都需要此分離。
僅描述了少數實施及實例。基於本專利文件中所描述及所說明 之內容，可得到其他實施、改進及變體。
100‧‧‧可變電阻元件
110‧‧‧下層
120‧‧‧自由層
130‧‧‧隧道障壁層
140‧‧‧釘紮層
150‧‧‧交換耦合層
160‧‧‧磁性校正層
161‧‧‧第一磁層
162‧‧‧間隔層
163‧‧‧第二磁層
170‧‧‧罩蓋層

Claims (19)

  1. 一種電子裝置，其包含一半導體記憶體，其中該半導體記憶體包含：一自由層，其具有一可變磁化方向；一隧道障壁層，其形成於該自由層之上；一釘紮層，其形成於該隧道障壁層之上且具有一固定磁化方向；一交換耦合層，其形成於該釘紮層之上；及一磁性校正層，其形成於該交換耦合層之上，其中該磁性校正層包含相繼堆疊之一第一磁層、一間隔層及一第二磁層，且該第一磁層具有比該第二磁層之一飽和磁化強度小的一飽和磁化強度。
  2. 如請求項1之電子裝置，其中該第一磁層及該第二磁層具有一固定磁化方向。
  3. 如請求項2之電子裝置，其中該第一磁層具有與該第二磁層相同之磁化方向。
  4. 如請求項1之電子裝置，其中該釘紮層具有固定為一第一方向之一磁化方向，且該磁性校正層具有固定為不同於該第一方向之一第二方向之一磁化方向。
  5. 如請求項1之電子裝置，其中一合成鐵磁體(SF)結構存在於該第一磁層與該第二磁層之間，且一合成反鐵磁體(SAF)結構存在於該磁性校正層與該釘紮層之間。
  6. 如請求項1之電子裝置，其中該間隔層包含與該交換耦合層相同之材料。
  7. 如請求項1之電子裝置，其進一步包含一微處理器，該微處理器 包括：一控制單元，其經組態以接收包括來自該微處理器之一外部之一命令的一信號，且執行該命令之提取、解碼或對該微處理器之一信號之輸入或輸出之控制；一操作單元，其經組態以基於該控制單元解碼該命令之一結果來執行一操作；及一記憶體單元，其經組態以儲存用於執行該操作之資料、與執行該操作之一結果相對應之資料或經執行該操作之資料之一位址，其中該半導體記憶體為該微處理器中之該記憶體單元之部件。
  8. 如請求項1之電子裝置，其進一步包含一處理器，該處理器包括：一核心單元，其經組態以基於自該處理器之一外部輸入的一命令而藉由使用資料來執行與該命令相對應之一操作；一快取記憶體單元，其經組態以儲存用於執行該操作之資料、與執行該操作之一結果相對應之資料或經執行該操作之資料之一位址；及一匯流排介面，其連接在該核心單元與該快取記憶體單元之間，且經組態以在該核心單元與該快取記憶體單元之間傳輸資料，其中該半導體記憶體為該處理器中之該快取記憶體單元之部件。
  9. 如請求項1之電子裝置，其進一步包含一處理系統，該處理系統包括：一處理器，其經組態以對由該處理器接收到之一命令解碼且 基於解碼該命令之一結果來控制針對資訊之一操作；一輔助記憶體裝置，其經組態以儲存用於對該命令解碼之一程式及該資訊；一主記憶體裝置，其經組態以呼叫及儲存來自該輔助記憶體裝置之該程式及該資訊，使得該處理器在執行該程式時能夠使用該程式及該資訊來執行該操作；及一介面裝置，其經組態以執行該處理器、該輔助記憶體裝置及該主記憶體裝置中之至少一者與一外部之間的通信，其中該半導體記憶體為該處理系統中之該輔助記憶體裝置或該主記憶體裝置之部件。
  10. 如請求項1之電子裝置，其進一步包含一資料儲存系統，該資料儲存系統包括：一儲存裝置，其經組態以儲存資料且無論是否有電力供應都保存儲存之資料；一控制器，其經組態以根據自一外部輸入之一命令來控制資料至該儲存裝置之輸入及資料自該儲存裝置之輸出；一暫時儲存裝置，其經組態以暫時儲存在該儲存裝置與該外部之間交換的資料；及一介面，其經組態以執行該儲存裝置、該控制器及該暫時儲存裝置中之至少一者與該外部之間的通信，其中該半導體記憶體為該資料儲存系統中之該儲存裝置或該暫時儲存裝置之部件。
  11. 如請求項1之電子裝置，其進一步包含一記憶體系統，該記憶體系統包括：一記憶體，其經組態以儲存資料且無論是否有電力供應都保存儲存之資料； 一記憶體控制器，其經組態以根據自一外部輸入之一命令來控制資料至該記憶體之輸入及資料自該記憶體之輸出；一緩衝記憶體，其經組態以緩衝在該記憶體與該外部之間交換的資料；及一介面，其經組態以執行該記憶體、該記憶體控制器及該緩衝記憶體中之至少一者與該外部之間的通信，其中該半導體記憶體為該記憶體系統中之該記憶體或該緩衝記憶體之部件。
  12. 一種電子裝置，其包含：一自由層，其具有一可變磁化方向；一隧道障壁層，其形成於該自由層之上；一釘紮層，其形成於該隧道障壁層之上且具有固定為一第一方向之一磁化方向；一交換耦合層，其形成於該釘紮層之上；及一磁性校正層，其形成於該交換耦合層之上，其中該磁性校正層包含複數個磁層，且該複數個磁層中之每一者具有固定為不同於該第一方向之一第二方向的一磁化方向。
  13. 如請求項12之電子裝置，其中該磁性校正層進一步包含插置於該複數個磁層之間的一間隔層。
  14. 如請求項13之電子裝置，其中該間隔層包含與該交換耦合層相同之材料。
  15. 如請求項12之電子裝置，其中該複數個磁層中之每一者具有彼此不同之一飽和磁化強度，且該磁性校正層之一飽和磁化強度在一垂直方向上具有一線性輪廓。
  16. 如請求項15之電子裝置，其中該磁性校正層之該飽和磁化強度 取決於該磁性校正層與該釘紮層之間的一距離而改變。
  17. 如請求項15之電子裝置，其中該磁性校正層之該飽和磁化強度隨著該磁性校正層與該釘紮層之間的一距離減小而減小，且隨著該距離增大而增大。
  18. 如請求項12之電子裝置，其中一合成鐵磁體(SF)結構存在於該複數個磁層之間，且一合成反鐵磁體(SAF)結構存在於該磁性校正層與該釘紮層之間。
  19. 如請求項12之電子裝置，其中該複數個磁層包括一第一磁層及形成於該第一磁層之上的一第二磁層，且該第二磁層具有比該第一磁層之一飽和磁化強度大的一飽和磁化強度。
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