CN106816527A - 电子设备 - Google Patents

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Abstract

本技术提供一种电子设备。根据本文件的实施方式的电子设备可以包括半导体存储器，半导体存储器可以包括：自由层，具有可变磁化方向；隧道阻挡层，形成在自由层之上；钉扎层，形成在隧道阻挡层之上以及具有钉扎磁化方向；交换耦合层，形成在钉扎层之上；以及磁性校正层，形成在交换耦合层之上，其中，磁性校正层包括顺序地层叠的第一磁性层、间隔层和第二磁性层，以及第一磁性层具有比第二磁性层的饱和磁化强度小的饱和磁化强度。

Description

电子设备
相关申请的交叉引用
本专利文件要求在2015年11月30日提交的名称为“电子设备(ELECTRONICDEVICE)”的第10-2015-0168252号韩国专利申请的优先权，该韩国专利申请通过引用整体合并于此。
技术领域
本专利文件涉及一种存储电路或存储器件及其在电子设备或系统中的应用。
背景技术
近来，随着电子设备或电子器件趋向于小型化、低功耗、高性能、多功能等，存在对能够将信息储存在各种电子设备或电子器件(诸如计算机、便携式通信设备等)中的电子设备的需要，且已经对这种电子设备进行了研究和开发。这种电子设备的示例包括可以使用根据所施加的电压或电流而在不同阻态之间切换的特性来储存数据的电子设备，并且可以以各种配置来实施，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
在本专利文件中所公开的技术包括存储电路或设备以及其在电子设备或系统及电子设备的各种实施方式中的应用，其中电子设备包括半导体存储器，其可以改善可变电阻元件的特性。
在一个方面，电子设备可以包括半导体存储器，其中，半导体存储器可以包括：自由层，具有可变磁化方向；隧道阻挡层，形成在自由层之上；钉扎层，形成在隧道阻挡层之上以及具有钉扎磁化方向；交换耦合层，形成在钉扎层之上；以及磁性校正层，形成在交换耦合层之上，其中，磁性校正层包括顺序地层叠的第一磁性层、间隔层和第二磁性层，以及第一磁性层具有比第二磁性层的饱和磁化强度小的饱和磁化强度。
第一磁性层和第二磁性层可以具有钉扎磁化方向。第一磁性层可以具有与第二磁性层相同的磁化方向。钉扎层可以具有被固定为第一方向的磁化方向，磁性校正层可以具有被固定为不同于第一方向的第二方向的磁化方向。SF(合成铁磁体)结构存在于第一磁性层与第二磁性层之间，SAF(合成反铁磁体)结构存在于磁性校正层与钉扎层之间。间隔层可以包括与交换耦合层相同的材料。
电子设备还可以包括微处理器，微处理器包括：控制单元，被配置为接收包括来自微处理器外部的命令的信号，以及执行命令的提取、解码或者对微处理器的信号的输入或输出的控制；操作单元，被配置为基于控制单元解码命令的结果来执行操作；以及存储单元，被配置为储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址，其中，半导体存储器是微处理器中的存储单元的部件。
电子设备还可以包括处理器，微处理器包括：核心单元，被配置为基于从处理器外部输入的命令而通过使用数据来执行与命令相对应的操作；高速缓冲存储单元，被配置为储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储单元之间，以及被配置为在核心单元与高速缓冲存储单元之间传送数据，其中，半导体存储器是处理器中的高速缓冲存储单元的部件。
电子设备还可以包括处理系统，处理系统包括：处理器，被配置为对由处理器接收到的命令解码，以及基于解码命令的结果来控制对信息的操作；辅助存储器件，被配置为储存用于对命令解码的程序和信息；主存储器件，被配置为调用和储存来自辅助存储器件的程序和信息，使得处理器在运行程序时能够使用程序和信息来执行操作；以及接口设备，被配置为执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的部件。
电子设备还可以包括数据储存系统，数据储存系统包括：储存器件，被配置为储存数据以及无论电源如何都保存储存的数据；控制器，被配置为根据从外部输入的命令来控制数据向储存器件的输入以及数据从储存器件的输出；暂时储存器件，被配置为暂时储存在储存器件与外部之间交换的数据；以及接口，被配置为执行储存器件、控制器和暂时储存器件中的至少一个与外部之间的通信，其中，半导体存储器是数据储存系统中的储存器件或暂时储存器件的部件。
电子设备还可以包括存储系统，存储系统包括：存储器，被配置为储存数据并且无论电源如何都保存储存的数据；存储器控制器，被配置为根据从外部输入的命令来控制数据向存储器的输入以及数据从存储器的输出；缓冲存储器，被配置为缓存在存储器与外部之间交换的数据；以及接口，被配置为执行存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的通信，其中，半导体存储器是存储系统中的存储器或缓冲存储器的部件。
在另一方面，电子设备可以包括：自由层，具有可变磁化方向；隧道阻挡层，形成在自由层之上；钉扎层，形成在隧道阻挡层之上以及具有被固定为第一方向的磁化方向；交换耦合层，形成在钉扎层之上；以及磁性校正层，形成在交换耦合层之上，其中，磁性校正层包括多个磁性层，以及多个磁性层中的每个具有被固定为不同于第一方向的第二方向的磁化方向。
磁性校正层还可以包括介于多个磁性层之间的间隔层。间隔层可以包括与交换耦合层相同的材料。
多个磁性层中的每个可以具有彼此不同的饱和磁化强度，以及磁性校正层的饱和磁化强度沿垂直方向可以具有线状轮廓。磁性校正层的饱和磁化强度可以根据磁性校正层与钉扎层之间的距离而改变。磁性校正层的饱和磁化强度可以随着磁性校正层与钉扎层之间的距离减小而减小，以及可以随着所述距离增大而增大。SF(合成铁磁体)结构存在于多个磁性层之间，SAF(合成反铁磁体)结构存在于磁性校正层与钉扎层之间。多个磁性层可以包括第一磁性层和形成在第一磁性层之上的第二磁性层，以及第二磁性层可以具有比第一磁性层的饱和磁化强度大的饱和磁化强度。
在附图、说明书和权利要求中更加详细地描述了这些和其他方面、实施方式和相关优点。
附图说明
图1是图示根据本公开的实施方式的示例性可变电阻元件的剖视图。
图2是图示根据本公开的实施方式的示例性存储器件及其制造方法的剖视图。
图3是图示根据本公开的另一实施方式的示例性存储器件及其制造方法的剖视图。
图4是基于所公开技术的实施存储电路的微处理器的配置图的示例。
图5是基于所公开技术的实施存储电路的处理器的配置图的示例。
图6是基于所公开技术的实施存储电路的系统的配置图的示例。
图7是基于所公开技术的实施存储电路的数据储存系统的配置图的示例。
图8是基于所公开技术的实施存储电路的存储系统的配置图的示例。
具体实施方式
以下参照附图来详细描述所公开技术的各种示例和实施方式。
附图可能不一定成比例，在某些情况下，可以夸大附图中的至少一些结构的比例以清楚地图示所描述的示例或实施方式的特定特征。在附图或描述中呈现具有多层结构中的两层或更多层的特定示例中，所示的这些层的相对位置关系或这些层的布置顺序反映了所描述的或所图示的示例的特定实施方式，这些层的不同的相对位置关系或布置顺序是可能的。另外，所描述的或所图示的多层结构的示例可以不反映在特定多层结构中存在的所有层(例如，一个或更多个额外层可以存在于两个图示的层之间)。作为特定示例，当所描述的或所图示的多层结构中的第一层被称为“在”第二层“上”或“之上”或者“在”衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，也可以表示一个或更多个其他中间层可以存在于第一层与第二层或衬底之间的结构。
本公开的以下实施方式在于提供一种半导体存储器以及包括其的电子设备，该半导体存储器包括具有改善的性能的可变电阻元件。在本文中，可变电阻元件可以表示能够响应于所施加的偏置(例如，电流或电压)而在不同阻态之间切换的元件。因此，具有改善性能的可变电阻元件可以表示具有改善的在不同阻态之间的切换特性的可变电阻元件。
图1是图示根据本公开的实施方式的示例性可变电阻元件的剖视图。
如图1中所示，可变电阻元件100可以包括MTJ(磁性隧道结(magnetic tunneljunction))结构，MTJ结构包括具有可变磁化方向的自由层120、具有钉扎磁化方向(pinnedmagnetization direction)的钉扎层(pinned layer)140、以及介于自由层120与钉扎层140之间的隧道阻挡层130。
在MTJ结构中，由于自由层120的磁化方向是可变的，因此自由层120实际上可以根据其磁化方向来储存数据。因此，自由层120可以被称为储存层。自由层120的磁化方向可以通过自旋转移力矩来改变。由于钉扎层140的磁化方向被钉扎，因此钉扎层140可以与自由层120进行比较，并且被称作参考层。隧道阻挡层130可以用于通过隧穿电子来改变自由层120的磁化方向。自由层120和钉扎层140可以具有垂直于每个层的表面的磁化方向。如图中箭头所指示的，自由层120的磁化方向可以在向下方向与向上方向之间改变，而钉扎层140的磁化方向可以被固定为向上方向，例如，第一方向。
响应于被施加至可变电阻元件100的电压或电流，可以改变自由层120的磁化方向来平行于或反平行于钉扎层140的磁化方向。结果，可变电阻元件100可以在低电阻状态与高电阻状态之间切换来储存不同的数据。即，可变电阻元件100可以起到存储单元的作用。
自由层120和钉扎层140中的每个可以具有包括铁磁材料的单层结构或多层结构。在一些实施方式中，自由层120和钉扎层140中的每个可以包括主要成分是Fe、Ni或Co的合金，诸如Co-Fe-B合金、Co-Fe-B-X合金(这里，X可以是或包括Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt)、Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金或Co-Ni-Pt合金等。自由层120和钉扎层140中的每个可以包括Co/Pt或Co/Pd等的层叠结构，或者磁性材料与非磁性材料的交替层叠结构。隧道阻挡层130可以包括绝缘氧化物，例如，MgO、CaO、SrO、TiO、VO或NbO等。
在一些实施方式中，根据该实施方式的可变电阻元件100还可以包括执行各种功能以改善MTJ结构的特性的一个或更多个额外层。例如，可变电阻元件的一个实施方式包括底层110、交换耦合层150、磁性校正层160和盖层170来作为额外层。然而，本公开不局限于此，而其他实施方式也是可能的。
底层110可以用于改善设置在底层110之上的层(例如，自由层120)的垂直磁各向异性或结晶度。底层110可以具有包括各种导电材料(诸如金属或金属氮化物等)的单层结构或多层结构。
交换耦合层150可以介于磁性校正层160与钉扎层140之间，以及用于提供其间的层间交换耦合。交换耦合层150可以包括金属非磁性材料，诸如Cr、Ru、Ir或Rh等。
磁性校正层160可以用来抵消或减小由钉扎层140产生的杂散场的影响。在这种情况下，钉扎层140的杂散场对自由层120的影响被降低，使得可以减小自由层120中的偏置磁场。结果，可以改善钉扎层140的热稳定性和磁特性。
磁性校正层160可以包括多个磁性层161和163以及介于多个磁性层161和163之间的间隔层162。在一些实施方式中，磁性校正层160可以具有在其处第一磁性层161、间隔层162和第二磁性层163顺序层叠的多层叠结构。第一磁性层161和第二磁性层163中的每个可以包括主要成分是Fe、Ni或Co的合金，诸如Co-Fe-B合金、Co-Fe-B-X合金(这里，X可以是或包括Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt)、Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金或Co-Ni-Pt合金等。在一些实施方式中，第一磁性层161和第二磁性层163中的每个可以包括Co/Pt或Co/Pd等的层叠结构。间隔层162可以用来提供第一磁性层161与第二磁性层163之间的交换耦合。间隔层162可以包括与交换耦合层150相同的材料。例如，间隔层162可以包括金属非磁性材料，诸如Cr、Ru、Ir或Rh等。
第一磁性层161和第二磁性层163可以具有钉扎磁化方向。这里，第一磁性层161与第二磁性层163的磁化方向可以彼此相同。例如，如图中所示，第一磁性层161与第二磁性层163可以具有向下的磁化方向，诸如被固定为与第一方向相反的第二方向的磁化方向。因此，磁性校正层160可以具有反平行于钉扎层140的磁化方向的磁化方向。因此，SF(合成铁磁体)结构可以存在于磁性校正层160自身中，例如，在第一磁性层161与第二磁性层163之间。在一些实施方式中，合成反铁磁体(SAF)结构可以存在于磁性校正层160与钉扎层140之间。以上所描述的钉扎层140的磁化方向与磁性校正层160的磁化方向的关系有助于根据磁性校正层160中的饱和磁化强度来控制特性，这将在下面来描述。
在磁性校正层160中，多个磁性层161和163中的每个可以具有彼此不同的饱和磁化强度Ms，在磁性校正层160中沿垂直方向的饱和磁化强度可以具有线状轮廓。在一些实施方式中，磁性校正层的饱和磁化强度根据磁性校正层与钉扎层之间的距离而改变。例如，随着磁性校正层160的位置接近钉扎层140，磁性校正层160的饱和磁化强度可以减小，而随着磁性校正层160的位置进一步远离钉扎层140，磁性校正层160的饱和磁化强度可以增大。在一些实施方式中，在磁性校正层160中，第一磁性层161与第二磁性层163可以具有彼此不同的饱和磁化强度，以及第一磁性层161的饱和磁化强度可以小于第二磁性层163的饱和磁化强度。由于磁性校正层160中的第一磁性层161具有相对小的饱和磁化强度，因此可以减少钉扎层140中的杂散场。这里，由于第一磁性层161中的饱和磁化强度降低以减小钉扎层140中的杂散场，因此自由层120中的杂散场可能偏移而使特性劣化。为了防止这种问题，第二磁性层163可以具有比第一磁性层161的饱和磁化强度大的饱和磁化强度。由于相邻于钉扎层140的第一磁性层161的饱和磁化强度小于第二磁性层163的饱和磁化强度，因此可以减少钉扎层140中的杂散场，并且可以防止自由层120中的杂散场的偏移。
盖层170可以起到用于图案化可变电阻元件100的硬掩膜的作用。盖层170可以包括各种导电材料，诸如金属等。
如上所述，根据实施方式的可变电阻元件100可以包括磁性校正层160，磁性校正层160包括具有彼此不同的饱和磁化强度的多个磁性层161和163，从而改善了可变电阻元件100的诸如热稳定性的特性。
根据实施方式，可以改善可变电阻元件的特性，因此改善包括可变电阻元件的半导体存储器的特性以及包括半导体器件的电子设备的特性。
可以提供多个根据本公开的实施方式的可变电阻元件(例如，图1中的可变电阻元件100)，以形成单元阵列。单元阵列可以包括各种组件(诸如线、元件等)来驱动可变电阻元件100。这将参照图2和图3来示例性地描述。
图2是图示根据本公开的实施方式的存储器件及其制造方法的剖视图。
参照图2，本实施方式的存储器件可以包括衬底500、下接触520、可变电阻元件100和上接触550。衬底500可以包括控制访问可变电阻元件100所需的特定结构(未示出)，例如，晶体管。下接触520可以设置在衬底500之上，以及将可变电阻元件100的下端与衬底500的部分(例如，晶体管的漏极)耦接。上接触550可以设置在可变电阻元件100之上，以及将可变电阻元件100的上端与特定线(未示出)(例如，位线)耦接。
以上存储器件可以通过以下工艺来制造。
首先，可以提供其中形成有晶体管的衬底500，然后可以在衬底500之上形成第一层间电介质层510。随后，可以通过选择性地刻蚀第一层间电介质层510以形成暴露衬底500的部分的孔，并且用导电材料填充所述孔来形成下接触520。然后，可以通过在第一层间电介质层510和下接触520之上形成用于可变电阻元件100的材料层，并且选择性地刻蚀所述材料层来形成可变电阻元件100。可以通过用绝缘材料填充可变电阻元件100之中的空间来形成第二层间电介质层530。然后，可以在可变电阻元件100与第二层间电介质层530之上形成第三层间电介质层540，然后可以形成穿透第三层间电介质层540并耦接至可变电阻元件100的上端的上接触550。
在该实施方式的存储器件中，包括在可变电阻元件100中的所有层可以具有彼此对准的侧壁。这是因为可变电阻元件100可以通过使用单个掩膜的刻蚀工艺而形成。
然而，与图2的实施方式不同，可变电阻元件100的部分和可变电阻元件100的剩余部分可以被分别地图案化。这将在图3中示例性地示出。
图3是图示根据本公开的另一实施方式的存储器件及其制造方法的剖视图。将主要描述与图2的实施方式的差别之处。
参照图3，在该实施方式的存储器件中，可变电阻元件100的部分，例如，底层110，可以具有与可变电阻元件100的剩余层的侧壁不对准的侧壁。底层110可以具有与下接触620的侧壁对准的侧壁。
以上存储器件可以通过以下工艺来制造。
首先，可以在衬底600之上形成第一层间电介质层610，然后可以通过选择性地刻蚀第一层间电介质层610来形成暴露衬底600的部分的孔H。然后，可以形成填充在孔H的下部中的下接触620。具体地，可以通过形成覆盖其中形成有孔H的所得结构的导电材料，以及通过回刻蚀工艺等来去除导电材料的部分直到导电材料具有目标高度来形成下接触620。然后，可以形成填充在孔H(其中形成有下接触620)的剩余空间中的底层110。具体地，可以通过形成包括轻金属且覆盖其中形成有下接触620的所得结构的材料层，以及执行平坦化工艺(例如，CMP(化学机械抛光)工艺)直到暴露第一层间电介质层610的顶表面来形成底层110。然后，可以通过形成除底层110以外的用于可变电阻元件100的剩余层的材料层，以及选择性地刻蚀所述材料层来形成可变电阻元件100的剩余部分。接下来的工艺与图2的实施方式基本相同。
在该实施方式中，由于要被刻蚀以形成可变电阻元件100的厚度减小，因此可以降低刻蚀工艺的难度。
此外，在该实施方式中，描述了底层110填充在孔H中的情况。然而，其他实施方式也是可能的。例如，可变电阻元件100的另一部分还可以填充在孔H中。
根据本公开的实施方式的半导体存储器可以被应用至多种电子设备或系统。图4至图8示出可以实施本文所公开的半导体存储器的电子设备或系统的一些示例。
参照图4，微处理器1000可以执行用于控制和调整从各种外部设备接收数据、处理数据和将处理结果输出至外部设备的一系列处理的任务。微处理器1000可以包括存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以是诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)的各种数据处理单元。
存储单元1010是微处理器1000中储存数据的部件，如处理器寄存器、寄存器等。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时储存以下内容的功能：要由操作单元1020对其执行操作的数据、执行操作的结果数据以及执行操作的数据所被储存的地址。
存储单元1010可以包括根据实施方式的一个或更多个上述半导体器件。存储单元1010可以包括具有可变电阻元件的半导体存储器。可变电阻元件可以包括：自由层，具有可变磁化方向；隧道阻挡层，形成在自由层之上；钉扎层，形成在隧道阻挡层之上并且具有钉扎磁化方向；交换耦合层，形成在钉扎层之上；以及磁性校正层，形成在交换耦合层之上。磁性校正层可以包括顺序地层叠的第一磁性层、间隔层和第二磁性层，第一磁性层的饱和磁化强度可以小于第二磁性层的饱和磁化强度。从而改善了可变电阻元件的诸如热稳定性的特性。因此，可以提供具有改善的操作特性的半导体存储器。由此，存储单元1010和微处理器1000可以具有改善的可靠性。
操作单元1020可以根据控制单元1030解码命令的结果来执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从微处理器1000的存储单元1010、操作单元1020和外部设备接收信号，执行命令的提取、解码以及对微处理器1000的信号的输入和输出的控制，以及运行由程序表示的处理。
根据本实施方式的微处理器1000可以另外包括高速缓冲存储单元1040，其可以暂时储存要从除存储单元1010以外的外部设备输入的数据或要被输出至外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050与存储单元1010、操作单元1020和控制单元1030交换数据。
图5是基于本公开技术的实施存储电路的处理器的配置图的示例。
参照图5，处理器1100可以通过包括除微处理器的功能以外的各种功能来改善性能和实现多功能性，微处理器执行用于控制和调整从各种外部设备接收数据、处理数据和将处理结果输出至外部设备的一系列处理的任务。处理器1100可以包括用作微处理器的核心单元1110、用于暂时储存数据的高速缓冲存储单元1120、以及用于在内部设备与外部设备之间传送数据的总线接口1130。处理器1100可以包括各种芯片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，以及可以包括存储单元1111、操作单元1112和控制单元1113。
存储单元1111是处理器1100中储存数据的部件，如处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时储存以下内容的功能：要由操作单元1112对其执行操作的数据、执行操作的结果数据以及执行操作的数据所被储存的地址。操作单元1112是处理器1100中执行操作的部件。操作单元1112可以根据控制单元1113解码命令的结果来执行四则算术运算、逻辑运算等。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从处理器1100的存储单元1111、操作单元1112和外部设备接收信号，执行命令的提取、解码以及对处理器1100的信号的输入和输出的控制，以及运行由程序表示的处理。
高速缓冲存储单元1120是暂时储存数据的部件，以补偿高速操作的核心单元1110与低速操作的外部设备之间在数据处理速度上的差异。高速缓冲存储单元1120可以包括主储存部1121、第二储存部1122和第三储存部1123。一般而言，高速缓冲存储单元1120包括主储存部1121和第二储存部1122，以及在需要大储存容量的情况下可以包括第三储存部1123。如果场合需要，则高速缓冲存储单元1120可以包括更多数量的储存部。也就是说，包括在高速缓冲存储单元1120中的储存部的数量可以根据设计而改变。主储存部1121、第二储存部1122和第三储存部1123储存和区分数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以是最大的。高速缓冲存储单元1120的主储存部1121、第二储存部1122和第三储存部1123中的至少一个储存部可以包括根据实施方式的一个或更多个上述半导体器件。例如，高速缓冲存储单元1120可以包括具有可变电阻元件的半导体存储器。可变电阻元件可以包括：自由层，具有可变磁化方向；隧道阻挡层，形成在自由层之上；钉扎层，形成在隧道阻挡层之上并且具有钉扎磁化方向；交换耦合层，形成在钉扎层之上；以及磁性校正层，形成在交换耦合层之上。磁性校正层可以包括顺序地层叠的第一磁性层、间隔层和第二磁性层，以及第一磁性层的饱和磁化强度可以小于第二磁性层的饱和磁化强度。从而改善了可变电阻元件的诸如热稳定性的特性。因此，可以提供具有改善的操作特性的半导体存储器。由此，高速缓冲存储单元1120和处理器1100可以具有改善的可靠性。
虽然在图5中示出了所有的主储存部1121、第二储存部1122和第三储存部1123都被配置在高速缓冲存储单元1120的内部，但是要注意的是，所有的高速缓冲存储单元1120的主储存部1121、第二储存部1122和第三储存部1123可以都配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间在数据处理速度上的差异。同时要注意的是，高速缓冲存储单元1120的主储存部1121可以设置在核心单元1110的内部，而第二储存部1122和第三储存部1123可以配置在核心单元1110的外部来加强补偿数据处理速度的差异的功能。在另一个实施方式中，主储存部1121和第二储存部1122可以设置在核心单元1110的内部，而第三储存部1123可以设置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120与外部设备的部件，并且允许有效地传送数据。
根据本实施方式的处理器1100可以包括多个核心单元1110，多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接或者经由总线接口1130连接。多个核心单元1110可以以与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的主储存部1121可以相应于多个核心单元1110的数量而配置在每个核心单元1110中，第二储存部1122和第三储存部1123可以以通过总线接口1130共享的方式配置在多个核心单元1110的外部。主储存部1121的处理速度可以大于第二储存部1122和第三储存部1123的处理速度。在另一实施方式中，主储存部1121和第二储存部1122可以相应于多个核心单元1110的数量而配置在每个核心单元1110中，第三储存部1123可以以通过总线接口1130共享的方式配置在多个核心单元1110的外部。
根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，储存数据；通信模块单元1150，可以以有线方式或无线方式将数据传送至外部设备以及接收来自外部设备的数据；存储器控制单元1160，驱动外部存储器件；以及媒体处理单元1170，处理在处理器1100中处理的数据或者从外部输入设备输入的数据，以及将处理数据输出至外部接口设备等。此外，处理器1100可以包括多个各种模块和器件。在这种情况下，添加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据，以及彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与以上提及的存储器类似功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、或非型快闪存储器、与非型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们二者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等，诸如经由传输线收发数据的各种设备。无线网络模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带英特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等，诸如在无传输线的情况下收发数据的各种设备。
存储器控制单元1160用来管理和处理在处理器1100与根据不同通信标准来操作的外部储存设备之间传送的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小计算机系统接口)、RAID(独立盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备。
媒体处理单元1170可以处理在处理器1100中处理的数据或者以图像、声音及其他形式从外部输入设备输入的数据，以及将数据输出至外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清音频设备(HD音频)、高清多媒体接口(HDMI)控制器等。
图6是基于所公开技术的实施存储电路的系统的配置图的示例。
参照图6，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等，以进行针对数据的一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施方式的系统1200可以是使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络板、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。
处理器1210可以对输入的命令解码，处理针对储存在系统1200中的数据的操作、比较等，以及控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220是这样一种储存器，其可以在运行程序时暂时储存、调用和运行来自辅助存储器件1230的程序代码或数据，以及即使在电源中断时也可以保存所存储的内容。主存储器件1220可以包括根据实施方式的一个或更多个上述半导体器件。例如，主存储器件1220可以包括具有可变电阻元件的半导体存储器。可变电阻元件可以包括：自由层，具有可变磁化方向；隧道阻挡层，形成在自由层之上；钉扎层，形成在隧道阻挡层之上并且具有钉扎磁化方向；交换耦合层，形成在钉扎层之上；以及磁性校正层，形成在交换耦合层之上。磁性校正层可以包括顺序地层叠的第一磁性层、间隔层和第二磁性层，以及第一磁性层的饱和磁化强度可以小于第二磁性层的饱和磁化强度。从而改善可变电阻元件的诸如热稳定性的特性。因此，可以提供具有改善的操作特性的半导体存储器。由此，主存储器件1220和系统1200可以具有改善的可靠性。
此外，主存储器件1220还可以包括易失性存储器类型(其中，在电源中断时所有内容都被擦除)的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，而是可以包括易失性存储器类型(其中，在电源中断时所有内容都被擦除)的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230可以是用于储存程序代码或数据的存储器件。当辅助存储器件1230的速度比主存储器件1220慢时，辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据实施方式的一个或更多个上述半导体器件。例如，辅助存储器件1230可以包括具有可变电阻元件的半导体存储器。可变电阻元件可以包括：自由层，具有可变磁化方向；隧道阻挡层，形成在自由层之上；钉扎层，形成在隧道阻挡层之上并且具有钉扎磁化方向；交换耦合层，形成在钉扎层之上；以及磁性校正层，形成在交换耦合层之上。磁性校正层可以包括顺序地层叠的第一磁性层、间隔层和第二磁性层，以及第一磁性层的饱和磁化强度可以小于第二磁性层的饱和磁化强度。从而改善可变电阻元件的诸如热稳定性的特性。因此，可以提供具有改善的操作特性的半导体存储器。由此，辅助存储器件1230和系统1200可以具有改善的可靠性。
此外，辅助存储器件1230还可以包括数据储存系统(见图7的附图标记1300)，诸如使用磁的磁带、磁盘、使用光的激光盘、使用磁和光二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。此外不同，辅助存储器件1230可以不包括根据本实施方式的半导体器件，而是可以包括数据储存系统(见图7的附图标记1300)，诸如使用磁的磁带、磁盘、使用光的激光盘、使用磁和光二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
接口设备1240可以用来在本实施方式的系统1200与外部设备之间执行命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、话筒、显示器、各种人机交互设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们二者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等，诸如经由传输线收发数据的各种设备。无线网络模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带英特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等，诸如在无传输线的情况下收发数据的各种设备。
图7是基于所公开技术的实施存储电路的数据储存系统的配置图的示例。
参照图7，数据储存系统1300可以包括：储存器件1310，作为用于储存数据的组件而具有非易失性特性；控制器1320，控制储存器件1310；接口1330，用来与外部设备的连接；以及暂时储存器件1340，用来暂时储存数据。数据储存系统1300可以是诸如硬盘驱动器(HDD)、紧凑盘只读存储器(CDROM)、数字通用盘(DVD)、固态盘(SSD)等的盘型，以及诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的卡型。
储存器件1310可以包括半永久性储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、或非型快闪存储器、与非型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，处理器1231用于执行处理经由接口1330从数据储存系统1300的外部输入的命令的操作等。
接口1330用来执行数据储存系统1300与外部设备之间的命令和数据交换。在数据储存系统1300是卡型的情况下，接口1330可以与在诸如以下设备中使用的接口相兼容：USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者与在与以上提及的设备类似的设备中所使用的接口相兼容。在数据储存系统1300是盘型的情况下，接口1330可以与诸如以下的接口相兼容：IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等，或者与类似于以上提及的接口的接口相兼容。接口1330可以与具有彼此不同类型的一个或更多个接口相兼容。
暂时储存器件1340可以暂时储存数据，以根据与外部设备、控制器和系统的接口的多样化和高性能来在接口1330与储存器件1310之间高效地传送数据。用于暂时储存数据的暂时储存器件1340可以包括根据实施方式的一个或更多个上述半导体器件。例如，暂时储存器件1340可以包括具有可变电阻元件的半导体存储器。可变电阻元件可以包括：自由层，具有可变磁化方向；隧道阻挡层，形成在自由层之上；钉扎层，形成在隧道阻挡层之上并且具有钉扎磁化方向；交换耦合层，形成在钉扎层之上；以及磁性校正层，形成在交换耦合层之上。磁性校正层可以包括顺序地层叠的第一磁性层、间隔层和第二磁性层，以及第一磁性层的饱和磁化强度可以小于第二磁性层的饱和磁化强度。从而改善可变电阻元件的诸如热稳定性的特性。因此，可以提供具有改善的操作特性的半导体存储器。由此，暂时储存器件1340和数据储存系统1300可以具有改善的可靠性。
图8是基于所公开技术的实施存储电路的存储系统的配置图的示例。
参照图8，存储系统1400可以包括：存储器1410，作为用于储存数据的组件而具有非易失性特性；存储器控制器1420，控制存储器1410；接口1430，用来与外部设备的连接；等等。存储系统1400可以是卡型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
用于储存数据的存储器1410可以包括根据实施方式的一个或更多个上述半导体器件。例如，存储器1410可以包括具有可变电阻元件的半导体存储器。可变电阻元件可以包括：自由层，具有可变磁化方向；隧道阻挡层，形成在自由层之上；钉扎层，形成在隧道阻挡层之上并且具有钉扎磁化方向；交换耦合层，形成在钉扎层之上；以及磁性校正层，形成在交换耦合层之上。磁性校正层可以包括顺序地层叠的第一磁性层、间隔层和第二磁性层，以及第一磁性层的饱和磁化强度可以小于第二磁性层的饱和磁化强度。从而改善可变电阻元件的诸如热稳定性的特性。因此，可以提供具有改善的操作特性的半导体存储器。由此，存储器1410和存储系统1400可以具有改善的可靠性。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、或非型快闪存储器、与非型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，处理器1421用于执行处理经由接口1430从存储系统1400的外部输入的命令的操作。
接口1430用来执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与在诸如以下设备中所使用的接口相兼容：USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者与在与以上提及的设备类似的设备中所使用的接口相兼容。接口1430可以与具有彼此不同类型的一个或更多个接口相兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，以用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能而在接口1430与存储器1410之间高效地传送数据。例如，缓冲存储器1440可以包括具有可变电阻元件的半导体存储器。可变电阻元件可以包括：自由层，具有可变磁化方向；隧道阻挡层，形成在自由层之上；钉扎层，形成在隧道阻挡层之上并且具有钉扎磁化方向；交换耦合层，形成在钉扎层之上；以及磁性校正层，形成在交换耦合层之上。磁性校正层可以包括顺序地层叠的第一磁性层、间隔层和第二磁性层，以及第一磁性层的饱和磁化强度可以小于第二磁性层的饱和磁化强度。从而改善可变电阻元件的诸如热稳定性的特性。因此，可以提供具有改善的操作特性的半导体存储器。由此，缓冲存储器1440和存储系统1400可以具有改善的可靠性。
此外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，但是可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
基于本文件中公开的存储器件的图11至图15中的电子设备和系统的以上示例中的特征可以在各种设备、系统或应用中来实施。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本电脑或膝上电脑、游戏机、智能电视、电视机顶盒、多媒体服务器、有或无无线通信功能的数字照相机、腕表或具有无线通信能力的其他可穿戴设备。
虽然本专利文件包含很多细节，但是这些细节不应当被解释为对任何发明的范围或可要求保护的范围的限制，相反地，应当被解释为对可仅限于特定发明的特定实施例的特征的描述。在本专利文件中在单独的实施例的上下文中描述的特定特征也可以在单个实施例来组合实施。相反地，在单个实施例的上下文中描述的各种特征也可以在多个实施例中分开实施，或者以任何适当的子组合来实施。此外，虽然特征在上文中可以被描述为在特定组合中起作用，以及甚至最初这样声称，但是在某些情况下，可以从所声称的组合中去除来自该组合的一个或更多个特征，所声称的组合可以是针对子组合或子组合的变化。
类似地，虽然在附图中以特定次序来描述操作，但是这不应当被理解为需要以所示特定次序或顺序次序来执行这样的操作，或者不应当被理解为需要执行全部所示操作来实现期望的结果。此外，在本专利文件中描述的实施例中的各种系统组件的分离不应当理解为在全部实施例中都需要这种分离。
仅描述了少数实施方式和示例。可以基于在本专利文件中描述和图示的内容来做出其他实施方式、改进和变化。

Claims (19)

1.一种电子设备，包括半导体存储器，其中，半导体存储器包括：
自由层，具有可变磁化方向；
隧道阻挡层，形成在自由层之上；
钉扎层，形成在隧道阻挡层之上以及具有钉扎磁化方向；
交换耦合层，形成在钉扎层之上；以及
磁性校正层，形成在交换耦合层之上，
其中，磁性校正层包括顺序地层叠的第一磁性层、间隔层和第二磁性层，以及第一磁性层具有比第二磁性层的饱和磁化强度小的饱和磁化强度。
2.根据权利要求1所述的电子设备，其中，第一磁性层和第二磁性层具有钉扎磁化方向。
3.根据权利要求2所述的电子设备，其中，第一磁性层具有与第二磁性层相同的磁化方向。
4.根据权利要求1所述的电子设备，其中，钉扎层具有被固定为第一方向的磁化方向，磁性校正层具有被固定为不同于第一方向的第二方向的磁化方向。
5.根据权利要求1所述的电子设备，其中，合成铁磁体SF结构存在于第一磁性层与第二磁性层之间，合成反铁磁体SAF结构存在于磁性校正层与钉扎层之间。
6.根据权利要求1所述的电子设备，其中，间隔层包括与交换耦合层相同的材料。
7.根据权利要求1所述的电子设备，还包括微处理器，微处理器包括：
控制单元，被配置为接收包括来自微处理器外部的命令的信号，以及执行命令的提取、解码或者对微处理器的信号的输入或输出的控制；
操作单元，被配置为基于控制单元解码命令的结果来执行操作；以及
存储单元，被配置为储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址，
其中，半导体存储器是微处理器中的存储单元的部件。
8.根据权利要求1所述的电子设备，还包括处理器，处理器包括：
核心单元，被配置为基于从处理器外部输入的命令而通过使用数据来执行与命令相对应的操作；
高速缓冲存储单元，被配置为储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址；以及
总线接口，连接在核心单元与高速缓冲存储单元之间，以及被配置为在核心单元与高速缓冲存储单元之间传送数据，
其中，半导体存储器是处理器中的高速缓冲存储单元的部件。
9.根据权利要求1所述的电子设备，还包括处理系统，处理系统包括：
处理器，被配置为对由处理器接收到的命令解码，以及基于解码命令的结果来控制对信息的操作；
辅助存储器件，被配置为储存用于对命令解码的程序和信息；
主存储器件，被配置为调用和储存来自辅助存储器件的程序和信息，使得处理器在运行程序时能够使用程序和信息来执行操作；以及
接口设备，被配置为执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，
其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的部件。
10.根据权利要求1所述的电子设备，还包括数据储存系统，数据储存系统包括：
储存器件，被配置为储存数据以及无论电源如何都保存储存的数据；
控制器，被配置为根据从外部输入的命令来控制数据向储存器件的输入以及数据从储存器件的输出；
暂时储存器件，被配置为暂时储存在储存器件与外部之间交换的数据；以及
接口，被配置为在储存器件、控制器和暂时储存器件中的至少一个与外部之间执行通信，
其中，半导体存储器是数据储存系统中的储存器件或暂时储存器件的部件。
11.根据权利要求1所述的电子设备，还包括存储系统，存储系统包括：
存储器，被配置为储存数据以及无论电源如何都保存储存的数据；
存储器控制器，被配置为根据从外部输入的命令来控制数据向存储器的输入以及数据从存储器的输出；
缓冲存储器，被配置为缓冲在存储器与外部之间交换的数据；以及
接口，被配置为执行存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的通信，
其中，半导体存储器是存储系统中的存储器或缓冲存储器的部件。
12.一种电子设备，包括：
自由层，具有可变磁化方向；
隧道阻挡层，形成在自由层之上；
钉扎层，形成在隧道阻挡层之上以及具有被固定为第一方向的磁化方向；
交换耦合层，形成在钉扎层之上；以及
磁性校正层，形成在交换耦合层之上，
其中，磁性校正层包括多个磁性层，以及所述多个磁性层中的每个具有被固定为不同于第一方向的第二方向的磁化方向。
13.根据权利要求12所述的电子设备，其中，磁性校正层还包括介于所述多个磁性层之间的间隔层。
14.根据权利要求13所述的电子设备，其中，间隔层包括与交换耦合层相同的材料。
15.根据权利要求12所述的电子设备，其中，所述多个磁性层中的每个具有彼此不同的饱和磁化强度，磁性校正层的饱和磁化强度沿垂直方向具有线状轮廓。
16.根据权利要求15所述的电子设备，其中，磁性校正层的饱和磁化强度根据磁性校正层与钉扎层之间的距离而改变。
17.根据权利要求15所述的电子设备，其中，磁性校正层的饱和磁化强度随着磁性校正层与钉扎层之间的距离减小而减小，以及随着所述距离增大而增大。
18.根据权利要求12所述的电子设备，其中，合成铁磁体SF结构存在于所述多个磁性层之间，合成反铁磁体SAF结构存在于磁性校正层与钉扎层之间。
19.根据权利要求12所述的电子设备，其中，所述多个磁性层包括第一磁性层和形成在第一磁性层之上的第二磁性层，以及第二磁性层具有比第一磁性层的饱和磁化强度大的饱和磁化强度。
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