CN104916311B - 电子装置 - Google Patents

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Abstract

一种电子装置包括半导体存储器。所述半导体存储器包括垂直层叠在衬底上的多个平面。每个平面包括一个或更多个单元垫。每个单元垫分别包括下部线、与所述下部线相交叉的上部线、以及位于所述下部线和所述上部线的相交区域中的可变电阻元件。下触点分别耦合至所述下部线，并且在平面图中与所述上部线的一半和所述上部线的另一半数目之间的边界区域重叠。上触点分别耦合至所述上部线，并且与所述下部线的一半数目和所述下部线的另一半数目之间的边界区域重叠。上平面的一个单元垫垂直层叠在下平面上以与所述下平面的两个相邻的单元垫重叠。

Description

电子装置
相关申请的交叉引用
本申请要求于2014年3月11日提交至韩国专利局的韩国专利申请No.10-2014-0028322的优先权，其全部内容通过引用合并于此。
技术领域
本专利文件涉及存储电路或装置及其在电子装置或系统中的应用。
背景技术
近来，随着电子装置或设备趋向于小型化、低功耗、高性能及多功能等等，需要能够存储例如计算机、便携式通信装置等的各种电子装置或设备中的信息的电子装置，并且已着手研究和开发这种电子装置。这种电子装置的实例包括能够利用根据施加的电压或电流而在不同电阻状态之间切换的特性来存储数据并且能够被实施成各种构造的电子装置，例如，电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)和E-fuse等。
发明内容
本专利文件中公开的技术包括存储电路或装置及其在电子装置或系统中的应用，以及电子装置的各种实施，其中电子装置能够提高集成度并改进其性能特性。
在一个实施例中，一种电子装置包括半导体存储器单元，所述半导体存储器单元包括顺序地层叠在衬底上的第一至第T平面(T为2或更大的自然数)，所述第一至第T平面中的每个包括一个或更多个单元垫，其中第t平面的第t单元垫(t为自然数且范围在1至T)包括在第一方向上延伸的第t下部线、安置在所述第t下部线上方并在与所述第一方向相交叉的第二方向上延伸的第t上部线、以及位于所述第t下部线与所述第t上部线之间的交叉点处的第t可变电阻元件；第(t+1)平面的第(t+1)单元垫与在所述第一方向上彼此相邻的两个相邻的第t单元垫中的一个的第一半和所述两个相邻的第t单元垫中的另一个的第二半重叠，其中所述第二半在所述第一方向上与所述第一半相邻；第(t+1)平面的第(t+1)单元垫包括安置在所述第一半和所述第二半中的第t上部线、安置在所述第t上部线上方并在所述第一方向上延伸的第(t+1)上部线、以及位于所述第t上部线与所述第(t+1)上部线之间的交叉点处的第(t+1)可变电阻元件；耦合至每个第t下部线的第t下触点、耦合至每个第t上部线的第t上触点、以及耦合至每个第(t+1)上部线的第(t+1)上触点分别与每个第t下部线的中部、每个第t上部线的中部、以及每个第(t+1)上部线的中部重叠。
上述装置的实施例可包括以下的一个或更多个。
所述第(t+1)上触点位于所述两个相邻的第t单元垫之间。所述第t下触点和所述第t下部线的组合、所述第t上触点和所述第t上部线的组合、以及所述第(t+1)上触点和所述第(t+1)上部线的组合分别具有T形截面。当所述第t单元垫和所述第(t+1)单元垫中的每个被分成四个象限时，所述第t下触点、所述第t上触点和所述第(t+1)上触点位于所述四个象限的边界。安置在所述第t下触点的一侧的第t可变电阻元件的数量与安置在所述第t下触点的另一侧的第t可变电阻元件的数量相同，安置在所述第t上触点的一侧的第t可变电阻元件的数量与安置在所述第t上触点的另一侧的第t可变电阻元件的数量相同，安置在所述第t上触点的一侧的第(t+1)可变电阻元件的数量与安置在所述第t上触点的另一侧的第(t+1)可变电阻元件的数量相同，并且安置在所述第(t+1)上触点的一侧的第(t+1)可变电阻元件的数量与安置在所述第(t+1)上触点的另一侧的第(t+1)可变电阻元件的数量相同。在平面图中，所述第一至第T平面中的第(4n+1)平面(n为0或更大的整数)彼此重叠，所述第一至第T平面中的第(4n+2)平面彼此重叠，所述第一至第T平面中的第(4n+3)平面彼此重叠，并且所述第一至第T平面中的第(4n+4)平面彼此重叠。所述半导体存储器单元还包括选择元件，所述选择元件插入在所述第t可变电阻元件和所述第t下部线之间、所述第t可变电阻元件和所述第t上部线之间、所述第(t+1)可变电阻元件和所述第t上部线之间、和/或所述第(t+1)可变电阻元件和所述第(t+1)上部线之间。第(t+2)平面的第(t+2)单元垫与在所述第一和第二方向上彼此相邻的四个相邻的第t单元垫中的第一个的第一四分之一、所述四个相邻的第t单元垫中的第二个的第二四分之一、所述四个相邻的第t单元垫中的第三个的第三四分之一、以及所述四个相邻的第t单元垫中的第四个的第四四分之一重叠，其中所述第一至第四四分之一在所述第一和第二方向上彼此相邻，并且第(t+3)平面的第(t+3)单元垫与在所述第二方向上彼此相邻的两个相邻的第t单元垫中的一个的第一半和所述两个相邻的第t单元垫中的另一个的第二半重叠，其中所述第二半在所述第二方向上与所述第一半相邻。
在另一实施例中，一种电子装置包括半导体存储器单元，其包括：单元垫，其安置在衬底之上，并且包括下部线、与所述下部线相交叉的上部线、以及位于所述下部线和所述上部线之间的交叉点处的可变电阻元件，其中所述单元垫具有位于所述下部线的一半和所述下部线的另一半之间的第一边界，以及位于所述上部线的一半和所述上部线的另一半之间的第二边界；下触点，其耦合至每个下部线并且与所述第二边界重叠；以及上触点，其耦合至每个上部线并与所述第一边界重叠。
在上述装置中，所述下触点和所述下部线的组合、所述上触点和所述上部线的组合可分别具有T形截面。
所述电子装置还可包括微处理器，其包括：控制单元，其被配置成从所述微处理器的外部接收包括命令的信号，并执行对所述命令的提取和译码，或控制所述微处理器的信号的输入或输出；运算单元，其被配置成基于所述控制单元对所述命令的译码的结果来执行运算；以及存储器单元，其被配置成存储用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或执行所述运算的数据的地址，其中所述半导体存储器单元为所述微处理器中的所述存储器单元的一部分。
所述电子装置还可包括处理器，其包括：核心单元，其被配置成利用数据而基于从所述处理器的外部输入的命令来执行对应于所述命令的运算；高速缓冲存储器单元，其被配置成存储用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或执行所述运算的数据的地址；以及总线接口，其连接在所述核心单元与所述高速缓冲存储器单元之间，并且被配置成在所述核心单元与所述高速缓冲存储器单元之间传输数据，其中所述半导体存储器单元为所述处理器中的所述高速缓冲存储器单元的一部分。
所述电子装置还可包括处理系统，其包括：处理器，其被配置成对所述处理器接收的命令进行译码，并基于对所述命令译码的结果来控制对信息的运算；辅助存储器装置，其被配置成存储用于对所述命令和所述信息进行译码的程序；主存储器装置，其被配置成从所述辅助存储器装置调用并存储所述程序和所述信息，从而使所述处理器能够在执行所述程序时使用所述程序和所述信息来执行所述运算；以及接口装置，其被配置成执行所述处理器、所述辅助存储器装置和所述主存储器装置中的至少一个与所述外部之间的通信，其中所述半导体存储器单元为所述处理系统中的所述辅助存储器装置或所述主存储器装置的一部分。
所述电子装置还可包括数据存储系统，其包括：存储装置，其被配置成存储数据并保存存储的数据，而不管是否供电；控制器，其被配置成根据从外部输入的命令来控制数据输入到所述存储装置和输出数据到所述存储装置；暂时存储装置，其被配置成暂时存储在所述存储装置与外部之间交换的数据；以及接口，其被配置成执行所述存储装置、所述控制器和所述暂时存储装置中的至少一个与外部之间的通信，其中所述半导体存储器单元为所述数据存储系统中的所述存储装置或所述暂时存储装置的一部分。
所述电子装置还可包括存储器系统，其包括：存储器，其被配置成存储数据并保存存储的数据，而不管是否供电；存储器控制器，其被配置成根据从外部输入的命令来控制数据输入到所述存储器和输出数据到所述存储器；缓冲存储器，其被配置成缓冲在所述存储器与所述外部之间交换的数据；以及接口，其被配置成执行所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与所述外部之间的通信，其中所述半导体存储器单元为所述存储器系统中的所述存储器或所述缓冲存储器的一部分。
这些和其它方面、实施方式和相关优点在考虑本文所提供的附图和对实施例的描述的情况下将变得更为清晰，其旨在提供对本发明的进一步的解释。
附图说明
图1A为平面图，示出根据本发明的实施例的包括单元垫的半导体装置。
图1B为沿图1A的线A1-A1’和B1-B1’截取的截面图。
图1C为平面图，示出根据本发明的实施例的包括多个单元垫的半导体装置。
图2A至2C示出根据本发明的实施例的包括第一和第二平面的半导体装置。
图3A至3C示出根据本发明的实施例的包括第一至第三平面的半导体装置。
图4A至4C示出根据本发明的实施例的包括第一至第四平面的半导体装置。
图5示出根据本发明的实施例的包括5个或更多个平面的半导体装置。
图6示出基于所公开的技术来实施存储电路的微处理器。
图7示出基于所公开的技术来实施存储电路的处理器。
图8示出基于所公开的技术来实施存储电路的系统。
图9示出基于所公开的技术来实施存储电路的数据存储系统。
图10示出基于所公开的技术来实施存储电路的存储系统。
具体实施方式
下文将参照附图描述本发明的各种实施例。
附图可能不一定按比例绘制，并且在一些情况下，为了清晰地示出实施例的某些特征，附图中的至少一些结构的比例被放大。在呈现具有多层结构的两层或更多层的附图或描述的实施例时，这些层的相对位置关系或这些层的排列顺序反映实施例的特定实施，而不同的相对位置关系或层的排列顺序也是可能的。此外，多层结构的实施例的描述或说明可能不反应所述特定多层结构(例如，在两个示出的层之间可存在一个或更多个额外的层)中所存在的所有层。作为特定的实例，当描述或示出的多层结构中的第一层被称为位于第二层“上”或“上方”或位于衬底“上”或“上方”时，所述第一层可直接形成于所述第二层或所述衬底上，但是也可存在一个或更多个其它的中间层存在于所述第一层与所述第二层或所述衬底之间的结构。
图1A为平面图，示出根据本发明的实施例的包括单元垫(cell mat)的半导体装置，图1B为沿图1A的线A1-A1’和B1-B1’截取的截面图。
参见图1A和1B，所述半导体装置包括具有预定结构(未示出)的衬底100和安置在衬底100上方的单元垫M1。单元垫M1包括多个下部线L1、多个上部线L2和可变电阻元件R1。所述多个下部线L1在平行于衬底100的表面的第一方向上延伸，例如，平行于线A1-A1’。所述多个上部线L2安置在下部线L1上方，并且在平行于衬底100的同一表面且与第一方向相交叉的第二方向上延伸。例如，上部线L2平行于线B1-B1’延伸。可变电阻元件R1插入在下部线L1和上部线L2之间并且位于交叉点处，即，分别位于下部线L1和上部线L2的相交区域中。
下部线L1和上部线L2分别耦合至对应的可变电阻元件R1的底端和顶端，并且向可变电阻元件R1供应电压或电流。下部线L1和上部线L2可由一种或更多种导电材料形成，例如，由金属、金属氮化物、掺杂有杂质的半导体材料或其组合形成。
可变电阻元件R1可由根据施加至其的电压或电流而在不同的电阻状态之间切换的材料形成。在一个实施例中，可变电阻元件R1包括用于RRAM、PRAM、FRAM、MRAM等中的各种可变电阻材料中的一种。所述可变电阻材料包括诸如过渡金属氧化物或基于钙钛矿的材料的金属氧化物、诸如基于硫族化物的材料的相变材料、铁电材料、铁磁材料等。
可变电阻元件R1可具有单层结构或层叠有多个层的多层结构，并且具有组合的可变电阻特性。在一个实施例中，可变电阻元件R1具有包括缺氧金属氧化物层和富氧金属氧化物层的双层结构。富氧金属氧化物层可包括满足化学计量比的材料，例如TiO2或Ta2O5。缺氧金属氧化物层可包括与满足化学计量比的材料相比缺少氧的材料。缺氧金属氧化物层可包括TiOx，其中x小于2，或可包括TaOy，其中y小于2.5。
在双层结构中，根据向可变电阻元件R1施加的电压或电流，缺氧金属氧化物层的氧空位可被供应给富氧金属氧化物层，从而在富氧金属氧化物层中形成电流路径。此外，根据所施加的电流或电压，缺氧金属氧化物层的氧空位可不被供应给富氧金属氧化物层，从而使富氧金属氧化物层中所形成的电流路径消失。因此，可变电阻元件R1的电阻状态可在高电阻状态和低电阻状态之间变化。在一个实施例中，除可变电阻材料外，可变电阻元件R1还包括电极材料。可变电阻元件R1的电阻状态可变化以存储不同的数据。
存储单元MC形成在下部线L1和上部线L2的每个相交区域中。在一个实施例中，可变电阻元件R1在下部线L1和上部线L2的相交区域中具有岛状结构。因此，位于一个相交区域中的可变电阻元件R1和位于另一个相交区域中的另一个可变电阻元件R1可彼此分离。当可变电阻元件R1具有岛状结构时，可提供用于形成触点C1和C2的空间，这将在下文描述。
尽管未示出，但是在一个实施例中，还可在可变电阻元件R1和下部线L1之间和/或在可变电阻元件R1和上部线L2之间插入选择元件。选择元件可以是用于控制对可变电阻元件R1的访问的元件。选择元件可具有非线性电流-电压特性，因此选择元件可阻止电流在低于阈值电压的电压下流动，而允许逐渐增大电流以在高于阈值电压的电压下流动。选择元件可包括二极管、晶体管、变阻器、金属-绝缘体过渡(MIT)元件、由绝缘材料形成的隧道结等等。选择元件可与可变电阻元件R1一起图案化。因此，在平面图中，选择元件可具有与可变电阻元件R1大体上相同的形状。
同时，可在衬底100中和衬底100上形成用于控制对下部线L1和上部线L2供应电压或电流的各种元件，例如，晶体管(未示出)，并且下部线L1和上部线L2可耦合至这些元件以接收电压或电流。为此，在衬底100与下部线L1之间安置用于将包括控制电压供应的各种元件的衬底100与下部线L1耦合的下触点C1。在衬底100和上部线L2之间安置用于将包括控制电压供应的各种元件的衬底100与上部线L2耦合的上触点C2。
在一个实施例中，所述单元垫M1被分成多个部分。为了便于描述，图1A示出被分成四个部分的单元垫M1，但是实施例并非局限于此。本领域的技术人员在考虑本发明的情况下将了解到单元垫M1被分成四个以上或四个以下部分的实施例也属于本发明的范围内。当单元垫M1被分成包括第一象限1-1、第二象限1-2、第三象限1-3和第四象限1-4的四个部分时，如图1A所示，下触点C1可位于第一象限1-1和第二象限1-2的边界以及第三象限1-3和第四象限1-4的边界，并且分别与下部线L1重叠。即，在平面图中，每个下触点C1可与在第一方向上延伸的下部线L1中的相应一个的中部重叠。因此，相对于图1A的定向，单元垫M1中的存储单元MC的一半安置在一侧，例如下触点C1的左侧，而存储单元MC的另一半安置在另一侧，例如下触点C1的右侧。
上触点C2可位于第一象限1-1和第四象限1-4的边界以及第二象限1-2和第三象限1-3的边界，并且分别与上部线L2重叠。即，每个上触点C2可与在第二方向上延伸的上部线L2中的相应一个的中部重叠。因此，相对于图1A的定向，单元垫M1的存储单元MC的一半被安置在一侧，例如，上触点C2的上侧，而存储单元MC的另一半被安置在另一侧，例如，上触点C2的下侧。因此，如图1B所示，下部线L1和下触点C1可在第一方向上(例如，沿线A1-A1’)形成T形截面，而上部线L2和上触点C2可在第二方向上(例如，沿线B1-B1’)形成T形截面。
在相关技术中，耦合至下部线或上部线的触点位于单元垫的外部并且与下部线或上部线的端部重叠。因此，当远离触点的存储单元工作时，例如，当位于与线的端部相对的一侧的存储单元工作时，与相对接近于触点的另一个存储单元工作时相比，线电阻和归因于所述线电阻的电压降增加。因此，施加到远离触点的存储单元的电压电平减小，并且在读操作或写操作期间可能出现错误。因此，难以增大单元垫中的存储单元的数量。即，不能增大单元垫的尺寸。
另一方面，根据实施例，触点在线的中部耦合至线。因此，即使存储单元位于单元垫的最外位置，与相关技术相比，也可减小存储单元和触点之间的距离。因此，可减小线电阻和归因于所述线电阻的电压降，由此大体上防止可能在读操作或写操作期间出现错误。可提高单元垫中的存储单元的数量，并且能够提高单元垫的尺寸。
可在垂直于衬底100表面的方向(下文称为“垂直方向”)上的同一水平高度提供多个单元垫M1。图1C示出本实施例。
图1C为平面图，示出根据本发明实施例的包括在垂直方向上位于同一水平高度的多个单元垫的半导体装置。
参见图1C，所述多个单元垫M1可以矩阵形式排列，所述矩阵包括分别在第一和第二方向上延伸的多个行和列的单元垫。在图1C所示的实施例中，示出了2x2个单元垫M1，但是在第一方向和/或第二方向上排列的单元垫M1的数量可发生变化。每个单元垫M1可具有与图1A的单元垫M1大体上相同的构造。即，每个单元垫M1包括第一象限1-1、第二象限1-2、第三象限1-3、第四象限1-4、下触点C1、上触点C2、下部线L1和上部线L2，如图1A和1B所示排列。
因为每个单元垫M1的下触点C1和上触点C2位于单元垫M1内部，所以与相关技术相比，可减小相邻的单元垫M1之间的距离。在相关技术中，因为触点是安置在单元垫的外部，所以容纳触点的区域被安置在相邻的单元垫M1之间。
图1A至图1C所示的单元垫M1可在衬底100的上方垂直层叠多次。下文将参照图2A至图5描述这些实施例。
为了便于描述，将在垂直方向上处于同一水平高度的一个或更多个单元垫称为平面。当T个平面垂直层叠在衬底上时，其中T为2或更大的自然数，根据平面与衬底的位置或距离，将所述平面称为第一至第T平面。即，第一平面为与衬底最近的平面，而第T平面为与衬底最远的平面。将第一至第T平面中的每个所包括的一个或更多个单元垫称为第一至第T单元垫。例如，将第k平面的单元垫称为第k单元垫，其中k为范围在1至T的自然数。在垂直方向上彼此相邻的两个平面可共用线。在一个实施例中，第t平面的上部线用作第(t+1)平面的下部线，其中t为自然数且范围在1至(T-1)。
图2A至2C示出根据本发明的实施例的包括第一和第二平面的半导体装置。图2A为平面图，示出第一平面的第一单元垫M1与第二平面的第二单元垫M2之间的重叠关系；图2B为平面图，更详细地示出图2A的一部分，图2C为沿图2B的线A2-A2’和B2-B2’截取的截面图。为了便于描述，图2B中详细地示出第二单元垫M2中的一个，但是，如图2A所示，可提供多个第二单元垫M2。
参见图2A至2C，第一平面的第一单元垫M1安置在衬底100的上方，而第二平面的第二单元垫M2安置在第一平面的第一单元垫M1的上方。第一单元垫M1和第二单元垫M2可在第一和第二方向上排列，并且具有矩阵形式。
参见图2A，在一个实施例中，在平面图中，第一平面的第一单元垫M1与第二平面的第二单元垫M2部分地重叠。在一个实施例中，如图2A所示，一个第二单元垫M2设置为与在第一方向上彼此相邻的两个相邻的第一单元垫M1中的一个的第一半以及所述两个相邻的第一单元垫M1中的另一个的第二半重叠。例如，第二单元垫M2的第二和第三象限2-2和2-3与所述两个相邻的第一单元垫M1中的一个的第一和第四象限1-1和1-4重叠，而第二单元垫M2的第一和第四象限2-1和2-4与所述两个相邻的第一单元垫M1中的另一个的第二和第三象限1-2和1-3重叠。
每个第一单元垫M1可具有与图1A的单元垫M1大体上相同的构造。因此，图1B的下部线L1、上部线L2、下触点C1、上触点C2和可变电阻元件R1可分别对应于图2C中的第一线L1、第二线L2、第一触点C1、第二触点C2和第一可变电阻元件R1。图1A的存储单元MC可与位于图2C中的第一线L1和第二线L2的相交区域中的存储单元(未示出)相对应。位于第一线L1和第二线L2的相交区域中的存储单元MC将被称为第一存储单元。即，第一平面的第一单元垫M1中的存储单元被称为第一存储单元。
每个第二单元垫M2可包括：第二线L2，其被包括在两个相邻的第一单元垫M1中的一个的第一半和所述两个相邻的第一单元垫M1中的另一个的第二半中；多个第三线L3；以及第二可变电阻元件R2。第三线L3安置在第二线L2的上方，并且在第一方向上延伸以与第二线L2相交叉。第二可变电阻元件R2插入在第二线L2和第三线L3之间，并且分别位于第二线L2和第三线L3的交叉点处。第一单元垫M1和第二单元垫M2可共用第二线L2，因此，第二线L2用作第一单元垫M1的上部线，同时，用作第二单元垫M2的下部线。
与一个第二单元垫M2重叠的两个第一单元垫M1可在与第一和第二单元垫M1和M2所共用的第二线L2相交叉的方向上彼此相邻。位于第二线L2和第三线L3的相交区域中的存储单元将被称为第二存储单元。即，第二平面的第二单元垫M2中的存储单元被称为第二存储单元。
耦合至第二单元垫M2的第二线L2的第二触点C2可位于第二单元垫M2的第一象限2-1和第四象限2-4的边界以及第二单元垫M2的第二象限2-2和第三象限2-3的边界。即，在平面图中，每个第二触点C2可与在第二方向上延伸的第二线L2中的相应一个的中部重叠，从而在第二方向上，第二单元垫M2的第二存储单元的一半安置在第二触点C2的一侧，例如，上侧，而第二存储单元的另一半安置在第二触点C2的另一侧，例如，下侧。
第三线L3通过第三触点C3耦合至衬底100。第三触点C3可位于第二单元垫M2的第一象限2-1和第二象限2-2的边界以及第二单元垫M2的第三象限2-3和第四象限2-4的边界，并且分别与第三线L3的中部重叠。即，在平面图中，每个第三触点C3可与在第一方向上延伸的第三线L3的相应一个的中部重叠，从而在第一方向上，第二存储单元的一半安置在第三触点C3的一侧，而第二存储单元的另一半安置在第三触点C3的另一侧。因此，第三线L3和第三触点C3可以在第一方向上具有T形截面。在一个实施例中，第三触点C3安置在两个相邻的第一单元垫M1之间的区域。
在包括第一和第二平面的实施例中，因为第一单元垫M1和第二单元垫M2中的每个与图1A和1B中所示的单元垫M1类似地包括安置在其中的触点，所以与参照图1A至1C描述的上述实施例类似，可获得操作特性上的改进、单元垫的尺寸上的提高等。
此外，通过提供第一单元垫M1和第二单元垫M2之间的重叠关系，可获得其它优点。
在相关技术中，在垂直方向上层叠的单元垫形成在同一区域中。即，层叠的单元垫彼此垂直对齐，从而使其完全重叠。因此，耦合至单元垫的触点的排列复杂，并且除了安置单元垫的区域外，还需要安置触点的区域。此外，因为触点安置在单元垫的外部，例如，单元垫之间，所以一个平面中所包括的单元垫之间的距离增大。因此，半导体装置的尺寸增大。
另一方面，在图2A至2C所示的实施例中，上单元垫与下单元垫部分地重叠。例如，上单元垫与两个相邻的下单元垫中的一个的第一半以及所述两个相邻的下单元垫中的另一个的第二半重叠并利用两个相邻的下单元垫的上部线作为其下部线，并且耦合至上单元垫的上部线的触点位于所述两个相邻的下单元垫之间的区域。因此，可简化触点的排列并减小安置触点的区域。因此，可简化半导体装置的结构，并减小半导体装置的尺寸。
图3A至3C示出根据本发明的实施例的包括第一至第三平面的半导体装置。图3A为平面图，示出第一平面的第一单元垫M1、第二平面的第二单元垫M2和第三平面的第三单元垫M3之间的重叠关系。图3B为平面图，更详细地示出图3A的一部分。图3C为沿图3B的线A3-A3’和B3-B3’截取的截面图。
在一个实施例中，图3A至3C的半导体装置与将第三平面的第三单元垫M3增加到图2A至2C的半导体装置的装置大体上相同。为了便于描述，图3B详细地示出第三单元垫M3中的一个，但是，如图3A所示，可提供多个第三单元垫M3。
参见图3A至3C，第三平面的第三单元垫M3安置在第二平面的第二单元垫M2的上方。第三单元垫M3可沿第一和第二方向以矩阵形式排列。
一个第三单元垫M3设置为与在第二方向上彼此相邻的第二单元垫M2部分地重叠。例如，所述第三单元垫M3与两个相邻的第二单元垫M2中的一个的第一半以及所述两个相邻的第二单元垫M2中的另一个的第二半重叠。因此，在本发明的实施例中，与一个第三单元垫M3重叠的两个相邻的第二单元垫M2沿第二方向排列，而与一个第二单元垫M2重叠的两个相邻的第一单元垫M1沿第一方向排列。因此，一个第三单元垫M3可与在第一和第二方向上彼此相邻的四个相邻第一单元垫M1的四个象限重叠。
参见图3A，第三单元垫M3的第一和第二象限3-1和3-2分别与两个相邻的第二单元垫M2中的一个的第四和第三象限2-4和2-3重叠，而第三单元垫M3的第三和第四象限3-3和3-4分别与所述两个相邻的第二单元垫M2中的另一个的第二和第一象限2-2和2-1重叠。而且，第三单元垫M3的第一至第四象限3-1、3-2、3-3和3-4分别与四个相邻第一单元垫M1中的第一个的第三象限1-3、四个相邻第一单元垫M1中的第二个的第四象限1-4、四个相邻第一单元垫M1中的第三个的第一象限1-1、以及四个相邻第一单元垫M1中的第四个的第二象限1-2重叠。
参见图3B和3C，每个第三单元垫M3包括：第三线L3，其被包括在两个相邻的第二单元垫M2中的一个的第一半中以及所述两个相邻的第二单元垫M2中的另一个的第二半中；多个第四线L4；以及第三可变电阻元件R3。第四线L4安置在第三线L3的上方并且在第二方向上延伸以与第三线L3相交叉。第三可变电阻元件R3插入在第三线L3和第四线L4之间，并且分别位于第三线L3和第四线L4的相交区域中。第二单元垫M2和第三单元垫M3共用第三线L3，并且第三线L3用作第二单元垫M2的上部线，同时，其用作第三单元垫M3的下部线。位于第三线L3和第四线L4的相交区域中的存储单元将被称为第三存储单元。即，第三平面的第三单元垫M3中的存储单元被称为第三存储单元。
第四线L4通过第四触点C4耦合至衬底100。第四触点C4可位于第三单元垫M3的第一象限3-1和第四象限3-4的边界以及第三单元垫M3的第二象限3-2和第三象限3-3的边界，并且分别与第四线L4重叠。在一个实施例中，每个第四触点C4与在第二方向上延伸的第四线L4中的相应一个的中部重叠，从而在第二方向上，第三单元垫M3中包括的第三存储单元的一半安置在第四触点C4的一侧，而第三存储单元的另一半安置在第四触点C4的另一侧。因此，如图3C所示，第四线L4和第四触点C4可在第二方向(例如，沿线B3-B3’)上形成T形横截面。
根据本实施例，可利用三层层叠结构进一步提高半导体装置的集成度，同时获得上述参照图1A至2C所描述的优点。
图4A至4C示出根据本发明的实施例的包括第一至第四平面的半导体装置。图4A为平面图，示出第一平面的第一单元垫M1、第二平面的第二单元垫M2、第三平面的第三单元垫M3以及第四平面的第四单元垫M4之间的重叠关系。图4B为平面图，更详细地示出图4A的一部分。图4C为沿图4B的线A4-A4’和B4-B4’截取的截面图。
在一个实施例中，图4A至4C的半导体装置与将第四平面的第四单元垫M4增加到图3A至3C的半导体装置的装置大体上相同。为了便于描述，图4B详细地示出第四单元垫M4中的一个，但是，如图4A所示，可提供多个第四单元垫M4。
参见图4A至4C，第四平面的第四单元垫M4安置在第三平面的第三单元垫M3的上方。第四单元垫M4可沿第一和第二方向以矩阵形式排列。
一个第四单元垫M4设置为与在第一方向上彼此相邻的两个第三单元垫部分地重叠。例如，第四单元垫M4与两个相邻的第三单元垫M3中的一个的第一半和所述两个相邻的第三单元垫M3中的另一个的第二半重叠。此外，一个第四单元垫M4与在第一和第二方向上彼此相邻的四个第二单元垫M2中的每个的一个象限重叠。而且，第四单元垫M4与在第二方向上相邻的两个第一单元垫M1中的一个的第一半和所述两个相邻的第一单元垫M1中的另一个的第二半重叠。
参见图4B和4C，每个第四单元垫M4包括：第四线L4，其被包括在两个相邻的第三单元垫M3中的一个的第一半以及所述两个相邻的第三单元垫M3中的另一个的第二半中；多个第五线L5；以及第四可变电阻元件R4。第五线L5安置在第四线L4的上方，并且在第一方向上延伸以与第四线L4相交叉。第四可变电阻元件R4插入在第四线L4和第五线L5之间，并且分别位于第四线L4和第五线L5的相交区域中。第三单元垫M3和第四单元垫M4共用第四线L4。位于第四线L4和第五线L5的相交区域中的存储单元将被称为第四存储单元。即，第四平面的第四单元垫M4中的存储单元被称为第四存储单元。
第五线L5通过第五触点C5耦合至衬底100。第五触点C5可位于第四单元垫M4的第一象限4-1和第二象限4-2的边界以及第四单元垫M4的第三象限4-3和第四象限4-4的边界，并且分别与在第一方向上延伸的第五线L5的中部重叠。而且，第五触点C5可与第一触点C1重叠。在一个实施例中，第五触点C5可耦合至第一线L1和第一触点C1，因此，可通过形成于衬底100中和/或衬底100上的某些元件(未示出)来一起控制第一线L1和第五线L5。尽管一起控制第一线L1和第五线L5，但是可独立地控制第二线L2和第四线L4。因此，耦合至第一线和第二线L1和L2的第一单元垫M1的第一存储单元可独立于耦合至第四线和第五线L4和L5的第四单元垫M4的第四存储单元而操作。
在本实施例中，可利用四层层叠结构进一步提高半导体装置的集成度，同时获得上述参照图1A至图2C所描述的优点。
参考上文描述的多层层叠结构，可导出下列规则。
根据一个实施例，一个平面，例如第t平面，包括一个或更多个第t单元垫，并且每个第t单元垫包括在第一方向上延伸的第t下部线，以及安置在第t下部线上方并在与第一方向相交叉的第二方向上延伸的第t上部线。第(t+1)平面中所包括的一个或更多个第(t+1)单元垫中的每个与第t平面共用第t上部线，并且与在第一方向上彼此相邻的两个第t单元垫中的一个的第一半和所述两个相邻的第t单元垫中的另一个的第二半重叠，其中所述第二半在第一方向上与所述第一半相邻，t为自然数。每个第(t+1)单元垫使用所述两个相邻的第t单元垫的所述第一半中所包括的第t上部线和所述第二半中所包括的第t上部线作为下部线。即，所述两个相邻的第t单元垫的所述第一半中所包括的第t上部线和所述第二半中所包括的第t上部线可对应于第(t+1)单元垫的第(t+1)下部线。每个第(t+1)单元垫还包括第(t+1)上部线，其安置在第(t+1)下部线之上并且在与第(t+1)下部线相交叉的方向上延伸。本领域的技术人员将了解，可将可变电阻元件插入在上部线和下部线之间，从而使可变电阻元件分别位于上部线和下部线的交叉点处。
耦合至每个第t下部线的第t下触点位于每个第t下部线的中部。耦合至每个第t上部线(或第(t+1)下部线)的第t上触点(或第(t+1)下触点)位于每个第t上部线的中部。耦合至每个第(t+1)上部线的第(t+1)上触点位于每个第(t+1)上部线的中部。因此，第(t+1)上触点位于两个相邻的第t单元垫之间的区域。
图5示出根据本发明的实施例的包括5个或更多个平面的半导体装置。
参见图5，第五平面的第五单元垫M5分别与第一平面的第一单元垫M1对齐。第六平面的第六单元垫M6分别与第二平面的第二单元垫M2对齐。第七平面的第七单元垫M7分别与第三平面的第三单元垫M3对齐。第八平面的第八单元垫M8分别与第四平面的第四单元垫M4对齐。即，第一至第四单元垫的重叠关系随着平面数量的增加在垂直方向上重复。
因此，第(4n+1)平面的第(4n+1)单元垫M4n+1与第一单元垫M1对齐，其中n为自然数。第(4n+2)平面的第(4n+2)单元垫M4n+2与第二单元垫M2对齐。第(4n+3)平面的第(4n+3)单元垫M4n+3与第三单元垫M3对齐。第(4n+4)平面的第(4n+4)单元垫M4n+4与第四单元垫M4对齐。
第(4n+1)单元垫M4n+1的线、可变电阻元件和触点的位置可与第一单元垫M1大体上相同。即，在平面图中，第(4n+1)单元垫M4n+1的线、可变电阻元件和触点可与第一线和第二线L1和L2、第一可变电阻元件R1、以及第一触点和第二触点C1和C2重叠。类似地，第(4n+2)单元垫M4n+2、第(4n+3)单元垫M4n+3和第(4n+4)单元垫M4n+4的线、可变电阻元件和触点的位置可分别与第二单元垫M2、第三单元垫M3和第四单元垫M4大体上相同。
基于所公开的技术的上述和其它存储电路或半导体装置能够用于一定范围内的装置或系统。图6至图10提供能够实施根据本文所公开的实施例的存储电路的装置或系统的一些实例。
图6示出基于所公开的技术的实施存储电路的微处理器。
参见图6，微处理器1000可执行用于控制和调整从各种外部装置接收数据、处理数据、并向外部装置输出处理结果的一系列过程的任务。微处理器1000可包括存储器单元1010、运算单元1020和控制单元1030等。微处理器1000可以是各种数据处理单元，例如，中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储器单元1010是用于在微处理器1000中存储数据的部分，例如，处理器寄存器、寄存器等等。存储器单元1010可包括数据寄存器、地址寄存器和浮点寄存器等。此外，存储器单元1010可包括各种寄存器。存储器单元1010可执行如下功能：暂时存储要由运算单元1020执行运算的数据、执行所述运算的所得数据、以及执行所述运算的数据被储存的地址。
存储器单元1010可包括上述根据实施例的半导体装置中的一个或更多个。例如，存储器单元1010可包括顺序地层叠在衬底上的第一至第T平面(T为2或更大的自然数)，所述第一至第T平面中的每个包括一个或更多个单元垫，其中第t平面的第t单元垫(t为自然数且范围在1至T)包括在第一方向上延伸的第t下部线、安置在第t下部线上方并在与第一方向相交叉的第二方向上延伸的第t上部线、以及位于第t下部线与第t上部线之间的交叉点处的第t可变电阻元件；第(t+1)平面的第(t+1)单元垫与在第一方向上彼此相邻的两个相邻的第t单元垫中的一个的第一半以及所述两个相邻的第t单元垫中的另一个的第二半重叠，其中所述第二半在第一方向上与所述第一半相邻；第(t+1)平面的第(t+1)单元垫包括安置在所述第一半和所述第二半中的第t上部线、安置在第t上部线上方并在第一方向上延伸的第(t+1)上部线、以及位于第t上部线与第(t+1)上部线之间的交叉点处的第(t+1)可变电阻元件；耦合至每个第t下部线的第t下触点、耦合至每个第t上部线的第t上触点、耦合至每个第(t+1)上部线的第(t+1)上触点分别与每个第t下部线的中部、每个第t上部线的中部、每个第(t+1)上部线的中部重叠。由此，可提高存储器单元1010的集成度，并且可改进存储器单元1010的性能特性。因此，可减小微处理器1000的尺寸，并且可改进微处理器1000的性能特性。
运算单元1020可根据控制单元1030将命令译码的结果来执行四则算术运算或逻辑运算。运算单元1020可包括至少一个算术逻辑单元(ALU)等。
控制单元1030可从存储器单元1010、运算单元1020和微处理器1000的外部装置接收信号，执行命令的提取、译码和控制微处理器1000的信号的输入和输出，并执行由程序所表达的处理。
根据本实施例的微处理器1000可额外地包括高速缓冲存储器单元1040，其能够暂时存储要从外部装置输入而不是从存储器单元1010输入的数据，或要输出到外部装置的数据。在此情况下，高速缓冲存储器单元1040可通过总线接口1050与存储器单元1010、运算单元1020和控制单元1030交换数据。
图7示出基于所公开的技术来实施的存储电路的处理器。
参见图7，通过包括除微处理器执行用于控制和调整从各种外部装置接收数据、处理数据并向外部装置输出处理结果的一系列过程的任务以外的各种功能，处理器1100可提高性能并实现多功能性。处理器1100可包括：核心单元1110，其用作微处理器；高速缓冲存储器单元1120，其用于暂时存储数据；以及总线接口1130，其用于在内部和外部装置之间传输数据。处理器1100可包括各种片上系统(SoC)，例如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施例的核心单元1110是对从外部装置输入的数据执行算术逻辑运算的部分，并且可包括存储器单元1111、运算单元1112和控制单元1113。
存储器单元1111是处理器1100中存储数据的部分，例如处理器寄存器、寄存器等等。存储器单元1111可包括数据寄存器、地址寄存器和浮点寄存器等。此外，存储器单元1111可包括各种寄存器。存储器单元1111可执行如下功能：暂时存储要由运算单元1112执行运算的数据、执行所述运算的所得数据、以及执行所述运算的数据的地址。运算单元1112是处理器1100中执行运算的部分。运算单元1112可根据控制单元1113将命令等译码的结果来执行四则算术运算、逻辑运算。运算单元1112可包括至少一个算术逻辑单元(ALU)等。控制单元1113可从存储器单元1111、运算单元1112和处理器1100的外部装置接收信号，执行命令的提取和译码，控制处理器1100的信号的输入和输出，并执行程序所表达的处理。
高速缓冲存储器单元1120是暂时存储数据以补偿高速运行的核心单元1110与低速运行的外部装置之间的数据处理速度的差异的部分。高速缓冲存储器单元1120可包括一级存储区1121、二级存储区1122和三级存储区1123。通常，高速缓冲存储器单元1120包括一级和二级存储区1121和1122，并且在要求高存储容量的情况下可包括三级存储区1123。视需要，高速缓冲存储器单元1120可包括数量增加的存储区。换句话说，高速缓冲存储器单元1120中所包括的存储区的数量可根据设计而改变。一级、二级和三级存储区1121、1122和1123存储和鉴别数据的速度可相同或不同。在各个存储区1121、1122和1123的速度不同的情况下，一级存储区1121的速度可最快。高速缓冲存储器单元1120的一级存储区1121、二级存储区1122和三级存储区1123中的至少一个可包括上述根据实施例的一个或更多个半导体装置。例如，高速缓冲存储器单元1120可包括顺序地层叠在衬底上的第一至第T平面(T为2或更大的自然数)，所述第一至第T平面中的每个包括一个或更多个单元垫，其中第t平面的第t单元垫(t为自然数且范围在1至T之间)包括在第一方向上延伸的第t下部线、安置在第t下部线上方并在与第一方向相交叉的第二方向上延伸的第t上部线、以及位于第t下部线与第t上部线之间的交叉点处的第t可变电阻元件；第(t+1)平面的第(t+1)单元垫与在第一方向上彼此相邻的两个相邻的第t单元垫中的一个的第一半和所述两个相邻的第t单元垫中的另一个的第二半重叠，其中所述第二半在第一方向上与所述第一半相邻；第(t+1)平面的第(t+1)单元垫包括安置在所述第一半和所述第二半中的第t上部线、安置在第t上部线上方并在第一方向上延伸的第(t+1)上部线、以及位于第t上部线与第(t+1)上部线之间的交叉点处的第(t+1)可变电阻元件；耦合至每个第t下部线的第t下触点、耦合至每个第t上部线的第t上触点、以及耦合至每个第(t+1)上部线的第(t+1)上触点分别与每个第t下部线的中部、每个第t上部线的中部、以及每个第(t+1)上部线的中部重叠。通过这样，可提高高速缓冲存储器单元1120的集成度，并且可改进高速缓冲存储器单元1120的性能特性。因此，可减小处理器1100的尺寸，并且可改进处理器1100的性能特性。
尽管如图7示出所有的一级、二级和三级存储区1121、1122和1123均配置在高速缓冲存储器单元1120的内部，但是应注意，高速缓冲存储器单元1120的所有的一级、二级和三级存储区1121、1122和1123均可配置在核心单元1110的外部，并且可补偿核心单元1110和外部装置之间的数据处理速度的差异。同时，应注意，高速缓冲存储器单元1120的一级存储区1121可安置在核心单元1110和二级存储区1122的内部，并且三级存储区1123可配置在核心单元1110的外部以增强补偿数据处理速度的差异的功能。在另一实施例中，一级和二级存储区1121、1122可安置在核心单元1110的内部，并且三级存储区1123可安置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储器单元1120以及外部装置并允许有效传输数据的部分。
根据本实施例的处理器1100可包括多个核心单元1110，并且所述多个核心单元1110可共用高速缓冲存储器单元1120。所述多个核心单元1110和高速缓冲存储器单元1120可直接连接或通过总线接口1130连接。所述多个核心单元1110可以与核心单元1110的上述构造相同的方式配置。在处理器1100包括多个核心单元1110的情况下，可对应于所述多个核心单元1110的数量而在每个核心单元1110中配置高速缓冲存储器单元1120的一级存储区1121，并且可将二级存储区1122和三级存储区1123配置在所述多个核心单元1110的外部以通过总线接口1130进行共用。一级存储区1121的处理速度可高于二级和三级存储区1122和1123的处理速度。在另一实施例中，可对应于所述多个核心单元1110的数量而在每个核心单元1110中配置一级存储区1121和二级存储区1122，并且可将三级存储区1123配置在所述多个核心单元1110的外部以通过总线接口1130进行共用。
根据本实施例的处理器1100还可包括：嵌入式存储器单元1140，其存储数据；通信模块单元1150，其能够以有线或无线的方式向外部装置传输数据和从外部装置接收数据；存储器控制单元1160，其用于驱动外部存储装置；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部输入装置输入的数据，并将处理后的数据输出到外部接口装置等。此外，处理器1100可包括多个不同模块和装置。在此情况下，所增加的多个模块可通过总线接口1130与核心单元1110和高速缓冲存储器单元1120以及彼此交换数据。
嵌入式存储器单元1140不仅可包括易失性存储器，还可包括非易失性存储器。易失性存储器可包括动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)以及具有与上述存储器类似功能的存储器等等。非易失性存储器可包括只读存储器(ROM)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)以及具有类似功能的存储器。
通信模块单元1150可包括能够与有线网络连接的模块、能够与无线网络连接的模块、或以上两者。有线网络模块可包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，例如通过传输线发送和接收数据的各种装置等等。无线网络模块可包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带英特网(Wibro)、高速下行分组接入(HSDPA)、宽带CDMA(WCDMA)、宽带(UWB)，例如，不通过传输线发送和接收数据的各种装置等。
存储器控制单元1160用于管理和处理在处理器1100与根据不同的通信标准而操作的外部存储装置之间传输的数据。存储器控制单元1160可包括各种存储器控制器,例如，可控制集成设备电子(IDE)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、独立磁盘冗余阵列(RAID)、固态盘(SSD)、外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)、通用串行总线(USB)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪卡(CF)等的装置。
媒体处理单元1170可处理处理器1100中所处理的数据或以图像、语音等形式从外部输入装置输入的数据，并向外部接口装置输出所述数据。媒体处理单元1170可包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频装置(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图8示出基于所公开的技术来实施的存储电路的系统。
参见图8，作为用于处理数据的装置，系统1200可执行输入、处理、输出、通信、存储等以对数据进行一系列的操作。系统1200可包括处理器1210、主存储器装置1220、辅助存储器装置1230、接口装置1240等。本实施例的系统1200可以是使用处理器来操作的各种电子系统，例如，计算机、服务器、PDA(个人数字助理)、便携式计算机、网络本、无线电话、移动电话、智能电话、数码音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理系统、视听(AV)系统、智能电视等。
处理器1210可对输入的命令进行译码，并对存储在系统1200中的数据进行运算、比较等，并控制这些运算。处理器1210可包括微处理器单元(MPU)、中央处理单元(CPU)、单/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器装置1220是如下这样的存储器，其能够在程序执行时暂时存储、调用和执行来自辅助存储器装置1230的程序代码或数据，并且即使在断电时也能保存存储的内容。主存储器装置1220可包括上述根据实施例的一个或更多个半导体装置。例如，主存储器装置1220可包括顺序地层叠在衬底上的第一至第T平面(T为2或更大的自然数)，所述第一至第T平面中的每个包括一个或更多个单元垫，其中第t平面的第t单元垫(t为自然数且范围在1至T)包括在第一方向上延伸的第t下部线、安置在第t下部线上方并在与第一方向相交叉的第二方向上延伸的第t线、以及位于第t下部线与第t上部线之间的交叉点处的第t可变电阻元件；第(t+1)平面的第(t+1)单元垫与在第一方向上彼此相邻的两个相邻第t单元垫中的一个的第一半和所述两个相邻的第t单元垫中的另一个的第二半重叠，其中所述第二半在第一方向上与所述第一半相邻；第(t+1)平面的第(t+1)单元垫包括安置在所述第一半和所述第二半中的第t上部线、安置在第t上部线上方并在第一方向上延伸的第(t+1)上部线、以及位于第t上部线与第(t+1)上部线之间的交叉点处的第(t+1)可变电阻元件；耦合至每个第t下部线的第t下触点、耦合至每个第t上部线的第t上触点、以及耦合至每个第(t+1)上部线的第(t+1)上触点分别与每个第t下部线的中部、每个第t上部线的中部、以及每个第(t+1)上部线的中部重叠。通过这样，可提高主存储器装置1220的集成度，并且可改进主存储器装置1220的性能特性。因此，可减小系统1200的尺寸，并且可改进系统1200的性能特性。
而且，主存储器装置1220还可包括当断电时所有内容均被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。不同于此，主存储器装置1220可不包括根据本发明实施例的半导体装置，但是可包括当断电时所有内容均被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器装置1230是用于存储程序代码或数据的存储装置。尽管辅助存储器装置1230的速度低于主存储器装置1220，但是辅助存储器装置1230能够存储更大量的数据。辅助存储器装置1230可包括顺序地层叠在衬底上的第一至第T平面(T为2或更大的自然数)，所述第一至第T平面中的每个包括一个或更多个单元垫，其中第t平面的第t单元垫(t为自然数且范围在1至T)包括在第一方向上延伸的第t下部线、安置在第t下部线上方并在与第一方向相交叉的第二方向上延伸的第t上部线、以及位于第t下部线与第t上部线之间的交叉点处的第t可变电阻元件；第(t+1)平面的第(t+1)单元垫与在第一方向上彼此相邻的两个相邻的第t单元垫中的一个的第一半和所述两个相邻的第t单元垫中的另一个的第二半重叠，其中所述第二半在第一方向上与所述第一半相邻；第(t+1)平面的第(t+1)单元垫包括安置在所述第一半和所述第二半中的第t上部线、安置在第t上部线上方并在第一方向上延伸的第(t+1)上部线、以及位于第t上部线与第(t+1)上部线之间的交叉点处的第(t+1)可变电阻元件；耦合至每个第t下部线的第t下触点、耦合至每个第t上部线的第t上触点、以及耦合至每个第(t+1)上部线的第(t+1)上触点分别与每个第t下部线的中部、每个第t上部线的中部、以及每个第(t+1)上部线的中部重叠。通过这样，可提高辅助存储器装置1230的集成度，并且可改进辅助存储器装置1230的性能特性。因此，可减小系统1200的尺寸，并且可改进系统1200的性能特性。
而且，辅助存储器装置1230还可包括数据存储系统(参看图10的参考标记1300)，例如，使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪卡(CF)等。不同于此，辅助存储器装置1230可不包括根据实施例的半导体装置，但是可包括数据存储系统(参看图10的参考标记1300)，例如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪卡(CF)卡等。
接口装置1240可执行本实施例的系统1200与外部装置之间的命令和数据的交换。接口装置1240可为小键盘(keypad)、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口装置(HID)、通信装置等。通信装置可包括能够与有线网络连接的模块、能够与无线网络连接的模块、或上述两者。有线网络模块可包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，例如，通过传输线发送和接收数据的各种装置等。无线网络模块可包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙(Bluetooth)、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽频英特网(Wibro)、高速下行分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，例如，不通过传输线发送和接收数据的各种装置等等。
图9示出基于所公开的技术来实施存储电路的数据存储系统。
参见图9，数据存储系统1300可包括：存储装置1310，其具有非易失性特性，作为用于存储数据的部件；控制器1320，其控制存储装置1310；接口1330，其用于与外部装置连接；以及暂时存储装置1340，其用于暂时存储数据。数据存储系统1300可为盘型，例如，硬盘驱动器(HDD)、只读光盘存储器(CDROM)、数字多功能光盘(DVD)、固态盘(SSD)等；数据存储系统1300可为卡型，例如，通用串行总线存储器(USB存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。
存储装置1310可包括半永久地存储数据的非易失性存储器。所述非易失性存储器可包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可控制存储装置1310与接口1330之间的数据的交换。为此，控制器1320可包括处理器1321，所述处理器1321用于执行运算以处理通过接口1330从数据存储系统1300等的外部输入的命令。
接口1330用于执行数据存储系统1300与外部装置之间的命令和数据的交换。在数据存储系统1300为卡型的情况下，接口1330可与下列装置中所使用的接口兼容，所述装置例如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等，或者接口1330可与类似于上述装置的装置中所使用的接口兼容。在数据存储系统1300为盘型的情况下，接口1330可与下列接口兼容，例如，IDE(集成设备电子)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等，或者与类似于上述接口的接口兼容。接口1330可与彼此具有不同类型的一个或更多个接口兼容。
暂时存储装置1340能够暂时存储数据以根据与外部装置、控制器和系统的接口的多样化和高性能而在接口1330与存储装置1310之间有效地传输数据。用于暂时存储数据的暂时存储装置1340可包括上述根据实施例的一个或更多个半导体装置。暂时存储装置1340可包括顺序地层叠在衬底上的第一至第T平面(T为2或更大的自然数)，所述第一至第T平面中的每个包括一个或更多个单元垫，其中第t平面的第t单元垫(t为自然数且范围在1至T之间)包括在第一方向上延伸的第t下部线、安置在第t下部线上方并在与第一方向相交叉的第二方向上延伸的第t上部线、以及位于第t下部线与第t上部线之间的交叉点处的第t可变电阻元件；第(t+1)平面的第(t+1)单元垫与在第一方向上彼此相邻的两个相邻第t单元垫中的一个的第一半和所述两个相邻的第t单元垫中的另一个的第二半重叠，其中所述第二半在第一方向上与所述第一半相邻；第(t+1)平面的第(t+1)单元垫包括安置在所述第一半和所述第二半中的第t上部线、安置在第t上部线上方并在所述第一方向上延伸的第(t+1)上部线、以及位于第t上部线与(t+1)上部线之间的交叉点处的第(t+1)可变电阻元件；耦合至每个第t下部线的第t下触点、耦合至每个第t上部线的第t上触点、以及耦合至每个第(t+1)上部线的第(t+1)上触点分别与每个第t下部线的中部、每个第t上部线的中部、以及每个第(t+1)上部线的中部重叠。通过这样，可提高暂时存储装置1340的集成度，并且可改进暂时存储装置1340的性能特性。因此，可减小数据存储系统1300的尺寸，并且可改进数据存储系统1300的性能特性。
图10示出基于所公开的技术来实施存储电路的存储器系统。
参见图10，存储器系统1400可包括：存储器1410，其具有非易失性特性，作为用于存储数据的部件；存储器控制器1420，其控制存储器1410；以及接口1430，其用于与外部装置连接等等。存储器系统1400可为卡型，例如，固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪卡(CF)等。
用于存储数据的存储器1410可包括上述根据实施例的一个或更多个半导体装置。例如，存储器1410可包括顺序地层叠在衬底上的第一至第T平面(T为2或更大的自然数)，所述第一至第T平面中的每个包括一个或更多个单元垫，其中第t平面的第t单元垫(t为自然数且范围在1至T)包括在第一方向上延伸的第t下部线、安置在第t下部线上方并在与第一方向相交叉的第二方向上延伸的第t上部线、以及位于第t下部线与第t上部线之间的交叉点处的第t可变电阻元件；第(t+1)平面的第(t+1)单元垫与在第一方向上彼此相邻的两个相邻的第t单元垫中的一个的第一半和所述两个相邻的第t单元垫中的另一个的第二半重叠，其中所述第二半在第一方向上与所述第一半相邻；第(t+1)平面的第(t+1)单元垫包括安置在所述第一半和所述第二半中的第t上部线、安置在第t上部线上方并在第一方向上延伸的第(t+1)上部线、以及位于第t上部线与第(t+1)上部线之间的交叉点处的第(t+1)可变电阻元件；耦合至每个第t下部线的第t下触点、耦合至每个第t上部线的第t上触点、以及耦合至每个第(t+1)上部线的第(t+1)上触点分别与每个第t下部线的中部、每个第t上部线的中部、以及每个第(t+1)上部线的中部重叠。通过这样，可提高存储器1410的集成度，并且可改进存储器1410的性能特性。因此，可减小存储器系统1400的尺寸，并且可改进存储器系统1400的性能特性。
而且，根据本实施例的存储器1410还可包括具有非易失性特性的ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可控制存储器1410与接口1430之间的数据的交换。为此，存储器控制器1420可包括处理器1421，其用于执行运算并处理通过接口1430从存储器系统1400的外部输入的命令。
接口1430用于执行存储器系统1400与外部装置之间的命令和数据的交换。接口1430可与下列装置中所使用的接口兼容，所述装置例如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等，或者与类似于上述装置的装置中所使用的接口兼容。接口1430可与彼此具有不同类型的一个或更多个接口兼容。
根据本实施例的存储器系统1400还可包括：缓冲存储器1440，其用于根据与外部装置、存储器控制器和存储器系统的接口的多样化和高性能而在接口1430和存储器1410之间有效地传输数据。例如，用于暂时存储数据的缓冲存储器1440可包括上述根据实施例的一个或更多个半导体装置。缓冲存储器1440可包括顺序地层叠在衬底上的第一至第T平面(T为2或更大的自然数)，所述第一至第T平面中的每个包括一个或更多个单元垫，其中第t平面的第t单元垫(t为自然数且范围在1至T)包括在第一方向上延伸的第t下部线、安置在第t下部线上方并在与第一方向相交叉的第二方向上延伸的第t上部线、以及位于第t下部线与第t上部线之间的交叉点处的第t可变电阻元件；第(t+1)平面的第(t+1)单元垫与在第一方向上彼此相邻的两个相邻的第t单元垫中的一个的第一半和所述两个相邻的第t单元垫中的另一个的第二半重叠，其中所述第二半在第一方向上与所述第一半相邻；第(t+1)平面的第(t+1)单元垫包括安置在所述第一半和所述第二半中的第t上部线、安置在第t上部线并在所述第一方向上延伸的第(t+1)上部线、以及位于第t上部线与第(t+1)上部线之间的交叉点处的第(t+1)可变电阻元件；耦合至每个第t下部线的第t下触点、耦合至每个第t上部线的第t上触点、以及耦合至每个第(t+1)上部线的第(t+1)上触点分别与每个第t下部线的中部、每个第t上部线的中部、以及每个第(t+1)上部线的中部重叠。通过这样，可提高缓冲存储器1440的集成度，并且可改进缓冲存储器1440的性能特性。因此，可减小存储器系统1400的尺寸，并且可改进存储器系统1400的性能特性。
此外，根据本实施例的缓冲存储器1440还可包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。不同于此，缓冲存储器1440可不包括根据实施例的半导体装置，但是可包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
基于根据本文件所公开的实施例的存储装置的图6至图10中的电子装置或系统的上述实例中的特征可在各种装置、系统或应用中实施。一些实例包括移动电话或其它便携式通信装置，平板电脑、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码照相机、具有无线通信能力的手表或其它穿戴式装置。
尽管本文件包括许多细节，但是这些细节不应被理解为限制任何发明或其权利要求的范围，而是应理解为对专用于特定发明的特定实施例的特征的描述。在本发明的独立的实施例的上下文中所描述的某些特征也能在单个实施例的组合中实施。相反地，在单个实施例的上下文中所描述的各种特征还能在多个实施例中或在任意适当的子组合中独立地实施。此外，尽管上文将特征描述为作用于某些组合，甚至最初如此主张，但是在一些情况下，能够从所述组合中删除来自所主张的组合的一个或更多个特征，并且可将所主张的组合指向子组合或子组合的变型。
类似地，尽管在附图中以特定的顺序描绘了操作，但是此不应被理解为要求以所示的特定的顺序或顺序地执行这些操作，或执行所有示出的操作，以达到描述结果。此外，本专利文件中所描述的实施例的各种系统部件的分离不应理解为在所有的实施例中均要求这样的分离。
本文仅描述了一些实施例和实例。基于本公开内容中所描述和说明的内容，可做出其它实施例、改进和变型。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种电子装置，包括：半导体存储器单元，所述半导体存储器单元包括：
垂直层叠在衬底上的第一至第T平面，所述第一至第T平面中的每个包括在每个平面中水平地排列的一个或更多个单元垫，T为大于或等于2的自然数；
其中，第t平面的每个第t单元垫分别包括：在第一方向上延伸的第t下部线、安置在所述第t下部线上方并在与所述第一方向相交叉的第二方向上延伸的第t上部线、以及安置在所述第t下部线与所述第t上部线之间并安置在所述第t下部线和所述第t上部线的相交区域中的第t可变电阻元件，t为范围在1至T的自然数；并且
其中，第(t+1)平面的每个第(t+1)单元垫与在所述第一方向上彼此相邻的两个第t单元垫中的一个的第一半重叠，并且与所述两个相邻的第t单元垫中的另一个的第二半重叠，所述第二半在所述第一方向上与所述第一半相邻，并且所述每个第(t+1)单元垫包括：安置在所述第一半和所述第二半中作为第(t+1)下部线的第t上部线、安置在所述第(t+1)下部线之上并在所述第一方向上延伸的第(t+1)上部线、以及安置在所述第t上部线与所述第(t+1)上部线之间并安置在所述第t上部线和所述第(t+1)上部线的相交区域中的第(t+1)可变电阻元件；
第t下触点，其耦合至所述第t下部线中的相应一个并与所述第t下部线中的所述相应一个的中部重叠；
第t上触点，其耦合至所述第t上部线中的相应一个并与所述第t上部线中的所述相应一个的中部重叠；以及
第(t+1)上触点，其耦合至所述第(t+1)上部线中的相应一个并与所述第(t+1)上部线中的所述相应一个的中部重叠。
技术方案2.如技术方案1所述的电子装置，其中，所述第(t+1)上触点位于所述两个相邻的第t单元垫之间。
技术方案3.如技术方案1所述的电子装置，其中，所述第t下触点和所述第t下部线的组合、所述第t上触点和所述第t上部线的组合、以及所述第(t+1)上触点和所述第(t+1)上部线的组合分别具有T形截面。
技术方案4.如技术方案1所述的电子装置，其中，所述第t单元垫和所述第(t+1)单元垫中的每个在所述第一方向和第二方向上被分成四个象限，并且
其中，所述第t下触点、所述第t上触点和所述第(t+1)上触点位于所述四个象限的边界。
技术方案5.如技术方案1所述的电子装置，其中，安置在所述第t下触点的一侧的第t可变电阻元件的数量与安置在所述第t下触点的另一侧的第t可变电阻元件的数量相同，
其中，安置在所述第t上触点的一侧的第t可变电阻元件的数量与安置在所述第t上触点的另一侧的第t可变电阻元件的数量相同，
其中，安置在所述第t上触点的一侧的第(t+1)可变电阻元件的数量与安置在所述第t上触点的另一侧的第(t+1)可变电阻元件的数量相同，并且
其中，安置在所述第(t+1)上触点的一侧的第(t+1)可变电阻元件的数量与安置在所述第(t+1)上触点的另一侧的第(t+1)可变电阻元件的数量相同。
技术方案6.如技术方案1所述的电子装置，其中，在所述第一平面至第T平面中，在平面图中，第(4n+1)平面彼此重叠，第(4n+2)平面彼此重叠，第(4n+3)平面彼此重叠，第(4n+4)平面彼此重叠，n为0或正整数。
技术方案7.如技术方案1所述的电子装置，其中，所述半导体存储器单元还包括：
选择元件，其插入在所述第t可变电阻元件与所述第t下部线或第t上部线之间，或插入在所述第t可变电阻元件与所述第t下部线和第t上部线中的每个之间；以及
选择元件，其插入在所述第(t+1)可变电阻元件与所述第t上部线或第(t+1)上部线之间，或插入在所述第(t+1)可变电阻元件与所述第t上部线和第(t+1)上部线中的每个之间。
技术方案8.如技术方案1所述的电子装置，其中，第(t+2)平面的第(t+2)单元垫与在所述第一方向和第二方向上彼此相邻的四个相邻的第t单元垫中的第一个的第一象限、所述四个相邻的第t单元垫中的第二个的第二象限、所述四个相邻的第t单元垫中的第三个的第三象限、以及所述四个相邻的第t单元垫中的第四个的第四象限重叠，所述第一象限至第四象限在所述第一方向和第二方向上彼此相邻，以及
其中，第(t+3)平面的第(t+3)单元垫与在所述第二方向上彼此相邻的两个第t单元垫中的一个的第一半以及所述两个相邻的第t单元垫中的另一个的第二半重叠，所述第二半在所述第二方向上与所述第一半相邻。
技术方案9.一种电子装置，包括：半导体存储器单元，所述半导体存储器单元包括：
单元垫，其安置在衬底上，并且包括下部线、与所述下部线相交叉的上部线、以及分别安置在所述下部线与所述上部线之间并且安置在所述下部线和所述上部线之间的相交区域中的可变电阻元件，其中，所述单元垫具有位于所述下部线的一半与所述下部线的另一半之间的第一边界区域以及位于所述上部线的一半与所述上部线的另一半之间的第二边界区域；
多个下触点，每个下触点耦合至所述下部线中的相应一个并与所述第二边界区域重叠；以及
多个上触点，每个上触点耦合至所述上部线中的相应一个并且与所述第一边界区域重叠。
技术方案10.如技术方案9所述的电子装置，其中，所述下触点和所述下部线的组合以及所述上触点和所述上部线的组合分别具有T形截面。
技术方案11.如技术方案1所述的电子装置，还包括微处理器，所述微处理器包括：
控制单元，其被配置成从所述微处理器的外部接收包括命令的信号，并执行对所述命令的提取和译码，或控制所述微处理器的信号的输入或输出；
运算单元，其被配置成基于所述控制单元对所述命令的译码的结果来执行运算；以及
存储器单元，其被配置成存储用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或执行所述运算的数据的地址；
其中，所述半导体存储器单元是所述微处理器中的所述存储器单元的一部分。
技术方案12.如技术方案1所述的电子装置，还包括处理器，所述处理器包括：
核心单元，其被配置成利用数据而基于从所述处理器的外部输入的命令来执行对应于所述命令的运算；
高速缓冲存储器单元，其被配置成存储用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或执行所述运算的数据的地址；以及
总线接口，其连接在所述核心单元与所述高速缓冲存储器单元之间，并且被配置成在所述核心单元与所述高速缓冲存储器单元之间传输数据，
其中，所述半导体存储器单元是所述处理器中的所述高速缓冲存储器单元的一部分。
技术方案13.如技术方案1所述的电子装置，还包括处理系统，其包括：
处理器，其被配置成对所述处理器接收的命令进行译码，并基于对所述命令译码的结果来控制对信息的运算；
辅助存储器装置，其被配置成存储用于对所述命令和所述信息进行译码的程序；
主存储器装置，其被配置成从所述辅助存储器装置调用并存储所述程序和所述信息，从而使所述处理器能够在执行所述程序时使用所述程序和所述信息来执行所述运算；以及
接口装置，其被配置成执行所述处理器、所述辅助存储器装置和所述主存储器装置中的至少一个与所述外部之间的通信，
其中，所述半导体存储器单元是所述处理系统中的所述辅助存储器装置或所述主存储器装置的一部分。
技术方案14.如技术方案1所述的电子装置，还包括数据存储系统，所述数据存储系统包括：
存储装置，其被配置成无论是否供电都存储数据并保存存储的数据；
控制器，其被配置成根据从外部输入的命令来控制输入至所述存储装置的数据和从所述存储装置输出的数据；
暂时存储装置，其被配置成暂时存储在所述存储装置与所述外部之间交换的数据；以及
接口，其被配置成执行所述存储装置、所述控制器和所述暂时存储装置中的至少一个与所述外部之间的通信，
其中，所述半导体存储器单元是所述数据存储系统中的所述存储装置或所述暂时存储装置的一部分。
技术方案15.如技术方案1所述的电子装置，还包括存储器系统，所述存储器系统包括：
存储器，其被配置成无论是否供电都存储数据并保存存储的数据；
存储器控制器，其被配置成根据从外部输入的命令来控制输入至所述存储器的数据和从所述存储器输出的数据；
缓冲存储器，其被配置成缓冲在所述存储器与所述外部之间交换的数据；以及
接口，其被配置成执行所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与所述外部之间的通信；
其中，所述半导体存储器单元是所述存储器系统中的所述存储器或所述缓冲存储器的一部分。

Claims (12)

1.一种电子装置，包括：半导体存储器单元，所述半导体存储器单元包括：
垂直层叠在衬底上的第一至第T平面，所述第一至第T平面中的每个包括在每个平面中水平地排列的一个或更多个单元垫，T为大于或等于2的自然数；
其中，第t平面的每个第t单元垫分别包括：在第一方向上延伸的第t下部线、安置在所述第t下部线上方并在与所述第一方向相交叉的第二方向上延伸的第t上部线、以及安置在所述第t下部线与所述第t上部线之间并安置在所述第t下部线和所述第t上部线的相交区域中的第t可变电阻元件，t为范围在1至T的自然数；并且
其中，第t+1平面的每个第t+1单元垫与在所述第一方向上彼此相邻的两个第t单元垫中的一个的第一半重叠，并且与所述两个相邻的第t单元垫中的另一个的第二半重叠，所述第二半在所述第一方向上与所述第一半相邻，并且所述每个第t+1单元垫包括：安置在所述第一半和所述第二半中作为第t+1下部线的第t上部线、安置在所述第t+1下部线之上并在所述第一方向上延伸的第t+1上部线、以及安置在所述第t上部线与所述第t+1上部线之间并安置在所述第t上部线和所述第t+1上部线的相交区域中的第t+1可变电阻元件；
第t下触点，其耦合至所述第t下部线中的相应一个并与所述第t下部线中的所述相应一个的中部重叠；
第t上触点，其耦合至所述第t上部线中的相应一个并与所述第t上部线中的所述相应一个的中部重叠；以及
第t+1上触点，其耦合至所述第t+1上部线中的相应一个并与所述第t+1上部线中的所述相应一个的中部重叠，
其中，所述半导体存储器单元还包括：
选择元件，其插入在所述第t可变电阻元件与所述第t下部线或第t上部线之间，或插入在所述第t可变电阻元件与所述第t下部线和第t上部线中的每个之间；以及
选择元件，其插入在所述第t+1可变电阻元件与所述第t上部线或第t+1上部线之间，或插入在所述第t+1可变电阻元件与所述第t上部线和第t+1上部线中的每个之间。
2.如权利要求1所述的电子装置，其中，所述第t+1上触点位于所述两个相邻的第t单元垫之间。
3.如权利要求1所述的电子装置，其中，所述第t下触点和所述第t下部线的组合、所述第t上触点和所述第t上部线的组合、以及所述第t+1上触点和所述第t+1上部线的组合分别具有T形截面。
4.如权利要求1所述的电子装置，其中，所述第t单元垫和所述第t+1单元垫中的每个在所述第一方向和第二方向上被分成四个象限，并且
其中，所述第t下触点、所述第t上触点和所述第t+1上触点位于所述四个象限的边界。
5.如权利要求1所述的电子装置，其中，在所述第一平面至第T平面中，在平面图中，第4n+1平面彼此重叠，第4n+2平面彼此重叠，第4n+3平面彼此重叠，第4n+4平面彼此重叠，n为0或正整数。
6.如权利要求1所述的电子装置，还包括微处理器，所述微处理器包括：
控制单元，其被配置成从所述微处理器的外部接收包括命令的信号，并执行对所述命令的提取和译码，或控制所述微处理器的信号的输入或输出；
运算单元，其被配置成基于所述控制单元对所述命令的译码的结果来执行运算；以及
存储器单元，其被配置成存储用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或执行所述运算的数据的地址；
其中，所述半导体存储器单元是所述微处理器中的所述存储器单元的一部分。
7.如权利要求1所述的电子装置，还包括处理器，所述处理器包括：
核心单元，其被配置成利用数据而基于从所述处理器的外部输入的命令来执行对应于所述命令的运算；
高速缓冲存储器单元，其被配置成存储用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或执行所述运算的数据的地址；以及
总线接口，其连接在所述核心单元与所述高速缓冲存储器单元之间，并且被配置成在所述核心单元与所述高速缓冲存储器单元之间传输数据，
其中，所述半导体存储器单元是所述处理器中的所述高速缓冲存储器单元的一部分。
8.如权利要求1所述的电子装置，还包括处理系统，其包括：
处理器，其被配置成对所述处理器接收的命令进行译码，并基于对所述命令译码的结果来控制对信息的运算；
辅助存储器装置，其被配置成存储用于对所述命令和所述信息进行译码的程序；
主存储器装置，其被配置成从所述辅助存储器装置调用并存储所述程序和所述信息，从而使所述处理器能够在执行所述程序时使用所述程序和所述信息来执行所述运算；以及
接口装置，其被配置成执行所述处理器、所述辅助存储器装置和所述主存储器装置中的至少一个与外部之间的通信，
其中，所述半导体存储器单元是所述处理系统中的所述辅助存储器装置或所述主存储器装置的一部分。
9.如权利要求1所述的电子装置，还包括数据存储系统，所述数据存储系统包括：
存储装置，其被配置成无论是否供电都存储数据并保存存储的数据；
控制器，其被配置成根据从外部输入的命令来控制输入至所述存储装置的数据和从所述存储装置输出的数据；
暂时存储装置，其被配置成暂时存储在所述存储装置与所述外部之间交换的数据；以及接口，其被配置成执行所述存储装置、所述控制器和所述暂时存储装置中的至少一个与所述外部之间的通信，
其中，所述半导体存储器单元是所述数据存储系统中的所述存储装置或所述暂时存储装置的一部分。
10.如权利要求1所述的电子装置，还包括存储器系统，所述存储器系统包括：
存储器，其被配置成无论是否供电都存储数据并保存存储的数据；
存储器控制器，其被配置成根据从外部输入的命令来控制输入至所述存储器的数据和从所述存储器输出的数据；
缓冲存储器，其被配置成缓冲在所述存储器与所述外部之间交换的数据；以及
接口，其被配置成执行所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与所述外部之间的通信；
其中，所述半导体存储器单元是所述存储器系统中的所述存储器或所述缓冲存储器的一部分。
11.一种电子装置，包括：半导体存储器单元，所述半导体存储器单元包括：
垂直层叠在衬底上的第一至第T平面，所述第一至第T平面中的每个包括在每个平面中水平地排列的一个或更多个单元垫，T为大于或等于2的自然数；
其中，第t平面的每个第t单元垫分别包括：在第一方向上延伸的第t下部线、安置在所述第t下部线上方并在与所述第一方向相交叉的第二方向上延伸的第t上部线、以及安置在所述第t下部线与所述第t上部线之间并安置在所述第t下部线和所述第t上部线的相交区域中的第t可变电阻元件，t为范围在1至T的自然数；并且
其中，第t+1平面的每个第t+1单元垫与在所述第一方向上彼此相邻的两个第t单元垫中的一个的第一半重叠，并且与所述两个相邻的第t单元垫中的另一个的第二半重叠，所述第二半在所述第一方向上与所述第一半相邻，并且所述每个第t+1单元垫包括：安置在所述第一半和所述第二半中作为第t+1下部线的第t上部线、安置在所述第t+1下部线之上并在所述第一方向上延伸的第t+1上部线、以及安置在所述第t上部线与所述第t+1上部线之间并安置在所述第t上部线和所述第t+1上部线的相交区域中的第t+1可变电阻元件；
第t下触点，其耦合至所述第t下部线中的相应一个并与所述第t下部线中的所述相应一个的中部重叠；
第t上触点，其耦合至所述第t上部线中的相应一个并与所述第t上部线中的所述相应一个的中部重叠；以及
第t+1上触点，其耦合至所述第t+1上部线中的相应一个并与所述第t+1上部线中的所述相应一个的中部重叠，
其中，安置在所述第t下触点的一侧的第t可变电阻元件的数量与安置在所述第t下触点的另一侧的第t可变电阻元件的数量相同，
其中，安置在所述第t上触点的一侧的第t可变电阻元件的数量与安置在所述第t上触点的另一侧的第t可变电阻元件的数量相同，
其中，安置在所述第t上触点的一侧的第t+1可变电阻元件的数量与安置在所述第t上触点的另一侧的第t+1可变电阻元件的数量相同，并且
其中，安置在所述第t+1上触点的一侧的第t+1可变电阻元件的数量与安置在所述第t+1上触点的另一侧的第t+1可变电阻元件的数量相同。
12.一种电子装置，包括：半导体存储器单元，所述半导体存储器单元包括：
垂直层叠在衬底上的第一至第T平面，所述第一至第T平面中的每个包括在每个平面中水平地排列的一个或更多个单元垫，T为大于或等于2的自然数；
其中，第t平面的每个第t单元垫分别包括：在第一方向上延伸的第t下部线、安置在所述第t下部线上方并在与所述第一方向相交叉的第二方向上延伸的第t上部线、以及安置在所述第t下部线与所述第t上部线之间并安置在所述第t下部线和所述第t上部线的相交区域中的第t可变电阻元件，t为范围在1至T的自然数；并且
其中，第t+1平面的每个第t+1单元垫与在所述第一方向上彼此相邻的两个第t单元垫中的一个的第一半重叠，并且与所述两个相邻的第t单元垫中的另一个的第二半重叠，所述第二半在所述第一方向上与所述第一半相邻，并且所述每个第t+1单元垫包括：安置在所述第一半和所述第二半中作为第t+1下部线的第t上部线、安置在所述第t+1下部线之上并在所述第一方向上延伸的第t+1上部线、以及安置在所述第t上部线与所述第t+1上部线之间并安置在所述第t上部线和所述第t+1上部线的相交区域中的第t+1可变电阻元件；
第t下触点，其耦合至所述第t下部线中的相应一个并与所述第t下部线中的所述相应一个的中部重叠；
第t上触点，其耦合至所述第t上部线中的相应一个并与所述第t上部线中的所述相应一个的中部重叠；以及
第t+1上触点，其耦合至所述第t+1上部线中的相应一个并与所述第t+1上部线中的所述相应一个的中部重叠，
其中，第t+2平面的第t+2单元垫与在所述第一方向和第二方向上彼此相邻的四个相邻的第t单元垫中的第一个的第一象限、所述四个相邻的第t单元垫中的第二个的第二象限、所述四个相邻的第t单元垫中的第三个的第三象限、以及所述四个相邻的第t单元垫中的第四个的第四象限重叠，所述第一象限至第四象限在所述第一方向和第二方向上彼此相邻，以及
其中，第t+3平面的第t+3单元垫与在所述第二方向上彼此相邻的两个第t单元垫中的一个的第一半以及所述两个相邻的第t单元垫中的另一个的第二半重叠，所述第二半在所述第二方向上与所述第一半相邻。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170064052A (ko) * 2015-11-30 2017-06-09 에스케이하이닉스 주식회사 스위칭 소자 및 반도체 메모리를 포함하는 전자 장치
KR102476770B1 (ko) * 2016-04-08 2022-12-13 에스케이하이닉스 주식회사 전자 장치
US10650621B1 (en) 2016-09-13 2020-05-12 Iocurrents, Inc. Interfacing with a vehicular controller area network
KR102565822B1 (ko) * 2018-12-04 2023-08-11 에스케이하이닉스 주식회사 반도체 장치
US11087195B2 (en) * 2018-12-31 2021-08-10 Western Digital Technologies, Inc. Memory card pad layout supporting multiple communication protocols
US11914290B2 (en) 2019-07-24 2024-02-27 Kla Corporation Overlay measurement targets design
KR20210142457A (ko) 2020-05-18 2021-11-25 삼성전자주식회사 3차원 반도체 메모리 소자
US11309034B2 (en) 2020-07-15 2022-04-19 Ferroelectric Memory Gmbh Memory cell arrangement and methods thereof
US11393832B2 (en) * 2020-07-15 2022-07-19 Ferroelectric Memory Gmbh Memory cell arrangement
US11101291B2 (en) 2020-07-15 2021-08-24 Ferroelectric Memory Gmbh Memory cell arrangement and methods thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933941A (en) * 1988-06-07 1990-06-12 Honeywell Bull Inc. Apparatus and method for testing the operation of a central processing unit of a data processing system
US20060197115A1 (en) * 2003-04-03 2006-09-07 Haruki Toda Phase change memory device
CN101751244A (zh) * 2010-01-04 2010-06-23 清华大学 微处理器
CN103681678A (zh) * 2012-08-28 2014-03-26 爱思开海力士有限公司 具有掩埋位线的半导体器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4377816B2 (ja) * 2003-03-18 2009-12-02 株式会社東芝 相変化メモリ装置
KR100723569B1 (ko) 2005-09-30 2007-05-31 가부시끼가이샤 도시바 상 변화 메모리 장치
KR101275800B1 (ko) * 2006-04-28 2013-06-18 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
JP4167298B2 (ja) * 2006-11-20 2008-10-15 松下電器産業株式会社 不揮発性半導体記憶装置およびその製造方法
JP2009164480A (ja) * 2008-01-09 2009-07-23 Toshiba Corp 抵抗変化メモリ装置
CN101946321B (zh) * 2008-02-12 2014-03-26 松下电器产业株式会社 非易失性半导体存储装置及其制造方法
JP2009266944A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
KR20100024800A (ko) * 2008-08-26 2010-03-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
JP2010192718A (ja) * 2009-02-19 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP4948688B2 (ja) * 2010-07-02 2012-06-06 パナソニック株式会社 抵抗変化型不揮発性記憶素子、抵抗変化型不揮発性記憶装置及び抵抗変化型不揮発性記憶素子の製造方法
US8889478B2 (en) * 2010-11-19 2014-11-18 Panasonic Corporation Method for manufacturing nonvolatile semiconductor memory element, and nonvolatile semiconductor memory element
US8625322B2 (en) * 2010-12-14 2014-01-07 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with low current structures and methods thereof
KR20120135628A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN103250253B (zh) * 2011-10-12 2016-01-13 松下电器产业株式会社 非易失性半导体存储装置及其制造方法
KR102001466B1 (ko) * 2013-09-25 2019-07-18 에스케이하이닉스 주식회사 전자 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933941A (en) * 1988-06-07 1990-06-12 Honeywell Bull Inc. Apparatus and method for testing the operation of a central processing unit of a data processing system
US20060197115A1 (en) * 2003-04-03 2006-09-07 Haruki Toda Phase change memory device
CN101751244A (zh) * 2010-01-04 2010-06-23 清华大学 微处理器
CN103681678A (zh) * 2012-08-28 2014-03-26 爱思开海力士有限公司 具有掩埋位线的半导体器件及其制造方法

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