KR20150106171A - 전자 장치 - Google Patents

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KR20150106171A
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이승환
이현정
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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 순차적으로 적층되고, 각각이 하나 이상의 셀 매트를 포함하는 제1 내지 제T 플레인(여기서, T는 2 이상의 자연수)을 포함하고, 제t 플레인의 제t 셀 매트(여기서, t는 1 이상 T 이하의 자연수)는 제t 하부 배선, 상기 제t 하부 배선 상에서 상기 제t 하부 배선과 교차하는 제t 상부 배선, 및 상기 제t 하부 배선과 상기 제t 상부 배선의 사이에서 이들의 교차점에 위치하는 제t 가변 저항 소자를 포함하고, 상기 제t+1 플레인의 제t+1 셀 매트는, 상기 제t 상부 배선과 교차하는 방향에서 인접한 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반과 중첩하고, 상기 일측 절반 및 상기 타측 절반에 배치된 상기 제t 상부 배선, 상기 제t 상부 배선 상에서 상기 제t 상부 배선과 교차하는 제t+1 상부 배선, 및 상기 제t 상부 배선과 상기 제t+1 상부 배선 사이에서 이들의 교차점에 위치하는 제t+1 가변 저항 소자를 포함하고, 상기 제t 하부 배선, 상기 제t 상부 배선 및 상기 제t+1 상부 배선 각각과 접속하는 제t 하부 콘택, 제t 상부 콘택 및 제t+1 상부 콘택은, 배선의 중앙과 중첩할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Mhase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 고집적화가 가능하고 동작 특성을 향상시킬 수 있는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 순차적으로 적층되고, 각각이 하나 이상의 셀 매트를 포함하는 제1 내지 제T 플레인(여기서, T는 2 이상의 자연수)을 포함하고, 제t 플레인의 제t 셀 매트(여기서, t는 1 이상 T 이하의 자연수)는 제t 하부 배선, 상기 제t 하부 배선 상에서 상기 제t 하부 배선과 교차하는 제t 상부 배선, 및 상기 제t 하부 배선과 상기 제t 상부 배선의 사이에서 이들의 교차점에 위치하는 제t 가변 저항 소자를 포함하고, 상기 제t+1 플레인의 제t+1 셀 매트는, 상기 제t 상부 배선과 교차하는 방향에서 인접한 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반과 중첩하고, 상기 일측 절반 및 상기 타측 절반에 배치된 상기 제t 상부 배선, 상기 제t 상부 배선 상에서 상기 제t 상부 배선과 교차하는 제t+1 상부 배선, 및 상기 제t 상부 배선과 상기 제t+1 상부 배선 사이에서 이들의 교차점에 위치하는 제t+1 가변 저항 소자를 포함하고, 상기 제t 하부 배선, 상기 제t 상부 배선 및 상기 제t+1 상부 배선 각각과 접속하는 제t 하부 콘택, 제t 상부 콘택 및 제t+1 상부 콘택은, 배선의 중앙과 중첩할 수 있다.
상기 반도체 메모리에 있어서, 상기 제t+1 상부 콘택은, 상기 인접한 두 개의 제t 셀 매트의 사이에 위치할 수 있다. 상기 제t 하부 배선 및 상기 제t 하부 콘택, 상기 제t 상부 배선 및 상기 제t 상부 콘택, 및 상기 제t+1 상부 배선 및 상기 제t+1 상부 콘택은, 각각 T자 형상의 단면을 가질 수 있다. 상기 제t 및 제t+1 셀 매트 각각이 평면상 4개의 사분면으로 구분될 때, 상기 제t 하부 콘택, 상기 제t 상부 콘택 및 상기 제t+1 상부 콘택은 상기 4개의 사분면의 경계에 위치할 수 있다. 상기 제t 하부 콘택을 기준으로 일측 및 타측에 배치된 제t 가변 저항 소자의 개수는 서로 동일하고, 상기 제t 상부 콘택을 기준으로 일측 및 타측에 배치된 제t 가변 저항 소자의 개수는 서로 동일하고, 상기 제t 상부 콘택을 기준으로 일측 및 타측에 배치된 제t+1 가변 저항 소자의 개수는 서로 동일하고, 상기 제t+1 상부 콘택을 기준으로 일측 및 타측에 배치된 제t+1 가변 저항 소자의 개수는 서로 동일할 수 있다. 상기 제1 내지 제T 플레인 중, 제4n+1 플레인, 제4n+2 플레인, 제4n+3 플레인, 및 제4n+4 플레인(여기서, n은 0 및 자연수) 각각은 평면상 서로 중첩할 수 있다. 상기 제t 가변 저항 소자와 상기 제t 하부 배선 또는 상기 제t 상부 배선의 사이, 및 상기 제t+1 가변 저항 소자와 상기 제t 상부 배선 또는 상기 제t+1 상부 배선의 사이에 개재되는 선택 소자를 더 포함할 수 있다. 제t+2 플레인의 제t+2 셀 매트는, 상기 제t 상부 배선의 연장 방향 및 이와 교차하는 방향에서 인접한 네 개의 제t 셀 매트 각각의 1/4과 중첩하고, 제t+3 플레인의 제t+3 셀 매트는, 상기 제t 상부 배선의 연장 방향에서 인접한 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반과 중첩할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 배치되고, 하부 배선, 상기 하부 배선과 교차하는 상부 배선, 및 상기 하부 배선과 상기 상부 배선 사이에서 이들의 교차점에 위치하는 가변 저항 소자를 포함하고, 상기 하부 배선의 절반과 다른 절반 사이에 위치하는 제1 경계선, 및 상기 상부 배선의 절반과 다른 절반 사이에 위치하는 제2 경계선을 갖는 셀 매트; 상기 제2 경계선 상에서 상기 하부 배선과 접속하는 하부 콘택; 및 상기 제1 경계선 상에서 상기 상부 배선과 접속하는 상부 콘택을 포함할 수 있다. 여기서, 상기 하부 배선 및 상기 하부 콘택, 및 상기 상부 배선 및 상기 상부 콘택은, 각각 T자 형상의 단면을 가질 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치에 의하면, 고집적화가 가능하고 동작 특성을 향상시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 하나의 셀 매트를 포함하는 반도체 장치를 나타내는 평면도이고, 도 1b는 도 1a의 A1-A1'선 및 B1-B1'선에 따른 단면도이고, 도 1c는 수직 방향에서 동일 레벨에 위치하는 복수의 셀 매트를 포함하는 반도체 장치를 나타내는 평면도이다.
도 2a 내지 도 2c는 본 발명의 다른 일 실시예에 따른 제1 및 제2 플레인을 포함하는 반도체 장치를 나타내는 도면들이다.
도 3a 내지 도 3c는 본 발명의 다른 일 실시예에 따른 제1 내지 제3 플레인을 포함하는 반도체 장치를 나타내는 도면들이다.
도 4a 내지 도 4c는 본 발명의 다른 일 실시예에 따른 제1 내지 제4 플레인을 포함하는 반도체 장치를 나타내는 도면들이다.
도 5는 본 발명의 다른 일 실시예에 따른 5개 이상의 플레인을 포함하는 반도체 장치를 나타내는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a는 본 발명의 일 실시예에 따른 하나의 셀 매트를 포함하는 반도체 장치를 나타내는 평면도이고, 도 1b는 도 1a의 A1-A1'선 및 B1-B1'선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(100), 및 기판(100) 상에 배치되는 셀 매트(M1)를 포함할 수 있다. 셀 매트(M1)는, 기판(100)과 평행한 제1 방향 예컨대, A1-A1'선 방향으로 연장하는 복수의 하부 배선(L1), 기판(100)과 평행하면서 제1 방향과 교차하는 제2 방향 예컨대, B1-B1'선 방향으로 연장하고 하부 배선(L1) 상에 배치되는 복수의 상부 배선(L2), 및 하부 배선(L1)과 상부 배선(L2)의 사이에서 하부 배선(L1)과 상부 배선(L2)의 교차점에 배치되는 가변 저항 소자(R1)를 포함할 수 있다.
하부 배선(L1) 및 상부 배선(L2)은 가변 저항 소자(R1)의 상면 및 하면과 접속하여 가변 저항 소자(R1)로 전압 또는 전류를 공급하는 역할을 수행할 수 있다. 하부 배선(L1) 및 상부 배선(L2)은 다양한 도전 물질 예컨대, 금속, 금속 질화물, 불순물이 도핑된 반도체 물질 또는 이들의 조합 등으로 형성될 수 있다.
가변 저항 소자(R1)는 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 물질로 형성될 수 있다. 예컨대, 가변 저항 소자(R1)는 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 가변 저항 물질 예컨대, 전이 금속 산화물, 페로브스카이트(Merovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 가변 저항 소자(R1)는 단일막 구조를 가질 수 있다. 또는, 가변 저항 소자(R1)는 둘 이상의 막이 조합하여 가변 저항 특성을 나타내는 경우, 둘 이상의 막이 적층된 다중막 구조를 가질 수도 있다. 예컨대, 가변 저항 소자(R1)는 산소 부족형 금속 산화물층 및 산소 리치형 금속 산화물층을 포함하는 이중막 구조를 가질 수 있다. 여기서, 산소 리치형 금속 산화물층은 TiO2, Ta2O5 등과 같이 화학양론비를 만족하는 물질일 수 있고, 산소 부족형 금속 산화물층은 TiOx(여기서, x < 2), TaOy(여기서, y < 2.5) 등과 같이 화학양론비보다 산소가 부족한 물질일 수 있다. 이러한 경우, 가변 저항 소자(R1)로 공급되는 전압 또는 전류에 따라 산소부족형 금속 산화물층의 산소 공공이 산소리치형 금속 산화물층으로 공급되는지 여부 및 그에 따라 산소리치형 금속 산화물층 내에 산소 공공에 의한 필라멘트 전류 통로가 생성되는지 여부에 따라 가변 저항 소자(R1)의 저항이 고저항 상태와 저저항 상태 사이에서 변할 수 있다. 더 나아가, 가변 저항 소자(R1)는 가변 저항 물질에 더하여 필요한 다른 물질들 예컨대, 전극 물질 등을 더 포함할 수도 있다.
하부 배선(L1)과 상부 배선(L2)의 교차점에서 가변 저항 소자(R1)의 저항 상태가 변화하여 서로 다른 데이터를 저장할 수 있으므로, 하부 배선(L1)과 상부 배선(L2)의 교차점마다 메모리 셀(MC)이 형성될 수 있다. 본 실시예에서, 가변 저항 소자(R1)는 하부 배선(L1)과 상부 배선(L2)의 교차점에서 섬(island) 형상을 가질 수 있고, 그에 따라, 일 교차점의 가변 저항 소자(R1)과 다른 교차점의 가변 저항 소자(R1)는 서로 분리될 수 있다. 가변 저항 소자(R1)가 섬 형상을 갖는 경우 후술하는 콘택(C1, C2 참조) 형성 공간을 제공할 수 있다.
도시하지는 않았지만, 가변 저항 소자(R1)과 하부 배선(L1)의 사이 및/또는 가변 저항 소자(R1)와 상부 배선(L2)의 사이에는, 선택 소자(미도시됨)가 더 개재될 수도 있다. 선택 소자는 가변 저항 소자(R1)로의 억세스(access)를 제어하기 위한 소자로서, 비선형적인 전류-전압 특성을 가짐으로써 소정 임계 전압 미만에서는 전류를 거의 흘리지 않다가 소정 임계 전압 이상에서 점차 증가하는 전류를 흐르게 할 수 있다. 선택 소자로는 다이오드, 트랜지스터, 배리스터(varistor), MIT(Metal-Insulator Transition) 소자, 절연 물질로 형성된 터널링 베리어 등이 이용될 수 있다. 선택 소자는 가변 저항 소자(R1)와 함께 패터닝되어 가변 저항 소자(R1)와 동일한 평면 형상을 가질 수 있다.
한편, 기판(100)에는 하부 배선(L1) 및 상부 배선(L2)으로 전압 또는 전류를 공급하기 위한 다양한 소자 예컨대, 트랜지스터(미도시됨) 등이 형성될 수 있고, 하부 배선(L1) 및 상부 배선(L2)은 이러한 소자와 접속하여 전압 또는 전류를 공급받을 수 있다. 이를 위하여, 기판(100)과 하부 배선(L1) 사이에는, 기판(100)의 일부 예컨대, 하부 배선(L1)을 제어하는 소자(미도시됨)와 하부 배선(L1)을 접속시키는 하부 콘택(C1)이 배치될 수 있다. 또한, 기판(100)과 상부 배선(L2) 사이에는, 기판(100)의 다른 일부 예컨대, 상부 배선(L2)을 제어하는 소자(미도시됨)와 상부 배선(L2)을 접속시키는 상부 콘택(C2)이 배치될 수 있다.
여기서, 셀 매트(M1)가 평면상 제1 사분면(1-1), 제2 사분면(1-2), 제3 사분면(1-3) 및 제4 사분면(1-4)으로 구분된다고 할 때, 하부 콘택(C1)은 제1 사분면(1-1)과 제2 사분면(1-2)의 사이 및/또는 경계, 및 제3 사분면(1-3)과 제4 사분면(1-4)의 사이 및/또는 경계에 위치하면서, 복수의 하부 배선(L1) 각각과 중첩할 수 있다. 다시 말하면, 하부 콘택(C1)은 제1 방향에서 하부 배선(L1)의 중앙과 중첩할 수 있고, 그에 따라 메모리 셀(MC)은 제1 방향에서 하부 콘택(C1) 양측에 절반씩 배치될 수 있다. 또한, 상부 콘택(C2)은 제1 사분면(1-1)과 제4 사분면(1-4)의 사이 및/또는 경계, 및 제2 사분면(1-2)과 제3 사분면(1-3)의 사이 및/또는 경계에 위치하면서, 복수의 상부 배선(L2) 각각과 중첩할 수 있다. 다시 말하면, 상부 콘택(C2)은 제2 방향에서 상부 배선(L2)의 중앙과 중첩할 수 있고, 그에 따라 메모리 셀(MC)은 제2 방향에서 상부 콘택(C2)의 양측에 절반씩 배치될 수 있다. 결과적으로, 하부 배선(L1) 및 하부 콘택(C1)은 제1 방향에서 T자 형상의 단면을 가질 수 있고, 상부 배선(L2) 및 상부 콘택(C2)은 제2 방향에서 T자 형상의 단면을 가질 수 있다.
위와 같은 반도체 장치는 종래 기술과 달리 아래와 같은 이점을 가질 수 있다.
종래 기술에서 상하부 배선과 접속하는 상하부 콘택은, 셀 매트의 외곽에 위치하여 상하부 배선의 단부와 중첩하였다. 그런데, 이러한 경우, 셀 매트 내에 배열된 메모리 셀 중 콘택과의 거리가 먼 메모리 셀일수록 배선 저항 및 그로 인한 전압 강하(voltage drop)가 증가하므로, 해당 메모리 셀에 걸리는 전압이 감소하여 리드 동작 및 라이트 동작시 오류가 발생한다. 이 때문에, 셀 매트 내의 메모리 셀의 개수를 증가시킬 수 없어, 셀 매트의 사이즈를 증가시킬 수 없는 문제가 있었다.
반면, 본 실시예에 의하면, 상하부 콘택이 셀 매트 중앙에서 상하부 배선과 접속할 수 있다. 이 때문에, 셀 매트에서 가장 바깥쪽에 위치하는 메모리 셀이라 하더라도, 종래 기술에 비하면, 콘택과의 거리가 현저히 감소하게 된다. 따라서, 배선 저항 및 그로 인한 전압 강하를 크게 감소시킬 수 있어 리드 동작 및 라이트 동작 오류를 개선할 수 있고, 이 때문에 셀 매트의 메모리 셀의 개수를 증가시켜 셀 매트의 사이즈를 증가시킬 수 있다.
한편, 위와 같은 셀 매트(M1)는 기판(100)에 대해 수직인 방향(이하, 수직 방향)에서 동일한 레벨에 위치하도록 복수개가 배열될 수 있다. 이에 대해서는 도 1c에 예시적으로 나타내었다.
도 1c는 수직 방향에서 동일 레벨에 위치하는 복수의 셀 매트를 포함하는 반도체 장치를 나타내는 평면도이다.
도 1c를 참조하면, 복수의 셀 매트(M1)는 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 본 실시예에서 2*2의 셀 매트(M1)를 도시하였으나, 제1 방향 및/또는 제2 방향으로 배열되는 셀 매트(M1)의 개수는 다양하게 변형될 수 있다. 셀 매트(M1) 각각은 도 1a에 도시된 셀 매트(M1)와 실질적으로 동일할 수 있다.
본 실시예에서, 셀 매트(M1) 각각은 위에서 설명한 바와 같은 이점을 가질 수 있다. 나아가, 셀 매트(M1) 각각의 하부 콘택(C1) 및 상부 콘택(C2)이 셀 매트(M1) 내부 즉, 중앙에 위치하므로, 셀 매트(M1) 사이의 간격이 감소할 수 있다.
한편, 위에서 설명한 도 1a 내지 도 1c의 셀 매트는 기판 상에 수직 방향으로 둘 이상 적층될 수도 있다. 이에 대해서는 도 2a 내지 도 5를 참조하여 후술하기로 한다.
이하의 설명을 함에 있어서, 설명의 편의를 위하여 수직 방향에서 동일한 레벨에 위치하는 하나 이상의 셀 매트를 플레인이라 칭할 수 있다. 기판 상에 복수의 플레인이 적층된다고 할 때, 복수의 플레인 각각을 기판과의 거리가 가까운 순서에서 먼 순서로 제1 내지 제T 플레인(여기서, T는 2 이상의 자연수)이라 칭하기로 한다. 또한, 제1 내지 제T 플레인 각각에 포함되는 하나 이상의 셀 매트를 제1 내지 제T 셀 매트라 칭하기로 한다. 수직 방향에서 인접한 플레인은 배선을 공유할 수 있다. 예컨대, 제t 플레인(여기서, t는 1 이상 T 이하의 자연수)의 상부 배선은 제t+1 플레인의 하부 배선으로 이용될 수 있다.
도 2a 내지 도 2c는 본 발명의 다른 일 실시예에 따른 제1 및 제2 플레인을 포함하는 반도체 장치를 나타내는 도면들로서, 도 2a는 제1 및 제2 플레인의 제1 및 제2 셀 매트의 중첩 관계를 간략히 나타내는 평면도이고, 도 2b는 도 2a의 일부를 보다 상세히 나타낸 평면도이고, 도 2c는 도 2b의 A2-A2'선 및 B2-B2'선에 따른 단면도이다. 도 2b에서는 설명의 편의를 위하여 하나의 제2 셀 매트만 상세히 도시하였으나, 도 2a에 보여지는 바와 같이, 도 2b의 제2 셀 매트는 반복될 수 있다.
도 2a 내지 도 2c를 참조하면, 제1 플레인의 제1 셀 매트(M1) 상에 제2 플레인의 제2 셀 매트(M2)가 배치될 수 있다. 제1 셀 매트(M1) 및 제2 셀 매트(M2) 각각은 제1 및 제2 방향을 따라 배열될 수 있다.
여기서, 제2 셀 매트(M2)는 하나의 제1 셀 매트(M1)의 절반 및 하나의 제1 셀 매트(M1)와 일 방향 예컨대, 제1 방향에서 인접한 제1 셀 매트(M1)의 다른 절반과 중첩하도록 배치될 수 있다. 예컨대, 제2 셀 매트(M2)의 제2 및 제3 사분면(2-2, 2-3)은 하나의 제1 셀 매트(M1)의 제1 및 제4 사분면(1-1, 1-4)과 중첩할 수 있고, 제2 셀 매트(M2)의 제1 및 제4 사분면(2-1, 2-4)은 인접한 제1 셀 매트(M1)의 제2 및 제3 사분면(1-2, 1-3)과 중첩할 수 있다.
제1 셀 매트(M1) 각각은 전술한 도 1a의 셀 매트(M1)와 실질적으로 동일할 수 있다. 도 1a의 하부 배선(L1), 상부 배선(L2), 하부 콘택(C1), 상부 콘택(C2) 및 가변 저항 소자(R1)는, 본 실시예의 제1 배선(L1), 제2 배선(L2), 제1 콘택(C1), 제2 콘택(C2) 및 제1 가변 저항 소자(R1)와 대응할 수 있다. 도 1a의 셀 매트(M1)의 메모리 셀(MC)은 본 실시예의 제1 배선(L1)과 제2 배선(L2)의 교차점에 정의되는 메모리 셀(미도시됨)과 대응하며, 이를, 이하 제1 메모리 셀이라 한다.
제2 셀 매트(M2)는 하나의 제1 셀 매트(M1)의 절반 및 인접한 제1 셀 매트(M1)의 다른 절반에 위치하는 제2 배선(L2), 이들 제2 배선(L2) 상에 배치되어 이들 제2 배선(L2)을 가로지르도록 제1 방향으로 연장하는 복수의 제3 배선(L3), 및 제2 배선(L2)과 제3 배선(L3)의 사이에서 제2 배선(L2)과 제3 배선(L3)의 교차점에 배치되는 제2 가변 저항 소자(R2)를 포함할 수 있다. 제2 배선(L2)은 제1 셀 매트(M1) 및 제2 셀 매트(M2)에 공유되는 배선으로서, 제1 셀 매트(M1)에서 상부 배선으로 기능하고 제2 셀 매트(M2)에서 하부 배선으로 기능할 수 있다. 하나의 제2 셀 매트(M2)와 중첩하는 두 개의 제1 셀 매트(M1)는, 제1 및 제2 셀 매트(M1, M2)에 공유되는 배선 즉, 제2 배선(L2)의 연장 방향과 교차하는 방향으로 인접할 수 있다. 제2 배선(L2)과 제3 배선(L3)의 교차점에 정의되는 제2 셀 매트(M2)의 메모리 셀을 이하, 제2 메모리 셀이라 한다.
제2 셀 매트(M2)의 제2 배선(L2)과 접속하는 제2 콘택(C2)은, 제2 셀 매트(M2)를 기준으로 제1 사분면(2-1)과 제4 사분면(2-4)의 사이 및/또는 경계, 및 제2 사분면(2-2)과 제3 사분면(2-4)의 사이 및/또는 경계에 위치할 수 있다. 다시 말하면, 제2 콘택(C2)은 제2 방향에서 제2 배선(L2)의 중앙과 중첩할 수 있고, 그에 따라 제2 메모리 셀은 제2 방향에서 제2 콘택(C2) 양측에 절반씩 배치될 수 있다.
제3 배선(L3)은 제3 콘택(C3)을 통하여 기판(100)의 일부와 접속할 수 있다. 제3 콘택(C3)은 제2 셀 매트(M2)의 제1 사분면(2-1)과 제2 사분면(2-2)의 사이 및/또는 경계, 및 제3 사분면(2-3)과 제4 사분면(2-4)의 사이 및/또는 경계에 위치하면서, 복수의 제3 배선(L3) 각각과 중첩할 수 있다. 다시 말하면, 제3 콘택(C3)은 제1 방향에서 제3 배선(L3)의 중앙과 중첩할 수 있고, 그에 따라 제2 메모리 셀은 제1 방향에서 제3 콘택(C3) 양측에 절반씩 배치될 수 있다. 결과적으로, 제3 배선(L3) 및 제3 콘택(C3)은 제1 방향에서 T자 형상의 단면을 가질 수 있다.
본 실시예에서, 제1 셀 매트(M1) 각각 및 제2 셀 매트(M2) 각각은 도 1a 및 도 1b의 셀 매트(M1)와 마찬가지로 매트 중앙에 콘택이 배치되는 형태를 갖기 때문에, 그로 인한 이점 예컨대, 동작 특성 향상, 셀 매트의 사이즈 증가 등을 확보할 수 있다.
아울러, 제1 셀 매트(M1)와 제2 셀 매트(M2)의 중첩을 종래 기술과 달리함으로써 아래와 같은 이점을 확보할 수 있다.
종래 기술에서 수직 방향으로 적층되는 셀 매트는 동일한 영역에 형성되었다. 다시 말하면, 수직 방향으로 적층되는 복수의 셀 매트는 서로 완전히 중첩하였다. 그런데, 이러한 경우, 적층되는 셀 매트 각각과 접속하는 콘택의 배열이 복잡하고, 콘택 형성에 필요한 면적의 증가로 동일 플레인의 셀 매트 사이의 간격이 증가하여 반도체 장치의 크기를 전체적으로 증가시키는 문제가 있었다.
반면, 본 실시예에 의하면, 상부 셀 매트는 인접하는 두 개의 하부 셀 매트 절반씩과 중첩하여 하부 셀 매트의 상부 배선을 자신의 하부 배선으로 이용하면서, 상부 셀 매트의 상부 배선과 접속하는 콘택이 인접하는 두 개의 하부 셀 매트 사이에 위치되게 함으로써, 콘택 배열의 단순화가 가능하고 콘택 형성에 필요한 면적이 감소한다. 즉, 상부 셀 매트에 추가적으로 요구되는 콘택은, 하부 셀 매트 사이의 공간을 이용하여 형성되기 때문에, 배열도 단순하고 추가 면적도 필요가 없다. 결과적으로 반도체 장치가 단순화되고 그 크기가 감소할 수 있다.
도 3a 내지 도 3c는 본 발명의 다른 일 실시예에 따른 제1 내지 제3 플레인을 포함하는 반도체 장치를 나타내는 도면들로서, 도 3a는 제1 내지 제3 플레인의 제1 내지 제3 셀 매트의 중첩 관계를 간략히 나타내는 평면도이고, 도 3b는 도 3a의 일부를 보다 상세히 나타낸 평면도이고, 도 3c는 도 3b의 A3-A3'선 및 B3-B3'선에 따른 단면도이다. 도 3a 내지 도 3c는 도 2a 내지 도 2c의 장치에 제3 플레인의 제3 셀 매트가 더 추가된 장치와 실질적으로 동일하다. 도 3b에서는 설명의 편의를 위하여 하나의 제3 셀 매트만 상세히 도시하였으나, 도 3a에 보여지는 바와 같이, 도 3b의 제3 셀 매트는 반복될 수 있다.
도 3a 내지 도 3c를 참조하면, 제2 플레인의 제2 셀 매트(M2) 상에 제3 플레인의 제3 셀 매트(M3)가 배치될 수 있다. 제3 셀 매트(M3)는 제1 및 제2 방향을 따라 배열될 수 있다.
여기서, 제3 셀 매트(M3)는 하나의 제2 셀 매트(M2)의 절반 및 하나의 제2 셀 매트(M2)와 타 방향 예컨대, 제2 방향에서 인접한 제2 셀 매트(M2)의 다른 절반과 중첩하도록 배치될 수 있다. 이때, 타 방향은, 제2 셀 매트(M2)와 중첩하는 두 개의 제1 셀 매트(M1)의 배열 방향과 상이한 방향일 수 있다. 그에 따라, 제3 셀 매트(M3)는 제1 및 제2 방향에서 인접한 네 개의 제1 셀 매트(M1) 각각의 1/4 씩과 중첩하도록 배치될 수 있다. 예컨대, 제3 셀 매트(M3)의 제1 및 제2 사분면(3-1, 3-2)은 하나의 제2 셀 매트(M2)의 제4 및 제3 사분면(2-4, 2-3)과 중첩할 수 있고, 제3 셀 매트(M3)의 제3 및 제4 사분면(3-3, 3-4)은 하나의 제2 셀 매트(M2)와 제2 방향에서 인접한 제2 셀 매트(M2)의 제1 및 제2 사분면(2-1, 2-2)과 중첩할 수 있다. 아울러, 제3 셀 매트(M3)의 제1 내지 제4 사분면(3-1, 3-2, 3-3, 3-4)은 각각 인접한 네 개의 제1 셀 매트(M1)의 제3 사분면(1-3), 제4 사분면(1-4), 제1 사분면(1-1) 및 제2 사분면(1-2)과 중첩할 수 있다.
제3 셀 매트(M3)는 하나의 제2 셀 매트(M2)의 절반 및 이와 제2 방향에서 인접한 제2 셀 매트(M2)의 다른 절반에 위치하는 제3 배선(L3), 이들 제3 배선(L3) 상에 배치되어 이들 제3 배선(L3)을 가로지르도록 제2 방향으로 연장하는 복수의 제4 배선(L4), 및 제3 배선(L3)과 제4 배선(L4)의 사이에서 제3 배선(L3)과 제4 배선(L4)의 교차점에 배치되는 제3 가변 저항 소자(R3)를 포함할 수 있다. 제3 배선(L3)은 제2 셀 매트(M2) 및 제3 셀 매트(M3)에 공유되는 배선으로서, 제2 셀 매트(M2)에서 상부 배선으로 기능하고 제3 셀 매트(M3)에서 하부 배선으로 기능할 수 있다. 제3 배선(L3)과 제4 배선(L4)의 교차점에 정의되는 제3 셀 매트(M3)의 메모리 셀을 이하, 제3 메모리 셀이라 한다.
제3 셀 매트(M3)의 제4 배선(L4)은 제4 콘택(C4)을 통하여 기판(100)의 일부와 접속할 수 있다. 제4 콘택(C4)은 제3 셀 매트(M3)의 제1 사분면(3-1)과 제4 사분면(3-4)의 사이 및/또는 경계, 및 제2 사분면(3-2)과 제3 사분면(3-3)의 사이 및/또는 경계에 위치하면서, 복수의 제4 배선(L4) 각각과 중첩할 수 있다. 다시 말하면, 제4 콘택(C4)은 제2 방향에서 제4 배선(L4)의 중앙과 중첩할 수 있고, 그에 따라 제3 메모리 셀은 제2 방향에서 제4 콘택(C4) 양측에 절반씩 배치될 수 있다. 결과적으로, 제4 배선(L4) 및 제4 콘택(C4)은 제2 방향에서 T자 형상의 단면을 가질 수 있다.
본 실시예에 의하면, 전술한 실시예들의 장점을 확보하면서, 3층의 적층 구조로 장치의 집적도를 더욱 증가시킬 수 있다.
도 4a 내지 도 4c는 본 발명의 다른 일 실시예에 따른 제1 내지 제4 플레인을 포함하는 반도체 장치를 나타내는 도면들로서, 도 4a는 제1 내지 제4 플레인의 제1 내지 제4 셀 매트의 중첩 관계를 간략히 나타내는 평면도이고, 도 4b는 도 4a의 일부를 보다 상세히 나타낸 평면도이고, 도 4c는 도 4b의 A4-A4'선 및 B4-B4'선에 따른 단면도이다. 도 4a 내지 도 4c는 도 3a 내지 도 3c의 장치에 제4 플레인의 제4 셀 매트가 더 추가된 장치와 실질적으로 동일하다. 도 4b에서는 설명의 편의를 위하여 하나의 제4 셀 매트만 상세히 도시하였으나, 도 4a에 보여지는 바와 같이, 도 4b의 제4 셀 매트는 반복될 수 있다.
도 4a 내지 도 4c를 참조하면, 제3 플레인의 제3 셀 매트(M3) 상에 제4 플레인의 제4 셀 매트(M4)가 배치될 수 있다. 제4 셀 매트(M4)는 제1 및 제2 방향을 따라 배열될 수 있다.
여기서, 제4 셀 매트(M4)는 하나의 제3 셀 매트(M3)의 절반 및 하나의 제3 셀 매트(M3)와 일 방향 예컨대, 제1 방향에서 인접한 제3 셀 매트(M3)의 다른 절반과 중첩하도록 배치될 수 있다. 이때, 일 방향은, 제3 셀 매트(M3)와 중첩하는 두 개의 제2 셀 매트(M2)의 배열 방향과 상이한 방향일 수 있다. 그에 따라, 제4 셀 매트(M4)는 제1 및 제2 방향에서 인접한 네 개의 제2 셀 매트(M2) 각각의 1/4 씩과 중첩하도록 배치될 수 있다. 나아가, 제4 셀 매트(M1)는 제2 방향에서 인접한 두 개의 제1 셀 매트(M1)의 절반씩과 중첩하도록 배치될 수 있다.
제4 셀 매트(M4)는 하나의 제3 셀 매트(M3)의 절반 및 이와 제1 방향에서 인접한 제3 셀 매트(M3)의 다른 절반에 위치하는 제4 배선(L4), 이들 제4 배선(L4) 상에 배치되어 이들 제3 배선(L4)을 가로지르도록 제1 방향으로 연장하는 복수의 제5 배선(L5), 및 제4 배선(L4)과 제5 배선(L5)의 사이에서 제4 배선(L4)과 제5 배선(L5)의 교차점에 배치되는 제4 가변 저항 소자(R4)를 포함할 수 있다. 제4 배선(L4)은 제3 셀 매트(M3) 및 제4 셀 매트(M4)에 공유되는 배선일 수 있다. 제4 배선(L4)과 제5 배선(L5)의 교차점에 정의되는 제4 셀 매트(M4)의 메모리 셀을 이하, 제4 메모리 셀이라 한다.
제4 셀 매트(M4)의 제5 배선(L5)은 제5 콘택(C5)을 통하여 기판(100)의 일부와 접속할 수 있다. 제5 콘택(C5)은 제4 셀 매트(M4)의 제1 사분면(4-1)과 제2 사분면(4-2)의 사이 및/또는 경계, 및 제3 사분면(4-3)과 제4 사분면(4-4)의 사이 및/또는 경계에 위치하면서, 복수의 제5 배선(L5) 각각과 중첩할 수 있다. 또한, 제5 콘택(C5)의 위치는 제1 콘택(C1)의 위치와 중첩할 수 있고 그에 따라, 제5 콘택(C5)은 제1 배선(L1) 및 제1 콘택(C1)과 접속할 수 있다. 이러한 경우, 제1 배선(L1)과 제5 배선(L5)이 기판(100)에 형성된 소정 소자(미도시됨)에 의해 함께 제어될 수 있다. 제1 배선(L1)과 제5 배선(L5)이 함께 제어되더라도, 제2 배선(L2)과 제4 배선(L4)은 별개로 제어될 수 있으므로, 제1 셀 매트(M1)의 제1 메모리 셀과 제4 셀 매트(M4)의 제4 메모리 셀은 별개로 구동될 수 있다.
본 실시예에 의하면, 전술한 실시예들의 장점을 확보하면서, 4층의 적층 구조로 장치의 집적도를 더욱 증가시킬 수 있다.
이상으로 살펴본 플레인의 적층 구조를 살펴보면, 다음과 같은 규칙이 도출될 수 있다.
어느 한 플레인 예컨대, 제t 플레인에 포함되는 하나 이상의 제t 셀 매트 각각이 일 방향으로 연장하는 제t 하부 배선 및 제t 하부 배선 상에서 제t 하부 배선과 교차하는 방향으로 연장하는 제t 상부 배선을 포함한다고 가정할 때, 바로 위에 위치하는 제t+1 플레인에 포함되는 하나 이상의 제t+1 셀 매트 각각은, 제t 플레인과 제t 상부 배선을 공유하면서, 제t 상부 배선과 교차하는 방향에서 인접하는 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반과 중첩할 수 있다. 즉, 제t+1 셀 매트 각각은, 인접하는 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반에 배치된 제t 상부 배선을 하부 배선으로 이용할 수 있다. 인접하는 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반에 배치된 제t 상부 배선은 제t+1 셀 매트의 제t+1 하부 배선과 대응할 수 있다. 제t+1 셀 매트 각각은, 제t+1 하부 배선 상에서 이와 교차하는 방향으로 연장하는 제t+1 상부 배선을 더 포함할 수 있다. 하부 배선과 상부 배선 사이의 교차점마다 전술한 가변 저항 소자가 위치할 수 있음은 물론이다.
여기서, 제t 하부 배선과 접속하는 제t 하부 콘택은 제t 셀 매트 내에서 제t 하부 배선의 연장 방향에서 제t 하부 배선의 중앙에 위치할 수 있다. 제t 상부 배선(또는, 제t+1 하부 배선)과 접속하는 제t 상부 콘택(또는, 제t+1 하부 콘택)은 제t 셀 매트(또는 제t+1 셀 매트) 내에서 제t 상부 배선의 연장 방향에서 제t 상부 배선의 중앙에 위치할 수 있다. 제t+1 상부 배선과 접속하는 제t+1 상부 콘택은 제t+1 셀 매트 내에서 제t+1 상부 배선의 연장 방향에서 제t+1 상부 배선의 중앙에 위치할 수 있고, 그에 따라, 인접하는 두 개의 제t 셀 매트 사이에 위치할 수 있다.
나아가, 5개 이상의 플레인이 적층되는 경우에 대해서는 도 5를 참조하여 간략히 설명한다.
도 5는 본 발명의 다른 일 실시예에 따른 5개 이상의 플레인을 포함하는 반도체 장치를 나타내는 평면도이다.
도 5를 참조하면, 제5 플레인의 제5 셀 매트(M5)는 제1 플레인의 제1 셀 매트(M1)와 중첩할 수 있고, 제6 플레인의 제6 셀 매트(M6)는 제2 플레인의 제2 셀 매트(M2)와 중첩할 수 있고, 제7 플레인의 제7 셀 매트(M7)는 제3 플레인의 제3 셀 매트(M3)와 중첩할 수 있고, 제8 플레인의 제8 셀 매트(M8)는 제4 플레인의 제4 셀 매트(M4)와 중첩할 수 있다. 이러한 규칙은 반복될 수 있다.
결과적으로, 4n+1번째(여기서, n은 자연수임) 플레인의 셀 매트(M4n +1)는 제1 셀 매트(M1)와 중첩하고, 4n+2번째 플레인의 셀 매트(M4n +2)는 제2 셀 매트(M2)와 중첩하고, 4n+3번째 플레인의 셀 매트(M4n +3)는 제3 셀 매트(M3)와 중첩하고, 4n+4번째 플레인의 셀 매트(M4n +4)는 제4 셀 매트(M4)와 중첩할 수 있다.
4n+1번째 플레인의 셀 매트(M4n +1)의 배선, 가변 저항 소자 및 콘택의 위치는 제1 셀 매트(M1)와 실질적으로 동일할 수 있다. 즉, 평면상 4n+1번째 플레인의 셀 매트(M4n+1)의 배선, 가변 저항 소자 및 콘택은 제1 셀 매트(M1)의 제1 및 제2 배선(L1, L2), 제1 가변 저항 소자(R1), 및 제1 및 제2 콘택(C1, C2)과 중첩할 수 있다. 유사하게, 4n+2번째 플레인의 셀 매트(M4n +2), 4n+3번째 플레인의 셀 매트(M4n +3) 및 4n+4번째 플레인의 셀 매트(M4n +4) 각각의 배선, 가변 저항 소자 및 콘택의 위치는, 제2 셀 매트(M2), 제3 셀 매트(M3) 및 제4 셀 매트(M4) 각각과 실질적으로 동일할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 6 내지 도 10은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 6는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 기판 상에 순차적으로 적층되고, 각각이 하나 이상의 셀 매트를 포함하는 제1 내지 제T 플레인(여기서, T는 2 이상의 자연수)을 포함하고, 제t 플레인의 제t 셀 매트(여기서, t는 1 이상 T 이하의 자연수)는 제t 하부 배선, 상기 제t 하부 배선 상에서 상기 제t 하부 배선과 교차하는 제t 상부 배선, 및 상기 제t 하부 배선과 상기 제t 상부 배선의 사이에서 이들의 교차점에 위치하는 제t 가변 저항 소자를 포함하고, 상기 제t+1 플레인의 제t+1 셀 매트는, 상기 제t 상부 배선과 교차하는 방향에서 인접한 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반과 중첩하고, 상기 일측 절반 및 상기 타측 절반에 배치된 상기 제t 상부 배선, 상기 제t 상부 배선 상에서 상기 제t 상부 배선과 교차하는 제t+1 상부 배선, 및 상기 제t 상부 배선과 상기 제t+1 상부 배선 사이에서 이들의 교차점에 위치하는 제t+1 가변 저항 소자를 포함하고, 상기 제t 하부 배선, 상기 제t 상부 배선 및 상기 제t+1 상부 배선 각각과 접속하는 제t 하부 콘택, 제t 상부 콘택 및 제t+1 상부 콘택은, 배선의 중앙과 중첩할 수 있다. 이를 통해, 기억부(1010)의 집적도가 증가하고 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상에 순차적으로 적층되고, 각각이 하나 이상의 셀 매트를 포함하는 제1 내지 제T 플레인(여기서, T는 2 이상의 자연수)을 포함하고, 제t 플레인의 제t 셀 매트(여기서, t는 1 이상 T 이하의 자연수)는 제t 하부 배선, 상기 제t 하부 배선 상에서 상기 제t 하부 배선과 교차하는 제t 상부 배선, 및 상기 제t 하부 배선과 상기 제t 상부 배선의 사이에서 이들의 교차점에 위치하는 제t 가변 저항 소자를 포함하고, 상기 제t+1 플레인의 제t+1 셀 매트는, 상기 제t 상부 배선과 교차하는 방향에서 인접한 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반과 중첩하고, 상기 일측 절반 및 상기 타측 절반에 배치된 상기 제t 상부 배선, 상기 제t 상부 배선 상에서 상기 제t 상부 배선과 교차하는 제t+1 상부 배선, 및 상기 제t 상부 배선과 상기 제t+1 상부 배선 사이에서 이들의 교차점에 위치하는 제t+1 가변 저항 소자를 포함하고, 상기 제t 하부 배선, 상기 제t 상부 배선 및 상기 제t+1 상부 배선 각각과 접속하는 제t 하부 콘택, 제t 상부 콘택 및 제t+1 상부 콘택은, 배선의 중앙과 중첩할 수 있다. 이를 통해 캐시 메모리부(1120)의 집적도가 증가하고 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상에 순차적으로 적층되고, 각각이 하나 이상의 셀 매트를 포함하는 제1 내지 제T 플레인(여기서, T는 2 이상의 자연수)을 포함하고, 제t 플레인의 제t 셀 매트(여기서, t는 1 이상 T 이하의 자연수)는 제t 하부 배선, 상기 제t 하부 배선 상에서 상기 제t 하부 배선과 교차하는 제t 상부 배선, 및 상기 제t 하부 배선과 상기 제t 상부 배선의 사이에서 이들의 교차점에 위치하는 제t 가변 저항 소자를 포함하고, 상기 제t+1 플레인의 제t+1 셀 매트는, 상기 제t 상부 배선과 교차하는 방향에서 인접한 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반과 중첩하고, 상기 일측 절반 및 상기 타측 절반에 배치된 상기 제t 상부 배선, 상기 제t 상부 배선 상에서 상기 제t 상부 배선과 교차하는 제t+1 상부 배선, 및 상기 제t 상부 배선과 상기 제t+1 상부 배선 사이에서 이들의 교차점에 위치하는 제t+1 가변 저항 소자를 포함하고, 상기 제t 하부 배선, 상기 제t 상부 배선 및 상기 제t+1 상부 배선 각각과 접속하는 제t 하부 콘택, 제t 상부 콘택 및 제t+1 상부 콘택은, 배선의 중앙과 중첩할 수 있다. 이를 통해, 주기억장치(1220)의 집적도가 증가하고 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상에 순차적으로 적층되고, 각각이 하나 이상의 셀 매트를 포함하는 제1 내지 제T 플레인(여기서, T는 2 이상의 자연수)을 포함하고, 제t 플레인의 제t 셀 매트(여기서, t는 1 이상 T 이하의 자연수)는 제t 하부 배선, 상기 제t 하부 배선 상에서 상기 제t 하부 배선과 교차하는 제t 상부 배선, 및 상기 제t 하부 배선과 상기 제t 상부 배선의 사이에서 이들의 교차점에 위치하는 제t 가변 저항 소자를 포함하고, 상기 제t+1 플레인의 제t+1 셀 매트는, 상기 제t 상부 배선과 교차하는 방향에서 인접한 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반과 중첩하고, 상기 일측 절반 및 상기 타측 절반에 배치된 상기 제t 상부 배선, 상기 제t 상부 배선 상에서 상기 제t 상부 배선과 교차하는 제t+1 상부 배선, 및 상기 제t 상부 배선과 상기 제t+1 상부 배선 사이에서 이들의 교차점에 위치하는 제t+1 가변 저항 소자를 포함하고, 상기 제t 하부 배선, 상기 제t 상부 배선 및 상기 제t+1 상부 배선 각각과 접속하는 제t 하부 콘택, 제t 상부 콘택 및 제t+1 상부 콘택은, 배선의 중앙과 중첩할 수 있다. 이를 통해, 보조기억장치(1230)의 집적도가 증가하고 동작 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 7의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 9를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상에 순차적으로 적층되고, 각각이 하나 이상의 셀 매트를 포함하는 제1 내지 제T 플레인(여기서, T는 2 이상의 자연수)을 포함하고, 제t 플레인의 제t 셀 매트(여기서, t는 1 이상 T 이하의 자연수)는 제t 하부 배선, 상기 제t 하부 배선 상에서 상기 제t 하부 배선과 교차하는 제t 상부 배선, 및 상기 제t 하부 배선과 상기 제t 상부 배선의 사이에서 이들의 교차점에 위치하는 제t 가변 저항 소자를 포함하고, 상기 제t+1 플레인의 제t+1 셀 매트는, 상기 제t 상부 배선과 교차하는 방향에서 인접한 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반과 중첩하고, 상기 일측 절반 및 상기 타측 절반에 배치된 상기 제t 상부 배선, 상기 제t 상부 배선 상에서 상기 제t 상부 배선과 교차하는 제t+1 상부 배선, 및 상기 제t 상부 배선과 상기 제t+1 상부 배선 사이에서 이들의 교차점에 위치하는 제t+1 가변 저항 소자를 포함하고, 상기 제t 하부 배선, 상기 제t 상부 배선 및 상기 제t+1 상부 배선 각각과 접속하는 제t 하부 콘택, 제t 상부 콘택 및 제t+1 상부 콘택은, 배선의 중앙과 중첩할 수 있다. 이를 통해, 임시 저장 장치(1340)의 집적도가 증가하고 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 10을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판 상에 순차적으로 적층되고, 각각이 하나 이상의 셀 매트를 포함하는 제1 내지 제T 플레인(여기서, T는 2 이상의 자연수)을 포함하고, 제t 플레인의 제t 셀 매트(여기서, t는 1 이상 T 이하의 자연수)는 제t 하부 배선, 상기 제t 하부 배선 상에서 상기 제t 하부 배선과 교차하는 제t 상부 배선, 및 상기 제t 하부 배선과 상기 제t 상부 배선의 사이에서 이들의 교차점에 위치하는 제t 가변 저항 소자를 포함하고, 상기 제t+1 플레인의 제t+1 셀 매트는, 상기 제t 상부 배선과 교차하는 방향에서 인접한 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반과 중첩하고, 상기 일측 절반 및 상기 타측 절반에 배치된 상기 제t 상부 배선, 상기 제t 상부 배선 상에서 상기 제t 상부 배선과 교차하는 제t+1 상부 배선, 및 상기 제t 상부 배선과 상기 제t+1 상부 배선 사이에서 이들의 교차점에 위치하는 제t+1 가변 저항 소자를 포함하고, 상기 제t 하부 배선, 상기 제t 상부 배선 및 상기 제t+1 상부 배선 각각과 접속하는 제t 하부 콘택, 제t 상부 콘택 및 제t+1 상부 콘택은, 배선의 중앙과 중첩할 수 있다. 이를 통해, 메모리(1410)의 집적도가 증가하고 동작 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상에 순차적으로 적층되고, 각각이 하나 이상의 셀 매트를 포함하는 제1 내지 제T 플레인(여기서, T는 2 이상의 자연수)을 포함하고, 제t 플레인의 제t 셀 매트(여기서, t는 1 이상 T 이하의 자연수)는 제t 하부 배선, 상기 제t 하부 배선 상에서 상기 제t 하부 배선과 교차하는 제t 상부 배선, 및 상기 제t 하부 배선과 상기 제t 상부 배선의 사이에서 이들의 교차점에 위치하는 제t 가변 저항 소자를 포함하고, 상기 제t+1 플레인의 제t+1 셀 매트는, 상기 제t 상부 배선과 교차하는 방향에서 인접한 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반과 중첩하고, 상기 일측 절반 및 상기 타측 절반에 배치된 상기 제t 상부 배선, 상기 제t 상부 배선 상에서 상기 제t 상부 배선과 교차하는 제t+1 상부 배선, 및 상기 제t 상부 배선과 상기 제t+1 상부 배선 사이에서 이들의 교차점에 위치하는 제t+1 가변 저항 소자를 포함하고, 상기 제t 하부 배선, 상기 제t 상부 배선 및 상기 제t+1 상부 배선 각각과 접속하는 제t 하부 콘택, 제t 상부 콘택 및 제t+1 상부 콘택은, 배선의 중앙과 중첩할 수 있다. 이를 통해, 버퍼 메모리(1440)의 집적도가 증가하고 동작 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 사이즈 감소 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
L1: 하부 배선 L2: 상부 배선
C1: 하부 콘택 C2: 상부 콘택
M1: 셀 매트

Claims (15)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 순차적으로 적층되고, 각각이 하나 이상의 셀 매트를 포함하는 제1 내지 제T 플레인(여기서, T는 2 이상의 자연수)을 포함하고,
    제t 플레인의 제t 셀 매트(여기서, t는 1 이상 T 이하의 자연수)는 제t 하부 배선, 상기 제t 하부 배선 상에서 상기 제t 하부 배선과 교차하는 제t 상부 배선, 및 상기 제t 하부 배선과 상기 제t 상부 배선의 사이에서 이들의 교차점에 위치하는 제t 가변 저항 소자를 포함하고,
    제t+1 플레인의 제t+1 셀 매트는, 상기 제t 상부 배선과 교차하는 방향에서 인접한 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반과 중첩하고, 상기 일측 절반 및 상기 타측 절반에 배치된 상기 제t 상부 배선, 상기 제t 상부 배선 상에서 상기 제t 상부 배선과 교차하는 제t+1 상부 배선, 및 상기 제t 상부 배선과 상기 제t+1 상부 배선 사이에서 이들의 교차점에 위치하는 제t+1 가변 저항 소자를 포함하고,
    상기 제t 하부 배선, 상기 제t 상부 배선 및 상기 제t+1 상부 배선 각각과 접속하는 제t 하부 콘택, 제t 상부 콘택 및 제t+1 상부 콘택은, 배선의 중앙과 중첩하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 제t+1 상부 콘택은, 상기 인접한 두 개의 제t 셀 매트의 사이에 위치하는
    전자 장치.
  3. 제1 항에 있어서,
    상기 제t 하부 배선 및 상기 제t 하부 콘택, 상기 제t 상부 배선 및 상기 제t 상부 콘택, 및 상기 제t+1 상부 배선 및 상기 제t+1 상부 콘택은, 각각 T자 형상의 단면을 갖는
    전자 장치.
  4. 제1 항에 있어서,
    상기 제t 및 제t+1 셀 매트 각각이 평면상 4개의 사분면으로 구분될 때, 상기 제t 하부 콘택, 상기 제t 상부 콘택 및 상기 제t+1 상부 콘택은 상기 4개의 사분면의 경계에 위치하는
    전자 장치.
  5. 제1 항에 있어서,
    상기 제t 하부 콘택을 기준으로 일측 및 타측에 배치된 제t 가변 저항 소자의 개수는 서로 동일하고,
    상기 제t 상부 콘택을 기준으로 일측 및 타측에 배치된 제t 가변 저항 소자의 개수는 서로 동일하고,
    상기 제t 상부 콘택을 기준으로 일측 및 타측에 배치된 제t+1 가변 저항 소자의 개수는 서로 동일하고,
    상기 제t+1 상부 콘택을 기준으로 일측 및 타측에 배치된 제t+1 가변 저항 소자의 개수는 서로 동일한
    전자 장치.
  6. 제1 항에 있어서,
    상기 제1 내지 제T 플레인 중, 제4n+1 플레인, 제4n+2 플레인, 제4n+3 플레인, 및 제4n+4 플레인(여기서, n은 0 및 자연수) 각각은 평면상 서로 중첩하는
    전자 장치.
  7. 제1 항에 있어서,
    상기 제t 가변 저항 소자와 상기 제t 하부 배선 또는 상기 제t 상부 배선의 사이, 및 상기 제t+1 가변 저항 소자와 상기 제t 상부 배선 또는 상기 제t+1 상부 배선의 사이에 개재되는 선택 소자를 더 포함하는
    전자 장치.
  8. 제1 항에 있어서,
    제t+2 플레인의 제t+2 셀 매트는, 상기 제t 상부 배선의 연장 방향 및 이와 교차하는 방향에서 인접한 네 개의 제t 셀 매트 각각의 1/4과 중첩하고,
    제t+3 플레인의 제t+3 셀 매트는, 상기 제t 상부 배선의 연장 방향에서 인접한 두 개의 제t 셀 매트 각각의 일측 절반 및 타측 절반과 중첩하는
    전자 장치.
  9. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 배치되고, 하부 배선, 상기 하부 배선과 교차하는 상부 배선, 및 상기 하부 배선과 상기 상부 배선 사이에서 이들의 교차점에 위치하는 가변 저항 소자를 포함하고, 상기 하부 배선의 절반과 다른 절반 사이에 위치하는 제1 경계선, 및 상기 상부 배선의 절반과 다른 절반 사이에 위치하는 제2 경계선을 갖는 셀 매트;
    상기 제2 경계선 상에서 상기 하부 배선과 접속하는 하부 콘택; 및
    상기 제1 경계선 상에서 상기 상부 배선과 접속하는 상부 콘택을 포함하는
    전자 장치.
  10. 제9 항에 있어서,
    상기 하부 배선 및 상기 하부 콘택, 및 상기 상부 배선 및 상기 상부 콘택은, 각각 T자 형상의 단면을 갖는
    전자 장치.
  11. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  12. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  13. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  14. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  15. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
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