KR20150065332A - 전자 장치 및 그 제조 방법 - Google Patents
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Abstract
전자 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 스위칭 소자를 포함하는 전자 장치로서, 상기 스위칭 소자는, 도전성의 제1 금속 질화물을 포함하는 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되는 스위칭층; 및 상기 제1 전극과 상기 스위칭층 사이에 개재되고, 상기 제1 금속 질화물과 동일한 금속의 질화물이면서 금속 대 질소의 결합비가 상이한 절연성의 제2 금속 질화물을 포함하는 제1 베리어층을 포함할 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 스위칭 특성 및 신뢰성이 우수하고 공정 단순화가 가능한 스위칭 소자를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 스위칭 소자를 포함하는 전자 장치로서, 상기 스위칭 소자는, 도전성의 제1 금속 질화물을 포함하는 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되는 스위칭층; 및 상기 제1 전극과 상기 스위칭층 사이에 개재되고, 상기 제1 금속 질화물과 동일한 금속의 질화물이면서 금속 대 질소의 결합비가 상이한 절연성의 제2 금속 질화물을 포함하는 제1 베리어층을 포함할 수 있다.
이 스위칭 소자에서, 상기 스위칭층은 주울 열(Joule Heating)에 의해 절연체와 전도체 사이에서 전이하는 물질을 포함할 수 있다. 상기 스위칭층은, 나이오븀 산화물, 바나듐 산화물 또는 칼코게나이드(chalcogenide)계 원소를 갖는 물질을 포함할 수 있다. 상기 제1 전극은, 상기 스위칭층으로부터의 열 방출을 차단하고, 상기 제1 베리어층은, 공급되는 전류 또는 전압이 소정 임계값보다 낮은 경우 전류 흐름을 차단할 수 있다. 상기 제1 및 제2 금속 질화물은, 탄탈륨 질화물일 수 있다. 상기 제1 금속 질화물의 금속 대 질소의 결합비는 약 1:1 내지 약 1:1.5이고, 상기 제2 금속 질화물의 금속 대 질소의 결합비는 약 3:5일 수 있다. 상기 제2 전극은, 상기 제1 금속 질화물을 포함하고, 상기 스위칭 소자는, 상기 제2 전극과 상기 스위칭층 사이에 개재되고, 상기 제2 금속 질화물을 포함하는 제2 베리어층을 더 포함할 수 있다.
상기 전자 장치는, 상기 스위칭 소자의 일단과 전기적으로 연결되는 메모리 소자를 더 포함하고, 상기 메모리 소자는, 제3 전극; 제4 전극; 및 상기 제3 전극과 상기 제4 전극 사이에 개재되는 가변 저항층을 포함할 수 있다. 상기 전자 장치는, 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 제2 배선의 사이에서 상기 제1 및 제2 배선의 교차점에 배열되는 복수의 메모리 셀 - 여기서, 복수의 메모리 셀 각각은 상기 스위칭 소자 및 상기 메모리 소자를 포함함. - 을 더 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 스위칭 소자 및 상기 메모리 소자는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 스위칭 소자 및 상기 메모리 소자는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 스위칭 소자 및 상기 메모리 소자는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 스위칭 소자 및 상기 메모리 소자는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 스위칭 소자 및 상기 메모리 소자는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 스위칭 소자를 포함하는 전자 장치로서, 상기 스위칭 소자는, 스위칭층; 및 상기 스위칭층의 양측 중 적어도 일측과 접하고, 상기 스위칭층으로부터의 거리가 증가할수록 질소 함량이 감소하는 금속 질화물층을 포함하고, 상기 금속 질화물층 중 상기 스위칭층과 가까운 제2 부분은 절연성의 제2 금속 질화물을 포함하고, 상기 스위칭층과 먼 제1 부분은 도전성의 제1 금속 질화물을 포함할 수 있다.
상기 스위칭 소자에서, 상기 스위칭층은, 주울 열(Joule Heating)에 의해 절연체와 전도체 사이에서 전이하는 물질을 포함할 수 있다. 상기 제1 부분은, 상기 스위칭층으로부터의 열 방출을 차단하고, 상기 제2 부분은, 공급되는 전류 또는 전압이 소정 임계값보다 낮은 경우 전류 흐름을 차단할 수 있다. 상기 금속 질화물층은, 탄탈륨 질화물을 포함할 수 있고, 상기 제1 금속 질화물의 금속 대 질소의 결합비는 약 1:1 내지 약 1:1.5이고, 상기 제2 금속 질화물의 금속 대 질소의 결합비는 약 3:5일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 스위칭 소자를 포함하는 전자 장치의 제조 방법으로서, 도전성의 제1 금속 질화물을 포함하는 제1 전극을 형성하는 단계; 상기 제1 전극 상에 상기 제1 금속 질화물과 동일한 금속의 질화물이면서 금속 대 질소의 결합비가 상이한 절연성의 제2 금속 질화물을 포함하는 제1 베리어층을 형성하는 단계; 및 상기 제1 베리어층 상에 스위칭층을 형성하는 단계를 포함할 수 있다.
상기 제조 방법에 있어서, 상기 제1 전극 형성 단계 및 상기 제1 베리어층 형성 단계는, 금속 타겟을 이용하고 질소를 공급하되, 상기 제1 전극 형성 단계 동안 공급되는 질소의 농도와 상기 제1 베리어층 형성 단계 동안 공급되는 질소의 농도를 달리하는 증착 방식으로 수행될 수 있다. 상기 제1 전극 형성 단계 및 상기 제1 베리어층 형성 단계는, 탄탈륨 타겟을 이용하고 질소를 공급하되, 상기 제1 전극 형성 단계 동안 공급되는 질소의 농도보다 상기 제1 베리어층 형성 단계 동안 공급되는 질소의 농도를 증가시킬 수 있다. 상기 제1 금속 질화물의 금속 대 질소의 결합비는 약 1:1 내지 약 1:1.5이고, 상기 제2 금속 질화물의 금속 대 질소의 결합비는 약 3:5일 수 있다. 상기 제조 방법은, 상기 스위칭층 상에 상기 제2 금속 질화물을 포함하는 제2 베리어층을 형성하는 단계; 및 상기 제2 베리어층 상에 상기 제1 금속 질화물을 포함하는 제2 전극을 형성하는 단계를 더 포함할 수 있다. 상기 제조 방법은, 상기 제2 전극 상에 가변 저항층을 형성하는 단계를 더 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 스위칭 특성 및 신뢰성이 우수하고 공정 단순화가 가능한 스위칭 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 스위칭 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2는 전극 물질의 특성을 보여주는 도면이다.
도 3a는 도 1의 하부 금속 질화물층에서의 질소 함량을 간략하게 보여주는 도면이고, 도 3b는 도 1의 상부 금속 질화물층에서의 질소 함량을 간략하게 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 셀 어레이를 설명하기 위한 사시도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 2는 전극 물질의 특성을 보여주는 도면이다.
도 3a는 도 1의 하부 금속 질화물층에서의 질소 함량을 간략하게 보여주는 도면이고, 도 3b는 도 1의 상부 금속 질화물층에서의 질소 함량을 간략하게 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 셀 어레이를 설명하기 위한 사시도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도면의 설명에 앞서, 본 실시예의 스위칭 소자 및 메모리 소자에 대해 먼저 개괄적으로 설명하기로 한다.
스위칭 소자는 턴온되어 전류를 흘리거나 턴오프되어 전류를 차단하는 소자를 의미할 수 있고, 다이오드, 트랜지스터, 절연 물질로 형성된 터널 베리어(tunnel barrier), MIT(Metal-Insulator Transition) 소자, 배리스터(varistor), 오보닉 임계 스위칭(Ovinic Threshold Switching) 소자 등을 포함할 수 있다. 이러한 스위칭 소자는 메모리 소자의 일단과 직렬 연결될 수 있으며, 이러한 경우 메모리 소자로의 억세스(access)를 제어하는 선택 소자로서 기능할 수 있다.
메모리 소자는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 전이하는 가변 저항 특성을 이용하여 데이터를 저장할 수 있다. 메모리 소자는 전압 또는 전류의 인가를 위한 두 개의 전극과, 두 개의 전극 사이에 개재되는 가변 저항 물질을 포함할 수 있다. 여기서, 가변 저항 물질은, RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막을 포함할 수 있다.
서로 연결된 스위칭 소자 및 메모리 소자는 단위 메모리 셀을 구성할 수 있다. 복수의 메모리 셀은 다양하게 배열되어 셀 어레이를 구성할 수 있다. 특히, 복수의 메모리 셀이 서로 교차하는 두 배선 예컨대, 소스라인과 비트라인 사이에서 이들의 교차점에 형성되는 셀 어레이를 크로스 포인트(cross-point) 셀 어레이라 할 수 있다.
이하, 도 1 내지 도 3b를 참조하여 본 발명의 일 실시예에 따른 스위칭 소자에 관하여 설명하기로 하며, 도 4를 참조하여 본 발명의 일 실시예에 따른 메모리 셀에 관하여 설명하기로 하며, 도 5를 참조하여 본 발명의 일 실시예에 따른 셀 어레이를 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 스위칭 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 스위칭 소자는 하부 금속 질화물층(110), 상부 금속 질화물층(130) 및 이들 사이에 개재된 스위칭층(120)을 포함할 수 있다.
하부 금속 질화물층(110)은 동일한 금속의 질화물로 형성되되, 금속 대 질소의 결합비가 상이한 제1 금속 질화물층(110A) 및 제2 금속 질화물층(110B)을 포함할 수 있다. 이때, 제1 및 제2 금속 질화물층(110A, 110B)은 금속 대 질소의 결합비에 의해 전기적 특성이 상이해질 수 있는 금속 질화물, 예컨대, 탄탈륨 질화물로 형성될 수 있다. 탄탈륨 질화물의 경우, 탄탈륨 대 질소의 결합비가 약 1:1 내지 약 1:1.5일 때 도전성을 갖는 반면, 탄탈륨 대 질소의 결합비가 약 3:5일 때 절연성을 갖는다고 알려져 있기 때문이다. 본 실시예에서, 제1 금속 질화물층(110A)은 도전성을 갖는 금속 질화물 예컨대, TaN, Ta2N3 등을 포함할 수 있다. 반면, 제2 금속 질화물층(110B)은 절연성을 갖는 금속 질화물 예컨대, Ta3N5을 포함할 수 있다.
제1 금속 질화물층(110A)은 도전성을 가지므로 스위칭층(120)으로 전압 또는 전류를 인가하는 전극으로서의 기능을 수행할 수 있다. 이하, 제1 금속 질화물층(110A)을 전극이라고도 칭할 수 있다. 제2 금속 질화물층(110B)은 절연성을 가지므로 스위칭 소자가 턴 오프된 상태임에도 불구하고 스위칭 소자를 통하여 흐르는 전류 즉, 오프 전류를 감소시키는 전기적 베리어로서의 기능을 수행할 수 있다. 이하, 제2 금속 질화물층(110B)을 베리어층이라고도 칭할 수 있다. 베리어층에 대해서는 해당 부분에서 더욱 상세히 설명하기로 한다.
이러한 하부 금속 질화물층(110)의 형성 방법을 간략히 설명하면 다음과 같다. 하부 금속 질화물층(110)은 예컨대, 금속 타겟을 이용하고 질소를 공급하는 반응성 PVD(Physical Vapor Deposition) 방식으로 수행될 수 있다. 이때, 제1 금속 질화물층(110A)을 형성하는 제1 구간 동안에는 제1 농도의 질소를 공급하다가, 제2 금속 질화물층(110B)을 형성하는 제2 구간 동안에는 제1 농도와 상이한 제2 농도의 질소를 공급할 수 있다. 예컨대, 제1 금속 질화물층(110A)이 도전성의 탄탈륨 질화물로 형성되고 제2 금속 질화물층(110B)이 절연성의 탄탈륨 질화물로 형성되는 경우, 제1 구간 동안 소정 농도의 질소를 공급하다가 제2 구간 동안 더 높은 농도의 질소를 공급할 수 있다. 즉, 단일 프로세스에서 질소의 농도만을 조절하여 상이한 전기적 특성을 갖는 제1 및 제2 금속 질화물층(110A, 110B)을 형성할 수 있다.
하부 금속 질화물층(110)과 유사하게, 상부 금속 질화물층(130)은 금속 대 질소의 결합비가 상이하여 전기적 특성이 상이한 제1 금속 질화물층(130A) 및 제2 금속 질화물층(130B)을 포함할 수 있다. 제1 금속 질화물층(130A)은 도전성을 가질 수 있고, 제2 금속 질화물층(130B)은 절연성을 가질 수 있다. 이때, 상부 금속 질화물층(130)은 스위칭층(120)을 사이에 두고 하부 금속 질화물층(110)과 대칭하도록 형성될 수 있다. 즉, 제1 금속 질화물층(130A)이 위에 위치하고 제2 금속 질화물층(130B)이 아래에 위치할 수 있다. 제1 금속 질화물층(130A)은 제1 금속 질화물층(110A)과 함께 스위칭층(120)의 양단으로 전압 또는 전류를 인가하는 전극으로서의 기능을 수행할 수 있고, 제2 금속 질화물층(130B)은 오프 전류를 감소시키는 전기적 베리어로서의 기능을 수행할 수 있다. 이하, 제1 금속 질화물층(130A)을 전극이라고도 칭할 수 있고, 제2 금속 질화물층(130B)을 베리어층이라고도 칭할 수 있다. 제1 및 제2 금속 질화물층(130A, 130B)도 반응성 PVD를 이용하는 단일 프로세스에서 질소 농도만을 조절함으로써 획득될 수 있다.
스위칭층(120)은 자신의 양단에 위치하는 두 개의 전극(110A, 130A)을 통하여 인가되는 전압 또는 전류에 따라 턴온되거나 턴오프되는 물질로 형성될 수 있다. 특히, 스위칭층(120)은 두 개의 전극(110A, 130A)을 통하여 공급되는 전류에 의해 유도된 주울 열(Joule heating)에 의해 절연체와 전도체 사이에서 전이하는 물질 예컨대, 나이오븀 산화물, 바나듐 산화물, As, Te, Ge, Sb, Se 등과 같은 칼코게나이드(chacogenide)계 원소를 갖는 OTS(ovonic threshold switch) 물질 등을 포함할 수 있다. 이러한 스위칭층(120)은 스위칭 소자의 온 전류(On current)가 증가하고 신뢰성(reliability)이 우수한 장점이 있으나, 기본적으로 금속을 포함하여 에너지 밴드 갭이 작기 때문에, 스위칭 소자의 오프 전류가 높은 단점이 있다.
스위칭 소자의 오프 전류 감소를 위하여, 본 실시예에서는 위에서 설명한 베리어층(110B, 130B)을 전극(110A, 130A)과 스위칭층(120) 사이에 개재시켰다. 베리어층(110B, 130B)은 절연성을 가지므로 에너지 밴드 갭이 크다. 따라서, 베리어층(110B, 130B)에 인가되는 전압 또는 전류가 전하의 터널링을 가능하게 하는 소정 임계값에 도달하기 전까지는 베리어층(110B, 130B)을 통한 전류의 흐름이 거의 차단될 수 있다. 다시 말하면, 베리어층(110B, 130B)은 스위칭 소자가 오프되는 경우와 같이 전극(110A, 130A)을 통하여 공급되는 전압 또는 전류가 상대적으로 낮은 경우에는, 스위칭층(120)을 통한 전류의 흐름을 차단할 수 있다. 따라서, 스위칭 소자의 물질 특성에 기인한 오프 전류의 증가가 방지될 수 있다.
한편, 본 실시예에서 전극(110A, 130A)이 탄탈륨 질화물로 형성된 경우, 스위칭층(120)에서 발생된 열이 외부로 방출되는 것을 차단되기 때문에 열 효율이 증가할 수 있다. 이는 탄탈륨 질화물의 열 전도도(thermal conductivity)가 다른 도전 물질 예컨대, 다른 금속이나 금속 질화물보다 상대적으로 낮기 때문이다(도 2 참조). 그에 따라, 스위칭층(120)이 절연체에서 도전체로 또는 도전체에서 절연체로 전이할 때 요구되는 에너지가 감소하여, 문턱 전압(Vth), 오프 전류 등이 감소할 수 있다.
이상으로 설명한 스위칭 소자 및 그 제조 방법의 장점을 요약하자면 아래와 같다.
우선, 전극(110A, 130A)과 스위칭층(120) 사이에 절연성의 베리어층(110B, 130B)을 개재시킴으로써, 스위칭 소자의 오프 전류를 감소시킬 수 있다. 이 때문에, 스위칭층(120)으로 주울 열에 의해 절연체와 전도체 사이에서 전이하는 물질을 이용할 수 있는 장점이 있다.
또한, 베리어층(110B, 130B)을 전극(110A, 130A)과 동일한 금속의 질화물로 형성함으로써, 전극(110A, 130A)과 베리어층(110B, 130B)을 단일 프로세스로 형성할 수 있기 때문에, 공정 단순화가 가능하다.
나아가, 전극(110A, 130A)으로 열 전도도가 낮아서 스위칭층(120)으로부터의 열 방출을 차단할 수 있는 금속 질화물 예컨대, 탄탈륨 질화물을 이용하는 경우, 스위칭에 요구되는 에너지가 감소하여 스위칭 소자의 오프 전류, 문턱 전압(Vth) 등이 더욱 감소할 수 있다.
한편, 위 실시예에서 스위칭층(120) 양단에 하부 금속 질화물층(110) 및 상부 금속 질화물층(130)이 배치된 경우를 설명하였으나, 필요에 따라, 스위칭층(120) 일단에만 설명된 금속 질화물층이 배치될 수 있고, 타단에는 다양한 도전 물질을 포함하는 통상적인 전극이 배치될 수도 있다.
또한, 위 실시예에서 제1 금속 질화물층(110A, 130A)과 제2 금속 질화물층(110B, 130B) 사이에 명확한 계면이 존재하는 것처럼 도시하였으나, 명확한 계면이 존재하지 않고 하부 금속 질화물층(110) 또는 상부 금속 질화물층(130) 내에서 질소 함량이 기울기(gradient)를 갖도록 변할 수도 있다. 이에 대해서는, 도 3a 및 도 3b에 예시적으로 도시하였다.
도 3a는 도 1의 하부 금속 질화물층에서의 질소 함량을 간략하게 보여주는 도면이고, 도 3b는 도 1의 상부 금속 질화물층에서의 질소 함량을 간략하게 보여주는 도면이다.
도 3a를 참조하면, 하부 금속 질화물층(110)의 질소(N)의 함량은 스위칭층(120)으로부터의 거리가 증가할수록 감소할 수 있다. 즉, 하부 금속 질화물층(110)에서는 위에서 아래로 갈수록 질소(N)의 함량은 감소할 수 있다. 이러한 경우, 제1 금속 질화물층(110A)과 제2 금속 질화물층(110B)의 계면이 명확히 구분되는 것은 아니나, 도전성을 나타내는 하부가 전극의 역할을 수행할 수 있고 절연성을 나타내는 상부가 베리어층의 역할을 수행할 수 있다.
도 3b를 참조하면, 상부 금속 질화물층(130)의 질소(N)의 함량은 스위칭층(120)으로부터의 거리가 증가할수록 감소할 수 있다. 즉, 상부 금속 질화물층(130)에서는 위에서 아래로 갈수록 질소(N)의 함량이 증가할 수 있다. 이러한 경우, 제1 금속 질화물층(130A)과 제2 금속 질화물층(130B)의 계면이 명확히 구분되는 것은 아니나, 도전성을 나타내는 상부가 전극의 역할을 수행할 수 있고 절연성을 나타내는 하부가 베리어층의 역할을 수행할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀을 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀은 직렬 연결된 스위칭 소자(SE) 및 메모리 소자(ME)를 포함할 수 있다.
스위칭 소자(SE)는 전술한 도 1의 스위칭 소자와 실질적으로 동일할 수 있다.
메모리 소자(ME)는 두 개의 전극(130A, 150) 및 이들 사이에 개재된 가변 저항층(140)을 포함할 수 있다. 본 실시예에서, 메모리 소자(ME)와 스위칭 소자(SE)는 하나의 전극(130A)을 공유하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 메모리 소자(ME)는 스위칭 소자(SE)와 전극(130A)을 공유하지 않을 수도 있다. 이러한 경우, 전극(130A)과 가변 저항층(140) 사이에 추가 전극(미도시됨)이 더 개재될 수 있다. 메모리 소자(ME)의 전극(150) 및/또는 추가 전극(미도시됨)은 금속, 금속 질화물 등 다양한 도전 물질을 이용하여 형성될 수 있다.
가변 저항층(140)은 전술한 바와 같이 고저항 상태와 저저항 상태 사이에서 전이할 수 있는 물질 예컨대, RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 특히, 가변 저항층(140)은 산소 공공을 포함하는 금속 산화물로 형성될 수 있다. 이러한 경우, 산소 공공의 거동에 의해 가변 저항층(140) 내에서의 전류 통로 필라멘트의 생성 또는 소멸로 가변 저항층(140)은 고저항 상태를 갖거나 또는 저저항 상태를 가질 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항층(140)은 스위칭 소자(SE)를 통하여 공급되는 전류 또는 전압에 의해 저항 스위칭 특성이 나타날 수 있으면 족하다.
도 5는 본 발명의 일 실시예에 따른 셀 어레이를 설명하기 위한 사시도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 셀 어레이는 제1 방향으로 연장하는 복수의 제1 배선(L1), 복수의 제1 배선(L1)과 이격하여 배열되고 복수의 제1 배선(L1)과 교차하는 제2 방향으로 연장하는 복수의 제2 배선(L2), 및 복수의 제1 배선(L1)과 복수의 제2 배선(L2)의 사이에 이들의 교차점마다 배치되는 메모리 셀(MC)을 포함할 수 있다.
제1 배선(L1) 및 제2 배선(L2)은 금속, 금속 질화물 등 다양한 도전 물질로 형성될 수 있으며, 특히, 저저항의 도전 물질로 형성될 수 있다.
메모리 셀(MC)은 전술한 도 4의 메모리 셀과 실질적으로 동일할 수 있다.
이러한 구조의 셀 어레이에서, 선택된 메모리 셀(MC)이 연결된 제1 및 제2 배선(L1, L2)에 비선택된 메모리 셀(MC)이 함께 연결될 수밖에 없다. 따라서, 본 실시예와 같은 스위칭 소자가 없다면 선택된 메모리 셀(MC)과 제1배선(L1) 또는 제2 배선(L2)을 공유하는 비선택된 메모리 셀(MC)로의 전류 누설 등이 발생하게 된다. 본 실시예에서는 스위칭 특성이 우수하고 나아가 베리어층의 존재로 오프 전류를 감소시킨 스위칭 소자를 메모리 소자와 연결하여 사용함으로써 이러한 전류 누설의 문제를 해결할 수 있다.
한편, 이 실시예에서 제1 배선(L1)과 제2 배선(L2) 사이에 도 4의 메모리 셀이 개재될 수 있다고 하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 4의 스위칭 소자(SE)의 전극(110) 및/또는 베리어층(110B)이 제1 배선(L1)을 대체하여 라인 형상을 가질 수 있고, 메모리 소자(ME)의 전극(150)이 제2 배선(L2)을 대체하여 라인 형상을 가질 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 6 내지 도 10은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 메모리 소자 및 스위칭 소자를 포함할 수 있고, 상기 스위칭 소자는, 도전성의 제1 금속 질화물을 포함하는 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되는 스위칭층; 및 상기 제1 전극과 상기 스위칭층 사이에 개재되고, 상기 제1 금속 질화물과 동일한 금속의 질화물이면서 금속 대 질소의 결합비가 상이한 절연성의 제2 금속 질화물을 포함하는 제1 베리어층을 포함을 포함할 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 메모리 소자 및 스위칭 소자를 포함할 수 있고, 상기 스위칭 소자는, 도전성의 제1 금속 질화물을 포함하는 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되는 스위칭층; 및 상기 제1 전극과 상기 스위칭층 사이에 개재되고, 상기 제1 금속 질화물과 동일한 금속의 질화물이면서 금속 대 질소의 결합비가 상이한 절연성의 제2 금속 질화물을 포함하는 제1 베리어층을 포함을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 메모리 소자 및 스위칭 소자를 포함할 수 있고, 상기 스위칭 소자는, 도전성의 제1 금속 질화물을 포함하는 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되는 스위칭층; 및 상기 제1 전극과 상기 스위칭층 사이에 개재되고, 상기 제1 금속 질화물과 동일한 금속의 질화물이면서 금속 대 질소의 결합비가 상이한 절연성의 제2 금속 질화물을 포함하는 제1 베리어층을 포함을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 메모리 소자 및 스위칭 소자를 포함할 수 있고, 상기 스위칭 소자는, 도전성의 제1 금속 질화물을 포함하는 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되는 스위칭층; 및 상기 제1 전극과 상기 스위칭층 사이에 개재되고, 상기 제1 금속 질화물과 동일한 금속의 질화물이면서 금속 대 질소의 결합비가 상이한 절연성의 제2 금속 질화물을 포함하는 제1 베리어층을 포함을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 9의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 8의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 9를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 메모리 소자 및 스위칭 소자를 포함할 수 있고, 상기 스위칭 소자는, 도전성의 제1 금속 질화물을 포함하는 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되는 스위칭층; 및 상기 제1 전극과 상기 스위칭층 사이에 개재되고, 상기 제1 금속 질화물과 동일한 금속의 질화물이면서 금속 대 질소의 결합비가 상이한 절연성의 제2 금속 질화물을 포함하는 제1 베리어층을 포함을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성이 향상될 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 10을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 메모리 소자 및 스위칭 소자를 포함할 수 있고, 상기 스위칭 소자는, 도전성의 제1 금속 질화물을 포함하는 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되는 스위칭층; 및 상기 제1 전극과 상기 스위칭층 사이에 개재되고, 상기 제1 금속 질화물과 동일한 금속의 질화물이면서 금속 대 질소의 결합비가 상이한 절연성의 제2 금속 질화물을 포함하는 제1 베리어층을 포함을 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 메모리 소자 및 스위칭 소자를 포함할 수 있고, 상기 스위칭 소자는, 도전성의 제1 금속 질화물을 포함하는 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되는 스위칭층; 및 상기 제1 전극과 상기 스위칭층 사이에 개재되고, 상기 제1 금속 질화물과 동일한 금속의 질화물이면서 금속 대 질소의 결합비가 상이한 절연성의 제2 금속 질화물을 포함하는 제1 베리어층을 포함을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
110: 하부 금속 질화물층
120: 스위칭층
130: 상부 금속 질화물층
130: 상부 금속 질화물층
Claims (25)
- 스위칭 소자를 포함하는 전자 장치로서,
상기 스위칭 소자는,
도전성의 제1 금속 질화물을 포함하는 제1 전극;
제2 전극;
상기 제1 전극과 상기 제2 전극 사이에 개재되는 스위칭층; 및
상기 제1 전극과 상기 스위칭층 사이에 개재되고, 상기 제1 금속 질화물과 동일한 금속의 질화물이면서 금속 대 질소의 결합비가 상이한 절연성의 제2 금속 질화물을 포함하는 제1 베리어층을 포함하는
전자 장치.
- 제1 항에 있어서,
상기 스위칭층은,
주울 열(Joule Heating)에 의해 절연체와 전도체 사이에서 전이하는 물질을 포함하는
전자 장치.
- 제2 항에 있어서,
상기 스위칭층은, 나이오븀 산화물, 바나듐 산화물 또는 칼코게나이드(chalcogenide)계 원소를 갖는 물질을 포함하는
전자 장치.
- 제2 항에 있어서,
상기 제1 전극은, 상기 스위칭층으로부터의 열 방출을 차단하고,
상기 제1 베리어층은, 공급되는 전류 또는 전압이 소정 임계값보다 낮은 경우 전류 흐름을 차단하는
전자 장치.
- 제1 항에 있어서,
상기 제1 및 제2 금속 질화물은, 탄탈륨 질화물인
전자 장치.
- 제5 항에 있어서,
상기 제1 금속 질화물의 금속 대 질소의 결합비는 약 1:1 내지 약 1:1.5이고,
상기 제2 금속 질화물의 금속 대 질소의 결합비는 약 3:5인
전자 장치.
- 제1 항에 있어서,
상기 제2 전극은, 상기 제1 금속 질화물을 포함하고,
상기 스위칭 소자는,
상기 제2 전극과 상기 스위칭층 사이에 개재되고, 상기 제2 금속 질화물을 포함하는 제2 베리어층을 더 포함하는
전자 장치.
- 제1 항에 있어서,
상기 스위칭 소자의 일단과 전기적으로 연결되는 메모리 소자를 더 포함하고,
상기 메모리 소자는,
제3 전극;
제4 전극; 및
상기 제3 전극과 상기 제4 전극 사이에 개재되는 가변 저항층을 포함하는
전자 장치.
- 제8 항에 있어서,
제1 방향으로 연장하는 복수의 제1 배선;
상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및
상기 제1 배선과 제2 배선의 사이에서 상기 제1 및 제2 배선의 교차점에 배열되는 복수의 메모리 셀 - 여기서, 복수의 메모리 셀 각각은 상기 스위칭 소자 및 상기 메모리 소자를 포함함. - 을 더 포함하는
전자 장치.
- 제8 항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 스위칭 소자 및 상기 메모리 소자는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
- 제8 항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 스위칭 소자 및 상기 메모리 소자는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
- 제8 항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 스위칭 소자 및 상기 메모리 소자는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
- 제8 항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 스위칭 소자 및 상기 메모리 소자는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
- 제8 항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 스위칭 소자 및 상기 메모리 소자는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
- 스위칭 소자를 포함하는 전자 장치로서,
상기 스위칭 소자는,
스위칭층; 및
상기 스위칭층의 양측 중 적어도 일측과 접하고, 상기 스위칭층으로부터의 거리가 증가할수록 질소 함량이 감소하는 금속 질화물층을 포함하고,
상기 금속 질화물층 중 상기 스위칭층과 가까운 제2 부분은 절연성의 제2 금속 질화물을 포함하고, 상기 스위칭층과 먼 제1 부분은 도전성의 제1 금속 질화물을 포함하는
전자 장치.
- 제15 항에 있어서,
상기 스위칭층은,
주울 열(Joule Heating)에 의해 절연체와 전도체 사이에서 전이하는 물질을 포함하는
전자 장치.
- 제16 항에 있어서,
상기 제1 부분은, 상기 스위칭층으로부터의 열 방출을 차단하고,
상기 제2 부분은, 공급되는 전류 또는 전압이 소정 임계값보다 낮은 경우 전류 흐름을 차단하는
전자 장치.
- 제15 항에 있어서,
상기 금속 질화물층은, 탄탈륨 질화물을 포함하는
전자 장치.
- 제18 항에 있어서,
상기 제1 금속 질화물의 금속 대 질소의 결합비는 약 1:1 내지 약 1:1.5이고,
상기 제2 금속 질화물의 금속 대 질소의 결합비는 약 3:5인
전자 장치.
- 스위칭 소자를 포함하는 전자 장치의 제조 방법으로서,
도전성의 제1 금속 질화물을 포함하는 제1 전극을 형성하는 단계;
상기 제1 전극 상에 상기 제1 금속 질화물과 동일한 금속의 질화물이면서 금속 대 질소의 결합비가 상이한 절연성의 제2 금속 질화물을 포함하는 제1 베리어층을 형성하는 단계; 및
상기 제1 베리어층 상에 스위칭층을 형성하는 단계를 포함하는
전자 장치의 제조 방법.
- 제20 항에 있어서,
상기 제1 전극 형성 단계 및 상기 제1 베리어층 형성 단계는,
금속 타겟을 이용하고 질소를 공급하되, 상기 제1 전극 형성 단계 동안 공급되는 질소의 농도와 상기 제1 베리어층 형성 단계 동안 공급되는 질소의 농도를 달리하는 증착 방식으로 수행되는
전자 장치의 제조 방법.
- 제20 항에 있어서,
상기 제1 전극 형성 단계 및 상기 제1 베리어층 형성 단계는,
탄탈륨 타겟을 이용하고 질소를 공급하되, 상기 제1 전극 형성 단계 동안 공급되는 질소의 농도보다 상기 제1 베리어층 형성 단계 동안 공급되는 질소의 농도를 증가시키는
전자 장치의 제조 방법.
- 제22 항에 있어서,
상기 제1 금속 질화물의 금속 대 질소의 결합비는 약 1:1 내지 약 1:1.5이고,
상기 제2 금속 질화물의 금속 대 질소의 결합비는 약 3:5인
전자 장치의 제조 방법.
- 제20 항에 있어서,
상기 스위칭층 상에 상기 제2 금속 질화물을 포함하는 제2 베리어층을 형성하는 단계; 및
상기 제2 베리어층 상에 상기 제1 금속 질화물을 포함하는 제2 전극을 형성하는 단계를 더 포함하는
전자 장치의 제조 방법.
- 제24 항에 있어서,
상기 제2 전극 상에 가변 저항층을 형성하는 단계를 더 포함하는
전자 장치의 제조 방법.
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