KR20110093567A - 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

일 실시예에 따르면, 기억 장치를 제조하기 위한 방법이 개시된다. 본 발명은 실리콘 다이오드를 형성하는 단계를 포함한다. 이 실리콘 다이오드의 적어도 상부는 실리콘을 함유하고 불순물이 도핑된 반도체 재료로 이루어져 있다. 본 방법은 실리콘 다이오드상에 금속으로 이루어진 금속층을 형성하는 단계를 포함한다. 본 방법은 금속층상에 금속의 질화물로 이루어진 금속 질화물층을 형성하는 단계를 포함한다. 본 방법은 저항 변화막을 형성하는 단계를 포함한다. 또한, 본 방법은 열처리에 의해 금속층을 실리콘 다이오드 및 금속 질화층과 반응시켜서 금속, 실리콘 및 질소를 함유하는 전극막을 형성하는 단계를 포함한다.

Description

기억 장치 및 그 제조 방법{MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME}
<관련 출원에 대한 상호 참조>
본 출원은 2010년 2월 9일자로 출원된 일본 특허 출원 제2010-026399호에 기초한 것으로서 그 우선권을 주장하며, 그 전체 내용은 참조로서 결합된다.
본 명세서에 기술된 실시예들은 일반적으로 기억 장치 및 그 제조 방법에 관한 것이다.
최근, 전압을 인가한 상태에서 특정 금속 산화물 재료가 전압 인가 이전의 저항율 및 인가된 전압의 크기에 따라 2가지 상태, 즉, 저저항 상태와 고저항 상태를 나타낸다는 것을 발견하였으며, 그러한 형상에 기초한 새로운 기억 장치가 주목받고 있다. 이러한 기억 장치는 ReRAM(resistance random access memory)라고 불린다. ReRAM용 실제 디바이스 구조로서, 집적도를 증가시키는 관점에서, 메모리 셀이 WL(word line)과 BL(bit line)사이의 각 교점에 위치하는 3차원 교차점 구조가 제안된다.
3차원 교점 구조에서, 하나의 메모리 셀에 데이터를 기입하기 위한 전압이 인가될 때, 다른 비선택된 메모리 셀들에는 역전압이 인가된다. 따라서, 각 메모리 셀에는 저항 변화막과 결합하여 다이오드가 제공될 필요가 있다. 다이오드는 억셉터가 도핑된 P형 실리콘층, 불순물이 도핑되지 않은 I형 실리콘층 및 도너(donor)가 도핑된 N형 실리콘층이 적층된 PIN 실리콘 다이오드이다. 또한, 이 실리콘 다이오드상에는 전극막이 제공된다. 실리콘 다이오드와 전극막 사이의 콘택트 저항을 줄이기 위해, 전극막은 메탈 실리사이드로 형성된다.
그러나, 그러한 구조를 갖는 ReRAM에서, 실리콘 다이오드와 전극막간의 콘택트 저항은 메모리 셀의 축소에도 불구하고 충분히 높은 순방향 전류가 보장될 수 있도록 추가적으로 감소시킬 필요가 있다.
일반적으로, 일 실시예에 따르면, 기억 장치는 실리콘 다이오드, 전극막 및 저항 변화막을 포함한다. 이 실리콘 다이오드는 적어도 상층 부분이 실리콘을 함유하며 불순물이 도핑된 반도체 재료로 이루어진다. 전극막은 실리콘 다이오드상에 제공되고, 이 실리콘 다이오드와 접촉하며, 금속, 실리콘 및 질소를 함유한다. 저항 변화막은 실리콘 다이오드 하부에 제공되거나 상기 전극막 상에 제공된다. 전극막은 실리콘 농도가 상부면에서보다 하부면에서 더 높고, 질소 농도는 하부면에서보다 상부면에서 더 높다.
다른 실시예에 따르면, 기억 장치를 제조하기 위한 방법이 개시된다. 본 방법은 실리콘 다이오드를 형성하는 단계를 포함한다. 실리콘 다이오드의 적어도 상층 부분은 실리콘을 함유하며 불순물이 도핑된 반도체 재료로 이루어진다. 본 방법은 상기 실리콘 다이오드상에 금속으로 이루어진 금속층을 형성하는 단계를 포함한다. 본 방법은 금속층상에 금속의 질화물로 이루어진 금속 질화물층을 형성하는 단계를 포함한다. 본 방법은 저항 변화막을 형성하는 단계를 포함한다. 또한, 본 방법은 금속층을 열처리에 의해 실리콘 다이오드 및 금속 질화물층과 반응시켜서 상기 금속, 실리콘 및 질소를 함유하는 전극막을 형성하는 단계를 포함한다.
또 다른 실시예에 따르면, 기억 장치를 제조하기 위한 방법이 개시된다. 본 방법은 실리콘 다이오드를 형성하는 단계를 포함한다. 실리콘 다이오드의 적어도 상층 부분은 실리콘을 함유하고 불순물이 도핑된 반도체 재료로 이루어진다. 본 방법은 실리콘 다이오드 상에 금속-과잉 금속 질화물로 이루어진 금속층을 형성하는 단계를 포함한다. 본 방법은 금속층상에 금속의 질화물로 이루어진 금속 질화물층을 형성하는 단계를 포함한다. 본 방법은 저항 변화막을 형성하는 단계를 포함한다. 또한, 본 방법은 금속층을 열처리에 의해 실리콘 다이오드 및 금속 질화물층과 반응시켜서 금속, 실리콘 및 질소를 함유하는 전극막을 형성하는 단계를 포함한다.
도 1은 제1 실시예에 따른 기억 장치를 도시한 사시도.
도 2는 제1 실시예에서의 하나의 필러와 그 주변부를 도시한 단면도.
도 3 내지 도 7은 제1 실시예에 따라 기억 장치를 제조하기 위한 방법을 도시한 공정 단면도들.
도 8a 내지 도 8c는 제1 비교예에 따라 기억 장치를 제조하기 위한 방법을 도시한 공정 단면도들.
도 9는 제2 비교예에 따른 기억 장치를 도시한 단면도.
도 10은 제3 비교예에 따른 기억 장치를 도시한 단면도.
도 11은 실제예와 제1 실시예의 제1 비교예에 따른 기억 장치의 콘택트 저항을 도시한 그래프.
도 12는 실리콘 다이오드상에 형성된 티타늄층의 두께가 콘택트 저항에 미치는 영향을 도시한 그래프.
도 13의 (a) 내지 (c)는 중간 전극막 및 그 주변부의 불순물 농도 프로파일을 도시한 그래프.
도 14 내지 도 16은 제1 실시예의 변동에 따라 기억 장치를 제조하기 위한 방법을 도시한 공정 단면도들.
도 17은 제2 실시예에 따라 기억 장치를 제조하기 위한 방법을 도시한 공정 단면도.
지금부터, 도면들을 참조하여 본 발명의 실시예들을 설명할 것이다.
본 발명의 제1 실시예가 우선 설명된다.
도 1은 본 실시예에 따른 기억 장치를 도시한 사시도이다.
도 2는 본 실시예에서의 하나의 필러 및 그 주변부를 도시한 단면도이다.
본 실시예에 따른 기억 장치는 ReRAM이다.
우선, 본 실시예의 특징에 대해 개략적으로 설명된다.
본 실시예에 따른 기억 장치에서, 비트선과 워드선 사이에 필러가 접속되고 이는 메모리 셀로서 기능한다. 각 필러는 저항 변화막 및 실리콘 다이오드를 포함하며, 전극막은 실리콘 다이오드상에 제공된다. 전극막은 그 자체가 저저항이고, 실리콘과 양호한 호환성을 가지며, 실리콘 다이오드와 낮은 콘택트 저항을 갖는 재료로 형성될 필요가 있다. 따라서, 통상적으로, 금속은 실리콘 다이오드상에 적층되어 저온 열처리에 의해 반응함으로써 메탈 실리사이드층이 형성된다. 또한, 금속막은 전극막 자체의 직렬 저항을 억제하고 필러의 높이를 감소시키기 위해 가능한한 얇게 형성된다.
그러나, 얇은 메탈 실리사이드층이 실리콘 다이오드상에 형성되는 경우, 메탈 실리사이드는 실리콘 다이오드내의 불순물을 활성화시키기 위한 후속 고온 열처리에 의해 섬(island) 형상으로 응집되어 과립형태로 되고, 불순물 농도가 낮은 실리콘은 메탈 실리사이드 입자 사이에 침전된다는 것이 발명자들의 조사에 의해 밝혀졌다. 이는 금속이 불순물에 대해 강한 커플링을 가지고 있기 때문이며, 따라서 실리콘과 반응할 때 실리콘에 다량의 불순물이 유입되고, 실리콘을 석출할 때 다량의 불순물을 배출하지 않는다고 생각된다. 불순물 농도가 낮은 실리콘이 배출됨으로써, 실리콘 다이오드와 전극막과의 콘택트 저항이 증가된다.
따라서, 본 실시형태에서는, 메탈 실리사이드층에 질소를 도입하여, 금속, 실리콘 및 질소로 이루어지는 화합물에 의해 전극막을 형성한다. 이에 의해, 전극막의 응집을 방지할 수 있다. 단, 이러한 전극막을 형성할 때에 활성 질소를 실리콘 다이오드에 직접 접촉시키면, 실리콘 다이오드와 전극막과의 사이에 고저항의 실리콘 질화층(SiN층)이 형성되어, 오히려 콘택트 저항이 증가된다. 따라서, 본 실시 예에서는, 우선 실리콘 다이오드 상에 질소를 포함하지 않는 금속층을 형성하고, 이 금속층 위로 금속 질화물층을 형성하고, 이후, 저온 열처리를 실시한다.
그래서, 실리콘 다이오드중의 실리콘을 금속층의 하면측으로부터 금속층 내로 확산시키고, 금속 질화물층의 질소를 금속층의 상면측으로부터 금속층 내로 확산시켜, 질소와 금속과 실리콘을 반응시켜서, 메탈 SiN 막(중간 전극막)을 형성한다. 그래서, 메탈 SiN 막(중간 전극막)을 형성할 때에, 활성 질소가 실리콘 다이오드와 접촉하여 실리콘 질화물층이 형성되는 것을 방지하면서, 금속층 전체에 질소를 확산시켜, 응집하기 쉬운 메탈 실리사이드층이 형성되는 것도 억제한다. 이 결과, 실리콘 다이오드와 전극막과의 계면에 불순물 농도가 낮은 실리콘이 석출되지 않고, 실리콘 다이오드와 전극막과의 사이의 콘택트 저항을 감소시킬 수 있다. 여기서, 이와 같이 하여 형성된 전극막은 금속, 실리콘 및 질소의 화합물로 이루어지며, 그 조성은 막 두께 방향으로 경사져 있어, 전극막중의 실리콘 농도는 하방으로 갈수록 높이지며, 질소 농도는 상방으로 갈수록 높아진다.
이어서, 본 실시형태에 따른 기억 장치에 대해서 상세하게 설명한다.
본 실시형태에서는, 상술한 실리콘 다이오드상에 전극막을 형성하는 금속으로서, 티타늄(Ti)을 사용한다.
도 1에 도시된 바와 같이, 본 실시형태에 따른 기억 장치(1)는 실리콘 기판(11)을 포함한다. 실리콘 기판(11)의 상부 및 상면 위에는, 기억 장치(1)의 구동 회로(도시하지 않음)가 형성된다. 실리콘 기판(11) 위에는, 구동 회로가 매립되도록, 예를 들어 실리콘 산화물로 이루어지는 층간 절연막(12)이 설치되고, 층간 절연막(12) 위에는 메모리 셀부(13)가 설치된다.
메모리 셀부(13)에는, 실리콘 기판(11)의 상면에 평행한 일방향(이하,「워드선 방향」이라 함)으로 연장하는 복수개의 워드선 WL을 각각 포함하는 워드선 배선층(14)들과, 실리콘 기판(11)의 상면에 평행하며 워드선 방향에 대하여 교차, 예를 들어 직교하는 방향(이하,「비트선 방향」이라 함)으로 연장하는 복수개의 비트선 BL을 각각 포함하는 비트선 배선층(15)들이, 절연층들을 개재하여 교대로 적층된다. 워드선 WL 및 비트선 BL은, 예를 들어, 텅스텐(W)으로 형성된다. 또한, 워드선 WL 끼리, 비트선 BL 끼리, 워드선 WL과 비트선 BL은, 서로 접하지 않는다.
그리고, 각각의 워드선 WL과 각각의 비트선 BL과의 가장 근접한 접점에는, 실리콘 기판(11)의 상면에 대하여 수직인 방향(이하,「수직 방향」이라고 함)으로 연장하는 필러(16)가 설치된다. 필러(16)는 워드선 WL과 비트선 BL과의 사이에 형성된다. 1개의 필러(16)는 1개의 메모리 셀을 구성한다. 즉, 기억 장치(1)는 워드선 WL과 비트선 BL과의 가장 근접한 접점마다 메모리 셀이 배치된 교점형의 장치이다. 워드선 WL, 비트선 BL 및 필러(16)의 상호간은, 예를 들어 실리콘 산화물로 이루어지는 층간 절연막(17) (도 2 참조)이 매립된다.
이하, 도 2를 참조하여, 필러(16)의 구성을 설명한다.
필러(16)는 하방에 워드선 WL이 배치되고 상방에 비트선 BL이 배치된 필러와, 하방에 비트선 BL이 배치되고 상방에 워드선 WL이 배치된 필러의 2종류 중의 하나이다. 도 2에는, 하방에 워드선 WL이 배치되고, 상방에 비트선 BL이 배치된 필러가 도시된다. 이 필러(16)에는, 하방(워드선측)으로부터 상방(비트선측)을 향하여, 하부 전극막(21), 실리콘 다이오드(22), 중간 전극막(23), 배리어 메탈(24), 저항 변화막(25), 배리어 메탈(26) 및 상부 전극막(27)이 순서대로 적층된다. 하부 전극막(21)은 워드선 WL에 접하고, 상부 전극막(27)은 비트선 BL에 접한다.
하부 전극막(21)은, 예를 들어 질화 티타늄(TiN)으로 이루어지고, 막 두께는, 예를 들어 5 내지 10㎚이다. 저항 변화막(25)은, 예를 들어 금속 산화물로 형성되며, 2 레벨 이상의 저항값을 취할 수 있고, 또한, 소정의 전기 신호를 입력함으로써, 저항값을 전환할 수 있다. 실리콘 다이오드(22)는 폴리실리콘으로 이루어지며, 바닥으로부터 순서대로, 도전형이 N+형인 N형층(22n), 진성반도체로 이루어지는 I형층(22i) 및 도전형이 P+형인 P형층(22p)이 적층된다. 그래서, 실리콘 다이오드(22)는, 비트선 BL에 워드선 WL보다도 높은 전위가 공급된 경우에만 전류가 도통되고, 역방향의 전류는 도통되지 않는다. 또한, 하방에 비트선 BL이 배치되고, 상방에 워드선 WL이 배치된 필러(16)에서는, 실리콘 다이오드(22)에서의 N형층(22n), I형층(22i) 및 P형층(22p)의 적층 순서와 반대이지만, 그 이외의 적층 구조는 상술한 하방에 워드선 WL이 배치된 필러(16)와 마찬가지이다.
중간 전극막(23)은, 예를 들어, 티타늄, 실리콘 및 질소를 포함하며, 예를 들어, 티타늄, 실리콘 및 질소로 이루어지는 화합물로 형성된다. 그리고, 중간 전극막(23)의 조성은 그 막 두께 방향으로 경사져 있어, 실리콘 농도는 하방으로 갈수록 높고, 질소 농도는 상방으로 갈수록 높다. 여기서, 중간 전극막(23)의 각각의 성분의 농도는 단조롭게 변화하는 것에 한정되지 않고, 도중에 농도의 대소 관계가 부분적으로 역전될 수도 있다. 그러나, 전체적으로 농도는 상술한 바와 같이 경사져 있다. 그래서, 중간 전극막(23)은 하면(23a)의 실리콘 농도가 상면(23b)의 실리콘 농도보다도 높고, 상면(23b)의 질소 농도가 하면(23a)의 질소 농도보다 높다. 중간 전극막(23)의 막 두께는, 예를 들어 10㎚ 이하이며, 구체적으로는 1.0 내지 5.0㎚이며, 보다 구체적으로는 1.0 내지 3.0nm이다. 중간 전극막(23)의 평균 조성은 TiSixNy로 나타내며, 여기서, x는 0.1 내지 3.0이며, y는 0.5 내지 5.0이다. 이하, 이 재료를 간단히「TiSiN」으로 표기한다.
다음으로, 본 실시형태에 따른 기억 장치의 제조 방법에 대하여 설명한다.
도 3 내지 도 7은, 본 실시형태에 따른 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
우선, 도 1에 도시된 바와 같이, 실리콘 기판(11)의 상면에, 메모리 셀부(13)를 구동하기 위한 구동 회로를 형성한다. 이어서, 실리콘 기판(11) 위로 층간 절연막(12)을 형성한다. 이어서, 층간 절연막(12) 내에, 구동 회로까지 도달하는 콘택트(도시하지 않음)를 형성한다.
이어서, 도 3에 도시된 바와 같이, 예를 들어 다마신 공정(damascene process)에 의해 층간 절연막(12)의 상층 부분내에 텅스텐을 매립하고, 복수개의 워드선 WL을 워드선 방향으로 연장되도록 서로 평행하게 형성한다. 이들 워드선 WL은 워드선 배선층(14)을 형성한다. 이어서, 워드선 배선층(14) 상에 질화 티타늄(TiN)을, 예를 들어 5 내지 10㎚의 두께로 퇴적시켜, 하부 전극막(21)을 형성한다. 하부 전극막(21)은 워드선 WL을 형성하는 텅스텐과 실리콘 다이오드(22)를 형성하는 실리콘과의 반응을 억제하는 배리어막이다.
이어서, 하부 전극막(21) 위로 아몰퍼스 실리콘을 퇴적시킨다. 이때, 아몰퍼스 실리콘을 퇴적시키면서 불순물들을 도입하여, N형층(22n), I형층(22i) 및 P형층(22p)을 연속적으로 형성한다. 보다 구체적으로, 아몰퍼스 실리콘을 퇴적시키면서 실리콘에 대하여 도너(donor)로 기능하는 불순물, 예를 들어, 인(P)을 도입함으로써 N형층(22n)을 형성하고, 불순물을 도입함 없이 아몰퍼스 실리콘을 퇴적시킴으로써 I형층(22i)을 형성하고, 아몰퍼스 실리콘을 퇴적시키면서 실리콘에 대하여 억셉터(acceptor)로 기능하는 불순물, 예를 들어, 붕소(B)를 도입함으로써 P형층(22p)을 형성한다. 그래서, PIN형의 실리콘 다이오드(22)가 형성된다. 일례로서, N형층(22n)은 막 두께를 2 내지 15㎚로 하고, 인 농도를 1×1020 내지 1×1021cm-3로 하고, I형층(22i)은 막 두께를 50 내지 120㎚ 로 하고, P형층(22p)은 막 두께를 2 내지 15nm로 하고, 붕소 농도를 1×1020 내지 2×1021cm-3로 한다.
이어서, 도 4에 도시된 바와 같이, 실리콘 다이오드(22) 상에 티타늄(Ti)으로 이루어지는 티타늄층(31)을 형성한다. 이때, 실리콘 다이오드(22)의 상면이 환원되어, 자연 산화막이 제거된다. 티타늄층(31)의 두께는, 예를 들어, 0.5 내지 2㎚으로 한다. 이어서, 티타늄층(31) 상에 티타늄 질화물(TiN)로 이루어지는 티타늄 질화물층(32)을 형성한다. 티타늄 질화물층(32)의 두께는, 예를 들어, 10nm으로 한다.
이어서, 도 5에 도시된 바와 같이, 열처리를 실시한다. 예를 들어, 이 열처리의 온도는 500℃ 내지 700℃, 보다 구체적으로 600℃로 한다. 또한, 시간은, 예를 들어 1분으로 한다. 그래서, 티타늄층(31) 중에, 실리콘 다이오드(22)로부터 실리콘이 확산되고, 티타늄 질화물층(32)으로부터 질소가 확산되고, 각각 티타늄과 반응한다. 이 결과, TiSiN으로 이루어지는 중간 전극막(23)이 형성된다. 본 명세서에서는, 이 TiSiN을 형성하기 위한 열처리를「저온 열처리」라 한다. 반응후의 중간 전극막(23)의 두께는 반응전의 티타늄층(31)의 두께의 대략 2배가 된다.
이 저온 열처리에서, 실리콘은 중간 전극막(23)의 하면(23a)측으로부터 확산되고, 질소는 중간 전극막(23)의 상면(23b)측으로부터 확산된다. 그래서, 중간 전극막(23)의 조성은, 하면측으로 갈수록 실리콘 농도가 높고, 상면측으로 갈수록 질소 농도가 높다. 또한, 티타늄층(31)을 충분히 얇게 형성하면, 질소가 티타늄층(31)의 하면의 위치까지 도달하기 때문에, 질소를 포함하지 않는 티타늄 실리사이드(TiSi2)층이 형성되지 않는다. 또한, 이 저온 열처리에서는, 질소가 중간 전극막(23) 내를 확산함으로써 실리콘 다이오드(22)에 도달하기 때문에, 활성 질소가 실리콘 다이오드(22)에 직접 접촉하지 않는다. 그래서, 실리콘 다이오드(22)의 상면에 실리콘 질화물(SiN)층이 형성되지 않는다. 또한, 티타늄 질화물층(32)의 일부는 반응후에도 티타늄 질화물(TiN)로 이루어지는 배리어 메탈(24)로서 잔류한다.
이어서, 도 6에 도시된 바와 같이, 배리어 메탈(24) 위로 저항 변화막(25)을 형성한다. 이어서, 예를 들어 티타늄 질화물(TiN)로 이루어지는 배리어 메탈(26)을 형성한다. 이어서, 예를 들어, 텅스텐으로 이루어지는 상부 전극막(27)을 형성한다. 이어서, TEOS(tetraethyl orthosilicate)를 원료로 하는 실리콘 산화막 및 실리콘 질화물막을 성막하여 패턴 형성용의 마스크 재료를 형성하고, 이 마스크 재료를 리소그래피법에 의해 패터닝하여, 마스크 패턴(도시하지 않음)을 형성한다. 이어서, 이 마스크 패턴을 마스크로 사용하여 RIE(reactive ion etching: 반응성 이온 에칭)를 실시하여, 상부 전극막(27), 배리어 메탈(26), 저항 변화막(25), 배리어 메탈(24), 중간 전극막(23), 실리콘 다이오드(22) 및 하부 전극막(21)을 선택적으로 제거하여, 워드선 방향 및 비트선 방향의 양쪽에 따라 분단한다. 그래서, 각각의 워드선 WL 위로 복수개의 필러(16)가 형성된다. 필러(16)의 종횡비는, 예를 들어 4 이상으로 한다.
이어서, 도 7에 도시된 바와 같이, 예를 들어, 필러(16)가 매립되도록, 실리콘 산화막과 같은 절연막을, TEOS를 원료로 사용하는 CVD(chemical vapor deposition: 화학 기상 성장)법에 의해 퇴적시킨다. 이어서, 상부 전극막(27)을 스토퍼로서 사용하여 CMP(chemical mechanical polishing: 화학적 기계 연마)를 실시하여, 실리콘 산화막의 상면을 평탄화한다. 그래서, 필러(16)들 사이에 실리콘 산화물로 이루어지는 층간 절연막(17)이 형성된다. 이때, 층간 절연막(17)의 상면에서 상부 전극막(27)의 상면이 노출된다.
이어서, 도 2에 도시된 바와 같이, 층간 절연막(17) 위로 다른 층간 절연막(도시하지 않음)을 형성하고, 다마신 공정에 의해 비트선 BL들을 형성한다. 보다 구체적으로, 비트선 BL이 형성되는 층간 절연막의 영역에 트랜치를 형성하고, 이 트랜치 내에 텅스텐과 같은 배선 재료를 퇴적시켜 매립하고, CMP에 의해 트랜치의 외부에 퇴적된 텅스텐을 제거한다. 그래서, 텅스텐으로 이루어지는 비트선 BL들이 형성된다. 이들 비트선 BL들은 비트선 배선층(15)을 형성한다. 각각의 비트선 BL은 비트선 방향으로 배열된 복수개의 필러(16)의 상면에 접속된다. 그래서, 각각의 필러(16)는 워드선 WL과 비트선 BL과의 사이에 형성되고, 워드선 WL 및 비트선 BL에 접속된다.
이어서, 비트선 BL 위로 필러(16)를 형성한다. 이 필러(16)를 형성할 때에는, 상술한 워드선 WL 상에 형성한 필러(16)에 대하여, 실리콘 다이오드(22)에서의 N형층(22n), I형층(22i) 및 P형층(22p)의 적층 순서를 반대로 한다. 이후, 마찬가지의 방법에 의해, 워드선 배선층(14), 복수개의 필러(16), 비트선 배선층(15) 및 복수개의 필러(16)를 반복하여 형성한다. 그래서, 도 1에 도시된 바와 같은 구조체가 제작된다.
이어서, 열처리를, 예를 들어 700℃ 내지 900℃의 온도에서, 예를 들어 3 내지 80초 동안 실시한다. 그래서, 실리콘 다이오드(22)를 형성하는 실리콘이 결정화되어 폴리실리콘으로 되며, 이 실리콘에 포함되는 불순물이 활성화된다. 본 명세서에서는, 이 실리콘의 결정화 및 불순물의 활성화를 목적으로 하는 열처리를「고온 열처리」라 한다. 그래서, 메모리 셀부(13)가 형성된다. 결과적으로, 본 실시형태에 따른 기억 장치(1)가 제조된다.
이어서, 본 실시형태의 작용 효과에 대해서 설명한다.
본 실시형태에 있어서, 도 4에 도시된 공정에서는 실리콘 다이오드(22) 위로 얇은 티타늄층(31)을 형성하고, 그 위에 티타늄 질화물층(32)을 형성하며, 도 5에 도시된 공정에서는 저온 열처리, 즉, 대략 500℃ 내지 700℃의 온도에서 열처리를 실시한다. 그래서, 티타늄층(31)의 하면측으로부터 실리콘을 확산시키고, 상면측으로부터 질소를 확산시켜, TiSiN으로부터 이루어지는 중간 전극막(23)을 형성할 수 있다. 이때, 티타늄은 실리콘보다도 산화 반응에 수반하는 깁스(Gibbs)의 자유에너지의 저하량이 크고, 흡열량이 크다. 그래서, 티타늄은 실리콘보다 산화되기 쉽다. 이로 인해, 실리콘 다이오드(22)에 퇴적된 티타늄은 실리콘 다이오드(22)의 상면에 형성된 자연 산화막을 환원시켜, 실리콘과 결합한다. 그래서, 실리콘 다이오드(22)와 중간 전극막(23)과의 사이에 양호한 오믹(ohmic) 특성을 얻을 수 있다. 이 결과, 필러(16)의 순방향 전류가 커지고, 저항 변화막(25)을 세트 상태로 하기 위한 세트 전압과 리셋 상태로 하기 위한 리셋 전압과의 사이의 마진이 넓게 된다. 따라서, 기억 장치(1)의 오동작이 감소할 수 있다.
또한, 티타늄 질화물층(32)으로부터 확산된 질소는 티타늄층(31)의 하면까지 도달하기 때문에, 실리콘 다이오드(22) 위로 질소를 포함하지 않는 티타늄 실리사이드(TiSi2)층이 형성되지 않는다. 따라서, 티타늄 실리사이드층이 그 후의 고온 열처리 시에 응집함으로 인한, 불순물 농도가 낮은 실리콘이 석출되지도 않는다. 그래서, 본 실시형태에서는, 실리콘 다이오드(22)와 중간 전극막(23)과의 계면의 열적 안정성을 향상시켜, 이들 간의 콘택트 저항을 낮게 억제할 수 있다. 또한, 실리콘 다이오드(22)의 상면에 활성 질소가 직접 접촉하지 않기 때문에, 실리콘 다이오드(22)의 상면에 고저항의 실리콘 질화물(SiN)층이 형성되지 않으며, 이에 의해 콘택트 저항이 증가하지 않는다.
또한, 티타늄 질화물층(32)의 일부는 열처리후에도 배리어 메탈(24)로서 잔류한다. 티타늄 질화물(TiN)로 이루어지는 배리어 메탈(24)은, 금속 산화물로 이루어지는 저항 변화막(25)과의 정합성(compatibility)이 양호하다. 그래서, 중간 전극막(23)과 저항 변화막(25)과의 사이에 배리어 메탈(24)을 개재시킴으로써, 저항 변화막(25)의 스위치 특성을 향상시킬 수 있다.
또한, 본 실시형태에서는, 중간 전극막(23)을 형성하는 금속으로서, 예를 들어 티타늄을 사용하였으나, 이 금속은 티타늄에 한정되지 않는다. 단, 실리콘 다이오드(22)의 상면의 자연 산화막을 환원하는 효과를 얻기 위해서는, 산화 반응에 수반하는 깁스의 자유 에너지의 저하량이 실리콘보다 크거나, 또는 산화 반응에 수반하는 흡열량이 실리콘보다 큰 금속인 것이 바람직하다. 이러한 금속으로서는, 티타늄의 이외에, 예를 들어, 탄탈(Ta), 니오븀(Nb), 하프늄(Hf), 지르코늄(Zr) 혹은 크롬(Cr), 또는 이들의 금속과 텅스텐(W)과의 합금이 있다.
이어서, 본 실시형태의 비교예 및 실시예에 대해서 설명한다.
우선, 본 실시형태의 제1 비교예에 대해서 설명한다.
도 8a 내지 도 8c는 본 비교예에 따른 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
본 비교예에서는, 중간 전극막을, 질소를 포함하지 않는 티타늄 실리사이드로 형성한다. 보다 구체적으로, 도 8a에 도시된 바와 같이, 실리콘 다이오드(22) 위에 티타늄층(31)을 형성한다. 이어서, 도 8b에 도시된 바와 같이, 500℃ 내지700℃의 저온 열처리를 행하여, 실리콘 다이오드(22) 중의 실리콘과 티타늄층(31) 중의 티타늄을 반응시켜, 티타늄 실리사이드(TiSi2) 막(61)을 형성한다. 그 후, 도 1에 도시된 바와 같은 메모리 셀부(13)를 제작한 후, 실리콘 다이오드의 결정화 및 불순물의 활성화를 위해서, 700℃ 내지 900℃의 고온 열처리를 실시한다.
이 경우, 도 8c에 도시된 바와 같이, 이 고온 열처리에 수반하여, 티타늄 실리사이드막(61)이 섬 형상으로 응집하여, 티타늄 실리사이드 입자(62)로 된다. 이때, 응집전에 티타늄 실리사이드막(61)이 있었던 영역이며, 티타늄 실리사이드 입자들(62)의 상호간에 위치하는 영역에는, 불순물 농도가 낮은 실리콘 부분(63)이 석출된다. 실리콘 부분(63)의 불순물 농도는, 예를 들어, 1×1019cm-3 이하이다. 이는, 티타늄은 실리콘보다도 붕소 및 인 등의 불순물에 대한 결합력이 강해서, 티타늄을 실리콘에 도입할 때에는 불순물을 많이 도입하고, 실리콘을 배출할 때에는 불순물을 그다지 배출하지 않고 티타늄내에 잔류하기 때문이라고 생각된다. 이와 같이, 불순물 농도가 낮은 실리콘 부분(63)이 석출되기 때문에, 실리콘 부분(63)에 함유되어 있는 불순물이 전기적으로 활성화되어도, 충분한 도전성을 얻을 수 없고, 실리콘 다이오드(22)와 중간 전극막과의 콘택트 저항이 상당히 높아지게 된다.
이어서, 본 실시형태의 제2 비교예에 대해서 설명한다.
도 9는, 본 비교예에 따른 기억 장치를 예시하는 단면도이다.
도 9에 도시된 바와 같이, 본 비교예에서는, 실리콘 다이오드(22) 상에 스퍼터법 또는 CVD 법에 의해, TiSiN 막(65)을 성막한다. 이 경우, TiSiN 막(65)의 조성은 균일하다.
TiSiN 막(65)을 스퍼터법에 의해 성막하는 경우에, 질소 가스(N2) 및 아르곤 가스(Ar)을 스퍼터 가스로서 사용하여 티타늄 및 실리콘을 실리콘 다이오드(22) 위로 퇴적시킨다. 그래서, 스퍼터 가스중의 활성 질소가 실리콘 다이오드(22)에 직접 도달하게 되고, 실리콘 다이오드(22)의 상면에 실리콘 질화물(도시하지 않음)이 층상으로 형성되게 된다. 실리콘 질화물은 저항률이 높기 때문에, 이에 의해, 콘택트 저항이 높아지게 된다.
또한, TiSiN 막(65)을 CVD법에 의해 성막하는 경우에, 원료 가스로서, 4염화티타늄(TiCl4), 암모늄 이온(NH4) 및 모노실란(SiH4)의 혼합 가스를 사용한다. 이 경우도, 암모늄 이온중의 질소가 활성된 상태에서 실리콘 다이오드(22)와 접촉하여, 실리콘 다이오드(22)의 상면에 실리콘 질화물이 형성되게 된다. 이와 같이, 본 비교예에서는, 실리콘 다이오드(22)와 TiSiN 막(65)과의 사이에 불가피하게 실리콘 질화물층이 형성되어, 콘택트 저항이 높아진다.
이어서, 본 실시형태의 제3 비교예에 대해서 설명한다.
도 10은, 본 비교예에 따른 기억 장치를 예시하는 단면도이다.
도 10에 도시된 바와 같이, 본 비교예에서는, 실리콘 다이오드(22) 위로 두꺼운 티타늄 실리사이드(TiSi2) 층(67)이 형성된다. 티타늄 실리사이드층(67)의 두께를 충분히 두껍게, 예를 들어, 20㎚ 이상으로 하면, 그 후에 고온 열처리를 실시하여도, 티타늄 실리사이드층(67)의 응집이 감소하는 경향이 있다. 이러한 두꺼운 티타늄 실리사이드층(67)은, 실리콘 다이오드(22)의 최상층인 P형층(22p)을 두껍게 형성해 두고, 그 위에 두꺼운 티타늄층을 형성하고, 그 후, 장시간의 저온 열처리를 행함으로써 형성될 수 있다. 그래서, 티타늄 실리사이드층(67)이 응집하지 않기 때문에, 불순물 농도가 낮은 실리콘 부분은 형성되지 않는다. 또한, 티타늄 실리사이드층(67)의 형성 프로세스에 질소가 포함되지 않기 때문에, 실리콘 질화물도 형성되지 않는다.
그러나, 본 비교예에서는, 티타늄 실리사이드층(67)을 두껍게 형성하기 때문에, 필러(16)의 높이가 높아진다. 그래서, 메모리 셀의 집적도를 향상시키기 위해서, 필러(16)의 폭을 가늘게 하면, 필러(16)의 종횡비가 증대해버려, 필러(16)의 가공이 곤란해진다. 또한, 티타늄 실리사이드층(67)의 두께가 두껍기 때문에, 티타늄 실리사이드층(67)의 직렬 저항이 높아진다. 또한, P형층(22p) 및 티타늄층을 두껍게 형성할 필요가 있고, 장시간의 저온 열처리를 행할 필요가 있다. 이는 기억 장치의 제조 비용을 증가시킨다.
이어서, 본 실시 헝태의 실시예에 대해서 설명한다.
본 실시예에 따른 기억 장치의 구성은, 전술한 제1 실시예와 마찬가지이다.
도 11은, 횡축에 실리콘 다이오드와 중간 전극막과의 사이의 콘택트 저항을 나타내고, 종축에 누적 빈도를 나타내는, 본 실시형태의 실시예 및 제1 비교예에 따른 기억 장치의 콘택트 저항을 예시하는 그래프이다.
또한, 도 11에서,「n+」은 실리콘 다이오드(22)의 최상층이 N형층(22n)인 경우를 가리키고,「p+」은 실리콘 다이오드(22)의 최상층이 P형층(22p)인 경우를 가리킨다.
도 11에 도시된 바와 같이, 본 실시형태의 실시예에서는, 전술한 제1 비교예에 비하여, 콘택트 저항의 크기가 2.5 로부터 3 정도로 낮아졌다. 보다 구체적으로, 본 실시예에서는, 콘택트 저항이 2×10-5Ω㎠ 이하가 되어, 양호한 오믹 특성을 갖는 계면이 얻어졌다. 이에 비하여, 제1 비교예에서는, 콘택트 저항이 5×10-5Ω㎠ 보다 높아졌고, 비오믹(non-ohmic) 특성을 갖는 계면이 되었다. 이 결과, 본 실시예에 따른 기억 장치에서는, 전술한 제1 비교예에 따른 기억 장치에 비하여, 필러(16)의 순방향 전류가 2.5배가 되었다.
또한, 필러(16)를 8층 구조로 형성하고, 각각의 층을 형성할 때마다 저온 열처리를 행하면, 최하층의 필러(16)는 8회의 저온 열처리에 놓이게 된다. 본 실시예에 따른 기억 장치에서는, 온도를 750℃, 시간을 15초 동안으로 하는 열처리를 8회 행하여도, 순방향 전류의 저하는 관찰되지 않았다. 그래서, 본 실시예에 따른 기억 장치는 열적 안정성이 높고, 저온 열처리를 8회 받아도 특성이 열화하지 않는 것이 판명되었다.
이어서, 완성된 기억 장치의 콘택트 저항에 티타늄층(31)의 두께가 미치는 영향에 대해서 설명한다.
도 12는, 횡축에 저온 열처리전의 티타늄층의 두께를 나타내고, 종축에 고온 열처리 후의 콘택트 저항을 나타내는, 실리콘 다이오드 상에 형성되는 티타늄층의 두께가 콘택트 저항에 미치는 영향을 예시하는 그래프이다.
도 13의 (a) 내지 (c)는 횡축에 수직 방향의 위치를 나타내고, 종축에 불순물 농도를 나타내는, 중간 전극막 및 그 주변의 불순물 농도 프로파일을 예시하는 그래프이다.
또한, 도 13의 (a) 내지 (c)에 도시된 프로파일은 고온 열처리 후의 프로파일이다. 도 13의 (a) 내지 (c)에 도시된 샘플들에서는, 저온 열처리전의 티타늄층(31)의 두께가 서로 상이하고, 도 13의 (a)는 1.0㎚의 경우를 도시하며, 도 13의 (b)는 1.5㎚의 경우를 도시하며, 도 13의 (c)는 3.0㎚의 경우를 도시한다. 또한, 저온 열처리전의 티타늄 질화물층(32)의 두께는 모두 경우에 10㎚이다. 또한, 도 13의 (a) 내지 (c)에 도시된 프로파일은 TEM(transmission electron microscope: 투과형 전자 현미경)에 부속된 EELS(electron energy loss spectroscopy: 전자 에너지 손실 분광) 검출기를 사용하여 측정된다. 즉, 중간 전극막의 불순물 농도 프로파일은, 예를 들어, EELS를 사용해서 측정될 수 있다.
　도 12에 도시된 바와 같이, 도 4에 도시된 공정에서 실리콘 다이오드(22) 상에 형성되는 티타늄층(31)의 두께를 0.5 내지 2.0㎚로 한 경우에, 티타늄층(31)을 형성하지 않은 경우, 즉, 티타늄층(31)의 두께가 0㎚인 경우 및 티타늄층(31)의 두께를 3㎚ 이상으로 한 경우에 비하여, 콘택트 저항이 낮아졌다. 티타늄층을 형성하지 않는 경우에는, 실리콘 다이오드(22) 위로 티타늄 질화물층(32)을 직접 퇴적시키는 것이기 때문에, 티타늄 질화물을 퇴적시키기 위한 분위기중에 포함되는 활성 질소가 실리콘 다이오드(22)에 도달하여 실리콘 질화물층이 형성되고, 콘택트 저항이 높아졌다고 생각된다.
이에 비하여, 티타늄층(31)의 두께를 0.5 내지 2.0㎚로 했을 경우에는, 상술한 바와 같이, 티타늄 질화물층(32)을 퇴적시킬 때의 분위기에 포함되는 질소가, 티타늄층(31) 내를 확산하여 실리콘 다이오드(22)에 도달한다. 그래서, 활성 질소가 실리콘 다이오드(22)에 접촉하지 않고, 실리콘 다이오드(22) 위로 실리콘 질화물(SiN)층이 형성되지 않았다고 생각된다. 이는, 도 13의 (a) 및 (b)에서, 실리콘(Si) 및 질소(N)를 함유하고, 티타늄(Ti)을 함유하지 않는 층이 관찰되지 않는 것에 의해 확인될 수 있다.
한편, 티타늄층(31)의 두께를 3㎚ 이상으로 한 경우에는, 도 13의 (c)에 도시된 바와 같이, 저온 열처리에 있어서 질소(N)가 티타늄층(31)의 하면까지 도달하지 않아, 질소를 함유하지 않는 티타늄 실리사이드(TiSi2)층이 형성되고, 그 후의 고온열처리 시에 응집하여 티타늄 실리사이드 입자가 되었다. 그래서, 티타늄 실리사이드 입자들의 사이에, 불순물 농도가 낮은 실리콘 부분이 형성되었다. 여기서, 도 13의 (c)에 도시된 프로파일은 불순물 농도가 낮은 실리콘 부분보다는 티타늄 실리사이드 입자를 관통하는 직선을 따라 측정 결과를 나타낸다. 따라서, 콘택트 저항은 티타늄층(31)의 두께가 0.5 내지 2.0㎚인 경우보다 더 높았다.
이에 비해, 도 13의 (a) 및 도 (b)에 나타난 바와 같이, 티타늄층(31)의 두께가 0.5 내지 2.0㎚인 경우에, 저온 열처리시, 티타늄층(31)의 하부 표면에 질소(N)가 도달되었고, 티타늄(Ti) 및 실리콘(Si)을 포함하며 질소(N)는 포함하지 않는 티타늄 실리사이드층은 형성되지 않았다. 따라서, 티타늄 실리사이드층의 응집은 발생하지 않았고, 불순물 농도가 낮은 실리콘 부분 또한 형성되지 않았다. 따라서, 티타늄층(31)의 두께가 0.5 내지 2.0㎚인 경우에, 실리콘 질화물층도 티타늄 실리사이드층도 형성되지 않았으며, TiSiN막만이 형성되어, 콘택트 저항이 낮아졌다. 여기서, 티타늄층(31)의 두께가 3㎚ 이상인 경우에도, 만일 저온 열처리의 지속시간이 연장되어 티타늄층(31)의 하부 표면에 질소가 도달하면, 콘택트 저항이 낮아질 수 있다.
다음으로, 제1 실시예의 변동에 대해 설명한다.
도 14 내지 도 16은 본 변동에 따라 기억 장치를 제조하기 위한 방법을 도시한 공정 단면도들이다.
우선, 도 6에 도시된 바와 같이, 상술한 제1 실시예의 방법과 유사한 방법에 의해, 워드선 WL 상에 필러(16)가 형성된다.
다음으로, 도 14에 도시된 바와 같이, 전체 표면상에 ALD(atomic layer deposition) 공정에 의해 실리콘 질화물막(36)이 적층된다. 이때, 온도는 350 내지 600℃이고, 실리콘 질화물막(36)의 막 두께는 1 내지 10㎚이다. 따라서, 층간 절연막(12)의 상부 표면에서 노출된 영역과, 필러(16)의 측면 및 상부 표면은 실리콘 질화물막(36)으로 피복된다.
다음으로, 도 15에 나타난 바와 같이, 실리콘 산화물이 HDP(high density plasma) 공정에 의해 적층된다. 이때, 충분한 매립성(filling)을 보장하기 위해, HDP 공정에 의한 실리콘 산화물을 적층하는 공정은 NF3 가스 및 O2 가스의 혼합 가스로 플라즈마 에칭함으로써 필러(16)의 상부에 부착된 실리콘 산화물 잉여물(overhang)을 제거하는 공정과 교대로 수행된다. 필러(16)의 측면이 실리콘 질화물막(36)으로 피복되기 때문에, TiSiN으로 이루어진 중간 전극막(23)은 상술한 플라즈마 에칭 공정시 산소 플라즈마에 노출됨으로써 산화되지 않는다. 다음으로, 상부 표면은 CMP에 의해 평탄화된다. 따라서, 층간 절연막(37)은 필러(16) 사이에 매립된다. 게다가, 이때, 실리콘 질화물막(36)은 필러(16)의 상부 표면으로부터 제거된다.
이어서, 상술한 제1 실시예의 방법과 유사한 방법에 의해, 기억 장치가 제조된다. 보다 구체적으로, 도 16에 나타난 바와 같이, 필러(16)상에는 비트선 BL이 형성된다. 다음으로, 워드선 배선층(14), 복수의 필러(16), 비트선 배선층(15) 및 복수의 필러(16)가 반복적으로 형성된 후, 고온 열처리가 수행된다. 이러한 고온 열처리에 의해, 층간 절연막(37)으로부터 물이 생성된다. 그러나, 필러(16)의 측면이 실리콘 질화물막(36)으로 피복되기 때문에, 중간 전극막(23)은 이러한 물에 의해 산화되지 않는다.
이러한 변동에서, 필러(16)를 매립한 층간 절연막(37)은 매립성면에서 우수한 HDP 공정에 의해 형성된다. 이것은 TEOS를 원재료로서 이용한 CVD 공정에 의해 층간 절연막(17)이 형성되는 경우에서의 종횡비보다 높은 필러(16)들 사이의 공간을 채울 수 있다. 또한, 필러(16)의 측면을 피복하도록 실리콘 질화물막(36)이 형성되기 때문에, TiSiN으로 이루어진 중간 전극막(23)은 플라즈마 에칭 및 고온 열처리시 산화되지 않는다. 만일 실리콘 질화물막(36)이 제공되지 않는다면, 중간 전극막(23)의 산화가 노출된 표면으로부터 약 30㎚만큼 진행된다. 따라서, 만일 필러(16)의 폭이 60㎚ 이하인 경우에는, 중간 전극막(23)은 전체적으로 산화되어 오픈 결함(open defect)이 발생한다.
상술한 것 이외의 변동의 효과 및 기능과 구성은 상술한 제1 실시예의 것과 유사하다. 여기서, HDP에 의해 실리콘 산화물을 적층하는 것 대신에 피복 공정에 의해 PSZ(polysilazane)을 피복함으로써 층간 절연막(37)이 형성될 수도 있다. 이는 또한 우수한 매립성을 달성할 수 있다. 피복 공정에 의해 층간 절연막(37)을 형성하는 것은 잉여물을 제거하기 위한 에칭을 필요로 하지 않지만, HDP 공정의 경우에서와 같이 고온 열처리시 물이 생성된다. 따라서, 여전히 실리콘 질화물막(36)을 형성하는 것이 바람직하다. 또한, 실리콘 질화물막(36)을 ALD 공정에 의해 형성하는 것 대신에, 필러(16)의 측면을 NH3 플라즈마 처리에 의해 질화하는 것도 가능하다.
다음으로, 본 발명의 제2 실시예가 설명된다.
도 17은 본 실시예에 따라 기억 장치를 제조하기 위한 방법을 도시한 공정 단면도이다.
도 17에 도시된 바와 같이, 실리콘 다이오드(22)상에 티타늄층(31)(도 4 참조) 대신에, 티타늄-과잉(Ti-rich) 티타늄 질화물층(41)이 형성된다는 점에서 상술한 제1 실시예와는 상이하다. 이러한 티타늄-과잉 티타늄 질화물층(41)은 티타늄-과잉(Ti-rich) 티타늄 질화물(TiN)로 형성되며, 예를 들어 1 내지 3㎚의 두께를 갖는다. 여기서, 티타늄-과잉 티타늄 질화물은 화학식 TixNy, 여기서 x>y로 표현되는 혼합물이다. 티타늄-과잉 티타늄 질화물층(41)의 구성은 막 형성시 질소 가스의 유량비를 제어함으로써 제어될 수 있다. 다음으로, 이 티타늄-과잉 질화물층(41) 상에는 티타늄 질화물층(32)이 형성된다. 후속 공정은 상술한 제1 실시예의 공정과 유사하다. 보다 구체적으로, 티타늄-과잉 티타늄 질화물층(41)에 저온 열처리를 수행으로써, 실리콘 다이오드(22)로부터는 실리콘이 확산되고, 티타늄 질화물층(32)로부터는 질소가 확산된다. 따라서, TiSiN으로 이루어진 중간 전극막(23)이 형성되고,티타늄 질화물층(32)의 나머지 부분은 배리어 메탈(24)을 구성한다. 이때, 중간 전극막(23)의 막 두께는 1 내지 5㎚이다. 다음으로, 도 1에 도시된 바와 같은 구조가 제조된 후, 실리콘 다이오드(22)를 결정화하고 불순물을 활성화하기 위한 고온 열처리가 수행된다.
본 실시예에서는, 실리콘 다이오드(22)상에 티타늄-과잉 티타늄 질화물을 적층함으로써, 실리콘에 티타늄이 결합되어 계면 저항이 낮은 TiSiN막을 형성할 수 있다. 게다가, 티타늄 실리사이드(TiSi2)의 응집은 제1 실시예에서와 같이 실리콘 다이오드(22)상에 기본적인 티타늄을 적층하는 경우보다 효과적으로 억제될 수 있다.
전술한 것 이외의 실시예의 기능 및 효과, 구성 및 제조 방법은 제1 실시예의 것과 유사하다. 또한, 본 실시예에서는, 상술한 제1 실시예에서와 같이, 금속은 티타늄에 국한되지 않는다. 그러나, 실리콘 다이오드(22)의 상부면을 환원시키기 위해서는, 실리콘보다 산화 반응과 관련된 깁스 자유 에너지가 다량 감소되거나, 실리콘보다 산화 반응과 관련된 다량의 열흡수를 하는 금속을 사용하는 것이 바람직하다. 예를 들어, 탄탈, 니오븀, 하프늄, 지르코늄 또는 크롬 또는 이들 금속과 텅스텐의 합금을 사용할 수 있다. 예를 들면, 실리콘 다이오드(22)상에 탄탈-과잉 탄탈 질화물층을 형성하고, 이 상부에 탄탈 질화물층을 형성하며, 이어서 저온 열처리를 수행할 수 있다.
본 발명은 실시예들 및 그 변형을 참조하여 기술되었다. 그러나, 본 발명은 이들 실시예 및 변형에 국한되지 않는다. 상술한 실시예 및 변형은 서로 조합하여 실행될 수 있다. 본 분야의 숙련된 자라면, 구성요소의 추가, 삭제, 설계 변경, 또는 공정의 추가, 생략 또는 조건 변경에 의한 상술한 실시예 또는 변형을 적절하게 수정할 수 있으며, 그러한 변경은 본 발명의 사상내에 부합되는 한 본 발명의 범위내에 포함된다.
예를 들어, 상술한 제1 및 제2 실시예에서는, 티타늄 질화물(TiN)로 이루어진 배리어 메탈(24)을 형성하기 위한 저온 열처리후에 티타늄 질화물층(32)이 남겨지게 된다. 그러나, 본 발명은 이에 국한되지 않는다. 예를 들면, 티타늄 질화물층(32)을 완전히 반응시켜서 배리어 메탈(24)의 형성을 생략할 수도 있다.
제1 실시예에서는, 실리콘 다이오드(22)상에 티타늄층(31)이 형성되고, 제2 실시예에서는, 실리콘 다이오드(22)상에 티타늄-과잉 티타늄 질화물층(41)이 형성된다. 그러나, 본 발명은 이에 국한되지 않는다. 예를 들면, 실리콘 다이오드(22)상에 티타늄층(31)과 티타늄-과잉 티타늄 질화물층(41)이 적층될 수도 있으며, 그 상부에 티타늄 질화물층(32)이 형성될 수도 있다.
게다가, 상술한 제1 실시예에서, 티타늄층(31)상에 티타늄 질화물을 적층하여 티타늄 질화물층(32)을 형성한다. 그러나, 본 발명은 이에 국한되지 않는다. 티타늄층(31)의 막 형성후, 주변 공기에 대한 노출없이, 질소 가스(N2 가스) 분위기에 노출시킴으로써 티타늄층(31)의 상부에 티타늄 질화물층(32)이 형성될 수도 있다.
게다가, 상술한 제1 및 제2 실시예에서, 예를 들어, 워드선 배선층(14), 비트선 배선층(15) 및 필러(16)로 이루어진 구조를 제조한 후, 실리콘을 결정화하고 불순물을 활성화하기 위한 고온 열처리가 통합적으로 수행된다. 그러나, 본 발명은 이에 국한되지 않는다. 예를 들면, 각각의 층에 실리콘 다이오드(22)의 막 형성후 그리고 티타늄층(31) 등의 막형성 전에, 3 내지 80초 동안 온도 700 내지 900℃에서 어닐링과 같은 고온 열처리가 수행될 수도 있다. 즉, 각각의 필러층을 형성시 고온 열처리가 수행될 수도 있다. 이 경우, 고온 열처리는 적층된 필러층들의 수만큼 여러번 수행된다.
이는 필러 형상으로 패턴화하기 전에 실리콘 다이오드(22)를 결정화할 수 있게 한다. 따라서, 필러 형상으로 패턴화한 후 결정화하는 경우보다 결정화가 용이하다. 보다 구체적으로, 실리콘 다이오드(22)의 결정화는 결정화 핵으로서 기능하는 부분에서 진행되기 시작한다. 그러나, 미세한 필러 형상으로 처리된 후에는, 결정 핵이 각 필러에 포함되어 있지 않으며, 이는 모든 필러들에 실리콘 다이오드(22)를 결정화하는 것을 곤란하게 할 것이다. 이에 비해, 패턴화한 후에 실리콘 다이오드(22)가 결정화되면, 연속되는 막을 구성하는 실리콘 다이드(22)의 임의 부분에 결정 핵이 포함되며, 이는 결정화를 용이하게 할 것임에 거의 확실하다. 따라서, 결정화를 위한 열처리(고온 열처리)의 온도 또는 지속시간을 줄일 수 있다.
게다가, 상술한 제1 및 제2 실시예에서는, 불순물을 도입하는 동안 아몰퍼스 실리콘을 적층함으로써 실리콘 다이오드(22)가 형성된다. 그러나, 본 발명은 이에 국한되지 않는다. 예를 들어, 불순물을 도입하지 않고 실리콘층이 적층될 수도 있으며, 그 다음으로 불순물이 이온 주입될 수도 있다. 첫번째층인 실리콘층의 막 형성후에 비소(As)의 이온 주입을 행할 수도 있으며, 두번째층인 실리콘층의 막형성후에 붕소(B)의 이온 주입을 행할 수도 있다. 대안적으로, 첫번째층인 실리콘층의 막 형성후에 붕소의 이온 주입을 행할 수도 있으며, 두번째층인 실리콘층의 막 형성후에 비소의 이온 주입을 행할 수도 있다. 또한, 제1 층과 제2 층 사이에 비도핑된 실리콘층이 형성될 수도 있다. 게다가, I형층(22i)은 N형층(22n) 및 P형층(22p)보다 유효 불순물 농도가 더 낮아진 저농도층으로 대체될 수도 있다. 또한, 불순물 농도가 다소 더 낮은 P-형층 또는 N-형층은 실리콘 다이오드(22)의 상부층을 구성하는 P형층(22p) 또는 N형층(22n)의 상부에 형성될 수도 있다.
또한, 제1 및 제2 실시예에서, 실리콘 다이오드(22)는 불순물 함유 실리콘으로 형성된다. 그러나, 실리콘 다이오드(22)는 단지 실리콘-과잉 실리콘 게르마늄 또는 실리콘-과잉 실리콘 카본과 같은, 실리콘을 주성분으로 하는 반도체 재료로 형성될 필요가 있다.
게다가, 제1 및 제2 실시예에서, 실리콘 다이오드(22)는 PIN 다이오드이다. 그러나, 본 발명은 이에 국한되지 않지만, 적어도 상부가 MIS(metal-insulator-silicon) 다이오드 또는 SIS(silicon-insulator-silicon) 다이오드와 같은, 실리콘 함유 반도체 재료로 이루어진 다이오드이어야 한다.
상술한 실시예는 실리콘 다이오드 및 전극막 사이에 콘택트 저항이 낮은 기억 장치 및 이를 제조하기 위한 방법을 구현할 수 있다.
임의의 실시예들이 기술되었지만, 이들 실시예는 단지 일례로서 제공된 것이며, 본 발명의 범위를 제한하려는 의도를 가진 것은 아니다. 실제로, 본 명세서에 기술된 신규한 디바이스 및 방법들은 다양한 다른 형태로 구현될 수도 있으며; 게다가 본 명세서에서 기술된 디바이스 및 방법의 형태의 다양한 생략, 대체 및 변경은 본 발명의 사상으로부터 동떨어짐없이 이루어질 수 있다. 첨부된 청구범위 및 이들의 등가물은 본 발명의 범위 및 사상내에 부합되는 한 상술한 형태 또는 변형을 포함한다.
16: 필러
23: 중간 전극막
31: 티타늄층
36: 실리콘 질화물막
37: 층간 절연막

Claims (19)

  1. 기억 장치로서,
    적어도 상층 부분이 실리콘을 함유하며 불순물이 도핑된 반도체 재료로 이루어진 실리콘 다이오드;
    상기 실리콘 다이오드상에 제공되고, 상기 실리콘 다이오드와 접촉하며, 금속, 실리콘 및 질소를 함유하는 전극막; 및
    상기 실리콘 다이오드 하부에 제공되거나 상기 전극막 상에 제공되는 저항 변화막을 포함하며,
    상기 전극막은 실리콘 농도가 상부면에서보다 하부면에서 더 높고, 질소 농도는 하부면에서보다 상부면에서 더 높은, 기억 장치.
  2. 제1항에 있어서,
    상기 금속의 산화 반응과 관련된 깁스(Gibbs) 자유 에너지의 감소량은 실리콘의 산화 반응과 관련된 깁스 자유 에너지의 감소량보다 큰, 기억 장치.
  3. 제1항에 있어서,
    상기 금속의 산화 반응과 관련된 흡열량은 실리콘의 산화 반응과 관련된 흡열량보다 큰, 기억 장치.
  4. 제1항에 있어서,
    상기 금속은 티타늄, 탄탈, 니오븀, 하프늄, 지르코늄 및 크롬으로 구성된 그룹으로부터 선택된 1종의 금속이거나 그 1종의 금속과 텅스텐의 합금인, 기억 장치.
  5. 제1항에 있어서,
    상기 전극막상에 제공되며 상기 금속과 질소를 함유하는 금속 질화물층을 더 포함하며,
    상기 저항 변화막은 상기 금속 질화물층상에 위치하는, 기억 장치.
  6. 제1항에 있어서,
    제1 방향으로 연장되는 복수의 워드선으로 이루어진 워드선 배선층; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트선으로 이루어진 비트선 배선층을 더 포함하며,
    상기 워드선 배선층과 상기 비트선 배선층은 교대로 적층되고,
    상기 실리콘 다이오드, 상기 전극막 및 상기 저항 변화막이 적층된 필러는 각각의 상기 워드선과 각각의 상기 비트선 사이에 형성되는, 기억 장치.
  7. 기억 장치를 제조하기 위한 방법으로서,
    실리콘을 함유하며 불순물이 도핑된 반도체 재료로 이루어진 실리콘 다이오드의 적어도 상층 부분에 실리콘 다이오드를 형성하는 단계;
    상기 실리콘 다이오드상에 금속으로 이루어진 금속층을 형성하는 단계;
    상기 금속층 상에 금속의 질화물로 이루어진 금속 질화물층을 형성하는 단계;
    저항 변화막을 형성하는 단계; 및
    상기 금속층을 열처리에 의해 상기 실리콘 다이오드 및 상기 금속 질화물층과 반응시켜서 상기 금속, 실리콘 및 질소를 함유하는 전극막을 형성하는 단계를 포함하는, 기억 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 금속층은 두께가 0.5 내지 2㎚인, 기억 장치의 제조 방법.
  9. 기억 장치를 제조하기 위한 방법으로서,
    실리콘을 함유하고 불순물이 도핑된 반도체 재료로 이루어진 실리콘 다이오드의 적어도 상층 부분에 실리콘 다이오드를 형성하는 단계;
    상기 실리콘 다이오드 상에 금속-과잉 금속 질화물로 이루어진 금속층을 형성하는 단계;
    상기 금속층상에 상기 금속의 질화물로 이루어진 금속 질화물층을 형성하는 단계;
    저항 변화막을 형성하는 단계; 및
    상기 금속층을 열처리에 의해 상기 실리콘 다이오드 및 상기 금속 질화물층과 반응시켜서 상기 금속, 실리콘 및 질소를 함유하는 전극막을 형성하는 단계를 포함하는, 기억 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 열처리보다 높은 온도하에서 다른 열처리를 수행함으로써, 상기 반도체 재료를 결정화하고 상기 불순물을 활성화하는 단계를 더 포함하는, 기억 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 열처리에 의해 상기 반도체 재료는 결정화되고 상기 불순물은 활성화되는, 기억 장치의 제조 방법.
  12. 제7항에 있어서,
    상기 금속은 산화 반응과 관련된 깁스 자유 에너지의 감소량이 실리콘의 산화 반응과 관련된 깁스 자유 에너지의 감소량보다 큰 금속인, 기억 장치의 제조 방법.
  13. 제7항에 있어서,
    상기 금속은 산화 반응과 관련된 흡열량이 실리콘의 산화 반응과 관련된 흡열량보다 큰 금속인, 기억 장치의 제조 방법.
  14. 제7항에 있어서,
    상기 금속은 티타늄, 탄탈, 니오븀, 하프늄, 지르코늄 및 크롬으로 구성된 그룹으로부터 선택된 1종의 금속이거나 그 1종의 금속과 텅스텐의 합금인, 기억 장치의 제조 방법.
  15. 제7항에 있어서,
    제1 방향으로 연장되는 복수의 워드선으로 이루어진 워드선 배선층을 형성하는 단계;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트선으로 이루어진 비트선 배선층을 형성하는 단계; 및
    상기 저항 변화막, 상기 전극막 및 상기 실리콘 다이오드를 선택적으로 제거하여 상기 실리콘 다이오드, 상기 전극막 및 상기 저항 변화막이 적층된 필러를 형성하는 단계를 더 포함하고,
    상기 워드선 배선층을 형성하는 단계와 상기 비트선 배선층을 형성하는 단계는 교대로 수행되고,
    상기 필러는 각각의 상기 워드선과 각각의 상기 비트선 사이에 형성되는, 기억 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 필러의 측면상에 실리콘 질화막을 형성하는 단계; 및
    상기 필러 및 상기 실리콘 질화막을 매립하도록 실리콘 산화물로 이루어진 층간 절연막을 형성하는, 기억 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 필러는 종횡비가 4 이상인, 기억 장치의 제조 방법.
  18. 제7항에 있어서,
    반도체 재료는 아몰퍼스 실리콘인, 기억 장치의 제조 방법.
  19. 제7항에 있어서,
    상기 반도체 재료는 실리콘-과잉 실리콘 게르마늄 또는 실리콘-과잉 실리콘 탄소인, 기억 장치의 제조 방법.
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