JP2012059995A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2012059995A JP2012059995A JP2010203011A JP2010203011A JP2012059995A JP 2012059995 A JP2012059995 A JP 2012059995A JP 2010203011 A JP2010203011 A JP 2010203011A JP 2010203011 A JP2010203011 A JP 2010203011A JP 2012059995 A JP2012059995 A JP 2012059995A
- Authority
- JP
- Japan
- Prior art keywords
- titanium
- film
- diode
- layer
- nitrogen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】ダイオードと電極材料とのコンタクト抵抗を低減した半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、シリコンを含むダイオードと、前記ダイオードに対して積層された金属層及び可変抵抗膜と、前記ダイオードと前記金属層との間に設けられた、チタンとシリコンと窒素とを含む層と、を備えた。前記チタンと前記シリコンと前記窒素とを含む前記層は、前記窒素よりも前記チタンまたはチタンシリサイドを多く含む。
【選択図】図2
【解決手段】実施形態によれば、半導体装置は、シリコンを含むダイオードと、前記ダイオードに対して積層された金属層及び可変抵抗膜と、前記ダイオードと前記金属層との間に設けられた、チタンとシリコンと窒素とを含む層と、を備えた。前記チタンと前記シリコンと前記窒素とを含む前記層は、前記窒素よりも前記チタンまたはチタンシリサイドを多く含む。
【選択図】図2
Description
本発明の実施形態は、半導体装置及びその製造方法に関する。
新しい不揮発性メモリとして、可変抵抗膜を記憶層として用いた抵抗変化型メモリが期待されている。また、高集積化の観点から、ワードラインと、ワードラインに対して3次元的に交差するビットラインと、これらワードラインとビットラインとの交点に設けた可変抵抗膜を含むメモリセルと、を複数積層した構造が提案されている。
この構造では、書き込み対象のメモリセルに書き込みを行っている時、選択していない他のメモリセルにも逆方向バイアスが印加され得る。そのため、整流性のあるダイオードをメモリセルに対して直列接続するように積層させた構造が提案されている。
一般に、オフ状態では可変抵抗膜の抵抗が高く流れる電流は小さく、オン状態では可変抵抗膜の抵抗が低く流れる電流が大きい。オフ状態の可変抵抗膜にセット電圧VSETを印加することでオン状態に、オン状態の可変抵抗膜にリセット電圧VRESETを印加することでオフ状態にすることができる。
ここで、上記ダイオードの順方向電流が小さいと、VSETとVRESETとのマージンが小さくなり、メモリセルを誤動作させてしまうおそれがある。したがって、上記メモリデバイスにおけるダイオードには、順方向電流が大きいことが求められる。
ダイオードと電極材料とのコンタクト抵抗を低減した半導体装置及びその製造方法を提供する。
実施形態によれば、半導体装置は、シリコンを含むダイオードと、前記ダイオードに対して積層された金属層及び可変抵抗膜と、前記ダイオードと前記金属層との間に設けられた、チタンとシリコンと窒素とを含む層と、を備えた。前記チタンと前記シリコンと前記窒素とを含む前記層は、前記窒素よりも前記チタンまたはチタンシリサイドを多く含む。
以下、図面を参照し、実施形態について説明する。
図1(a)は、実施形態に係る半導体装置の要部の構造を例示する模式斜視図である。本実施形態に係る半導体装置は、第1の配線10と、第1の配線10に対して3次元的に交差して設けられた第2の配線20と、第1の配線10と第2の配線20との間に挟持されたピラー状の積層構造体40とを有する。第1の配線10と第2の配線20とは、平面視で非平行である。
第1の配線10、第2の配線20および積層構造体40は、2次元方向に複数設けられ、さらにそれらが複数積層されている。
図1(a)における第1の配線10、第2の配線20は、それぞれ、図1(b)におけるワード線WL、ビット線BLに対応する。あるいは、第1の配線10がビット線BLに対応し、第2の配線20がワード線WLに対応する。ワード線WL及びビット線BLの本数及び積層数は任意である。
図1(a)における第1の配線10、第2の配線20は、それぞれ、図1(b)におけるワード線WL、ビット線BLに対応する。あるいは、第1の配線10がビット線BLに対応し、第2の配線20がワード線WLに対応する。ワード線WL及びビット線BLの本数及び積層数は任意である。
積層構造体40は、ワード線WLとビット線BLとがそれぞれ交差するクロスポイントに設けられている。積層構造体40は、記憶層である可変抵抗膜17と整流素子であるダイオード12とが、第1の配線10と第2の配線20との間に直列接続された構造を有する。ダイオード12は、第1の配線10上に、金属層である下部電極11を介して設けられている。なお、本明細書における金属層は、金属を含み導電性を有する層を表し、金属窒化物などの金属化合物層も含む。可変抵抗膜17は、ダイオード12上にバリアメタル層16を介して設けられ、可変抵抗膜17上には、金属層である上部電極18を介して第2の配線20が形成されている。ダイオード12とバリアメタル層16との間には、チタンとシリコンと窒素とを含む層30が設けられている。
図2(a)は、積層構造体40のさらに詳細な断面構造の第1の具体例を表す。
第1の配線10及び第2の配線20は、例えばタングステンを含む。ダイオード12は、シリコンを含む。下部電極11は、第1の配線10に含まれるタングステンと、ダイオード12に含まれるシリコンとを反応させないようにバリア性を有する例えば窒化チタン膜である。
ダイオード12は、例えば、n形シリコン層とp形シリコン層との間にノンドープシリコン層を挟んだPIN(P-Intrinsic-N)構造を有する。あるいは、ダイオード12は、PIN構造に限らず、MIS(Metal-Insulator-Silicon)構造、SIS(Silicon-Insulator-Silicon)構造のダイオードであってもよい。
ダイオード12上には、チタンシリサイド膜13が設けられている。チタンシリサイド膜13は、実質的にチタンシリサイドのみを含むチタンシリサイドの単層構造である。
チタンシリサイド膜13上には、チタンとシリコンと窒素とを含む層14が設けられている。チタンとシリコンは他の元素と結合せずにそれぞれ単独で層14に含まれる。また、チタンとシリコンは互いに結合して、チタンシリサイドとして層14に含まれる。また、この層14は、窒素よりもチタンシリサイドを多く含む。あるいは、層14は、窒素よりもチタンを多く含む。
層14上には、窒化チタン膜15が設けられている。窒化チタン膜15は、窒素よりもチタンを多く含むチタンリッチな膜である。
層14に含まれるチタンシリサイド、およびチタンシリサイド膜13は、後述するように、ダイオード12に含まれるシリコンと、チタンリッチな窒化チタン膜15に含まれるチタンとが反応することで生成されたものである。あるいは、上記チタンシリサイドは、ダイオード12上に形成されたチタン膜とこのチタン膜上に形成された窒化チタン膜との積層構造におけるチタン膜と、ダイオード12のシリコンとが反応することで生成されたものである。
チタンリッチな窒化チタン膜15上には、金属層であるバリアメタル層16が設けられている。バリアメタル層16は、例えば窒化チタン膜であり、その上に設けられる可変抵抗膜17を構成する元素が、バリアメタル層16より下の層に拡散するのを防止する。バリアメタル層16は、元素拡散を防止するバリア性を発現し、且つ可変抵抗膜17に所望の特性を発揮させるのに良好な組成を有する。
バリアメタル層16上には、可変抵抗膜17が設けられている。可変抵抗膜17は、印加する電圧の大きさによって抵抗値が変化する。例えば、可変抵抗膜17として、金属酸化物などを用いることができる。
可変抵抗膜17上には、金属層である上部電極18が設けられている。上部電極18上には、ストッパー膜19を介して、図1(a)に示す第2の配線20が設けられる。ストッパー膜19は、例えばタングステンを含む。上部電極18は、可変抵抗膜17を構成する元素と、ストッパー膜19に含まれるタングステンとの相互拡散を防止するバリアメタルとしても機能する。
本実施形態に係る半導体装置は、不揮発性のメモリデバイスである。第1の配線10と第2の配線20を介して可変抵抗膜17に電圧を印加することで可変抵抗膜17の抵抗値を変化させることができ、その後電圧の印加を止めても相対的に高抵抗状態と低抵抗状態のどちらかを安定して維持することができる。それぞれの状態が、データの"0"または"1"に対応する。
抵抗が高く流れる電流が小さいオフ状態の可変抵抗膜17にセット電圧VSETを印加することで、抵抗が低く流れる電流が大きいオン状態(セット状態)にすることができる。オン状態の可変抵抗膜17にリセット電圧VRESETを印加することでオフ状態(リセット状態)にすることができる。
第1の配線10、可変抵抗膜17、および第2の配線20をそれぞれ複数積層させた構造においては、書き込み対象の選択セルに書き込みを行う際に、非選択セルにも逆方向バイアスが印加され得るが、整流性を有するダイオード12によって、非選択セルの誤セット及び誤リセットが防止される。
次に、図4(a)〜図7(b)を参照して、実施形態に係る半導体装置の製造方法について説明する。
まず、図示しない基板上にメモリセルを動作させる回路を形成し、その回路の上に、図4(a)に示す絶縁層8を形成する。その後、絶縁層8上に、第1の配線10を構成する金属膜(例えばタングステン膜)を形成した後、その金属膜を複数のライン状にパターニングする。これにより、図4(a)に示すように、複数の第1の配線10が形成される。隣り合う第1の配線10間には、絶縁層9が設けられる。
次に、図4(b)に示すように、第1の配線10及び絶縁層9上に、下部電極11として、例えば窒化チタン膜を5−10(nm)程度の厚さで形成する。
次に、下部電極11上に、いずれもアモルファス状態のn形シリコン層、ノンドープシリコン層及びp形シリコン層を形成する。これらは、同じチャンバー内で大気にさらすことなく続けて形成する。これにより、下部電極11上に、ダイオード12が形成される。
n形シリコン層は、不純物として例えばリンを含み、その濃度は、1020−1021(atom/cm3)が望ましい。また、n形シリコン層の厚さは、2−15(nm)程度が望ましい。ノンドープシリコン層の厚さは、50−120(nm)程度が望ましい。p形シリコン層は、不純物として例えばボロンを含み、その濃度は、1020−1021(atom/cm3)が望ましい。p形シリコン層の厚さは、2−15(nm)程度が望ましい。
ダイオード12の上面は、p形シリコン層またはn形シリコン層である。あるいは、それらの層の上に、それらの層よりも低不純物濃度のシリコン層を形成してもよい。
次に、図5(a)に示すように、ダイオード12上にチタンリッチな窒化チタン膜15を形成し、さらにその窒化チタン膜15上にバリアメタル層16を形成する。
この後、第1の熱処理(アニール)を行い、ダイオード12の上面にチタンシリサイドを含む層を形成する。例えば、500−700(℃)程度で第1の熱処理を行う。これにより、チタンリッチな窒化チタン膜15のチタンが、ダイオード12上に形成された自然酸化膜を還元し、ダイオード12のシリコンと反応する。
この結果、図5(b)に示すように、ダイオード12上にチタンシリサイド膜13が形成され、さらに、チタンシリサイド膜13上に、チタンとシリコンと窒素とを含む層14が形成される。この層14に含まれるチタン及びシリコンの少なくとも一部は、チタンシリサイドとして層14に含まれてもよい。チタンシリサイド膜13におけるチタンシリサイドおよび層14に含まれるチタンシリサイドは、例えばダイシリサイド(TiSi2)である。
シリサイドを形成するための金属層である窒化チタン膜15は、窒素よりもチタンを多く含有し、チタン含有率が50原子百分率(atomic percent)を越えるチタンリッチな窒化チタン膜15である。
チタンリッチな窒化チタン膜15は、チタンターゲットと窒素ガスを用いた反応性スパッタリング法によって容易に形成することができる。具体的には、チャンバー内に成膜対象のウェーハとチタンターゲットとを対向させて配置し、そのチャンバー内に窒素ガスと、不活性ガス(例えばアルゴンガス)を導入する。そして、ウェーハとターゲット間に電圧を印加して、イオン化させたアルゴンをターゲットに衝突させ、叩き出されたターゲット物質をウェーハ上に堆積させる。
このときのターゲット表面の状態によって、スパッタリングのモードを、非窒化モードと窒化モードとに区別することができる。
図12は、チャンバー内への窒素ガス(N2ガス)の導入量と、チャンバー内圧力との関係を表す。横軸は窒素ガスの導入量(sccm)を、縦軸はチャンバー内圧力(Pa)を表す。
窒素ガス導入量が少ない領域では、窒素ガス導入量が増えてもチャンバー内圧力はほとんど上昇せず、低い圧力の状態が続く。この領域を非窒化モードと呼ぶ。これに対して、窒化モードでは、窒素ガス導入量の増大に伴いチャンバー内圧力が上昇していく。この領域を窒化モードと呼ぶ。なお、非窒化モードは、non-poison mode、窒化モードは、poison-modeと呼ばれることもある。
また、図13は、反応性スパッタリング法によって形成される窒化チタン膜の比抵抗の、窒素ガス流量依存性を示す。横軸は、チャンバー内への窒素ガス(N2ガス)の導入量(sccm)を、縦軸は、成膜される窒化チタン膜の比抵抗(μΩ・cm)を表す。
図13では、ウェーハ側に印加するバイアス電力が0(W)、200(W)、300(W)の3つの例を示しているが、そのバイアス電力に依らず、窒素ガス導入量の増加に伴って抵抗が上昇し、ピークに達した後、下がる傾向がある。また、バイアス電力の違いによって、比抵抗のピークポイントが若干ずれる。そのため、得ようとする膜質に応じてバイアス電力を選択すればよい。
非窒化モードでは、ターゲット表面は母材金属であるチタンの部分が、窒化された部分よりも多く、チタンがターゲット表面のほとんどを占めている。非窒化モードでは、ターゲット表面がほぼチタンの状態で、そのチタンがスパッタリングされ、ウェーハに到達する途中、あるいはウェーハ表面で窒化する。この非窒化モードでウェーハに形成される窒化チタン膜は、窒素よりもチタンを多く含有するチタンリッチの窒化チタン膜となる。
一方、窒化モードでは、ターゲット表面のチタンが十分窒化され、その窒化チタンがスパッタリングされて、ウェーハ上に堆積する。この窒化モードでは、チタンと窒素との組成比がほぼ1:1、あるいはチタン含有率が50原子百分率(atomic percent)以下の窒化チタン膜が形成される。
なお、CVD(Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法でも、チタンリッチの窒化チタン膜を形成することができる。これらの方法の場合、チャンバー内に導入する例えば窒素ガスやアンモニアガスの分圧比を制御、あるいは、プラズマやラジカルの照射により、吸着した原料ガスの分解を促進させることなどにより、チタンリッチの窒化チタン膜を形成することができる。
前述したように、第1の熱処理により、ダイオード12とバリアメタル層16との間にチタンシリサイドを含む層が形成される。この後、図6(a)に示すように、バリアメタル層16上に、可変抵抗膜17、上部電極18およびストッパー層19を順に形成する。
なお、バリアメタル層16は、可変抵抗膜17の構成元素の拡散を防ぐバリア性と、可変抵抗膜17が抵抗値を変化させるスイッチング性能の観点から、窒化チタンが望ましく、その厚さは10(nm)程度が望ましい。バリアメタル層16に用いる窒化チタンの組成は、可変抵抗膜17に応じて決めることができる。バリアメタル層16の組成が、シリサイドを形成するための窒化チタン膜15と同じ組成の場合には、窒化チタン膜15とバリアメタル層16とを、同じ条件の同じプロセスで一括して形成することができる。
ストッパー膜19を形成した後、ストッパー膜19上に、図示しないマスク(例えば、TEOS(tetraethoxysilane)膜、シリコン窒化膜など)を形成し、そのマスクに所望の開口を形成するパターニングを行う。そして、例えばRIE(Reactive Ion Etching)法で、図6(a)に示した積層体を選択的に除去する。これにより、図6(b)に示すように、第1の配線10上に、例えばアスペクト比(幅に対する高さの比)が4以上のピラー状の積層構造体40が形成される。
その後、図7(a)に示すように、隣り合う積層構造体40間を層間絶縁膜(例えばTEOS膜)21で埋め込む。層間絶縁膜21は、積層構造体40の上面を覆うように形成された後、例えばCMP(Chemical Mechanical Polishing)法にて、積層構造体40の最上層であるストッパー膜19が露出するまで研磨される。層間絶縁膜21に対して異なる材料(例えばタングステン)からなるストッパー膜19は、この研磨停止タイミングを認識するストッパーとして機能する。
この後、第2の熱処理を行い、シリコンに対して導電性を付与する不純物がドープされた構造を有するダイオード12を活性化させる。シリコン層がアモルファス状態の場合には、この熱処理により結晶化する。第2の熱処理の温度は、前述したシリサイド反応をさせる第1の熱処理時の温度以上であり、例えば、700−900(℃)程度である。また、第2の熱処理の時間は、例えば、3−80秒程度である。
チタンシリサイドが形成された後、高温の熱処理が行われると、チタンシリサイドが凝集してしまうことがある。このチタンシリサイドの凝集について、図10(a)〜(c)を参照して説明する。
図10(a)に示すように、シリコン層101上に、3(nm)の厚さのチタン膜102を形成し、そのチタン膜102上に、10(nm)の厚さの窒化チタン膜103を形成する。窒化チタン膜103は、本実施形態におけるバリアメタル層16に対応する。
この後、600−700(℃)程度の熱処理を行い、図10(b)に示すように、シリコン層101と窒化チタン膜103との間に、チタンシリサイド(TiSi2)膜104を形成する。
そして、この後の工程にて、700(℃)を越える熱処理が行われると、図10(c)に示すように、チタンシリサイド104aが島状に凝集してしまうことがある。この凝集が起こる前の図10(b)におけるチタンシリサイド膜104の底面(チタンシリサイド膜104とシリコン層101との界面)を、図10(c)中に破線で示す。
シリコン層101と窒化チタン膜103との界面において、島状に凝集したチタンシリサイド104aが存在しない領域には、n形またはp形不純物濃度が非常に低いシリコンが析出してしまう。その領域におけるn形またはp形不純物濃度は1019(cm−3)以下の低濃度であるため、電気的に活性化していても、その領域ではシリコン層101と窒化チタン膜103とのコンタクト抵抗が非常に高くなってしまう。
本実施形態では、ダイオード12上にチタン膜ではなく、チタンリッチの窒化チタン膜15を形成した状態で、シリサイド反応をさせる。これにより、チタンシリサイドと窒素とを含む層14を形成することができる。
チタンシリサイドの単層は、前述したように、その後に高温が加わると凝集を起こしやすい。しかし、本実施形態の層14は、チタンシリサイドに加えて窒素も含むことから、その後に700−900(℃)程度の温度が加わっても、チタンシリサイドが凝集し難くなる。すなわち、ダイオード12の活性化の高温アニール(第2の熱処理)の後も、ダイオード12上における面方向全体にチタンシリサイドが分布した構造を維持できる。この結果、ダイオード12とその上の金属層とのコンタクト抵抗を低減できる。
図2(b)は、層14がダイオード12と直接接する第2の具体例の断面構造を示す。
チタンリッチな窒化チタン膜15の膜厚、シリサイド反応時の条件(温度、時間等)によっては、図2(a)の第1の具体例に示すように、ダイオード12と層14との間にチタンシリサイドの単層膜であるチタンシリサイド膜13が形成される場合と、図2(b)の第2の具体例に示すように、ダイオード12と層14との間にチタンシリサイドの単層膜が形成されない場合とがある。例えば、チタンリッチな窒化チタン膜15が2(nm)より薄い場合には、チタンシリサイド膜13は形成されないことが多い。
チタンリッチな窒化チタン膜15の膜厚、シリサイド反応時の条件(温度、時間等)によっては、図2(a)の第1の具体例に示すように、ダイオード12と層14との間にチタンシリサイドの単層膜であるチタンシリサイド膜13が形成される場合と、図2(b)の第2の具体例に示すように、ダイオード12と層14との間にチタンシリサイドの単層膜が形成されない場合とがある。例えば、チタンリッチな窒化チタン膜15が2(nm)より薄い場合には、チタンシリサイド膜13は形成されないことが多い。
チタンシリサイド膜13が形成される場合であっても、チタン膜ではなく、窒化チタン膜15を用いたシリサイド反応のため、チタンシリサイド膜13の膜厚は非常に薄くなる。チタンシリサイド膜13が薄くなると、後の高温アニールでも凝集は起こりにくくなる。
ここで、図11のグラフにおいて、横軸はチタンシリサイド形成面の抵抗率(Ω・cm2)を表し、縦軸は累積確率分布を表す。
そのグラフにおいて、cは、前述した図10(c)のようにチタンシリサイドの凝集が起こった場合(比較例)の、シリサイド形成面のn+形シリコン領域の抵抗率の累積確率分布を表す。
dは、比較例の場合におけるシリサイド形成面のp+形シリコン領域の抵抗率の累積確率分布を表す。
aは、前述したチタンリッチな窒化チタン膜15を用いて層14を形成した実施形態におけるシリサイド形成面のn+形シリコン領域の抵抗率の累積確率分布を表す。
bは、実施形態におけるシリサイド形成面のp+形シリコン領域の抵抗率の累積確率分布を表す。
そのグラフにおいて、cは、前述した図10(c)のようにチタンシリサイドの凝集が起こった場合(比較例)の、シリサイド形成面のn+形シリコン領域の抵抗率の累積確率分布を表す。
dは、比較例の場合におけるシリサイド形成面のp+形シリコン領域の抵抗率の累積確率分布を表す。
aは、前述したチタンリッチな窒化チタン膜15を用いて層14を形成した実施形態におけるシリサイド形成面のn+形シリコン領域の抵抗率の累積確率分布を表す。
bは、実施形態におけるシリサイド形成面のp+形シリコン領域の抵抗率の累積確率分布を表す。
この結果より、実施形態は、比較例よりもシリサイド形成面の抵抗率が低い。このため、実施形態では比較例に比べて2.4倍のダイオード12の順方向電流が得られた。そして、ダイオード12の順方向電流の増大により、前述したセット電圧とリセット電圧とのマージンを大きくでき、可変抵抗膜17を誤ってセット状態にしてしまうなどの誤動作を防止できる。
なお、シリサイド形成用の金属層として、チタンと窒素との組成比がほぼ1:1、あるいはチタン含有率が50原子百分率(atomic percent)以下の窒化チタン膜を用いると、上記第1の熱処理時に、シリサイド反応の進行が不十分でコンタクト抵抗を低減させることができない。したがって、シリサイド形成用の金属層には、チタン含有率が50原子百分率(atomic percent)を越えるチタンリッチの窒化チタン膜が用いられる。
その組成にも依るが、チタンリッチな窒化チタン膜15の膜厚があまり厚いと、ダイオード12のシリコン層がチタンと反応する部分の厚さが厚くなり、シリコン層における不純物濃度の低下が問題になる場合がある。シリコン層がチタンと反応する部分の厚さが10(nm)以下になるように、チタンリッチな窒化チタン膜15の膜厚を調整するのが望ましい。この観点から、チタンリッチな窒化チタン膜15の膜厚は、0.5−5(nm)が望ましく、さらには0.5−3(nm)がより望ましい。
また、チタンと、p形シリコン層の不純物として用いられるボロンとは反応性がよく、シリサイド反応時にチタンシリサイド膜中にボロンが入り込み、p形シリコン層中の不純物濃度の低下を招くことが知られている。p形シリコン層中のボロン濃度の低下は、シリサイド反応時にボロンと反応可能なチタンの量に依存する。
本実施形態のように窒化チタン膜15からシリサイドを形成すると、チタン膜からシリサイドを形成する場合に比べて、ボロンとチタンとの反応を抑制することが可能になる。
更には、前述したように窒化チタン膜15の膜厚を薄くすることもボロンとチタンとの反応を抑制する。
また、ダイオード12上に薄いチタン膜を形成し、そのチタン膜上にチタンリッチな窒化チタン膜、あるいは通常の窒化チタン膜を形成した後に、シリサイド反応させた場合も、ボロンとチタンとの反応を抑制できる。
ボロンとチタンとの反応の抑制は、ダイオード12中のボロンの濃度変化を抑制する。この結果、順方向電流の低下を抑制できる。
また、窒素の存在により、チタンとシリコンとの反応温度がより高温側にシフトし、チタンとシリコンとの反応速度が遅くなる。このため、シリサイド反応時のシリコン層中へのチタン拡散を抑制でき、ダイオード12の特性を決めるリバース電流を抑制することが可能となる。
本実施形態のように窒化チタン膜15からシリサイドを形成すると、チタン膜からシリサイドを形成する場合に比べて、ボロンとチタンとの反応を抑制することが可能になる。
更には、前述したように窒化チタン膜15の膜厚を薄くすることもボロンとチタンとの反応を抑制する。
また、ダイオード12上に薄いチタン膜を形成し、そのチタン膜上にチタンリッチな窒化チタン膜、あるいは通常の窒化チタン膜を形成した後に、シリサイド反応させた場合も、ボロンとチタンとの反応を抑制できる。
ボロンとチタンとの反応の抑制は、ダイオード12中のボロンの濃度変化を抑制する。この結果、順方向電流の低下を抑制できる。
また、窒素の存在により、チタンとシリコンとの反応温度がより高温側にシフトし、チタンとシリコンとの反応速度が遅くなる。このため、シリサイド反応時のシリコン層中へのチタン拡散を抑制でき、ダイオード12の特性を決めるリバース電流を抑制することが可能となる。
チタンリッチな窒化チタン膜15の膜厚やシリサイド反応させる熱処理条件(温度、時間等)によっては、窒化チタン膜15の膜厚方向のすべてにわたってシリサイド反応が進行し、図3(a)の第3の具体例、図3(b)の第4の具体例に示すように、窒化チタン膜15がなくなる場合もある。
図3(a)に示す第3の具体例は、ダイオード12と層14との間に、チタンシリサイド単層構造のチタンシリサイド膜13が存在する構造である。
図3(b)は、チタンシリサイドの単層がない構造であって、ダイオード12とバリアメタル層16との間の層が、すべてチタンシリサイドと窒素とを含む層14になった構造である。
図3(a)に示す第3の具体例は、ダイオード12と層14との間に、チタンシリサイド単層構造のチタンシリサイド膜13が存在する構造である。
図3(b)は、チタンシリサイドの単層がない構造であって、ダイオード12とバリアメタル層16との間の層が、すべてチタンシリサイドと窒素とを含む層14になった構造である。
チタンリッチの窒化チタン膜15を用いて形成される層14は、窒素よりもチタンシリサイドを多く含み、あるいは窒素よりもチタンを多く含む。ダイオード12とその上の金属層(バリアメタル層16)との間に、そのような層14が介在していれば、ダイオード12と金属層との間の抵抗は十分に低減できる。なお、層14は、下部電極11とダイオード12との間に設けてもよい。
前述した第2の熱処理の後、図7(b)に示すように、積層構造体40及び層間絶縁膜21上に、第2の配線20を形成する。図7(b)において、第1の配線10は紙面を貫通する方向に延在し、第2の配線20は横方向に延在している。以上の工程により、3次元的に交差した第1の配線10と第2の配線20との間に積層構造体40が設けられたメモセルアレイが得られる。そして、前述した工程を繰り返し行うことによって、そのメモリセルアレイが複数積層された構造が得られる。
シリサイドを形成するための、チタンリッチの窒化チタン膜は、前述した非窒化モードの反応性スパッタリング法に限らず、以下に説明する方法でも形成できる。
ダイオード12を形成した後、図8(a)に示すように、ダイオード12上にチタン膜31を形成する。例えば、チタンターゲットを用い、チャンバー内に窒素ガスを導入せずにスパッタリングを行って、チタン膜31を形成する。この後、続けて、同じチャンバー内に窒素ガスを導入して、チャンバー内圧力を例えば3(mTorr)に維持する。これにより、チタン膜31が窒化し、ダイオード12上にチタンリッチの窒化チタン膜32が形成される(図8(b))。
ここで、図14は、窒素ガス雰囲気でチタン膜を窒化したときの深さ方向(膜厚方向)の窒化量を示す。横軸は膜表面を0とした場合の、そこからの深さ(nm)を表す。縦軸は、膜中の窒素原子(N)の組成(atomic percent)を表す。
図14に示すように、窒素ガスにさらされたチタン膜において表面から窒化するのは3(nm)程度なので、図8(a)におけるチタン膜31の厚さは3(nm)以下が望ましい。
ダイオード12上にチタン膜31を形成した後に、窒素ガス雰囲気でチタン膜31を窒化することで、面方向の組成がより均一なチタンリッチな窒化チタン膜32を形成することができる。このため、シリサイド反応のための第1の熱処理時、面方向により均一にチタンシリサイドを分布させることができ、順方向電流のばらつきを抑えることが可能となる。
あるいは、チタン膜31を形成した後、窒素ガス雰囲気で窒化させてチタン膜31に窒素を添加させるのではなく、固相の窒化チタン膜からチタン膜31に窒素を添加してもよい。
すなわち、図9(a)に示すように、ダイオード12上にチタン膜31を形成した後、そのチタン膜31上に窒化チタン膜41を形成する。この窒化チタン膜41は、チタンよりも多少窒素を多く含むように形成する。そして、第1の熱処理を行うと、チタン膜31に対して、ダイオード12からシリコンが添加され、そのシリコンがチタン膜31のチタンと反応してチタンシリサイドが生成する。さらにこの熱処理時、チタン膜31に対して、窒化チタン膜41から窒素が添加される。
この結果、図9(b)に示すように、ダイオード12上に、チタンシリサイドと窒素とを含む層33であって、窒素よりもチタンシリサイドを多く含む層33が形成される。
窒化チタン膜41においてチタンと1対1で結合して化合物を構成する窒素以外の窒素は、通常格子間に存在し、その後の熱工程などによって外部に放出される。そのため、上記のように、窒化チタン41から窒素を供給しながらチタン膜31とダイオード12のシリコンとの反応を進めることで、窒化チタン膜41の下に、チタンシリサイドと窒素とを含む層33であって、窒素よりもチタンシリサイドを多く含む層33を形成することができる。
窒化チタン膜41においてチタンと1対1で結合して化合物を構成する窒素以外の窒素は、通常格子間に存在し、その後の熱工程などによって外部に放出される。そのため、上記のように、窒化チタン41から窒素を供給しながらチタン膜31とダイオード12のシリコンとの反応を進めることで、窒化チタン膜41の下に、チタンシリサイドと窒素とを含む層33であって、窒素よりもチタンシリサイドを多く含む層33を形成することができる。
ダイオード12上にチタン膜を形成し、窒素ガスあるいは窒化チタン膜を用いてチタン膜に窒素を添加する方法においても、チタンシリサイドの単層が形成される図2(a)に示す第1の具体例の構造になる場合と、あるいはチタンシリサイドの単層が形成されない図2(b)に示す第2の具体例の構造になる場合がある。これは、チタン膜や窒化チタン膜の形成方法、組成、膜厚、シリサイド反応時の熱処理温度、熱処理時間などに依存する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…第1の配線、11…下部電極、12…ダイオード、13…チタンシリサイド膜、14…チタンとシリコンと窒素とを含む層、15…チタンリッチな窒化チタン膜、16…バリアメタル層、17…可変抵抗膜、18…上部電極、19…ストッパー膜、20…第2の配線、31…チタン膜、32…チタンリッチな窒化チタン膜、33…チタンとシリコンと窒素とを含む層、41…窒化チタン膜
Claims (5)
- シリコンを含むダイオードと、
前記ダイオードに対して積層された金属層及び可変抵抗膜と、
前記ダイオードと前記金属層との間に設けられ、チタンとシリコンと窒素とを含む層であって、前記窒素よりも前記チタンまたはチタンシリサイドを多く含む層と、
を備えたことを特徴とする半導体装置。 - シリコンを含むダイオードを形成する工程と、
前記ダイオード上に、窒素よりもチタンを多く含むチタンリッチな窒化チタン膜を形成する工程と、
第1の熱処理により、前記チタンと前記シリコンと前記窒素とを含む層であって、前記窒素よりも前記チタンまたはチタンシリサイドを多く含む層を前記ダイオード上に形成する工程と、
前記チタンと前記シリコンと前記窒素とを含む前記層上に、可変抵抗膜を形成する工程と、
前記第1の熱処理よりも後に行われる第2の熱処理により、前記ダイオードを活性化させる工程と、
を備えたことを特徴とする半導体装置の製造方法。 - チタンターゲットと窒素ガスを用いた反応性スパッタリング法で、前記チタンリッチな窒化チタン膜を形成することを特徴とする請求項2記載の半導体装置の製造方法。
- 前記チタンリッチな窒化チタン膜を形成する工程は、
前記ダイオード上にチタン膜を形成する工程と、
前記チタン膜に窒素を添加する工程と、
を有することを特徴とする請求項2記載の半導体装置の製造方法。 - 前記チタン膜を窒素ガス雰囲気で窒化することで、前記チタン膜に前記窒素を添加することを特徴とする請求項4記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010203011A JP2012059995A (ja) | 2010-09-10 | 2010-09-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010203011A JP2012059995A (ja) | 2010-09-10 | 2010-09-10 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012059995A true JP2012059995A (ja) | 2012-03-22 |
Family
ID=46056713
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010203011A Pending JP2012059995A (ja) | 2010-09-10 | 2010-09-10 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012059995A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2018193759A1 (ja) * | 2017-04-18 | 2019-11-07 | 株式会社アルバック | 抵抗変化素子の製造方法及び抵抗変化素子 |
-
2010
- 2010-09-10 JP JP2010203011A patent/JP2012059995A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2018193759A1 (ja) * | 2017-04-18 | 2019-11-07 | 株式会社アルバック | 抵抗変化素子の製造方法及び抵抗変化素子 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5488458B2 (ja) | 抵抗変化素子及びその製造方法 | |
KR102511828B1 (ko) | 자기 메모리 소자의 제조 방법 | |
KR101153036B1 (ko) | 기억 장치 및 그 제조 방법 | |
US9343673B2 (en) | Method for forming metal oxides and silicides in a memory device | |
US8097878B2 (en) | Nonvolatile memory elements with metal-deficient resistive-switching metal oxides | |
CN103460384B (zh) | 包含二极管结构的半导体结构及半导体装置及其形成方法 | |
JP2012174766A (ja) | 不揮発性抵抗変化素子 | |
JP2010532568A (ja) | 選択成長による可逆的抵抗スイッチング素子を使用するメモリセルおよびその形成方法 | |
WO2009096363A1 (ja) | 抵抗変化型不揮発性記憶装置とその製造方法 | |
TW201140805A (en) | Memory cell formed using a recess and methods for forming the same | |
TW201027744A (en) | Carbon-based memory elements exhibiting reduced delamination and methods of forming the same | |
TW201138173A (en) | A memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same | |
JP2017005178A (ja) | 半導体装置の製造方法 | |
TW201010007A (en) | A memory cell that includes a carbon-based memory element and methods of forming the same | |
KR20080028657A (ko) | 상변화 메모리 유닛의 제조 방법 및 이를 이용한 상변화메모리 장치의 제조 방법 | |
US9368721B1 (en) | Diamond like carbon (DLC) as a thermal sink in a selector stack for non-volatile memory application | |
TWI720645B (zh) | 包含異構通道之電晶體及相關裝置、電子系統及方法 | |
JP2010532569A (ja) | 選択付着による可逆的抵抗スイッチング素子を使用するメモリセルおよびその形成方法 | |
JP4634977B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2015060891A (ja) | 記憶装置 | |
US20170155043A1 (en) | Resistive random access memory including layer for preventing hydrogen diffusion and method of fabricating the same | |
JP2013197409A (ja) | 磁気抵抗素子及びそれを備える磁気ランダムアクセスメモリ | |
CN103210491A (zh) | 非易失性存储装置的制造方法 | |
TW201017946A (en) | Methods for increasing carbon nano-tube (CNT) yield in memory devices | |
KR20090096037A (ko) | 상변화 메모리 소자 및 그 제조 방법 |