KR20090096037A - 상변화 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

다이오드와 하부전극 콘택 간의 계면 특성을 개선하기 위한 상변화 메모리 소자 및 그 제조 방법을 제시한다.
본 발명의 상변화 메모리 소자는 상부에 금속 실리사이드층을 구비한 다이오드, 다이오드 측벽에 형성된 확산 방지 스페이서 및 금속 실리사이드층 상부에 접촉되는 하부전극 콘택을 포함하여, 소자의 동작 전류를 감소시킬 수 있다.
PRAM, 금속 실리사이드, 산소 확산

Description

상변화 메모리 소자 및 그 제조 방법{Phase-Change Memory Device and Fabrication Method Thereof}
본 발명은 상변화 메모리 소자에 관한 것으로, 보다 구체적으로는 스위칭 소자로서 다이오드를 사용하는 상변화 메모리 소자에서 다이오드와 하부전극 콘택 간의 계면 특성을 개선하기 위한 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
상변화 메모리 소자(Phase-change Random Access Memory; PRAM)는 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있으며, 최근에는 집적도 향상을 위해 다이오드를 스위칭 소자로 사용하여 셀을 형성한다.
PRAM 제조 공정에서, 다이오드를 형성한 후에는 후속 공정으로 생성될 하부전극 콘택과 다이오드 간의 접촉 저항을 최소화하기 위해 다이오드 표면에 금속 실리사이드층을 형성하며, 일반적인 상변화 메모리 소자 제조 방법에 대하여 도 1을 참조하여 설명하면 다음과 같다.
도 1은 일반적인 상변화 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도이다.
도시한 것과 같이, 반도체 기판(101) 상에 제 1 층간 절연막(103)을 형성한다. 그리고, 층간 절연막(103)의 지정된 부분을 제거하여 콘택홀을 형성한 다음 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정 및 이온 주입 공정에 의해 콘택홀 내에 PN 다이오드(105)를 형성한다.
이어서, 전체 구조 상에 반응 금속층(미도시)을 형성하고 열처리 공정을 수행함으로써, PN 다이오드(105) 상부에 금속 실리사이드층(107)을 생성한다. 여기에서, 반응 금속층은 코발트를 이용하여 형성할 수 있으며, 이 경우 금속 실리사이드층(107)은 코발트 실리사이드(CoSi)층이 된다.
그리고, 반응 후 잔존하는 반응 금속층을 제거한 다음 전체 구조 상에 제 2 층간 절연막(109)을 형성하고, 금속 실리사이드층(107) 표면이 노출되도록 콘택홀을 형성한다. 그 후, 전체 구조 상에 도전물질 및 유전물질을 증착하고 평탄화하여, 도전층(111) 및 유전층(113)으로 이루어지는 하부전극 콘택(Bottom Electrode Contact; BEC)을 형성한다.
금속 실리사이드층(107)은 다이오드(105)와 BEC와의 오믹 콘택(Ohmic contact)을 위한 금속층으로 작용하여, 접촉 저항을 감소시키고 결과적으로 소자가 낮은 동작 전류(Ion)에 의해서도 동작 가능하도록 한다.
이러한 PRAM 소자 제조 공정에서, 제 1 층간 절연막(103)은 실리콘 산화막으로 형성하고, 도전층(111)은 티타늄을 이용하여 형성하는 것이 일반적이다. 그런 데, 도전층(111) 증착을 위한 열 공정시 제 1 층간 절연막(103)에 포함된 산소 성분이 금속 실리사이드층(107)과 BEC의 도전층(111) 계면으로 이동되어 산소 성분의 확산층(115)이 발생하게 된다. 특히, 티타늄은 산소 성분을 매우 용이하게 흡착하는 특성이 있기 때문에, 확산층(115) 발생 현상은 더욱 심화된다.
이러한 확산층(115)은 PN 다이오드(105)와 BEC의 도전층(111)의 접촉 특성을 열화시켜, 상변화 물질의 히터로서 동작하는 BEC의 가열, 냉각 현상이 정상적으로 이루어지는 것을 방해하게 된다.
즉, 확산층(115)에 의해 BEC와 PN 다이오드 간의 저항 특성이 열화되어 동작 전류가 증가하고, 확산층(115)의 발생이 심화되는 경우 소자가 동작하지 않게 되는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 상부에 금속 실리사이드층이 형성된 PN 다이오드 상에 하부전극 콘택을 형성할 때, 금속 실리사이드층과 하부전극 콘택의 계면으로 산소 성분이 확산되는 것을 방지할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 PN 다이오드와 하부전극 콘택의 계면 특성을 개선하여 소자의 수율 및 동작 신뢰성을 향상시킬 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자는 상부에 금속 실리사이드층을 구비한 다이오드; 상기 다이오드 측벽에 형성된 확산 방지 스페이서; 및 상기 금속 실리사이드층 상부에 접촉되는 하부전극 콘택;을 포함한다.
한편, 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 반도체 기판 상에 층간 절연막을 형성하고 패터닝하여 콘택홀을 형성하는 단계; 상기 콘택홀 내측벽에 확산 방지 스페이서를 형성하는 단계; 및 상기 콘택홀 내에 다이오드를 형성하는 단계;를 포함한다.
본 발명에 의하면 PRAM 소자에서 다이오드 상부에 형성된 금속 실리사이드층 과 BEC와의 접촉 저항 특성을 개선할 수 있어, 소자의 동작 전류를 감소시킬 수 있다.
이에 따라, 고집적 PRAM 소자를 제조하기 위한 공정 마진을 충분히 확보할 수 있음은 물론, 소자의 생산성 및 신뢰성을 증대시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 2a 내지 2e는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
먼저, 도 2a에 도시한 것과 같이 반도체 기판(201) 상에 제 1 층간 절연막(203)을 형성한다. 그리고, 제 1 층간 절연막(203)의 지정된 부분을 제거하여 콘택홀을 형성한다.
그리고, 전체 구조 상에 확산 방지막(205)을 형성하고(도 2b), 스페이서 식각 공정에 의해 제 1 층간 절연막(203) 상부 및 콘택홀 저부의 확산 방지막(205)을 제거하여 콘택홀의 내측벽에 확산 방지 스페이서(205A)를 형성한다(도 2c).
여기에서, 확산 방지막(205)은 질화실리콘(SixNy)계 1차 결합 물질 또는 탄화실리콘(SixCy)계 1차 결합 물질과 같이 산소 확산을 억제할 수 있는 물질을 이용하여 형성할 수 있으며, 50~150Å의 두께로 형성하는 것이 바람직하다. 그리고, 확산 방지 스페이서(205A)에 의해 PN 다이오드 형성용 콘택홀의 폭이 감소될 것을 감안하여, PN 다이오드용 콘택홀은 100~300Å의 구경을 갖도록 형성한다.
이어서, 도 2d에 도시한 것과 같이, 콘택홀 내에 PN 다이오드(207)를 형성한다. PN 다이오드(207)는 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정 또는 고상 에피택시(Solid Phase Epitaxy; SPE) 공정 등과 같은 단결정 실리콘 성장 기법과 이온 주입 공정, 후속되는 평탄화 공정에 의해 형성된다.
이후, 도 2e에 도시한 것과 같이, PN 다이오드 상부를 금속 실리사이드층(209)으로 변화시킨 다음, 전체 구조 상에 제 2 층간 절연막(211)을 형성하고, 도전층(213) 및 유전층(215)으로 이루어지는 BEC를 형성한다.
이때, 도전층(213)은 질화 티타늄(TiN), 티타늄/질화 티타늄(Ti/TiN), 질화 티타늄(TiN/Ti)을 이용하여 화학기상증착(CVD) 또는 물리기상증착(PVD) 방식에 의해 형성할 수 있다.
이와 같은 방법에 의해 제조된 본 발명의 PRAM 소자는 상부에 금속 실리사이드층을 구비한 다이오드, 다이오드 측벽에 형성된 확산 방지 스페이서 및 금속 실리사이드층과 접촉되는 하부전극 콘택으로 구성된다.
그리고, 이러한 PRAM 소자는 확산 방지 스페이서에 의해 산소의 확산을 억제할 수 있어 금속 실리사이드층과 하부전극 콘택의 접촉 계면에 불필요한 확산층이 형성되는 것을 방지할 수 있다.
본 발명의 다른 실시예에서, 제 1 층간 절연막(203)을 확산 방지막으로 형성하는 것도 가능하다.
즉, 제 1 층간 절연막(203)을 질화실리콘(SixNy)계 1차 결합 물질 또는 탄화실리콘(SixCy)계 1차 결합 물질로 형성하는 경우, 그 내부에 산소 성분이 포함되어 있지 않으므로 후속 BEC 형성을 위한 열 공정시 산소 확산층이 발생하는 것을 원천적으로 방지할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명은 스위칭 소자로서의 PN 다이오드 상부에 형성된 금속 실리사이드층과 하부전극 콘택과의 접촉 특성을 개선할 수 있다. 이에 따라 상변화 메모리 소자를 좁은 선폭으로 제조하여 집적도를 향상시킬 수 있음은 물론, 생산성 및 신뢰성을 확보할 수 있어, 소형 전자 기기에 용이하게 적용할 수 있다.
도 1은 일반적인 상변화 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도,
도 2a 내지 2e는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
201 : 반도체 기판 203 : 제 1 층간 절연막
205 : 확산 방지막 205A : 확산 방지 스페이서
207 : 다이오드 209 : 금속 실리사이드층
211 : 제 2 층간 절연막 213 : 도전층
215 : 유전층

Claims (10)

  1. 상변화 메모리 소자에 있어서,
    상부에 금속 실리사이드층을 구비한 다이오드;
    상기 다이오드 측벽에 형성된 확산 방지 스페이서; 및
    상기 금속 실리사이드층 상부에 접촉되는 하부전극 콘택;
    을 포함하는 상변화 메모리 소자.
  2. 제 1 항에 있어서,
    상기 확산 방지 스페이서는, 질화실리콘(SixNy)계 1차 결합 물질 또는 탄화실리콘(SixCy)계 1차 결합 물질층인 것을 특징으로 하는 상변화 메모리 소자.
  3. 반도체 기판 상에 층간 절연막을 형성하고 패터닝하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내측벽에 확산 방지 스페이서를 형성하는 단계; 및
    상기 콘택홀 내에 다이오드를 형성하는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 확산 방지 스페이서는, 질화실리콘(SixNy)계 1차 결합 물질 또는 탄화 실리콘(SixCy)계 1차 결합 물질을 이용하여 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  5. 제 3 항에 있어서,
    상기 확산 방지 스페이서를 형성하는 단계는, 상기 콘택홀을 포함하는 전체 구조 상에 확산 방지막을 형성하는 단계; 및
    스페이서 식각 공정에 의해 상기 층간 절연막 상부 및 상기 콘택홀 저부의 확산 방지막을 제거하는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 확산 방지막은, 50~150Å의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  7. 제 3 항에 있어서,
    상기 콘택홀은, 100~300Å의 구경으로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  8. 제 3 항에 있어서,
    상기 다이오드는, 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정 또는 고상 에피택시(Solid Phase Epitaxy; SPE) 공정에 의해 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  9. 반도체 기판 상에, 질화실리콘(SixNy)계 1차 결합 물질 또는 탄화실리콘(SixCy)계 1차 결합 물질을 이용하여 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 다이오드를 형성하는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 다이오드는, 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정 또는 고상 에피택시(Solid Phase Epitaxy; SPE) 공정에 의해 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
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