KR101909632B1 - 반도체 소자 - Google Patents

Abstract

반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판에 제공되며 활성 영역을 한정하는 필드 영역을 포함한다. 상기 반도체 기판 상에 층간 절연 막이 제공된다. 상기 층간 절연 막을 수직으로 관통하는 홀 내에 반도체 패턴이 제공된다. 상기 반도체 패턴은 상기 활성 영역과 접촉한다. 상기 반도체 패턴과 상기 층간 절연 막 사이에 장벽 영역이 제공된다. 상기 장벽 영역은 제1 버퍼 유전체 및 장벽 유전체를 포함한다. 상기 제1 버퍼 유전체는 상기 장벽 유전체와 상기 반도체 패턴 사이에 개재된다. 상기 장벽 유전체는 상기 반도체 패턴 및 상기 활성 영역과 모두 이격된다.

Description

반도체 소자{Semiconductor device}

본 발명의 기술적 사상은 반도체 소자, 반도체 소자의 제조방법, 이들을 채택하는 메모리 소자, 메모리 카드, 전자 장치 및 전자 시스템에 관한 것이다.

반도체 소자가 고집적화 되면서, 반도체 소자를 구성하는 요소들이 차지하는 평면적을 줄이기 위한 연구가 진행되고 있다.

본 발명의 기술적 사상이 해결하려는 과제는 스위칭 소자로써 수직형의 다이오드를 채택하는 반도체 소자를 제공하는데 있다.

본 발명의 기술적 사상이 해결하려는 과제는 전기적 특성의 저하 없이 집적도를 향상시킬 수 있는 다이오드를 채택하는 반도체 소자를 제공하는데 있다.

본 발명의 기술적 사상이 해결하고자 하는 또 다른 기술적 과제는 상기 반도체 소자들의 제조방법들을 제공하는데 있다.

본 발명의 기술적 사상이 해결하고자 하는 또 다른 기술적 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판에 제공되며 활성 영역을 한정하는 필드 영역을 포함한다. 상기 반도체 기판 상에 층간 절연 막이 제공된다. 상기 층간 절연 막을 수직으로 관통하는 홀 내에 반도체 패턴이 제공된다. 상기 반도체 패턴은 상기 활성 영역과 접촉한다. 상기 반도체 패턴과 상기 층간 절연 막 사이에 장벽 영역이 제공된다. 상기 장벽 영역은 제1 버퍼 유전체 및 장벽 유전체를 포함한다. 상기 제1 버퍼 유전체는 상기 장벽 유전체와 상기 반도체 패턴 사이에 개재된다. 상기 장벽 유전체는 상기 반도체 패턴 및 상기 활성 영역과 모두 이격된다.

몇몇 실시예들에서, 상기 반도체 패턴은 제1 반도체 영역 및 상기 제1 반도체 영역 하부의 제2 반도체 영역을 포함하되, 상기 제1 반도체 영역은 제1 도전형의 불순물을 포함하고, 상기 제2 반도체 영역은 상기 제1 반도체 영역과 다른 제2 도전형의 불순물을 포함할 수 있다.

다른 실시예에서, 상기 장벽 영역은 상기 장벽 유전체와 상기 활성 영역 사이에 개재된 제2 버퍼 유전체를 더 포함할 수 있다.

또 다른 실시예에서, 상기 필드 영역은 상기 반도체 기판 내의 트렌치 및 상기 트렌치를 채우는 소자분리 패턴을 포함할 수 있다.

상기 장벽 영역은 상기 활성 영역과 상기 층간 절연 막 사이에 형성된 제1 부분 및 상기 소자분리 패턴과 상기 층간 절연 막 사이에 형성된 제2 부분을 포함하되, 상기 제1 부분은 제1 수직 두께를 갖고 상기 제2 부분은 상기 제1 수직 두께 보다 작은 제2 수직 두께를 가질 수 있다.

상기 층간 절연 막과 상기 활성 영역 사이에 개재됨과 아울러, 상기 층간 절연 막과 상기 소자 분리 패턴 사이에 개재된 하부 절연 막을 더 포함하되, 상기 하부 절연 막의 수직 방향의 두께는 상기 장벽 영역의 수평 폭 보다 클 수 있다.

상기 소자분리 패턴의 일부는 상기 층간 절연 막을 관통하도록 상부로 연장될 수 있다.

또 다른 실시예에서, 상기 반도체 패턴과 이격되고 상기 장벽 영역과 가까운 상기 활성 영역의 상부면은 상기 반도체 패턴의 하단 보다 높은 레벨에 위치할 수 있다.

또 다른 실시예에서, 제1 버퍼 유전체는 실리콘 산화물을 포함하고, 상기 장벽 유전체는 상기 버퍼 유전체 보다 높은 유전율을 갖는 도우프트 실리콘 산화물을 포함할 수 있다.

또 다른 실시예에서, 상기 반도체 패턴은 서로 대향하는 제1 및 제2 측면들을 갖고, 상기 활성 영역은 서로 대향하는 제1 및 제2 측면들을 갖는 라인 형상이고, 상기 활성 영역의 제1 및 제2 측면들은 상기 반도체 패턴의 제1 및 제2 측면들과 수직적으로 정렬될 수 있다.

또 다른 실시예에서, 상기 반도체 패턴은 상기 홀을 부분적으로 채우도록 제공되고, 상기 장벽 영역은 상기 반도체 패턴과 상기 층간 절연 막 사이에 개재되면서, 상기 반도체 패턴 보다 높은 레벨에 위치하는 상기 홀의 측벽 상으로 연장될 수 있다.

본 발명의 다른 양태에 따른 반도체 소자가 제공된다. 이 반도체 소자는 반도체 기판에 제공된 활성 영역을 포함한다. 상기 활성 영역 상에 차례로 적층된 하부 절연 막 및 상부 절연 막이 제공된다. 상기 상부 절연 막 및 상기 하부 절연 막을 관통하며, 제1 반도체 영역 및 상기 제1 반도체 영역 하부의 제2 반도체 영역을 포함하는 반도체 패턴이 제공된다. 상기 반도체 패턴의 상기 제1 반도체 영역의 측면 상에 장벽 영역이 제공된다. 상기 장벽 영역은 도우프트 실리콘 산화물을 포함한다.

몇몇 실시예들에서, 상기 장벽 영역은 상기 반도체 패턴과 가까운 상기 상부 절연 막의 일부일 수 있다.

다른 실시예에서, 상기 반도체 패턴과 상기 하부 절연 막 사이의 산화물 영역을 더 포함할 수 있다.

또 다른 실시예에서, 상기 장벽 영역은 상기 상부 절연 막 보다 유전율이 높고, 상기 하부 절연 막은 상기 장벽 영역 보다 유전율이 높을 수 있다.

기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 기술적 사상의 실시 예들에 따르면, 전기적 특성 저하 없이 고집적화된 수직형 다이오드를 제공할 수 있다. 수직형 다이오드의 전기적 특성이 저하되는 것을 방지하기 위하여 수직형 다이오드의 측면을 둘러싸며, 다이오드 내의 보론(B) 등과 같은 불순물이 주위의 층간 절연 막 내로 확산되는 것을 방지 또는 차단할 수 있는 장벽 영역이 제공될 수 있다. 따라서, 수직형 다이오드 내의 불순물 농도가 낮아지는 것을 방지할 수 있기 때문에, 수직형 다이오드의 전기적 특성이 저하되는 것을 방지할 수 있다. 또한, 상기 장벽 영역은 도우프트 산화물을 포함하거나, 또는 다이오드와 이격된 질화물을 포함할 수 있다. 따라서, 수직형 다이오드와 질화물이 직접적으로 접촉하지 않기 때문에, 질화물로 인한 수직형 다이오드의 전기적 특성 저하 또는 신뢰성이 저하되는 것을 방지할 수 있다.

도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도.
도 2는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 나타낸 단면도.
도 3은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 일 변형 예를 나타낸 단면도.
도 4는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 다른 변형 예를 나타낸 단면도.
도 5는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 6은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 7은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 8은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 9는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 10은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 11은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 12는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 13은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 14는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 15는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 16은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 17은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 18은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 19는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 20은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 21은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 22는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 23은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도.
도 24는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 갖는 메모리 소자를 나타낸 단면도.
도 25는 본 발명의 기술적 사상의 일 실시 예의 변형 예에 따른 반도체 소자를 갖는 메모리 소자를 나타낸 단면도.
도 26a 내지 도 26h는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 27a 및 도 27b는 본 발명의 기술적 사상의 일 실시예의 일 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 28a 내지 도 28c는 본 발명의 기술적 사상의 일 실시예의 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 29a 내지 도 29d는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 30a 내지 도 30c는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 31a 내지 도 31c는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 32a 내지 도 32e는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 33a 내지 도 33d는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 34a 내지 도 34c는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 35a 내지 도 35d는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 36a 내지 도 36d는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 37a 내지 도 37i는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 38a 내지 도 38e는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 39a 내지 도 39e는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 40a 내지 도 40c는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 41a 내지 도 41d는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 42a 내지 도 42c는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 43a 내지 도 43e는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 44a 내지 도 44e는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 45a 내지 도 45g는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 46a 및 도 46b는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 47a 내지 도 47d는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 48a 및 도 48b는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 49a 내지 도 49d는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 50은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 메모리 카드를 나타낸 개략도.
도 51은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 전자 시스템을 나타낸 블록도.
도 52는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 데이터 저장 장치를 나타낸 블록도.
도 53은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 전자 장치를 나타낸 블록도.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.

도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.

상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.

제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 3 내지 23은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예들을 나타낸 단면도들이다. 도 2 내지 도 23에서, "A" 로 표시된 부분은 도 1의 I-I'선을 따라 취해진 영역이고, "B"로 표시된 부분은 도 1의 II-II'선을 따라 취해진 영역이다.

우선, 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자를 설명하기로 한다.

도 1 및 도 2를 참조하면, 반도체 기판(1)이 제공될 수 있다. 상기 반도체 기판(1)은 실리콘 기판일 수 있다. 상기 반도체 기판(1) 내에 웰 영역(3)이 제공될 수 있다. 상기 반도체 기판(1)에 활성 영역(7, AC)을 정의하는 필드 영역(10)이 제공될 수 있다. 상기 활성 영역(7, AC)은 라인 형상일 수 있다. 상기 활성 영역(7)은 복수개가 제공될 수 있다. 예를 들어, 제1 활성 영역(7a, AC1) 및 제2 활성 영역(7b, AC2)이 제공될 수 있다. 예를 들어, 상기 제1 활성 영역(7a, AC1) 및 상기 제2 활성 영역(7b, AC2)은 서로 평행하고 이격된 라인 형상일 수 있다.

상기 필드 영역(10)은 상기 반도체 기판(1) 내의 트렌치(5)를 채우는 소자분리 패턴(9)을 포함할 수 있다. 상기 소자분리패턴(9)은 실리콘 산화물(ex, HDP 산화물 등) 등과 같은 절연성 물질로 형성될 수 있다.

상기 활성 영역(7, AC)의 상부 영역 내에 하부 불순물 영역(12)이 제공될 수 있다. 상기 하부 불순물 영역(12)은 상기 웰 영역(3)과 다른 도전형 일 수 있다. 예를 들어, 상기 웰 영역(3)은 P형일 수 있고, 상기 하부 불순물 영역(12)은 N형일 수 있다.

상기 활성 영역(AC) 및 상기 필드 영역(10)을 갖는 기판 상에 차례로 적층된 하부 절연 막(15, 18) 및 상부 절연 막(21)을 형성할 수 있다. 상기 하부 절연 막(15, 18)은 차례로 적층된 제1 절연 막(15) 및 제2 절연 막(18)을 포함할 수 있다. 상기 제2 절연 막(18)은 상기 제1 절연 막(15) 보다 두꺼울 수 있다. 상기 상부 절연 막(21)은 상기 제2 절연 막(18) 보다 두꺼울 수 있다. 상기 상부 절연 막(21)은 상기 하부 절연 막(15, 21) 보다 두꺼울 수 있다. 상기 상부 절연 막(21)은 층간 절연 막으로 정의할 수도 있다.

상기 제2 절연 막(18)은 상기 제1 절연 막(15) 및 상기 상부 절연 막(21)과 다른 유전율을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연 막(15)이 실리콘 산화물로 형성되는 경우에, 상기 제2 절연 막(18)은 실리콘 산화물 보다 유전율이 높은 실리콘 질화물로 형성될 수 있다. 또한, 상기 상부 절연 막(21)이 실리콘 산화물 또는 실리콘 산화물 보다 유전율이 작은 저 유전체(low-k dielectric)로 형성하는 경우에, 상기 제2 절연 막(18)은 실리콘 산화물 보다 유전율이 높은 실리콘 질화물로 형성될 수 있다.

상기 상부 절연 막(21), 상기 하부 절연 막(15, 18)을 차례로 관통하는 홀(24) 내에 반도체 패턴(42, SP)이 제공될 수 있다.

상기 반도체 패턴(42, SP)은 상기 활성 영역(AC)과 연결될 수 있다. 상기 반도체 패턴(42, SP)은 상기 활성 영역(AC)과 접촉할 수 있다. 상기 반도체 패턴(42, SP)은 상기 활성 영역(AC)의 상기 하부 불순물 영역(12)과 전기적으로 연결될 수 있다.

상기 반도체 패턴(42, SP)은 결정질 실리콘으로 형성될 수 있다. 예를 들어, 상기 반도체 패턴(42, SP)은 단결정 실리콘 또는 다결정 실리콘으로 형성될 수 있다.

상기 반도체 패턴(42, SP)은 제1 반도체 영역(42p) 및 상기 제1 반도체 영역(42p) 하부의 제2 반도체 영역(42n)을 포함할 수 있다. 예를 들어, 상기 제1 반도체 영역(42p)은 상기 반도체 패턴(42, SP)의 상부 영역 내에 제공되고, 상기 제2 반도체 영역(42n)은 상기 반도체 패턴(42, SP)의 하부 영역 내에 제공될 수 있다. 상기 제1 및 제2 반도체 영역들(42p, 42n)은 서로 다른 도전형을 가질 수 있다. 예를 들어, 상기 제1 반도체 영역(42p)은 P 형의 도전형일 수 있고, 상기 제2 반도체 영역(42n)은 N 형의 도전형일 수 있다. 예를 들어, 상기 제1 반도체 영역(42p)은 보론(Boron)이 도핑되어 형성된 P 형의 도전형일 수 있고, 상기 제2 반도체 영역(42n)은 인(P) 또는 아세닉(As)을 포함하는 N 형의 도전형일 수 있다.

상기 반도체 패턴(42, SP)은 복수개가 제공될 수 있다. 예를 들어, 라인 형상의 상기 제1 활성 영역(7a, AC1) 상에 상기 상부 절연 막(21) 및 상기 하부 절연 막(15, 18)을 관통하는 제1 홀(24a) 내에 제공된 제1 반도체 패턴(42a, SP1) 및 상기 상부 절연 막(21) 및 상기 하부 절연 막(15, 18)을 관통하는 제2 홀(24b) 내에 제공되며 상기 제1 반도체 패턴(42a, SP1)과 이격된 제2 반도체 패턴(42b, SP2)이 제공될 수 있다. 이와 마찬가지로, 상기 제2 활성 영역(7b, AC2) 상에 서로 이격된 제3 반도체 패턴(42c, SP3) 및 제4 반도체 패턴(42d, SP4)이 제공될 수 있다.

상기 반도체 패턴(42, SP)과 상기 상부 절연 막(21) 사이에 장벽 영역(34, DB)이 제공될 수 있다. 상기 장벽 영역(34, DB)은 상기 반도체 패턴(42, SP)과 상기 상부 절연 막(21) 사이에 개재되면서 상기 반도체 패턴(42, SP)과 상기 제2 절연 막(18) 사이로 연장될 수 있다. 더 나아가, 상기 장벽 영역(34, DB)은 상기 반도체 패턴(42, SP)과 상기 제1 절연 막(15) 사이로 연장될 수 있다.

상기 장벽 영역(34, DB)은 제1 유전체(27a), 제2 유전체(30a) 및 제3 유전체(33a)를 포함할 수 있다.

상기 제2 유전체(30a)는 상기 상부 절연 막(21)과 상기 반도체 패턴(42, SP) 사이에 개재되며, 상기 하부 절연 막(15, 18)과 상기 반도체 패턴(42, SP) 사이로 연장될 수 있고, 상기 활성 영역(AC)과 이격될 수 있다. 상기 제1 유전체(27a)는 상기 홀(24)의 측벽과 상기 제2 유전체(30a) 사이에 개재되고, 상기 제3 유전체(33a)는 상기 반도체 패턴(42, SP)의 측면과 상기 제2 유전체(30a) 사이에 개재될 수 있다. 상기 제2 및 제3 유전체들(30a, 33a)은 상기 활성 영역(AC)의 표면(7s)과 이격 될 수 있다. 상기 제1 유전체(27a)는 상기 제2 및 제3 유전체들(30a, 33a)의 하단들과 상기 활성 영역(AC)의 표면(7s) 사이로 연장된 바닥 부분(28)을 포함할 수 있다.

상기 제2 유전체(30a)는 상기 제1 및 제3 유전체들(27a, 33a)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제2 유전체(30a)는 상기 제1 반도체 영역(42p) 내의 보론(B) 등과 같은 불순물이 상기 상부 절연 막(21) 내로 확산(diffusion)되는 것을 방지 또는 차단할 수 있는 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 하나 또는 둘 이상의 물질로 형성될 수 있다. 따라서, 상기 제2 유전체(30a)는 장벽 유전체로 정의할 수 있다.

상기 제1 및 제3 유전체들(27a, 33a)은 상기 제2 유전체(30a)로부터 상기 반도체 패턴(42, SP) 및 상기 활성 영역(AC)을 보호할 수 있는 물질, 예를 들어 실리콘 산화물로 형성할 수 있다.

상기 장벽 영역(34, DB)은 상기 반도체 패턴(24) 내의 상기 제1 반도체 영역(42p)의 측면을 둘러싸도록 제공될 수 있다. 상기 장벽 영역(34, DB) 내의 상기 제2 유전체, 즉 장벽 유전체(30a)는 상기 제1 반도체 영역(42p) 내의 보론(B) 등과 같은 불순물이 상기 상부 절연 막(21) 내로 확산되는 것을 방지할 수 있다. 따라서, 상기 제1 반도체 영역(42p) 내의 보론(B) 등과 불순물 농도가 낮아짐으로써 발생하는 저항 증가를 방지할 수 있다.

상기 장벽 영역(34, DB) 내의 상기 제1 유전체(27a)는 상기 제2 유전체(30a)와 상기 활성 영역(AC)이 접촉하는 것을 방지하며, 제1 버퍼 유전체로 정의될 수 있다. 또한, 상기 장벽 영역(34, DB) 내의 상기 제3 유전체(33a)는 상기 제2 유전체(30a)와 상기 반도체 패턴(42, SP)이 접촉하는 것을 방지하며, 제2 버퍼 유전체로 정의될 수 있다.

도 2에서, 상기 반도체 패턴(42, SP)은 상기 홀(24)을 채우며 상기 상부 절연 막(21)의 상부면과 동일한 레벨에 위치하는 상부면을 갖도록 도시되고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 3에 도시된 바와 같이, 상기 홀(24)을 부분적으로 채우는 변형된 반도체 패턴(42', SP)이 제공될 수도 있다. 상기 변형된 반도체 패턴(42', SP)은 상기 홀(24)을 부분적으로 채우며 상기 상부 절연 막(21)의 상부면 보다 낮은 레벨에 위치하도록 제공될 수 있다. 또한, 상기 변형된 반도체 패턴(42', SP)은 PN 다이오드를 구성하는 제1 반도체 영역(42p') 및 상기 제1 반도체 영역(42p') 하부의 제2 반도체 영역(42n')을 포함할 수 있다. 상기 제1 반도체 영역(42p')은 상기 반도체 패턴(42', SP)의 상부 영역 내에 제공되고, 상기 제2 반도체 영역(42n')은 상기 반도체 패턴(42', SP)의 하부 영역 내에 제공될 수 있다. 따라서, 이후 설명하는 실시예에서, 반도체 패턴과 상부 절연 막이 서로 동일한 레벨에 위치하는 상부면을 갖는 것으로 설명하고 있더라도, 본 발명의 기술적 사상은 이에 한정되지 않고, 반도체 패턴이 상부 절연 막의 상부면 보다 낮은 레벨에 위치하는 내용도 포함할 수 있는 것으로 이해될 수 있다.

본 발명의 기술적 사상은 도 2에서 설명한 상기 장벽 영역(34, DB)에 한정되지 않는다. 예를 들어, 본 발명의 기술적 사상은 도 4 내지 도 7에서와 같이 다양하게 변형된 장벽 영역들이 제공될 수 있다. 이하에서, 변형된 부분을 중심으로 설명하기로 한다.

다음으로, 도 4를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 일 변형 예에 대하여 설명하기로 한다.

도 1 및 도 4를 참조하면, 도 2에서 설명한 장벽 영역(34, DB)에 비하여 변형된 장벽 영역(134)이 제공될 수 있다.

상기 변형된 장벽 영역(134)은 상기 반도체 패턴(42)과 상기 상부 절연 막(21) 사이에 개재되며, 상기 반도체 패턴(42)과 상기 하부 절연 막(15, 18) 사이로 연장될 수 있다. 상기 장벽 영역(134)은 제1 유전체(127a), 제2 유전체(130a) 및 제3 유전체(133a)를 포함할 수 있다. 상기 제2 유전체(130a)는 상기 제1 반도체 영역(42p) 내의 보론(B) 등과 같은 불순물이 상기 상부 절연 막(21) 내로 확산(diffusion)되는 것을 방지 또는 차단할 수 있는 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 하나 또는 둘 이상의 물질로 형성될 수 있는 장벽 유전체일 수 있다. 상기 제1 및 제3 유전체들(127a, 133a)은 실리콘 산화물로 형성될 수 있다.

상기 제2 유전체(130a)는 상기 상부 절연 막(21)과 상기 반도체 패턴(42) 사이에 개재되며, 상기 하부 절연 막(15, 18)과 상기 반도체 패턴(42) 사이로 연장될 수 있고, 상기 활성 영역(7)과 이격될 수 있다. 상기 제2 유전체(130a)는 상기 제1 유전체(127a)와 상기 제3 유전체(133a) 사이에 제공될 수 있다.

상기 제1 유전체(127a)는 상기 홀(24)의 측벽과 상기 제2 유전체(130a) 사이에 개재되고, 상기 제3 유전체(133a)는 상기 반도체 패턴(42)의 측면과 상기 제2 유전체(130a) 사이에 개재될 수 있다.

상기 제2 유전체(130a)는 상기 활성 영역(7)의 표면(7s)과 이격 될 수 있다. 상기 제1 유전체(127a)는 상기 제2 유전체(130a)의 하단과 상기 활성 영역(7)의 표면(7s) 사이로 연장된 바닥 부분(128)을 포함할 수 있다.

상기 제3 유전체(133a)는 상기 반도체 패턴(42)의 측면과 상기 제2 유전체(130a) 사이에 개재되며 상기 제1 유전체(127a)의 상기 바닥 부분(128)과 상기 반도체 패턴(42) 사이로 연장될 수 있다. 따라서, 상기 제1 및 제3 유전체들(127a, 133a)은 상기 제2 유전체(130a)가 상기 반도체 패턴(42)과 상기 활성 영역(7)에 직접적으로 접촉하는 것을 방지 또는 차단할 수 있다. 상기 제1 및 제3 유전체들(127a, 133a)은 버퍼 유전체들로 정의될 수 있다.

다음으로, 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형 예에 대하여 설명하기로 한다.

도 1 및 도 5를 참조하면, 도 2에서 설명한 장벽 영역(34, DB)에 비하여 변형된 장벽 영역(234a)이 제공될 수 있다.

상기 변형된 장벽 영역(234a)은 상기 반도체 패턴(42)과 상기 상부 절연 막(21) 사이에 개재되며, 상기 반도체 패턴(42)과 상기 하부 절연 막(15, 18) 사이로 연장될 수 있다. 상기 변형된 장벽 영역(234a)은 제1 유전체(227a), 제2 유전체(230a) 및 제3 유전체(233a)를 포함할 수 있다. 상기 제2 유전체(230a)는 상기 제1 및 제3 유전체들(227a, 233a)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제3 유전체들(227a 233a)은 실리콘 산화물로 형성될 수 있고, 상기 제2 유전체(230a)는 상기 제1 반도체 영역(42p) 내의 보론(B) 등과 같은 불순물이 상기 상부 절연 막(21) 내로 확산(diffusion)되는 것을 방지 또는 차단할 수 있는 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 하나 또는 둘 이상의 물질로 형성될 수 있는 장벽 유전체일 수 있다. 상기 제1 유전체(227a)은 열 산화 공정에 의한 실리콘 산화물일 수 있고, 상기 제3 유전체(233a)는 증착 공정에 의한 실리콘 산화물일 수 있다. 상기 제1 및 제3 유전체들(227a, 233a)은 버퍼 유전체들일 수 있다.

상기 제2 유전체(230a)는 상기 상부 절연 막(21)과 상기 반도체 패턴(42) 사이에 개재되며, 상기 하부 절연 막(15, 18)과 상기 반도체 패턴(42) 사이로 연장될 수 있고, 상기 활성 영역(7)과 이격될 수 있다. 상기 제3 유전체(233a)는 상기 제2 유전체(230a)와 상기 반도체 패턴(42) 사이에 제공될 수 있다. 상기 제2 및 제3 유전체들(230a, 233a)과 상기 활성 영역(7) 사이에 상기 제1 유전체(227a)가 제공될 수 있다. 상기 제 2 유전체(230a)은 상기 제1 및 제3 유전체들(227a, 230a)에 의하여 상기 활성 영역(7) 및 상기 반도체 패턴(42)과 이격될 수 있다.

다음으로, 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.

도 1 및 도 6을 참조하면, 도 2에서 설명한 장벽 영역(34, DB)에 비하여 변형된 장벽 영역(234b)이 제공될 수 있다.

상기 변형된 장벽 영역(234b)은 상기 반도체 패턴(42)과 상기 상부 절연 막(21) 사이에 개재되며, 상기 반도체 패턴(42)과 상기 하부 절연 막(15, 18) 사이로 연장될 수 있다. 상기 변형된 장벽 영역(234b)은 제1 유전체(227b), 제2 유전체(230b) 및 제3 유전체(233b)를 포함할 수 있다. 상기 제2 유전체(230b)는 상기 제1 및 제3 유전체들(227b, 233b)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제3 유전체들(227b, 233b)은 실리콘 산화물로 형성될 수 있는 버퍼 유전체들일 수 있고, 상기 제2 유전체(230b)는 상기 제1 반도체 영역(42p) 내의 보론(B) 등과 같은 불순물이 상기 상부 절연 막(21) 내로 확산(diffusion)되는 것을 방지 또는 차단할 수 있는 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 하나 또는 둘 이상의 물질로 형성될 수 있는 장벽 유전체일 수 있다.

상기 제2 유전체(230b)는 상기 상부 절연 막(21)과 상기 반도체 패턴(42) 사이에 개재되며, 상기 하부 절연 막(15, 18)과 상기 반도체 패턴(42) 사이로 연장될 수 있고, 상기 활성 영역(7)과 이격될 수 있다. 상기 제3 유전체(233b)는 상기 제2 유전체(230b)와 상기 반도체 패턴(42) 사이에 제공될 수 있다. 상기 제1 유전체(227b)는 상기 제2 유전체(230b)와 상기 활성 영역(7) 사이에 제공될 수 있다. 상기 제 2 유전체(230b)은 상기 제1 및 제3 유전체들(227b, 230b)에 의하여 상기 활성 영역(7) 및 상기 반도체 패턴(42)과 이격될 수 있다.

다음으로, 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.

도 1 및 도 7을 참조하면, 도 2에서 설명한 장벽 영역(34, DB)에 비하여 변형된 장벽 영역(334)이 제공될 수 있다.

상기 변형된 장벽 영역(334)은 상기 반도체 패턴(42)과 상기 상부 절연 막(21) 사이에 개재되며, 상기 반도체 패턴(42)과 상기 하부 절연 막(15, 18) 사이로 연장될 수 있다.

상기 변형된 장벽 영역(334)은 제1 유전체(327a), 제2 유전체(330a) 및 제3 유전체(333a)를 포함할 수 있다. 상기 제2 유전체(330a)는 상기 제1 및 제3 유전체들(327a, 333a)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제3 유전체들(327a, 333a)은 실리콘 산화물로 형성될 수 있는 버퍼 유전체들일 수 있고, 상기 제2 유전체(330a)는 상기 제1 반도체 영역(42p) 내의 보론(B) 등과 같은 불순물이 상기 상부 절연 막(21) 내로 확산(diffusion)되는 것을 방지 또는 차단할 수 있는 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 하나 또는 둘 이상의 물질로 형성될 수 있는 장벽 유전체일 수 있다.

상기 제2 유전체(330a)는 상기 상부 절연 막(21)과 상기 반도체 패턴(42) 사이에 개재되며, 상기 하부 절연 막(15, 18)과 상기 반도체 패턴(42) 사이로 연장될 수 있고, 상기 활성 영역(7)과 이격될 수 있다. 상기 제3 유전체(333a)는 상기 제2 유전체(330a)와 상기 반도체 패턴(42) 사이에 제공될 수 있다. 상기 제1 유전체3(27a)는 상기 홀(24)의 측벽과 상기 제2 유전체(330a) 사이에 개재될 수 있다. 상기 제2 유전체(330a)는 상기 제3 유전체(333a)의 하단과 상기 활성 영역(7) 사이로 연장된 바닥 부분(331)을 포함할 수 있다. 상기 제1 유전체(327a)는 상기 제2 유전체(330a)의 바닥 부분(331)과 상기 활성 영역(7) 사이로 연장된 바닥 부분(328)을 포함할 수 있다.

다음으로, 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다. 여기서, 도 2에서 설명한 반도체 소자에 비하여 변형된 부분을 중심으로 설명하기로 한다.

도 1 및 도 8을 참조하면, 도 2에서 설명한 것과 같은 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판(1)이 제공될 수 있다.

상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 기판 상에 차례로 적층된 하부 절연 막(15, 18) 및 상부 절연 막(21)을 형성할 수 있다. 상기 하부 절연 막(15, 18)은 차례로 적층된 제1 절연 막(15) 및 제2 절연 막(18)을 포함할 수 있다.

상기 제2 절연 막(18)은 상기 제1 절연 막(15) 및 상기 상부 절연 막(21)과 다른 유전율을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연 막(15)이 실리콘 산화물로 형성되는 경우에, 상기 제2 절연 막(18)은 실리콘 산화물 보다 유전율이 높은 실리콘 질화물로 형성될 수 있다. 또한, 상기 상부 절연 막(21)이 실리콘 산화물 또는 실리콘 산화물 보다 유전율이 작은 저 유전체(low-k dielectric)로 형성하는 경우에, 상기 제2 절연 막(18)은 실리콘 산화물 보다 유전율이 높은 실리콘 질화물로 형성될 수 있다.

상기 상부 절연 막(21) 및 상기 하부 절연 막(15, 18)을 차례로 관통하는 홀(424) 내에 반도체 패턴(442, SP)이 제공될 수 있다.

상기 반도체 패턴(442, SP)은 상기 활성 영역(7, AC)과 연결될 수 있다. 상기 반도체 패턴(442, SP)은 상기 활성 영역(7, AC)과 직접적으로 접촉할 수 있다. 상기 반도체 패턴(442, SP)은 상기 활성 영역(7, AC)의 상기 하부 불순물 영역(12)과 전기적으로 연결될 수 있다. 상기 반도체 패턴(442, SP)은 결정질 실리콘으로 형성될 수 있다. 예를 들어, 상기 반도체 패턴(442, SP)은 단결정 또는 다결정 실리콘으로 형성될 수 있다.

상기 반도체 패턴(442, SP)은 제1 반도체 영역(442p) 및 상기 제1 반도체 영역(442p) 하부의 제2 반도체 영역(442n)을 포함할 수 있다. 예를 들어, 상기 제1 반도체 영역(442p)은 상기 반도체 패턴(442, SP)의 상부 영역 내에 제공되고, 상기 제2 반도체 영역(442n)은 상기 반도체 패턴(442, SP)의 하부 영역 내에 제공될 수 있다. 상기 제1 및 제2 반도체 영역들(442p, 442n)은 서로 다른 도전형을 가지며 PN 다이오드를 구성할 수 있다. 예를 들어, 상기 제1 반도체 영역(442p)은 보론(Boron)이 도핑되어 형성된 P 형의 도전형일 수 있고, 상기 제2 반도체 영역(442n)은 인(P) 또는 아세닉(As)을 포함하는 N 형의 도전형일 수 있다.

상기 반도체 패턴(442, SP)의 측면을 둘러싸는 장벽 영역(433a, DB)이 제공될 수 있다. 상기 장벽 영역(433a, DB)은 절연성의 장벽 영역일 수 있다. 상기 장벽 영역(433a, DB)은 상기 반도체 패턴(442, SP)에 가까운 상기 상부 절연 막(21)의 일부 일 수 있다. 상기 장벽 영역(433a, DB)은 상기 반도체 패턴(442, SP)에 가까운 상기 상부 절연 막(21) 내에 제공될 수 있다. 상기 장벽 영역(433a, DB)은 상기 반도체 패턴(442, SP)의 상기 제1 반도체 영역(442p)의 측면을 둘러싸며, 상기 제2 절연 막(18) 보다 높은 레벨에 위치하는 상기 제2 반도체 영역(442n)의 측면을 둘러싸도록 제공될 수 있다.

상기 장벽 영역(433a, DB)은 상기 상부 절연 막(21)과 다른 물질을 포함할 수 있다. 상기 장벽 영역(433a, DB)은 상기 제1 반도체 영역(442p) 내의 보론(B) 등과 같은 불순물이 상기 상부 절연 막(21) 내로 확산(diffusion)되는 것을 방지 또는 차단할 수 있는 물질을 포함할 수 있다. 예를 들어, 상기 상부 절연 막(21)은 실리콘 산화물로 형성되고, 상기 장벽 영역(433a, DB)은 실리콘 산화물에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상이 주입되어 형성된 도우프트 실리콘 산화물일 수 있다.

상기 장벽 영역(433a, DB)은 상기 상부 절연 막(21)과 다른 유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 상부 절연 막(21)이 실리콘 산화물 또는 저 유전체로 형성되는 경우에, 상기 장벽 영역(433a, DB)은 상기 상부 절연 막(21) 보다 높은 유전율을 갖는 질소 도핑된 실리콘 산화물로 형성될 수 있다.

한편, 상기 제2 절연 막(18)은 상기 장벽 영역(433a, DB) 보다 높은 유전율을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 장벽 영역(433a, DB)은 질소 도핑된 실리콘 산화물로 형성되고, 상기 제2 절연 막(18)은 질소 도핑된 실리콘 산화물 보다 유전율이 높은 실리콘 질화물로 형성될 수 있다. 한편, 상기 제2 절연 막(18)의 수직 방향의 두께는 상기 장벽 영역(433a, DB)의 수평 방향의 폭 보다 클 수 있다.

상기 하부 절연 막(15, 18)의 상기 제2 절연 막(18)과 상기 반도체 패턴(442, SP) 사이에 산화물 영역(427a)이 제공될 수 있다. 상기 산화물 영역(427a)은 도우프트 산화물 영역일 수 있다. 상기 산화물 영역(427a)은 상기 제2 절연 막(18)의 측면으로부터 성장한 산화물 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나가 주입되어 형성될 수 있는 도우프트 산화물 영역일 수 있다.

상기 산화물 영역(427a)은 실리콘 질화물로 형성될 수 있는 상기 제2 절연 막(18)과 상기 반도체 패턴(442, SP)이 직접적으로 접촉하는 것을 방지할 수 있다. 따라서, 상기 제2 절연 막(18)에 의하여 소자가 열화되는 것을 방지할 수 있다.

상기 장벽 영역(433a, DB)의 폭(B1)과 상기 산화물 영역(427a)의 폭(B2)은 서로 다를 수 있다. 예를 들어, 상기 장벽 영역(433a, DB)의 폭(B1)은 상기 산화물 영역(427a)의 폭(B2) 보다 클 수 있다.

상기 산화물 영역(427a) 하부의 상기 제1 절연 막(15) 내에 도우프트 절연 영역(415a)이 제공될 수 있다. 상기 도우프트 절연 영역(415a)은 실리콘 산화물 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나가 주입되어 형성된 도우프트 실리콘 산화물(doped silicon oxide)일 수 있다.

상기 반도체 패턴(442, SP)은 상기 상부 절연 막(21)과 실질적으로 동일한 레벨에 위치하는 상부면을 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 9에 도시된 바와 같이, 상기 상부 절연 막(21)의 상부면 보다 낮은 레벨에 위치하며 상기 홀(424)을 부분적으로 채우는 변형된 반도체 패턴(442')이 제공될 수도 있다. 상기 변형된 반도체 패턴(442')은 제1 반도체 영역(442p') 및 상기 제1 반도체 영역(442p') 하부의 제2 반도체 영역(442n)을 포함할 수 있다.

다음으로, 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.

도 1 및 도 10을 참조하면, 도 2에서 설명한 것과 같은 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판(1)이 제공될 수 있다. 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 기판 상에 차례로 적층된 하부 절연 막(15, 518) 및 상부 절연 막(21)을 형성할 수 있다. 상기 하부 절연 막(15, 518)은 차례로 적층된 제1 절연 막(15) 및 제2 절연 막(518)을 포함할 수 있다.

도 8에서 설명한 것과 마찬가지로, 상기 상부 절연 막(21) 및 상기 하부 절연 막(15, 518)을 차례로 관통하는 홀(524) 내에 반도체 패턴(542)이 제공될 수 있다. 도 8에서와 마찬가지로, 상기 반도체 패턴(542)의 측면을 둘러싸는 장벽 영역(533a)이 제공될 수 있다. 상기 장벽 영역(533a)은 상기 반도체 패턴(542)에 가까운 상기 상부 절연 막(21) 내에 제공될 수 있다.

서로 가까운 두 개의 반도체 패턴들(542) 사이에서, 상기 제2 절연 막(518)의 폭(D2)과 상기 상부 절연 막(21)의 폭(D1)은 서로 다를 수 있다. 예를 들어, 서로 인접하는 또는 서로 가까운 두 개의 반도체 패턴들(542a, 542b) 사이에서, 상기 상부 절연 막(21)의 폭(D1)은 상기 제2 절연 막(518)의 폭(D2) 보다 클 수 있다.

상기 하부 절연 막(15, 18)의 상기 제2 절연 막(18)과 상기 반도체 패턴(542) 사이에 산화물 영역(527a)이 제공될 수 있다. 상기 산화물 영역(527a)은 상기 제2 절연 막(18)의 측면으로부터 성장한 산화물 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나가 주입되어 형성될 수 있는 도우프트 산화물 영역일 수 있다. 상기 산화물 영역(527a)의 상부면은 상기 상부 절연 막(21)의 하부면과 접촉할 수 있다. 상기 장벽 영역(533a)의 수평 방향의 폭(C1)은 상기 산화물 영역(527a)의 수평 방향의 폭(C2) 보다 작을 수 있다.

상기 산화물 영역(527a) 하부의 상기 제1 절연 막(15) 내에 도우프트 절연 영역(515a)이 제공될 수 있다. 상기 도우프트 절연 영역(515a)은 실리콘 산화물 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나가 주입되어 형성된 도우프트 실리콘 산화물(doped silicon oxide)일 수 있다.

다음으로, 도 11을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.

도 1 및 도 11을 참조하면, 도 2에서 설명한 것과 같은 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판(1)이 제공될 수 있다.

상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 기판 상에 차례로 적층된 하부 절연 막(15, 18) 및 상부 절연 막(21)을 형성할 수 있다. 상기 하부 절연 막(15, 18)은 차례로 적층된 제1 절연 막(15) 및 제2 절연 막(18)을 포함할 수 있다. 도 8에서 설명한 것과 마찬가지로, 상기 상부 절연 막(21) 및 상기 하부 절연 막(15, 18)을 차례로 관통하는 홀(624) 내에 반도체 패턴(642)이 제공될 수 있다.

도 8에서와 마찬가지로, 상기 반도체 패턴(642)의 측면을 둘러싸는 장벽 영역(633)이 제공될 수 있다. 상기 장벽 영역(633)은 상기 반도체 패턴(642)에 가까운 상기 상부 절연 막(21) 내에 제공될 수 있다.

서로 가까운 두 개의 반도체 패턴들(642) 사이에 위치하는 상기 활성 영역(7)의 표면은 상기 반도체 패턴(642)의 하부면 보다 높은 레벨에 위치할 수 있다. 예를 들어, 상기 반도체 패턴(642)의 바닥 면은 서로 가까운 두 개의 반도체 패턴들(642) 사이에 위치하는 상기 활성 영역(7)의 표면 보다 제1 크기(P1) 만큼 낮을 수 있다.

상기 하부 절연 막(15, 18)의 상기 제2 절연 막(18)과 상기 반도체 패턴(642) 사이에 산화물 영역(627a)이 제공될 수 있다. 상기 산화물 영역(627a)은 상기 제2 절연 막(18)의 측면으로부터 성장한 산화물 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나가 주입되어 형성된 도우프트 산화물 영역일 수 있다.

다음으로, 도 12를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.

도 1 및 도 12를 참조하면, 도 2에서 설명한 것과 같은 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판(1)이 제공될 수 있다. 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 기판 상에 차례로 적층된 하부 절연 막(715, 718) 및 상부 절연 막(21)을 형성할 수 있다. 상기 하부 절연 막(715, 718)은 차례로 적층된 제1 절연 막(715) 및 제2 절연 막(718)을 포함할 수 있다. 도 8에서 설명한 것과 마찬가지로, 상기 상부 절연 막(21) 및 상기 하부 절연 막(715, 718)을 차례로 관통하는 홀(724) 내에 반도체 패턴(742)이 제공될 수 있다. 도 8에서와 마찬가지로, 상기 반도체 패턴(742)의 측면을 둘러싸는 장벽 영역(733)이 제공될 수 있다. 상기 장벽 영역(733)은 상기 반도체 패턴(742)에 가까운 상기 상부 절연 막(21) 내에 제공될 수 있다.

도 11에서와 마찬가지로, 서로 인접하는 또는 서로 가까운 두 개의 반도체 패턴들(742) 사이에 위치하는 상기 활성 영역(7)의 표면은 상기 반도체 패턴(742)의 하부면 보다 제1 크기(P1) 만큼 높은 레벨에 위치할 수 있다.

서로 가까운 두 개의 반도체 패턴들(742) 사이에서, 상기 제2 절연 막(718)의 폭(D2)과 상기 상부 절연 막(21)의 폭(D1)은 서로 다를 수 있다. 예를 들어, 서로 가까운 두 개의 반도체 패턴들(742) 사이에서, 상기 상부 절연 막(21)의 폭(D1)은 상기 제2 절연 막(718)의 폭(D2) 보다 클 수 있다.

상기 하부 절연 막(715, 718)의 상기 제2 절연 막(718)과 상기 반도체 패턴(742) 사이에 산화물 영역(727a)이 제공될 수 있다. 상기 산화물 영역(727a)은 상기 제2 절연 막(718)의 측면으로부터 성장한 산화물 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나가 주입되어 형성된 도우프트 산화물 영역일 수 있다. 상기 산화물 영역(727a)의 상부면은 상기 상부 절연 막(21)의 하부면과 접촉할 수 있다.

다음으로, 도 13을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.

도 1 및 도 13을 참조하면, 도 2에서 설명한 것과 같은 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판(1)이 제공될 수 있다. 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 기판 상에 차례로 적층된 하부 절연 막(15, 18) 및 상부 절연 막(21)을 형성할 수 있다. 상기 하부 절연 막(15, 18)은 차례로 적층된 제1 절연 막(15) 및 제2 절연 막(18)을 포함할 수 있다. 도 8에서 설명한 것과 마찬가지로, 상기 상부 절연 막(21) 및 상기 하부 절연 막(15, 18)을 차례로 관통하는 홀(24) 내에 반도체 패턴(842)이 제공될 수 있다. 상기 반도체 패턴(842)은 제1 반도체 영역(842p) 및 상기 제1 반도체 영역(842p) 하부의 제2 반도체 영역(842n)을 포함할 수 있다.

상기 반도체 패턴(842)과 상기 상부 절연 막(21) 사이에 개재된 장벽 영역(827a)이 제공될 수 있다. 상기 장벽 영역(827a)은 도우프트 실리콘 산화물을 포함할 수 있다. 예를 들어, 상기 장벽 영역(827a)은 실리콘 산화물에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나가 주입되어 형성될 수 있다.

상기 장벽 영역(827a)은 상기 반도체 패턴(842)과 상기 상부 절연 막(21) 사이에 개재되면서, 상기 반도체 패턴(842)과 상기 하부 절연 막(15, 18) 사이로 연장될 수 있다.

다음으로, 도 14를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.

도 1 및 도 14를 참조하면, 반도체 기판(1000)이 제공될 수 있다. 상기 반도체 기판(1000)은 실리콘 기판일 수 있다. 상기 반도체 기판(1000) 내에 웰 영역(1003)이 제공될 수 있다. 도 2에서와 마찬가지로, 상기 반도체 기판(1000)에 활성 영역(1007, AC)을 정의하는 필드 영역(1010)이 제공될 수 있다. 상기 활성 영역(1007, AC)은 라인 형상일 수 있다. 상기 활성 영역(1007, AC)은 복수개가 제공될 수 있다. 예를 들어, 제1 활성 영역(1007a, AC1) 및 제2 활성 영역(1007b, AC2)이 제공될 수 있다. 예를 들어, 상기 제1 활성 영역(1007a, AC1) 및 상기 제2 활성 영역(1007b, AC2)은 서로 평행하고 이격된 라인 형상일 수 있다. 상기 필드 영역(1010)은 상기 반도체 기판(1000) 내의 트렌치(1005)를 채우는 소자분리 패턴(1009)을 포함할 수 있다. 상기 활성 영역(1007)의 상부 영역 내에 하부 불순물 영역(1012)이 제공될 수 있다.

상기 활성 영역(1007)으로부터 돌출된 반도체 패턴(1015b, SP)이 제공될 수 있다. 상기 반도체 패턴(1015b, SP)은 상기 활성 영역(1007)과 연결될 수 있다. 상기 반도체 패턴(1015b, SP)은 상기 활성 영역(1007)의 상기 하부 불순물 영역(1012)과 전기적으로 연결될 수 있다. 상기 반도체 패턴(1015b, SP)은 결정질 실리콘일 수 있다. 예를 들어, 상기 반도체 패턴(1015b, SP)은 단결정 실리콘 또는 다결정 실리콘일 수 있다.

상기 반도체 패턴(1015b, SP)은 서로 대향하는 제1 측면(S1) 및 제2 측면(S2)을 갖고, 서로 대향하는 제3 측면(S3) 및 제4 측면(S4)을 가질 수 있다. 상기 제1 및 제2 측면들(S1, S2)은 제1 방향(X)에 수직할 수 있고, 상기 제3 및 제4 측면들(S3, S4)은 상기 제2 방향(Y)에 수직 할 수 있다. 상기 제1 방향(X)은 상기 제2 방향(Y)에 교차하는 방향 또는 수직한 방향일 수 있다.

상기 반도체 패턴(1015b, SP)은 제1 반도체 영역(1042p) 및 상기 제1 반도체 영역(1042n) 하부의 제2 반도체 영역(1042n)을 포함할 수 있다. 예를 들어, 상기 제1 반도체 영역(1042p)은 상기 반도체 패턴(1015b, SP)의 상부 영역 내에 제공되고, 상기 제2 반도체 영역(1042n)은 상기 반도체 패턴(1015b, SP)의 하부 영역 내에 제공될 수 있다. 상기 제1 및 제2 반도체 영역들(1042p, 1042n)은 서로 다른 도전형을 가질 수 있다. 예를 들어, 상기 제1 반도체 영역(1042p)은 P 형의 도전형일 수 있고, 상기 제2 반도체 영역(1042n)은 N 형의 도전형일 수 있다. 예를 들어, 상기 제1 반도체 영역(1042p)은 보론(Boron)이 도핑되어 형성된 P 형의 도전형일 수 있고, 상기 제2 반도체 영역(1042n)은 인(P) 또는 아세닉(As)을 포함하는 N 형의 도전형일 수 있다.

상기 반도체 패턴(1015b, SP)은 복수개가 제공될 수 있다. 예를 들어, 제1 활성 영역(1007a)의 상부면으로부터 돌출되고 서로 이격된 제1 반도체 패턴(1015b_1) 및 제2 반도체 패턴(1015b_2)이 제공될 수 있다. 제2 활성 영역(1007b)의 상부면으로부터 돌출되고 서로 이격된 제3 반도체 패턴(1015b_3) 및 제4 반도체 패턴(1015b_4)이 제공될 수 있다.

상기 활성 영역(1007) 상에서, 서로 이격된 상기 반도체 패턴들(1015b, SP) 사이에 제1 절연성 패턴(1027)이 제공될 수 있다. 서로 이격된 상기 반도체 패턴들(1015b, SP) 사이의 상기 필드 영역(1010) 상에 제2 절연성 패턴(1039)이 제공될 수 있다. 예를 들어, 상기 제1 및 제2 반도체 패턴들(1015b_1, 1015b_2) 사이의 상기 제1 활성 영역(1007a) 상에 상기 제1 절연성 패턴(1027)이 제공될 수 있고, 상기 제1 및 제3 반도체 패턴들(1015b_1, 1015b_3) 사이의 상기 필드 영역(1010) 상에 상기 제2 절연성 패턴(1039)이 제공될 수 있다.

상기 제1 및 제2 절연성 패턴들(1027, 1039)은 서로 다른 공정에 의해 형성된 실리콘 산화물로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 및 제2 절연성 패턴들(1027, 1039)은 동일한 공정에 의해 형성된 동일한 실리콘 산화물로 형성될 수도 있다.

상기 제1 및 제2 절연성 패턴들(1027, 1039)에 의하여 홀(1018, 1030)이 정의될 수 있다. 따라서, 상기 반도체 패턴(1015b, SP)은 상기 홀(1018, 1030) 내에 제공될 수 있다.

상기 제1 절연성 패턴(1027)과 상기 반도체 패턴(1015b, SP) 사이에 제1 장벽 영역(1025)이 제공될 수 있다. 상기 제2 절연성 패턴(1039)과 상기 반도체 패턴(1015b, SP) 사이에 제2 장벽 영역(1037)이 제공될 수 있다.

상기 제1 장벽 영역(1025)은 상기 반도체 패턴(1015b, SP)의 상기 제1 및 제2 측면들(S1, S2) 상에 제공될 수 있고, 상기 제2 장벽 영역(1037)은 상기 반도체 패턴(1015b, SP)의 상기 제3 및 제4 측면들(S3, S4) 상에 제공될 수 있다. 따라서, 상기 반도체 패턴(1015b, SP)의 측면들(S1, S2, S3, S4)은 상기 제1 및 제2 장벽 영역들(1025, 1037)에 의해 둘러싸일 수 있다. 상기 제1 및 제2 장벽 영역들(1025, 1037)은 절연성의 물질로 형성될 수 있으며, 도 1의 도면 부호 "DB"에 해당할 수 있다.

상기 제1 장벽 영역(1025)은 제1 유전체(1021a) 및 제2 유전체(1024a)을 포함할 수 있다. 상기 제2 장벽 영역(1037)은 제3 유전체(1033a) 및 제4 유전체(1036a)을 포함할 수 있다.

상기 제1 유전체(1021a)는 상기 반도체 패턴(1015b, SP)의 상기 제1 및 제2 측면들(S1, S2)과 상기 제1 절연성 패턴(1027) 사이에 개재됨과 아울러, 상기 제1 절연성 패턴(1027)과 상기 활성 영역(1007) 사이로 연장된 하부 부분(1021b)을 포함할 수 있다. 상기 제2 유전체(1024a)는 상기 제1 유전체(1021a)와 상기 제1 절연성 패턴(1027) 사이에 개재될 수 있다. 상기 제2 유전체(1024a)은 상기 제1 절연성 패턴(1027) 하부에 위치하는 바닥 부분(1024b)를 포함할 수 있다.

상기 제3 유전체(1033a)는 상기 반도체 패턴(1015b, SP)의 상기 제3 및 제4 측면들(S3, S4)과 상기 제2 절연성 패턴(1039) 사이에 개재될 수 있고, 상기 제4 유전체(1036a)는 상기 제3 유전체(1033a)와 상기 제2 절연성 패턴(1039) 사이에 개재됨과 아울러, 상기 제2 절연성 패턴(1039)과 상기 소자분리 패턴(1009) 사이에 개재된 바닥 부분(1036b)을 포함할 수 있다.

상기 제1 절연성 패턴(1027)과 상기 활성 영역(1007) 사이에 제공된 유전체들(1021b, 1024b)의 두께(F1)는 상기 제2 절연성 패턴(1039)과 상기 소자분리 패턴(1009) 사이에 제공된 유전체(1036b)의 두께(F2) 보다 클 수 있다.

상기 제1 및 제3 유전체들(1021a, 1033a)은 실리콘 산화물, 예를 들어 열 산화 공정에 의한 실리콘 산화물로 형성될 수 있으며 버퍼 유전체들로 정의할 수 있다. 상기 제2 및 제4 유전체들(1024a, 1036a)은 상기 제1 반도체 영역(1042p) 내의 보론(B) 등과 같은 불순물이 상기 제1 및 제2 절연성 패턴들(1027, 1039) 내로 확산되는 것을 방지할 수 있는 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 어느 하나 또는 둘 이상의 물질로 형성될 수 있다. 상기 제2 및 제4 유전체들(1024a, 1036a)은 장벽 유전체들로 정의할 수 있다.

도 14에서, 상기 반도체 패턴(1015b, SP)은 상기 홀(1018, 1030) 내에 제공되며 상기 제1 및 제2 절연성 패턴들(1025, 1039)의 상부면들과 동일한 레벨에 위치하는 상부면을 갖도록 도시되고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 15에 도시된 바와 같이, 상기 홀(1018, 1030)을 부분적으로 채우는 변형된 반도체 패턴(1015b')이 제공될 수도 있다. 상기 변형된 반도체 패턴(1015b')은 상기 홀(1018, 1030)을 부분적으로 채우며 상기 제1 및 제2 절연성 패턴들(1025, 1039)의 상부면들 보다 낮은 레벨에 위치하도록 제공될 수 있다. 또한, 상기 변형된 반도체 패턴(1015b')은 PN 다이오드를 구성하는 제1 반도체 영역(1042p') 및 상기 제1 반도체 영역(1042p') 하부의 제2 반도체 영역(1042n')을 포함할 수 있다.

다음으로, 도 16을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 일 변형 예에 대하여 설명하기로 한다.

도 1 및 도 16을 참조하면, 도 14에서와 마찬가지로, 상기 활성 영역(1007) 및 상기 필드 영역(1010)을 갖는 반도체 기판(1000)이 제공될 수 있다. 상기 필드 영역(1010)은 상기 반도체 기판(1000) 내의 트렌치(1005)를 채우는 소자분리 패턴(1009)을 포함할 수 있다. 상기 활성 영역(1007)의 상부 영역 내에 하부 불순물 영역(1012)이 제공될 수 있다.

상기 활성 영역(1007) 및 상기 필드 영역(1010)을 갖는 반도체 기판(1000) 상에 제1 절연성 패턴(1627) 및 제2 절연성 패턴(1639)이 제공될 수 있다. 상기 제1 및 제2 절연성 패턴들(1627, 1639)은 실리콘 산화물 계열의 절연 물질로 형성될 수 있다. 상기 제1 및 제2 절연성 패턴들(1627, 1639)에 의해 정의된 홀(1018', 1030')이 제공될 수 있다. 상기 제1 및 제2 절연성 패턴들(1627, 1639)은 서로 다른 공정에 의해 형성된 실리콘 산화물로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 및 제2 절연성 패턴들(1627, 1639)은 동일한 공정에 의해 형성된 동일한 실리콘 산화물로 형성될 수도 있다.

상기 홀(1018', 1030') 내에 상기 활성 영역(1007)으로부터 돌출되고, 상기 홀(1018', 1030')을 부분적으로 채우는 반도체 패턴(1015b", SP)이 제공될 수 있다. 상기 반도체 패턴(1015b", SP)은 제1 반도체 영역(1042p) 및 상기 제1 반도체 영역(1042n) 하부의 제2 반도체 영역(1042n)을 포함할 수 있다. 상기 반도체 패턴(1015b", SP)은 상기 제1 및 제2 절연성 패턴들(1627, 1639)의 상부면들 보다 낮은 레벨에 제공될 수 있다.

상기 제1 및 제2 절연성 패턴들(1627, 1639)은 상부 영역과 하부 영역의 폭이 다를 수 있다. 예를 들어, 상기 제1 및 제2 절연성 패턴들(1627, 1639)은 상기 반도체 패턴(1015b")에 가까운 영역에서 제1 폭을 갖고, 상기 반도체 패턴(1015b") 보다 높은 레벨에서 상기 제1 폭 보다 큰 제2 폭을 가질 수 있다.

상기 제1 절연성 패턴(1627)은 서로 이격된 상기 반도체 패턴들(1015b", SP) 사이의 상기 활성 영역(1007) 상에 제공될 수 있다. 상기 제2 절연성 패턴(1639)은 서로 이격된 상기 반도체 패턴들(1015b", SP) 사이의 상기 필드 영역(1010) 상에 제공될 수 있다.

상기 제1 절연성 패턴(1627)과 상기 반도체 패턴(1015b", SP) 사이에 제1 장벽 영역(1625)이 제공될 수 있다. 상기 제2 절연성 패턴(1639)과 상기 반도체 패턴(1015b", SP) 사이에 제2 장벽 영역(1637)이 제공될 수 있다.

상기 반도체 패턴(1015b", SP)의 측면들은 상기 제1 및 제2 장벽 영역들(1625, 1637)에 의해 둘러싸일 수 있다. 상기 제1 및 제2 장벽 영역들(1625, 1637)은 절연성의 물질로 형성될 수 있으며, 도 1의 도면 부호 "DB"에 해당할 수 있다.

상기 제1 장벽 영역(1625)은 상기 반도체 패턴(1015b")과 상기 제1 절연성 패턴(1627) 사이에 개재되며, 제1 폭(E1)을 가질 수 있다. 더 나아가, 상기 제1 장벽 영역(1625)은 상기 반도체 패턴(1015b") 보다 높은 레벨에 위치하는 상기 제1 절연성 패턴(1627)의 측면 상으로 연장된 부분을 가질 수 있다. 여기서, 상기 제1 장벽 영역(1625)의 연장된 부분은 상기 제1 폭(E1) 보다 작은 제2 폭(E2)을 가질 수 있다. 또한, 상기 제1 장벽 영역(1625)은 상기 제1 절연성 패턴(1627)과 상기 활성 영역(1007) 사이로 연장될 수 있다.

상기 제1 장벽 영역(1625)은 상기 반도체 패턴(1015b")과 상기 제1 절연성 패턴(1627) 사이, 및 상기 제1 절연성 패턴(1627)과 상기 활성 영역(1007) 사이에 개재된 부분에서 제1 유전체(1021a') 및 제2 유전체(1024a')을 포함할 수 있고, 상기 반도체 패턴(1015b") 보다 높은 레벨에 위치하는 상기 제1 절연성 패턴(1627)의 측면 상에서 상기 제2 유전체(1024a')를 포함할 수 있다.

상기 제2 장벽 영역(1637)은 상기 반도체 패턴(1015b")과 상기 제2 절연성 패턴(1639) 사이에 개재되며, 제1 폭(E1)을 가질 수 있다. 더 나아가, 상기 제2 장벽 영역(1637)은 상기 반도체 패턴(1015b") 보다 높은 레벨에 위치하는 상기 제2 절연성 패턴(1639)의 측면 상으로 연장된 제1 부분을 가질 수 있다. 또한, 상기 제2 장벽 영역(1637)은 상기 제2 절연성 패턴(1639)과 상기 필드 영역(1010) 사이로 연장된 제2 부분을 가질 수 있다. 여기서, 상기 제2 장벽 영역(1637)의 상기 제1 및 제2 부분들은 상기 제1 폭(E1) 보다 작은 제2 폭(E2)을 가질 수 있다.

상기 제2 장벽 영역(1637)은 상기 반도체 패턴(1015b")과 상기 제2 절연성 패턴(1639) 사이에서 제3 유전체(1033a') 및 제4 유전체(1036a')을 포함할 수 있다. 그리고, 상기 제2 장벽 영역(1637)의 상기 제1 및 제2 부분들에서, 상기 제4 유전체(1036a')를 포함할 수 있다.

상기 제1 유전체(1021a')는 상기 제2 유전체(1024a') 보다 상기 반도체 패턴(1015b") 및 상기 활성 영역(1007)에 가까울 수 있고, 상기 제3 유전체(1033a')는 상기 제4 유전체(1036a') 보다 상기 반도체 패턴(1015b")에 가까울 수 있다.

상기 제1 및 제3 유전체들(1021a', 1033a')은 실리콘 산화물, 예를 들어 열 산화 공정에 의한 실리콘 산화물로 형성될 수 있으며 버퍼 유전체들로 정의할 수 있다. 상기 제2 및 제4 유전체들(1024a', 1036a')은 상기 제1 반도체 영역(1042p) 내의 보론(B) 등과 같은 불순물이 상기 제1 및 제2 절연성 패턴들(1627, 1639) 내로 확산되는 것을 방지할 수 있는 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 어느 하나 또는 둘 이상의 물질로 형성될 수 있다. 상기 제2 및 제4 유전체들(1024a', 1036a')은 장벽 유전체들로 정의할 수 있다.

다음으로, 도 17을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.

도 1 및 도 17을 참조하면, 도 14에서 설명한 것과 같은 상기 활성 영역(1007) 및 상기 필드 영역(1010)을 갖는 반도체 기판(1000)이 제공될 수 있다. 상기 필드 영역(1010)은 상기 반도체 기판(1000) 내의 트렌치(1005)를 채우는 소자분리 패턴(1009)을 포함할 수 있다. 상기 활성 영역(1007)의 상부 영역 내에 하부 불순물 영역(1012)이 제공될 수 있다.

상기 활성 영역(1007)으로부터 돌출된 반도체 패턴(1415b, SP)이 제공될 수 있다. 상기 반도체 패턴(1015b)은 서로 대향하는 제1 측면(S1) 및 제2 측면(S2)을 갖고, 서로 대향하는 제3 측면(S3) 및 제4 측면(S4)을 가질 수 있다.

상기 반도체 패턴(1415b)은 복수개가 제공될 수 있다. 상기 복수의 반도체 패턴들(1415b) 사이의 상기 활성 영역(1007) 상에 보조 반도체 패턴(1416)이 제공될 수 있다. 하나의 활성 영역(1007a) 상에서, 상기 보조 반도체 패턴(1416)은 상기 복수의 반도체 패턴들(1415b)의 하부 영역들을 연결할 수 있다. 하나의 활성 영역(1007a) 상에서, 상기 보조 반도체 패턴(1416)은 상기 복수의 반도체 패턴들(1415b)의 하부 영역들과 연속적으로 연결될 수 있다.

상기 보조 반도체 패턴들(1416)은 상기 반도체 패턴들(1415b)의 쓰러짐 또는 상기 반도체 패턴들(1415b)과 상기 활성 영역(1007) 사이의 리프팅(lifting) 현상 등의 불량을 방지할 수 있다.

도 14에서 설명한 상기 제1 및 제2 절연성 패턴들(1027, 1039)에 대응하는 제1 및 제2 절연성 패턴들(1427, 1439)이 제공될 수 있다. 상기 제1 절연성 패턴(1427)은 상기 반도체 패턴(1415b)의 서로 대향하는 제1 및 제2 측면들(S1, S2) 상에 제공될 수 있다. 상기 제1 절연성 패턴(1427)은 상기 활성 영역(1007) 상의 상기 보조 반도체 패턴(1416) 상에 제공될 수 있다. 상기 제2 절연성 패턴(1439)은 상기 반도체 패턴(1415b)의 서로 대향하는 제3 및 제4 측면들(S3, S4) 상에 제공될 수 있다. 상기 제2 절연성 패턴(1439)은 상기 필드 영역(1010) 상에 제공될 수 있다. 상기 제1 및 제2 절연성 패턴들(1427, 1439)에 의하여 홀(1431)이 정의될 수 있다. 따라서, 상기 반도체 패턴(1415b, SP)은 상기 홀(1431) 내에 제공될 수 있다.

상기 제1 절연성 패턴(1427)과 상기 반도체 패턴(1415b, SP) 사이에 제1 장벽 영역(1425)이 제공될 수 있다. 더 나아가, 상기 제1 장벽 유전체 영역(1425)은 상기 제1 절연성 패턴(1427)과 상기 보조 반도체 패턴(1416) 사이로 연장될 수 있다. 상기 제2 절연성 패턴(1439)과 상기 반도체 패턴(1015b, SP) 사이에 제2 장벽 영역(1437)이 제공될 수 있다. 더 나아가, 상기 제2 장벽 영역(1437)은 상기 제2 절연성 패턴(1439)과 상기 소자분리 패턴(1009) 사이로 연장될 수 있다. 상기 제1 및 제2 장벽 영역들(1425, 1437)은 절연성의 물질로 형성될 수 있으며, 도 1의 도면 부호 "DB"에 해당할 수 있다.

상기 제1 장벽 영역(1425)은 제1 버퍼 유전체(1421a) 및 제1 장벽 유전체(1424a)를 포함할 수 있고, 상기 제2 장벽 영역(1437)은 제2 버퍼 유전체(1433a) 및 제2 장벽 유전체(1436a)를 포함할 수 있다. 상기 제1 버퍼 유전체(1421a)은 상기 제1 장벽 유전체(1424a)와 상기 반도체 패턴(1415b) 사이, 및 상기 제1 장벽 유전체(1424a)와 상기 보조 반도체 패턴(1416) 사이에 제공될 수 있다. 상기 제2 버퍼 유전체(1433a)은 상기 제2 장벽 유전체(1436a)와 상기 반도체 패턴(1415b) 사이에 제공되고, 상기 제2 장벽 유전체(1436a)는 상기 제2 절연성 패턴(1439)과 상기 소자분리 패턴(1009) 사이로 연장될 수 있다.

상기 제1 및 제2 버퍼 유전체들(1421a, 1433a)은 실리콘 산화물로 형성될 수 있고, 상기 제1 및 제2 장벽 유전체들(1424a, 1436a)은 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 어느 하나 또는 둘 이상의 물질로 형성될 수 있다.

다음으로, 도 18을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.

도 1 및 도 18을 참조하면, 도 17에서의 상기 제1 및 제2 장벽 영역들(1425, 1437)에 비하여 변형된 제1 및 제2 장벽 영역들(1522, 1534)이 제공될 수 있다. 예를 들어, 상기 제1 및 제2 장벽 영역들(1522, 1534)은 도우프트 실리콘 산화물들로 형성될 수 있다. 상기 제1 장벽 영역(1522)은 제1 버퍼 유전체 영역(1522a) 및 제1 장벽 유전체 영역(1522b)을 포함할 수 있다. 상기 제2 장벽 영역(1534)은 제2 버퍼 유전체 영역(1534a) 및 제2 장벽 유전체 영역(1534b)을 포함할 수 있다. 상기 제1 버퍼 유전체 영역(1522a)은 상기 제1 장벽 유전체 영역(1522b) 보다 상기 반도체 패턴(1415b)에 가까울 수 있고, 상기 제2 버퍼 유전체 영역(1434a)은 상기 제2 장벽 유전체 영역(1434b) 보다 상기 반도체 패턴(1415b)에 가까울 수 있다. 상기 제1 및 제2 버퍼 유전체 영역들(1522a, 1534a)은 실리콘 산화물일 수 있고, 상기 제1 및 제2 장벽 유전체 영역들(1522b, 1534b)은 N, C, Cl, F, Ar 또는 Xe 중 어느 하나가 주입되어 형성될 수 있는 도우프트 실리콘 산화물일 수 있다.

한편, 도 17에서, 상기 반도체 패턴(1015b, SP)은 상기 홀(1031) 내에 제공되며 상기 제1 및 제2 절연성 패턴들(1427, 1439)의 상부면들과 동일한 레벨에 위치하는 상부면을 갖도록 도시되고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 19에 도시된 바와 같이, 상기 제1 및 제2 절연성 패턴들(1427, 1439)의 상부면들 보다 낮은 레벨에 위치하는 변형된 반도체 패턴(1415b')이 제공될 수도 있다. 상기 변형된 반도체 패턴(1415b')은 PN 다이오드를 구성하는 제1 반도체 영역(1442p') 및 상기 제1 반도체 영역(1442p') 하부의 제2 반도체 영역(1442n')을 포함할 수 있다.

다음으로, 도 20을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.

도 1 및 도 20을 참조하면, 반도체 기판(2000)이 제공될 수 있다. 상기 반도체 기판(2000) 내에 웰 영역(2003)이 제공될 수 있다. 상기 반도체 기판(1000)에 활성 영역(1007, AC)을 정의하는 트렌치(2018)가 제공될 수 있다. 상기 활성 영역(2020a, AC)은 라인 형상일 수 있으며, 서로 대향하는 제1 측면(S5) 및 제2 측면(S6)을 가질 수 있다. 상기 활성 영역(2020a, AC)의 상부 영역 내에 하부 불순물 영역(2012a)이 제공될 수 있다.

상기 활성 영역(2020a)으로부터 상부로 돌출된 반도체 패턴(2015b)이 제공될 수 있다. 상기 반도체 패턴(2015b)은 제1 반도체 영역(2042p) 및 상기 제1 반도체 영역(2042p) 하부의 제2 반도체 영역(2042n)을 포함할 수 있다. 예를 들어, 상기 제1 반도체 영역(2042p)은 상기 반도체 패턴(2015b)의 상부 영역 내에 제공되고, 상기 제2 반도체 영역(2042n)은 상기 반도체 패턴(2015b, SP)의 하부 영역 내에 제공될 수 있다. 상기 제1 반도체 영역(2042p)은 P 형의 도전형일 수 있고, 상기 제2 반도체 영역(2042n)은 N 형의 도전형일 수 있다.

상기 반도체 패턴(2015b)은 서로 대향하는 제1 및 제2 측면들(S1, S2)을 가질 수 있고, 서로 대향하는 제3 및 제4 측면들(S3, S4)을 가질 수 있다. 상기 반도체 패턴(2015b)의 상기 제3 및 제4 측면들(S3, S4)은 상기 활성 영역(2020a)의 서로 대향하는 제1 및 제2 측면들(S5, S6)과 수직적으로 정렬될 수 있다. 상기 활성 영역(2020a, AC)은 복수개가 제공될 수 있다. 예를 들어, 서로 평행한 라인 형상의 제1 활성 영역(2007a, AC1) 및 제2 활성 영역(2007b, AC2)이 제공될 수 있다.

상기 반도체 패턴(2015b, SP)은 상기 활성 영역(2020a)과 연결될 수 있다. 상기 반도체 패턴(2015b, SP)은 상기 활성 영역(2020a)의 상기 하부 불순물 영역(2012a)과 전기적으로 연결될 수 있다. 상기 반도체 패턴(2015b, SP)은 결정질 실리콘일 수 있다. 예를 들어, 상기 반도체 패턴(2015b, SP)은 단결정 실리콘 또는 다결정 실리콘일 수 있다.

상기 필드 영역(2020f) 상에서, 상기 반도체 패턴들(2015b) 사이에 개재되며 상기 트렌치(2018) 내로 연장된 제1 절연성 패턴(2027)이 제공될 수 있다. 상기 활성 영역(2020a) 상에서, 상기 반도체 패턴들(2015b) 사이에 제2 절연성 패턴(2039)이 제공될 수 있다. 상기 활성 영역(2020a) 양 옆의 상기 트렌치(2018) 내에 위치하는 상기 제1 절연성 패턴(2027)의 부분은 소자분리 패턴으로 정의될 수 있고, 상기 활성 영역(2020a) 보다 높은 레벨에 위치하는 상기 제1 절연성 패턴(2027)의 부분은 상기 제2 절연성 패턴(2039)을 관통하도록 제공될 수 있다. 상기 제1 및 제2 절연성 패턴들(2027, 2039)은 실리콘 산화물로 형성될 수 있다.

상기 반도체 패턴들(2015b)의 상기 제3 및 제4 측면들(S3, S4)과 상기 제1 절연성 패턴(2027) 사이에 개재된 제1 장벽 영역(2025)이 제공될 수 있다. 상기 제1 장벽 영역(2025)은 상기 활성 영역(2020a)의 상기 제1 및 제2 측면들(2020a)과 상기 제1 절연성 패턴(2027) 사이로 연장될 수 있다. 더 나아가, 상기 제1 장벽 영역(2025)은 상기 제1 절연성 패턴(2027)과 상기 트렌치(2018)의 바닥 영역 사이로 연장될 수 있다. 상기 제1 장벽 영역(2025)은 상기 반도체 패턴들(2015b)의 상기 제3 및 제4 측면들(S3, S4), 상기 활성 영역(2020a)의 상기 제1 및 제2 측면들(2020a) 및 상기 트렌치(2018)의 바닥 영역을 덮을 수 있다. 상기 반도체 패턴들(2015b)의 상기 제1 및 제2 측면들(S1, S2)과 상기 제2 절연성 패턴(2039) 사이에 개재된 제2 장벽 영역(2037)이 제공될 수 있다. 상기 제2 장벽 영역(2037)은 상기 활성 영역(2020a)과 상기 제2 절연성 패턴(2039) 사이로 연장될 수 있다. 상기 제1 및 제2 장벽 영역들(2025, 2037)은 절연성의 물질로 형성될 수 있으며, 도 1의 도면 부호 "DB"에 해당할 수 있다.

상기 제1 장벽 영역(2025)은 제1 버퍼 유전체(2021a) 및 제1 장벽 유전체(2024a)을 포함할 수 있다. 상기 제2 장벽 영역(2037)은 제2 버퍼 유전체(1033a) 및 제2 장벽 유전체(2036a)을 포함할 수 있다.

상기 제1 및 제2 버퍼 유전체들(2021a, 2033a)은 실리콘 산화물, 예를 들어 열 산화 공정에 의한 실리콘 산화물로 형성될 수 있으며 버퍼 유전체들로 정의할 수 있다. 상기 제1 및 제2 장벽 유전체들(2024a, 2036a)은 상기 제1 반도체 영역(2042p) 내의 보론(B) 등과 같은 불순물의 확산을 방지할 수 있는 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 어느 하나 또는 둘 이상의 물질로 형성될 수 있으며, 장벽 유전체들로 정의할 수 있다.

다음으로, 도 21을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.

도 1 및 도 21을 참조하면, 도 20에서 설명한 상기 제1 및 제2 장벽 영역들(2025, 2037)에 비하여 변형된 제1 및 제2 장벽 영역들(2122, 2133)이 제공될 수 있다. 예를 들어, 상기 제1 및 제2 장벽 영역들(2122, 2133)은 도우프트 실리콘 산화물들로 형성될 수 있다. 상기 제1 장벽 영역(2122)은 제1 버퍼 유전체 영역(2122a) 및 제1 장벽 유전체 영역(2122b)을 포함할 수 있고, 상기 제2 장벽 영역(2133)은 제2 버퍼 유전체 영역(2133a) 및 제2 장벽 유전체 영역(2133b)을 포함할 수 있다.

상기 제1 버퍼 유전체 영역(2122a)은 상기 제1 장벽 유전체 영역(2122b) 보다 상기 반도체 패턴(2015b) 및 상기 활성 영역(2012a)에 가까울 수 있고, 상기 제2 버퍼 유전체 영역(2133a)은 상기 제2 장벽 유전체 영역(2133b) 보다 상기 반도체 패턴(2015b) 및 상기 활성 영역(2012a)에 가까울 수 있다. 상기 제1 및 제2 버퍼 유전체 영역들(2122a, 2133a)은 실리콘 산화물일 수 있고, 상기 제1 및 제2 장벽 유전체 영역들(2122b, 2133b)은 N, C, Cl, F, Ar 또는 Xe 중 어느 하나가 주입되어 형성될 수 있는 도우프트 실리콘 산화물일 수 있다.

한편, 도 20 및 도 21에서 서로 가까운 반도체 패턴들(2015b)은 보조 반도체 패턴에 의해 연결되도록 변형될 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 서로 인접하는 반도체 패턴들(2315b) 사이의 상기 활성 영역(2020a) 상에 보조 반도체 패턴(2316)이 제공될 수 있다. 상기 보조 반도체 패턴(2316)은, 도 18에서 설명한 것과 마찬가지로, 서로 가까운 반도체 패턴들(2315b)의 하부 영역을 연결할 수 있다.

다음으로, 도 23을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.

도 1 및 도 23을 참조하면, 반도체 기판(2000)이 제공될 수 있다. 상기 반도체 기판(2000) 내에 웰 영역(2003)이 제공될 수 있다. 도 20에서 설명한 것과 같이, 상기 반도체 기판(2000)에 활성 영역(2020a)을 정의하는 트렌치(2018)가 제공될 수 있다. 상기 트렌치(2018)는 필드 영역(2020f) 내에 제공될 수 있다. 상기 활성 영역(2020a)의 상부 영역 내에 하부 불순물 영역(2012a)이 제공될 수 있다.

상기 활성 영역(2020a)으로부터 상부로 돌출된 반도체 패턴(2015b')이 제공될 수 있다. 상기 반도체 패턴(2015b')은, 도 20에서 설명한 것과 같이, 제1 반도체 영역(2042p) 및 상기 제1 반도체 영역(2042p') 하부의 제2 반도체 영역(2042n')을 포함할 수 있다.

상기 필드 영역(2020f) 상에서, 상기 반도체 패턴들(2015b') 사이에 개재되며 상기 트렌치(2018) 내로 연장된 제1 절연성 패턴(2427)이 제공될 수 있다. 상기 활성 영역(2020a) 상에서, 상기 반도체 패턴들(2015b') 사이에 제2 절연성 패턴(2439)이 제공될 수 있다.

상기 제1 및 제2 절연성 패턴들(2427, 2439)은 상기 반도체 패턴(2015b') 보다 높은 레벨에 위치하는 상부면들을 가질 수 있다. 상기 반도체 패턴(2015b')은 상기 제1 및 제2 절연성 패턴들(2427, 2439)에 의해 정의되는 홀을 부분적으로 채울 수 있다.

상기 반도체 패턴(2015b')과 상기 제1 절연성 패턴(2427) 사이에 개재된 제1 장벽 영역(2422)이 제공될 수 있다. 상기 제1 장벽 영역(2422)은 상기 반도체 패턴(2015b')과 상기 제1 절연성 패턴(2427) 사이에 개재되며, 상기 활성 영역(2020a)과 상기 제1 절연성 패턴(2427) 사이, 및 상기 트렌치(2018)의 바닥면과 상기 제1 절연성 패턴(2427) 사이로 연장될 수 있다. 상기 반도체 패턴(2015b')과 상기 제2 절연성 패턴(2439) 사이에 개재됨과 아울러, 상기 활성 영역(2020a)과 상기 제2 절연성 패턴(2439) 사이에 개재된 제2 장벽 영역(2433)이 제공될 수 있다. 상기 제1 및 제2 장벽 영역들(2422, 2433)은 절연성의 물질로 형성될 수 있으며, 도 1의 도면 부호 "DB"에 해당할 수 있다. 상기 제1 및 제2 장벽 영역들(2422, 2433)은 도우프트 실리콘 산화물들로 형성될 수 있다. 상기 제1 장벽 영역(2422)은 제1 버퍼 유전체 영역(2422a) 및 제1 장벽 유전체 영역(2422b)을 포함할 수 있다. 상기 제2 장벽 영역(2433)은 제2 버퍼 유전체 영역(2433a) 및 제2 장벽 유전체 영역(2433b)을 포함할 수 있다. 상기 제1 버퍼 유전체 영역(2422a)은 상기 제1 장벽 유전체 영역(2422b) 보다 상기 반도체 패턴(2015b')에 가까울 수 있고, 상기 제2 버퍼 유전체 영역(2433a)은 상기 제2 장벽 유전체 영역(2433b) 보다 상기 반도체 패턴(2015b')에 가까울 수 있다. 상기 제1 및 제2 버퍼 유전체 영역들(2422a, 2433a)은 실리콘 산화물일 수 있고, 상기 제1 및 제2 장벽 유전체 영역들(2422b, 2433b)은 N, C, Cl, F, Ar 또는 Xe 중 어느 하나가 주입되어 형성될 수 있는 도우프트 실리콘 산화물일 수 있다.

다음으로, 도 24를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자를 갖는 메모리 소자에 대하여 설명하기로 한다.

도 24를 참조하면, 반도체 패턴(SP)과 상부 절연 막의 상부면들이 실질적으로 동일한 레벨에 위치하는 반도체 소자를 준비할 수 있다. 예를 들어, 도 2에서와 같이 상부 절연 막(21) 내의 홀(24) 내에 반도체 패턴(SP)이 제공될 수 있다. 상기 반도체 패턴(SP)은 P-N 다이오드를 포함할 수 있다.

앞의 일 실시예 및 그 변형 예들에서 설명한 것과 같이, 상기 반도체 패턴(SP)의 측면을 둘러싸는 장벽 영역(DB)이 제공될 수 있다. 상기 반도체 패턴(SP) 및 상기 상부 절연 막(21) 상에 제1 층간 절연 막(55)이 제공될 수 있다. 상기 제1 층간 절연 막(55) 내에 금속 플러그 구조체(60)가 제공될 수 있다. 상기 금속 플러그 구조체(60)는 금속 플러그(60b) 및 상기 금속 플러그(60b)의 측면 및 바닥면을 덮는 금속 장벽 막(60a)을 포함할 수 있다. 상기 금속 플러그(60b)는 텅스텐 등과 같은 금속 물질을 포함할 수 있고, 상기 금속 장벽 막(60a)은 금속 질화물(ex, TiN, TaN 등)을 포함할 수 있다.

상기 반도체 패턴(SP)과 상기 금속 플러그 구조체(60) 사이에 금속-반도체 화합물(50)이 제공될 수 있다. 상기 금속-반도체 화합물(50)은 코발트 실리사이드, 타이타늄 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.

상기 제1 층간 절연 막(55) 상에 제2 층간 절연 막(65)이 제공될 수 있다. 상기 제2 층간 절연 막(65) 내에 형성된 하부 도전성 패턴(68) 및 정보 저장 패턴(74)을 포함할 수 있다. 상기 정보 저장 패턴(74)은 상변화 메모리 소자의 정보를 저장하기 위한 물질을 포함할 수 있다. 예를 들어, 상기 정보 저장 패턴(74)은 GeSbTe, GeTeAs, SnTeSn, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 또는 InSbTe를 포함할 수 있다. 더 나아가서, 상기 정보 저장 패턴(74)은 GeSbTe막, GeTeAs막, SnTeSn막, GeTe막, SbTe막, SeTeSn막, GeTeSe막, SbSeBi막, GeBiTe막, GeTeTi막, InSe막, GaTeSe막, 및 InSbTe막으로 이루어진 일군에서 선택된 하나에 C, N, Si, O, 및 N으로 이루어진 일군에서 선택된 하나가 포함된 물질 막일 수 있다. 본 발명의 기술적 사상은 상변화 메모리 소자에 한정되지 않고, 다양한 메모리 소자에 이용될 수 있다. 예를 들어, 본 발명의 일 실시예에 의한 반도체 패턴(SP) 및 장벽 영역(DB)을 포함하는 반도체 소자는 상변화 메모리 소자 뿐만 아니라, 저항 메모리 소자 등과 같은 메모리 소자에도 이용될 수 있다. 따라서, 상기 정보 저장 패턴(74)은 저항 메모리 소자에서 정보를 저장 할 수 있는 금속 산화물 등으로 형성될 수도 있다.

상기 하부 도전성 패턴(68) 및 상기 정보 저장 패턴(74)의 일 측에 절연성 패턴(71)이 제공될 수 있다. 상기 정보 자장 패턴(74) 상에 상부 도전성 패턴(77)이 제공될 수 있다. 상기 상부 도전성 패턴(77) 상에 제3 층간 절연 막(80)이 제공될 수 있다. 상기 제3 층간 절연 막(80)을 관통하는 도전성 플러그(83)가 제공될 수 있다. 상기 도전성 플러그(83) 상에 비트라인(90)이 제공될 수 있다.

다음으로, 도 25를 참조하여, 본 발명의 일 실시예의 일 변형 예에 따른 반도체 소자를 갖는 메모리 소자에 대하여 설명하기로 한다.

도 25를 참조하면, 반도체 패턴(SP')이 상부 절연 막(21)의 상부 면 보다 낮은 레벨에 위치하는 반도체 기판을 준비할 수 있다. 예를 들어, 도 3에서와 같이 상부 절연 막(21) 내의 홀(24)을 부분적으로 채우는 반도체 패턴(SP', 42')을 갖는 반도체 기판을 준비할 수 있다. 상기 반도체 패턴(SP', 42')은 P 형 반도체 영역(P') 및 N 형 반도체 영역(N')을 포함할 수 있다.

상기 홀(24)의 나머지 부분을 채우는 금속 플러그 구조체(160)가 제공될 수 있다. 상기 금속 플러그 구조체(160)는 금속 플러그(160b) 및 상기 금속 플러그(160b)의 측면 및 바닥면을 덮는 금속 장벽 막(160a)을 포함할 수 있다.

상기 금속 플러그 구조체(1600와 상기 반도체 패턴(SP')은 상기 홀(24) 내에서 수직적으로 정렬될 수 있다. 상기 금속 플러그 구조체(1600와 상기 반도체 패턴(SP')은 상기 홀(24) 내에서 자기 정렬될 수 있다.

상기 반도체 패턴(SP')과 상기 금속 플러그 구조체(160) 사이에 금속-반도체 화합물(150)이 제공될 수 있다. 상기 금속-반도체 화합물(150)은 코발트 실리사이드, 타이타늄 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.

상기 상부 절연 막(21) 상에 제1 층간 절연 막(165)이 제공될 수 있다. 상기 제1 층간 절연 막(165) 내에 형성된 하부 도전성 패턴(168) 및 정보 저장 패턴(174)을 포함할 수 있다. 상기 정보 저장 패턴(174)은 상변화 메모리 소자의 정보를 저장하기 위한 물질을 포함할 수 있다. 상기 하부 도전성 패턴(168) 및 상기 정보 저장 패턴(174)의 일 측에 절연성 패턴(171)이 제공될 수 있다.

상기 정보 자장 패턴(174) 상에 상부 도전성 패턴(177)이 제공될 수 있다. 상기 상부 도전성 패턴(177) 상에 제2 층간 절연 막(180)이 제공될 수 있다. 상기 제2 층간 절연 막(180)을 관통하는 도전성 플러그(183)가 제공될 수 있다. 상기 도전성 플러그(183) 상에 비트라인(190)이 제공될 수 있다.

도 26a 내지 도 26h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이고, 도 27a 내지 도 49d는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법의 다양한 변형 예들을 설명하기 위한 단면도들이다. 도 26a 내지 도 49d에서, "A"로 표시된 부분은 도 1의 I-I'선을 따라 취해진 영역이고, "B"로 표시된 부분은 도 1의 II-II'선을 따라 취해진 영역이다.

우선, 도 26a 내지 도 26i은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기로 한다.

도 1 및 도 26a를 참조하면, 반도체 기판(1)이 제공될 수 있다. 상기 반도체 기판(1)은 실리콘 기판일 수 있다. 상기 반도체 기판(1) 내에 웰 영역(3)이 제공될 수 있다. 상기 반도체 기판(1)에 활성 영역(7)을 정의하는 필드 영역(10)을 형성할 수 있다. 상기 필드 영역(10)을 형성하는 것은 상기 반도체 기판(1) 내에 트렌치(5)를 형성하고, 상기 트렌치(5)를 채우는 소자분리 패턴(9)을 형성하는 것을 포함할 수 있다. 상기 소자분리패턴(9)은 실리콘 산화물(ex, HDP 산화물 등) 등과 같은 절연성 물질로 형성할 수 있다.

상기 활성 영역(7) 내에 불순물을 주입하여 하부 불순물 영역(12)을 형성할 수 있다. 상기 웰 영역(3)은 상기 하부 불순물 영역(12)은 서로 다른 도전형 일 수 있다. 예를 들어, 상기 웰 영역(3)은 P형일 수 있고, 상기 하부 불순물 영역(12)은 N형일 수 있다.

상기 활성 영역(7)을 갖는 반도체 기판 상에 차례로 적층된 하부 절연 막(15, 18) 및 상부 절연 막(21)을 형성할 수 있다. 상기 하부 절연 막(15, 18)은 차례로 적층된 제1 절연 막(15) 및 제2 절연 막(18)을 포함할 수 있다. 상기 제1 절연 막(15)은 증착 방법에 의한 실리콘 산화물 또는 열 산화 공정에 의한 실리콘 산화물로 형성할 수 있다. 상기 제2 절연 막(18)은 상기 제1 절연 막(15)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 제1 절연 막(15)을 실리콘 산화물로 형성하는 경우에, 상기 제2 절연 막(18)은 실리콘 질화물로 형성할 수 있다. 상기 제2 절연 막(18)은 상기 제1 절연 막(15) 보다 두꺼울 수 있다.

상기 상부 절연 막(21)은 실리콘 산화물 또는 저유전체(low-k dielectric)으로 형성할 수 있다. 상기 저 유전체는 실리콘 산화물 보다 유전 상수가 낮은 유전체일 수 있다.

도 1 및 도 26b를 참조하면, 상기 상부 절연 막(21), 상기 제2 절연 막(18) 및 상기 제1 절연 막(15)을 패터닝하여, 상기 상부 절연 막(21), 상기 제2 절연 막(18) 및 상기 제1 절연 막(15)을 관통하는 홀(24)을 형성할 수 있다. 상기 홀(24)은 상기 활성 영역(7)의 폭(W1) 보다 큰 폭(W2)을 갖도록 형성될 수 있다. 상기 홀(24)에 의하여 상기 활성 영역(7)의 소정 영역들이 노출될 수 있다. 상기 홀(24)에 의하여 상기 활성 영역(7) 내의 상기 하부 불순물 영역(12)의 소정 영역들이 노출될 수 있다.

도 1 및 도 26c를 참조하면, 상기 홀(24)을 갖는 기판 상에 제1 막(27)를 콘포멀하게 형성할 수 있다. 상기 제1 막(27)은 실리콘 산화물로 형성할 수 있다. 상기 제1 막(27)를 갖는 기판 상에 제2 막(30)을 콘포멀하게 형성할 수 있다. 상기 제2 막(30)은 상기 제1 막(27)과 다른 물질로 형성할 수 있다. 예를 들어, 상기 제1 막(27)을 실리콘 산화물로 형성하고, 상기 제2 막(30)은 실리콘 질화물 또는 실리콘 질화물 계열의 물질로 형성할 수 있다. 상기 제2 막(1024)은 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 어느 하나 또는 둘 이상의 물질로 형성될 수 있다.

도 1 및 도 26d를 참조하면, 상기 제2 막(30)을 선택적으로 이방성 식각하여, 상기 홀(24)의 측벽들에 잔존하는 제2 유전체(30a)를 형성할 수 있다.

도 1 및 도 26e를 참조하면, 상기 제2 유전체(30a)를 갖는 기판 상에 제3 막(33)을 콘포멀하게 형성할 수 있다. 상기 제3 막(33)은 상기 제2 유전체(30a)와 다른 물질로 형성할 수 있다. 예를 들어, 상기 제2 유전체(30a)가 실리콘 질화물로 형성되는 경우에, 상기 제3 막(33)은 실리콘 산화물로 형성할 수 있다.

도 1 및 도 26f를 참조하면, 상기 제3 막(33) 및 상기 제1 막(27)을 이방성 식각하여, 상기 홀(24) 내에 잔존하는 제3 유전체(33a) 및 제1 유전체(27a)를 형성할 수 있다. 따라서, 상기 홀(24)의 측벽들 상에 제1 유전체(27a), 제2 유전체(30a) 및 제3 유전체(33a)가 차례로 형성될 수 있다.

상기 제2 및 제3 유전체들(30a, 33a)은 상기 활성 영역(7)의 표면(7s)과 이격 될 수 있다. 상기 제1 유전체(27a)는 상기 제2 및 제3 유전체들(30a, 33a)의 하단들과 상기 활성 영역(7)의 표면(7s) 사이로 연장된 부분(28)을 포함할 수 있다. 상기 제1 내지 제3 유전체들(27a, 30a, 33a)은 장벽 영역(34)을 형성할 수 있다. 상기 제2 유전체(30a)는 장벽 유전체로 정의할 수 있고, 상기 제1 및 제3 유전체들(27a, 33a)은 버퍼 유전체들로 정의할 수 있다.

도 1 및 도 26g를 참조하면, 상기 장벽 영역(34)이 형성된 상기 홀(24) 내에 반도체 패턴(42)을 형성할 수 있다. 상기 반도체 패턴(42)은 결정질 실리콘으로 형성할 수 있다. 예를 들어, 상기 반도체 패턴(42)은 선택적 에티택시얼 성장 공정(selective epitaxial growth process)을 이용하여 상기 홀(24)에 의해 노출된 상기 활성 영역(7)의 표면(7s)으로부터 성장된 단결정 실리콘일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 반도체 패턴(42)을 형성하는 것은 상기 제1 내지 제3 유전체들(27a, 30a, 33a)이 형성된 상기 홀(24)을 채우는 비결정질 실리콘을 형성하고, 열처리 공정을 진행하여 비결정질 실리콘을 결정질 실리콘으로 결정화시키는 것을 포함할 수 있다. 상기 결정질 실리콘은 다결정 실리콘일 수 있다.

도 1 및 도 26h를 참조하면, 상기 반도체 패턴(42) 내에 불순물을 주입하기 위한 이온 주입 공정(40)을 진행하고, 상기 반도체 패턴(42) 내에 주입된 불순물을 활성화하여 제1 반도체 영역(42p)을 형성할 수 있다.

상기 제1 반도체 영역(42p)을 형성하는 것은 상기 반도체 패턴(42)의 상부 영역 내에 보론(B) 등과 같은 불순물을 주입하고, 주입된 불순물을 활성화시키기 위한 열처리 공정(annealing)을 진행하는 것을 포함할 수 있다. 또한, 상기 열처리 공정 동안에, 상기 활성 영역(7) 내의 상기 하부 불순물 영역(12)으로부터 불순물이 상기 반도체 패턴(42) 하부 영역으로 확산되어 제2 반도체 영역(42n)이 형성될 수 있다. 따라서, 상기 반도체 패턴(42)은 제1 반도체 영역(42p) 및 상기 제1 반도체 영역(42p) 하부의 제2 반도체 영역(42n)을 포함할 수 있다.

한편, 상기 제1 반도체 영역(42p) 및 상기 제1 반도체 영역(42p)을 형성하는 것은 상기 반도체 패턴(42)의 상부 영역 내에 보론(B) 등과 같은 원소 주기율표의 3족의 불순물을 주입하고, 상기 반도체 패턴(42)의 하부 영역 내에 인(P) 또는 아세닉(As) 등과 같은 원소 주기율표의 5족의 불순물을 주입하고, 주입된 불순물을 활성화시키기 위한 열처리 공정(annealing)을 진행하여 제1 반도체 영역(42p) 및 상기 제1 반도체 영역(42p) 하부의 제2 반도체 영역(42n)을 형성하는 것을 포함할 수 있다. 상기 제1 반도체 영역(42p)은 P형의 도전형일 수 있고, 상기 제2 반도체 영역(42n)은 N형의 도전형일 수 있다. 따라서, 상기 제1 및 제2 반도체 영역들(42p, 42n)은 PN 다이오드를 구성할 수 있다. 따라서, 도 2에서 설명한 것과 같은 반도체 소자를 형성할 수 있다.

상기 홀(24) 내에서, 상기 제2 유전체(30a), 즉 장벽 유전체는 상기 제1 반도체 영역(42p)의 보론(B) 등과 같은 도펀트들이 상기 상부 절연 막(21) 내로 확산되는 것을 차단 또는 방지할 수 있다. 따라서, 상기 제1 반도체 영역(42p) 내의 보론 등과 같은 도펀트들의 농도가 감소하는 것을 방지할 수 있다.

상기 홀(24) 내에서, 상기 제3 유전체(33a)는 상기 제2 유전체(30a)를 상기 반도체 패턴(42)으로부터 이격시킬 수 있다. 상기 제3 유전체(33a)는 상기 제2 유전체(30a)와 상기 반도체 패턴(42) 사이에 개재되어, 상기 반도체 패턴(42)이 상기 제2 유전체(30a)와 직접적으로 접촉하는 것을 방지하는 버퍼(buffer) 역할을 할 수 있다. 상기 홀(24) 내에서, 상기 제1 유전체(27a)의 바닥 부분(28)은 상기 제2 유전체(30a)를 상기 활성 영역(7)으로부터 이격시킬 수 있다. 상기 제1 유전체(27a)의 바닥 부분(28)은 상기 제2 유전체(30a)와 상기 활성 영역(7) 사이에 개재되어, 상기 제2 유전체(30a)가 상기 활성 영역(7)에 직접적으로 접촉하는 것을 방지하는 버퍼 역할을 할 수 있다.

다음으로, 도 27a 내지 도 27d를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 일 변형 예에 대하여 설명하기로 한다.

도 1 및 도 27a를 참조하면, 도 26a 내지 도 26f에서 설명한 것과 같이 홀(24)의 측벽 상에 장벽 영역(34)이 형성된 반도체 기판을 준비할 수 있다. 상기 장벽 영역(34)이 형성된 홀(24)을 부분적으로 채우는 반도체 패턴(42')을 형성할 수 있다. 상기 반도체 패턴(42')은 결정질 실리콘으로 형성할 수 있다.

상기 반도체 패턴(42')은 선택적 에티택시얼 성장 공정(selective epitaxial growth process)을 이용하여 상기 홀(24)에 의해 노출된 상기 활성 영역(7)의 표면으로부터 성장된 단결정 실리콘 막을 형성하고, 상기 단결정 실리콘 막을 식각하는 것을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 반도체 패턴(42')을 형성하는 것은 상기 장벽 영역(34)이 형성된 상기 홀(24)을 채우는 비결정질 실리콘 막을 형성하고, 상기 비결정질 실리콘 막을 부분 식각하고, 열처리 공정을 진행하여 비결정질 실리콘 막을 결정화 시키어 결정질 실리콘 막을 형성하는 것을 포함할 수 있다. 이와는 달리, 상기 반도체 패턴(42')을 형성하는 것은 상기 장벽 영역(34)이 형성된 상기 홀(24)을 채우는 비결정질 실리콘 막을 형성하고, 열처리 공정을 진행하여 비결정질 실리콘 막을 결정화시키어 결정질 실리콘 막을 형성하고, 상기 결정질 실리콘 막을 부분 식각하는 것을 포함할 수 있다.

도 1 및 도 27b를 참조하면, 도 26i에서와 같이, 상기 반도체 패턴(42') 내에 불순물을 주입하기 위한 이온 주입 공정(40')을 진행하고, 상기 반도체 패턴(39') 내에 주입된 불순물을 활성화하여 제1 반도체 영역(42p')을 형성할 수 있다. 도 26i에서 설명한 것과 같이, 상기 제1 반도체 영역(42p') 하부의 상기 반도체 패턴(42') 내에 제2 반도체 영역(42n')을 형성할 수 있다. 상기 반도체 패턴(42')의 상기 제1 및 제2 반도체 영역들(42p', 42n')은 PN 다이오드를 구성할 수 있다.

다음으로, 도 28a 내지 도 28c를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 다른 변형 예를 설명하기로 한다.

도 1 및 도 28a를 참조하면, 도 26a에서 설명한 것과 같이, 반도체 기판(1)에 활성 영역(7)을 정의하는 필드 영역(10)을 형성하고, 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판 상에 차례로 적층된 하부 절연 막(15, 18) 및 상부 절연 막(21)을 형성할 수 있다. 상기 하부 절연 막(15, 18)은 차례로 적층된 제1 절연 막(15) 및 제2 절연 막(18)으로 형성될 수 있다. 상기 상부 절연 막(21), 상기 제2 절연 막(18) 및 상기 제1 절연 막(15)을 차례로 관통하는 홀(24)을 형성할 수 있다.

상기 홀(24)을 갖는 기판 상에, 도 26c에서와 같이, 제1 막 및 제2 막을 차례로 콘포멀하게 형성할 수 있다. 이어서, 상기 제1 및 제2 막들을 이방성 식각하여, 상기 홀(24)의 측벽에 제1 유전체(127a) 및 제2 유전체(130a)를 형성할 수 있다. 상기 제1 유전체(127a)는 상기 제2 유전체(130a)과 상기 홀(24)의 측벽 사이에 개재될 수 있다. 더 나아가, 상기 제1 유전체(127a)은 상기 제2 유전체(130a)과 상기 활성 영역(7) 사이에 개재된 바닥 부분(128)을 포함할 수 있다.

도 1 및 도 28b를 참조하면, 상기 제1 및 제2 유전체들(127a, 130a)을 갖는 기판 상에 제3 막을 형성하고, 상기 제3 막을 이방성 식각하여 제3 유전체(133a)를 형성할 수 있다. 상기 제3 유전체(133a)는 상기 홀(24) 내에서 상기 제2 유전체(130a)를 덮으며 상기 활성 영역(7)의 표면까지 연장될 수 있다. 상기 제1 내지 제3 유전체들(127a, 130a, 133a)은, 도 4에서 설명한 것과 같이, 장벽 영역(134)로 정의할 수 있다.

도 1 및 도 28c를 참조하면, 상기 장벽 영역(134)이 형성된 상기 홀(24) 내에 반도체 패턴(42)을 형성할 수 있다. 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(42) 내에 불순물을 주입하기 위한 이온 주입 공정(40)을 진행하여 상기 반도체 패턴(42) 내에 제1 반도체 영역(42p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(42p) 하부의 상기 반도체 패턴(42) 내에 제2 반도체 영역(42n)을 형성할 수 있다.

다음으로, 도 29a 내지 도 29d를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 29a를 참조하면, 도 26a에서 설명한 것과 같이, 반도체 기판(1)에 활성 영역(7)을 정의하는 필드 영역(10)을 형성하고, 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판 상에 차례로 적층된 제1 절연 막(15), 제2 절연 막(18) 및 상부 절연 막(21)을 형성하고, 상기 상부 절연 막(21), 상기 제2 절연 막(18) 및 상기 제1 절연 막(15)을 차례로 관통하는 홀(24)을 형성할 수 있다.

상기 홀(24)에 의해 노출된 상기 활성 영역(7)에 제1 막(227)을 형성할 수 있다. 예를 들어, 상기 제1 막(227)은 상기 홀(24)에 의해 노출된 상기 활성 영역(7)을 열 산화시키어(thermal oxidation) 형성된 산화물(ex, 실리콘 산화물 등)일 수 있다.

도 1 및 도 29b를 참조하면, 상기 제1 막(227)을 갖는 기판 상에 제2 막을 형성하고, 상기 제2 막을 선택적으로 이방성 식각하여 상기 홀(24)의 측벽 상에 잔존하는 제2 유전체(230a)를 형성할 수 있다. 상기 제2 유전체(230a)는 상기 상부 절연 막(21) 및 상기 제1 막(227)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 상부 절연 막(21)은 증착 방법에 의한 산화물로 형성되고, 상기 제1 막(227)은 산화 공정에 의한 산화물로 형성되고, 상기 제2 유전체(230a)는 질화물로 형성될 수 있다.

도 1 및 도 29c를 참조하면, 상기 제2 유전체(230a)를 갖는 기판 상에 제3 막(233)을 콘포멀하게 형성할 수 있다. 상기 제3 막(233)은 실리콘 산화물로 형성할 수 있다.

도 1 및 도 29d를 참조하면, 상기 제3 막(233) 및 상기 제1 막(227)을 이방성 식각하여 제3 유전체(233a) 및 제1 유전체(227a)을 형성할 수 있다. 상기 제1 내지 제3 유전체들(227a, 230a, 233a)은, 도 5에서 설명한 것과 같은, 장벽 영역(234a)을 구성할 수 있다. 상기 장벽 영역(234a)이 형성된 상기 홀(24) 내에 반도체 패턴(42)을 형성할 수 있다.

상기 제2 유전체(230a)는 상기 활성 영역(7)과 이격될 수 있다. 예를 들어, 상기 제2 유전체(230a)와 상기 활성 영역(7) 사이에 상기 제1 유전체(227a)가 개재되어, 상기 제2 유전체(230a)를 상기 활성 영역(7)으로부터 이격시킬 수 있다. 상기 제2 유전체(230a)와 상기 반도체 패턴(42) 사이에 상기 제3 유전체(233a)가 개재되어, 상기 제2 유전체(230a)를 상기 반도체 패턴(42)으로부터 이격 시킬 수 있다.

이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(42) 내에 불순물을 주입하기 위한 이온 주입 공정(40)을 진행하여 상기 반도체 패턴(42) 내에 제1 반도체 영역(42p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(42p) 하부의 상기 반도체 패턴(42) 내에 제2 반도체 영역(42n)을 형성할 수 있다.

다음으로, 도 30a 내지 도 30c를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 30a를 참조하면, 도 29b에서 설명한 것과 같은 기판을 준비할 수 있다. 예를 들어, 도 26a에서 설명한 것과 같이, 반도체 기판(1)에 활성 영역(7)을 정의하는 필드 영역(10)을 형성하고, 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판 상에 차례로 적층된 제1 절연 막(15), 제2 절연 막(18) 및 상부 절연 막(21)을 형성하고, 상기 상부 절연 막(21), 상기 제2 절연 막(18) 및 상기 제1 절연 막(15)을 차례로 관통하는 홀(24)을 형성할 수 있다. 이어서, 상기 홀(24)에 의해 노출된 상기 활성 영역(7)에 제1 막을 형성하고, 도 29b에서와 같이, 상기 홀(24)의 측벽에 제2 유전체(230b)를 형성할 수 있다. 이어서, 상기 제1 막을 이방성 식각하여 상기 제2 유전체(230b) 하부에 잔존하는 제1 유전체(227b)를 형성할 수 있다.

도 1 및 도 30b를 참조하면, 상기 제1 및 제2 유전체들(227b, 230b)을 갖는 기판 상에 제 3 막을 형성하고, 상기 제3 막을 이방성 식각하여 제3 유전체(233b)을 형성할 수 있다. 상기 제1 내지 제3 유전체들(227b, 230b, 233b)은, 도 6에서와 같이, 장벽 영역(234b)을 구성할 수 있다.

도 1 및 도 30c를 참조하면, 상기 제1 내지 제3 유전체들(227b, 230b, 233b)이 형성된 상기 홀(24) 내에 반도체 패턴(42)을 형성할 수 있다

상기 제2 유전체(230b)는 상기 활성 영역(7)과 이격될 수 있다. 예를 들어, 상기 제2 유전체(230b)와 상기 활성 영역(7) 사이에 상기 제1 유전체(227b)이 개재되어, 상기 제2 유전체(230b)를 상기 활성 영역(7)으로부터 이격 시킬 수 있다. 상기 제2 유전체(230b)와 상기 반도체 패턴(42) 사이에 상기 제3 유전체(233b)가 개재되어, 상기 제2 유전체(230b)를 상기 반도체 패턴(42)으로부터 이격 시킬 수 있다. 상기 제3 유전체(233b)는 상기 제2 유전체(230b)와 상기 반도체 패턴(42) 사이에 개재되며 상기 활성 영역(7)의 표면으로 연장될 수 있다.

이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(42) 내에 불순물을 주입하기 위한 이온 주입 공정(40)을 진행하여 상기 반도체 패턴(42) 내에 제1 반도체 영역(42p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(42p) 하부의 상기 반도체 패턴(42) 내에 제2 반도체 영역(42n)을 형성할 수 있다.

다음으로, 도 31a 내지 도 31c를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 32a를 참조하면, 도 26a에서 설명한 것과 같이, 반도체 기판(1)에 활성 영역(7)을 정의하는 필드 영역(10)을 형성하고, 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판 상에 차례로 적층된 제1 절연 막(15), 제2 절연 막(18) 및 상부 절연 막(21)을 형성하고, 상기 상부 절연 막(21), 상기 제2 절연 막(18) 및 상기 제1 절연 막(15)을 차례로 관통하는 홀(24)을 형성할 수 있다.

상기 홀(24)에 의해 노출된 상기 활성 영역(7)에 제1 막(327), 제2 막(330) 및 제3 막(333)을 차례로 콘포멀하게 형성할 수 있다. 상기 제2 막(330)은 상기 제1 및 제3 막들(333)과 다른 물질로 형성할 수 있다. 상기 제1 및 제3 막들(333)은 실리콘 산화물로 형성하고, 상기 제2 막(330)은 실리콘 질화물로 형성할 수 있다.

도 1 및 도 31b를 참조하면, 상기 제1 내지 제3 막들(327, 330, 333)을 이방성 식각하여 상기 홀(24)의 측벽 상에 잔존하는 제1 내지 제3 유전체들(327a, 330a, 333a)을 형성할 수 있다. 상기 제1 내지 제3 유전체들(327a, 330a, 333a)은 장벽 영역(334)을 구성할 수 있다. 상기 장벽 영역(334)이 형성된 상기 홀(24) 내에 반도체 패턴(42)을 형성할 수 있다.

상기 제2 유전체(330a)는 상기 제1 및 제3 유전체들(327a, 333a) 사이에 개재되며 상기 제3 유전체(333a)와 상기 활성 영역(7) 사이로 연장된 바닥 영역(331)을 포함할 수 있다. 상기 제1 유전체(3270a)는 상기 제2 유전체(330a)와 상기 홀(24)의 측벽 사이에 개재되며 상기 제2 유전체(330a)의 바닥 영역(331)과 상기 활성 영역(7) 사이로 연장된 바닥 영역(328)을 포함할 수 있다. 따라서, 상기 제2 유전체(330a)는 상기 활성 영역(7)과 이격될 수 있다.

이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(42) 내에 불순물을 주입하기 위한 이온 주입 공정(40)을 진행하여 상기 반도체 패턴(42) 내에 제1 반도체 영역(42p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(42p) 하부의 상기 반도체 패턴(42) 내에 제2 반도체 영역(42n)을 형성할 수 있다.

다음으로, 도 32a 내지 도 32e를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 32a를 참조하면, 도 26a에서 설명한 것과 같이, 반도체 기판(1)에 활성 영역(7)을 정의하는 필드 영역(10)을 형성하고, 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판 상에 차례로 적층된 하부 절연 막(15, 18) 및 상부 절연 막(21)을 형성할 수 있다. 상기 하부 절연 막(15, 18)은 차례로 적층된 제1 절연 막(15) 및 제2 절연 막(18)을 포함하도록 형성될 수 있다.

상기 상부 절연 막(21) 및 상기 제2 절연 막(18)을 차례로 관통하며 상기 제1 절연 막(15)을 노출시키는 홀(424)을 형성할 수 있다. 상기 홀(424)에 의해 상기 제2 절연 막(18)의 측면이 노출될 수 있다.

도 1 및 도 32b를 참조하면, 산화 공정(425)을 진행하여, 상기 홀(424)에 의해 노출된 상기 제2 절연 막(18)의 측면을 산화시키어 산화물 영역(427)을 형성할 수 있다. 상기 제1 절연 막(15) 및 상기 상부 절연 막(21)은 산화물, 예를 들어 실리콘 산화물로 형성되고, 상기 제2 절연 막(18)은 실리콘 질화물로 형성될 수 있다. 따라서, 상기 홀(424)에 의해 노출된 상기 제2 절연 막(18)의 측면을 산화시키어 형성된 산화물 영역(427)을 형성할 수 있다.

상기 산화 공정(425)은 산소 라디칼(radical)을 이용하여 상기 홀(424)에 의해 노출된 상기 제2 절연 막(18)의 측면으로부터 산화물을 성장시키어 상기 산화물 영역(427)을 형성할 수 있다. 예를 들어, 상기 산화 공정(425)은 열(thermal) 및/또는 플라즈마(plasma)를 이용하여 산소 가스를 산소 라디칼 상태로 변화시킬 수 있는 공정 챔버 내에형성된 산소 라디칼을 이용하여 상기 홀(424)에 의해 노출된 상기 제2 절연 막(18)의 측면으로부터 산화물을 성장시키어 상기 산화물 영역(427)을 형성하는 것을 포함할 수 있다.

도 1 및 도 32c를 참조하면, 상기 산화물 영역(427)을 갖는 기판에 대하여 불순물 주입 공정(429)을 진행하여, 상기 상부 절연 막(21)의 노출된 영역 내에 도우프트 장벽 영역(433)을 형성하고, 상기 산화물 영역(427)을 도우프트된 산화물 영역(427a)으로 형성하고, 상기 홀(424)에 의해 노출된 상기 제1 절연 막(15)을 도우프트 절연 영역(415)으로 형성할 수 있다. 예를 들어, 상기 불순물 주입 공정(429)은 불순물 원소를 함유하는 가스를 이용하여 상기 홀(424)에 의해 노출된 상기 상부 절연 막(21), 상기 산화물 영역(427) 및 상기 제1 절연 막(15) 내에 불순물을 주입하는 것을 포함할 수 있다. 여기서, 상기 주입되는 불순물 원소는 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상 일 수 있다. 예를 들어, 상기 불순물 주입 공정(429)은 질소(Nitrogen)를 함유하는 가스(ex, NO 가스, N2O 가스, 또는 NH3 가스 등)를 이용하여 진행할 수 있다. 이와 마찬가지로, C, Cl, F, Ar 또는 Xe 중 어느 하나의 원소를 함유하는 가스를 이용하여 불순물 주입 공정(429)을 진행할 수 있다.

상기 도우프트 장벽 영역(433)은 상기 상부 절연 막(21)의 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상이 주입되어 형성되고, 상기 도우프트된 산화물 영역(427a)은 상기 산화물 영역(427) 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상이 주입되어 형성되고, 상기 도우프트 절연 영역(415)은 상기 제1 절연 막(15) 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상이 주입되어 형성될 수 있다.

도 1 및 도 32d를 참조하면, 상기 홀(424)에 의해 노출된 상기 제1 절연 막(15)의 도우프트 절연 영역(415)을 식각하여 상기 활성 영역(7)을 노출시킬 수 있다. 상기 도우프트 절연 영역(415)을 식각하는 동안에, 상기 산화물 영역(427a)은 상기 홀(424)에 의해 노출된 상기 제2 절연 막(18)의 측면에 잔존할 수 있다. 또한, 상기 제1 절연 막(15)의 도우프트 절연 영역(415)을 식각하는 동안에, 상기 상부 절연 막(21)의 상부 영역이 일부분 식각되고, 상기 홀(424)에 인접 또는 가까운 상기 상부 절연 막(21)의 도우프트 장벽 영역(433a)은 잔존할 수 있다. 한편, 상기 제1 절연 막(15)의 도우프트 절연 영역(415a)은 상기 산화물 영역(427a) 하부에 잔존할 수 있다.

도 1 및 도 32e를 참조하면, 상기 홀(424) 내에 반도체 패턴(442)을 형성할 수 있다. 이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(442) 내에 불순물을 주입하기 위한 이온 주입 공정(440)을 진행하여 상기 반도체 패턴(442) 내에 제1 반도체 영역(442p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(442p) 하부의 상기 반도체 패턴(442) 내에 제2 반도체 영역(442n)을 형성할 수 있다.

상기 도우프트 장벽 영역(433a)은 상기 반도체 패턴(442)과 상기 상부 절연 막(21) 사이에 형성될 수 있다. 상기 도우프트 장벽 영역(433a)은 실리콘 산화물로 형성된 상기 상부 절연 막(21)과 결정질 실리콘 내에 보론 등과 같은 불순물이 주입된 상기 반도체 패턴(442) 사이에 형성될 수 있다. 상기 도우프트 장벽 영역(433a)은 상기 반도체 패턴(442)의 상기 제1 반도체 영역(442p) 내의 보론 등과 같은 도펀트가 상기 상부 절연 막(21) 내로 확산되는 것을 차단 또는 방지할 수 있다.

상기 산화물 영역(427a)은 상기 반도체 패턴(442)과 상기 제2 절연 막(18) 사이에 개재될 수 있다. 도우프트 결정질 실리콘으로 형성되는 상기 반도체 패턴(442)과 실리콘 질화물로 형성되는 상기 제2 절연 막(18)은 상기 산화물 영역(427a)에 의해 이격될 수 있다. 따라서, 상기 산화물 영역(427a)은 상기 제2 절연 막(18)과 상기 반도체 패턴(442)의 직접적인 접촉을 방지함으로 인하여, 상기 상기 제2 절연 막(18)에 의하여 상기 반도체 패턴(442)의 물리적 또는 진기적 특성이 열화되는 것을 방지할 수 있다. 예를 들어, 상기 산화물 영역(427a)은 상기 반도체 패턴(442)의 전하(charge)가 상기 제2 절연 막(18)에 직접적으로 트랩되는 것을 방지할 수 있다.

다음으로, 도 33a 내지 도 33d를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 33a를 참조하면, 도 26a에서 설명한 것과 같이, 반도체 기판(1)에 활성 영역(7)을 정의하는 필드 영역(10)을 형성하고, 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판 상에 차례로 적층된 제1 절연 막(15), 제2 절연 막(518) 및 상부 절연 막(21)을 형성할 수 있다.

상기 상부 절연 막(21) 및 상기 제2 절연 막(518)을 차례로 관통하며 상기 제1 절연 막(15)을 노출시키는 홀(524)을 형성할 수 있다. 상기 제2 절연 막(518)을 선택적으로 식각하여 상기 제2 절연 막(518)이 위치하는 영역에서 상기 홀(524)의 폭을 확장시킬 수 있다. 예를 들어, 상기 홀(524)은 상기 상부 절연 막(21)을 관통하는 부분에서 제1 폭(L1)을 갖고, 상기 제2 절연 막(518)을 관통하는 부분에서 상기 제1 폭(L1) 보다 큰 제2 폭(L2)을 갖도록 형성될 수 있다.

한편, 상기 홀(524)은 복수개가 형성될 수 있다. 서로 가까운 제1 및 제2 홀들(524) 사이에 위치하는 상기 제2 절연 막(518)의 폭(D2)은 상기 제1 및 제2 홀들(524) 사이에 위치하는 상기 상부 절연 막(21)의 폭(D1) 보다 작을 수 있다.

도 1 및 도 33b를 참조하면, 산화 공정(525)을 진행하여, 상기 홀(524)에 의해 노출되고 폭이 감소된 상기 제2 절연 막(518)의 측면에 산화물 영역(527)을 형성할 수 있다. 상기 산화물 영역(527)은 상기 제2 절연 막(518) 보다 큰 폭을 갖는 상기 상부 절연 막(21) 하부에 형성될 수 있다.

상기 산화물 영역(527)을 형성하는 방법은 도 32b에서 설명한 산화물 영역(427)을 형성하는 방법과 실질적으로 동일하므로, 여기서 자세한 설명을 생략하기로 한다.

도 1 및 도 33c를 참조하면, 도 32c에서와 마찬가지로, 상기 산화물 영역(527)을 갖는 기판에 대하여 불순물 주입 공정(529)을 진행하여, 상기 상부 절연 막(21)의 노출된 영역 내에 도우프트 장벽 영역(533)을 형성하고, 상기 산화물 영역(527)을 도우프트 산화물 영역(527a)으로 형성하고, 상기 홀(524)에 의해 노출된 상기 제1 절연 막(15)을 도우프트 절연 영역(515)으로 형성할 수 있다. 도 32c에서 설명한 것과 같이, 상기 도우프트 장벽 영역(533)은 상기 상부 절연 막(21)의 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상이 주입되어 형성되고, 상기 도우프트 산화물 영역(527a)은 상기 산화물 영역(527) 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상이 주입되어 형성되고, 상기 도우프트 절연 영역(515)은 상기 제1 절연 막(15) 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상이 주입되어 형성될 수 있다.

도 1 및 도 33d를 참조하면, 상기 홀(524)에 의해 노출된 상기 제1 절연 막(15)의 도우프트 절연 영역(515)을 식각하여 상기 활성 영역(7)을 노출시킬 수 있다. 상기 도우프트 절연 영역(515)을 식각하는 동안에, 상기 도우프트 산화물 영역(527a)은 상기 홀(524)에 의해 노출된 상기 제2 절연 막(18)의 측면 및 상기 상부 절연 막(21)의 하부에 잔존할 수 있다. 또한, 상기 제1 절연 막(15)의 도우프트 절연 영역(515)을 식각하는 동안에, 상기 상부 절연 막(21)의 상부 영역이 일부분 식각되고, 상기 홀(524)에 인접 또는 가까운 상기 상부 절연 막(21)의 도우프트 장벽 영역(533a)은 잔존할 수 있다. 한편, 상기 제1 절연 막(15)의 도우프트 절연 영역(515a)은 상기 산화물 영역(427a) 하부에 잔존할 수 있다.

상기 홀(524) 내에 반도체 패턴(542)을 형성할 수 있다. 이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(542) 내에 불순물을 주입하기 위한 이온 주입 공정(540)을 진행하여 상기 반도체 패턴(542) 내에 제1 반도체 영역(542p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(542p) 하부의 상기 반도체 패턴(542) 내에 제2 반도체 영역(542n)을 형성할 수 있다.

상기 도우프트 장벽 영역(533a)은 상기 반도체 패턴(542)과 상기 상부 절연 막(21) 사이에 형성될 수 있다. 상기 도우프트 장벽 영역(533a)은 상기 반도체 패턴(542)의 상기 제1 반도체 영역(542p) 내의 보론 등과 같은 도펀트가 상기 상부 절연 막(21) 내로 확산되는 것을 차단할 수 있다.

상기 도우프트 산화물 영역(527a)은 상기 반도체 패턴(542)과 상기 제2 절연 막(18) 사이에 개재될 수 있다. 또한, 상기 도우프트 산화물 영역(527a)은 상기 상부 절연 막(21)에 비하여 폭이 감소된 상기 제2 절연 막(518)의 측면 상에 형성되므로, 상기 도우프트 산화물 영역(527a)은 상기 상부 절연 막(21)의 하부면과 접촉하고, 상기 제1 절연 막(15)의 도우프트 절연 영역(515)을 식각 공정으로부터 보호될 수 있다. 여기서, 상기 제1 절연 막(15)의 도우프트 절연 영역(515)을 식각 공정은 이방성 식각 공정일 수 있다.

다음으로, 도 34a 내지 도 34c를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 33a를 참조하면, 도 26a에서 설명한 것과 같이, 반도체 기판(1)에 활성 영역(7)을 정의하는 필드 영역(10)을 형성하고, 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판 상에 차례로 적층된 제1 절연 막(15), 제2 절연 막(18) 및 상부 절연 막(21)을 형성할 수 있다.

상기 상부 절연 막(21), 상기 제2 절연 막(18) 및 상기 제1 절연 막(15)을 차례로 관통하며 상기 활성 영역(7)을 노출시키는 홀(624)을 형성할 수 있다. 상기 홀(624)에 의해 상기 제2 절연 막(18)의 측면이 노출될 수 있다.

산화 공정(625)을 진행하여, 상기 홀(624)에 의해 노출된 상기 제2 절연 막(18)의 측면을 산화시키어 산화물 영역(627)을 형성함과 아울러, 상기 홀(624)에 의해 노출된 상기 활성 영역(7)의 표면에 버퍼 산화물(626)을 형성할 수 있다.

상기 산화 공정(625)은 열(thermal) 및/또는 플라즈마(plasma)를 이용하여 산소 가스를 산소 라디칼(radical) 상태로 변화시킬 수 있는 공정 챔버 내에 형성된 산소 라디칼을 이용하여 상기 홀(624)에 의해 노출된 상기 제2 절연 막(18)의 측면을 산화시키어 산화물 영역(627)을 형성함과 아울러, 상기 홀(624)에 의해 노출된 상기 활성 영역(7)을 산화시키어 버퍼 산화물(626)을 형성하는 것을 포함할 수 있다.

도 1 및 도 34b를 참조하면, 도 32c에서와 마찬가지로, 상기 산화물 영역(627) 및 상기 버퍼 산화물(626)을 갖는 기판에 대하여 불순물 주입 공정(629)을 진행하여, 상기 상부 절연 막(21)의 노출된 영역 내에 도우프트 장벽 영역(633)을 형성하고, 상기 산화물 영역(627)을 도우프트 산화물 영역(627a)으로 형성하고, 상기 버퍼 산화물(626)을 도우프트 버퍼 산화물(626a)로 형성할 수 있다.

도 32c에서 설명한 것과 같이, 상기 도우프트 장벽 영역(633)은 상기 상부 절연 막(21)의 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상이 주입되어 형성되고, 상기 도우프트 산화물 영역(627a)은 상기 산화물 영역(627) 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상이 주입되어 형성되고, 상기 도우프트 버퍼 산화물(626a)은 상기 버퍼 산화물(626) 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상이 주입되어 형성될 수 있다.

도 1 및 도 34c를 참조하면, 상기 도우프트 버퍼 산화물(626a)을 식각 공정을 이용하여 제거하여 상기 활성 영역(7)을 노출시킬 수 있다. 상기 도우프트 버퍼 산화물(626a)을 제거하는 것은 이방성 식각 공정을 이용할 수 있다.

이어서, 상기 홀(624) 내에 반도체 패턴(642)을 형성할 수 있다. 이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(642) 내에 불순물을 주입하기 위한 이온 주입 공정(640)을 진행하여 상기 반도체 패턴(642)의 상부 영역 내에 제1 반도체 영역(642p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(642p) 하부의 상기 반도체 패턴(642)의 하부 영역 내에 제2 반도체 영역(642n)을 형성할 수 있다.

다음으로, 도 35a 내지 도 35d를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 35a를 참조하면, 도 26a에서 설명한 것과 같이, 반도체 기판(1)에 활성 영역(7)을 정의하는 필드 영역(10)을 형성하고, 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판 상에 차례로 적층된 제1 절연 막(715), 제2 절연 막(718) 및 상부 절연 막(21)을 형성할 수 있다.

상기 상부 절연 막(21), 상기 제2 절연 막(718) 및 상기 제1 절연 막(715)을 차례로 관통하며 상기 활성 영역(7)을 노출시키는 홀(724)을 형성할 수 있다. 상기 제2 절연 막(718)을 선택적으로 식각하여 상기 제2 절연 막(718)이 위치하는 영역에서 상기 홀(724)의 폭을 확장시킬 수 있다. 예를 들어, 상기 홀(724)은 상기 상부 절연 막(21)을 관통하는 부분에서 제1 폭(L1)을 갖고, 상기 제2 절연 막(718)을 관통하는 부분에서 상기 제1 폭(L1) 보다 큰 제2 폭(L2)을 갖도록 형성될 수 있다.

한편, 상기 홀(724)은 복수개가 형성될 수 있다. 서로 인접하는 홀들(724) 사이에 위치하는 상기 제2 절연 막(718)의 폭(D2)은 서로 인접하는 홀들(724) 사이에 위치하는 상기 상부 절연 막(21)의 폭(D1) 보다 작을 수 있다.

도 1 및 도 35b를 참조하면, 도 34a에서 설명한 것과 마찬가지로, 산화 공정(725)을 진행하여, 상기 홀(724)에 의해 노출된 상기 제2 절연 막(718)의 측면을 산화시키어 산화물 영역(727)을 형성함과 아울러, 상기 홀(724)에 의해 노출된 상기 활성 영역(7)의 표면에 버퍼 산화물(726)을 형성할 수 있다. 상기 산화물 영역(727)은 폭이 감소된 상기 제2 절연 막(718)의 측면에 형성되므로, 상기 산화물 영역(727)은 상기 상부 절연 막(21)의 하부면과 접촉하며 상기 제2 절연 막(718)의 폭이 감소하면서 형성된 빈 공간을 차지할 수 있다.

도 1 및 도 35c를 참조하면, 도 32c에서와 마찬가지로, 상기 산화물 영역(727) 및 상기 버퍼 산화물(726)을 갖는 기판에 대하여 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상을 주입 하는 불순물 주입 공정을 진행하여, 상기 상부 절연 막(21)의 노출된 영역 내에 도우프트 장벽 영역(733)을 형성하고, 상기 산화물 영역(727)을 도우프트 산화물 영역(727a)으로 형성하고, 상기 버퍼 산화물(726)을 도우프트 버퍼 산화물(726a)로 형성할 수 있다.

상기 도우프트 버퍼 산화물(726a)을 식각 공정을 이용하여 제거하여 상기 활성 영역(7)을 노출시킬 수 있다. 상기 도우프트 버퍼 산화물(726a)을 제거하는 것은 이방성 식각 공정을 이용할 수 있다.

도 1 및 도 35d를 참조하면, 상기 홀(724) 내에 반도체 패턴(742)을 형성할 수 있다. 이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(742) 내에 불순물을 주입하기 위한 이온 주입 공정(740)을 진행하여 상기 반도체 패턴(742)의 상부 영역 내에 제1 반도체 영역(742p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(742p) 하부의 상기 반도체 패턴(742)의 하부 영역 내에 제2 반도체 영역(742n)을 형성할 수 있다.

다음으로, 도 36a 내지 도 36d를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 36a를 참조하면, 도 26a에서 설명한 것과 같이, 반도체 기판(1)에 활성 영역(7)을 정의하는 필드 영역(10)을 형성하고, 상기 활성 영역(7) 및 상기 필드 영역(10)을 갖는 반도체 기판 상에 차례로 적층된 제1 절연 막(715), 제2 절연 막(718) 및 상부 절연 막(21)을 형성할 수 있다.

상기 상부 절연 막(21), 상기 제2 절연 막(18) 및 상기 제1 절연 막(15)을 차례로 관통하며 상기 활성 영역(7)을 노출시키는 홀(24)을 형성할 수 있다. 이와는 달리, 상기 홀(24)은 상기 상부 절연 막(21) 및 상기 제2 절연 막(18)을 차례로 관통하며 상기 제1 절연 막(15)을 노출시킬 수도 있다.

상기 홀(24)을 갖는 기판 상에 유전 막(827)을 콘포멀하게 형성할 수 있다. 상기 유전 막(827)은 절연성 산화물, 예를 들어 실리콘 산화물일 수 있다. 상기 유전 막(827)은 화학 기상 증착 법 또는 원자층 증착 법으로 형성할 수 있다.

도 1 및 도 36b를 참조하면, 도 32c에서와 마찬가지로, 상기 유전 막(827)을 갖는 기판에 대하여 불순물 주입 공정(829)을 진행하여, 상기 유전 막(827) 내에 불순물을 주입하여 상기 유전 막(827)을 도우프트 유전 막(827a)로 형성할 수 있다. 도 32c에서 설명한 것과 같이, 상기 도우프트 유전 막(827a)은 상기 유전 막(827) 내에 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상이 주입되어 형성될 수 있다.

도 1 및 도 36c를 참조하면, 상기 도우프트 유전 막(827a)이 상기 홀(24)의 측벽에 잔존하면서 상기 활성 영역(7)이 노출되도록 상기 도우프트 유전 막(827a)을 식각할 수 있다. 상기 도우프트 유전 막(827a)을 식각하는 것은 이방성 식각 공정을 이용할 수 있다. 따라서, 상기 도우프트 유전 막(827a)은 상기 홀(24)의 측벽 상에 형성되며, 상기 제2 절연 막(18)의 측면 및 상기 상부 절연 막(21)의 측면을 덮을 수 있다.

도 1 및 도 36d를 참조하면, 상기 홀(24) 내에 반도체 패턴(842)을 형성할 수 있다. 이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(842) 내에 불순물을 주입하기 위한 이온 주입 공정(840)을 진행하여 상기 반도체 패턴(842)의 상부 영역 내에 제1 반도체 영역(842p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(842p) 하부의 상기 반도체 패턴(842)의 하부 영역 내에 제2 반도체 영역(842n)을 형성할 수 있다.

다음으로, 도 37a 내지 도 37i를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 37a를 참조하면, 반도체 기판(1000) 내에 웰 영역(1003)이 제공될 수 있다. 상기 반도체 기판(1000)은 실리콘 기판일 수 있다.

상기 반도체 기판(1000)에 활성 영역(1007)을 정의하는 필드 영역(1010)을 형성할 수 있다. 상기 필드 영역(1010)을 형성하는 것은 상기 반도체 기판(1000) 내에 트렌치(1005)를 형성하고, 상기 트렌치(1005)를 채우는 소자분리 패턴(1009)을 형성하는 것을 포함할 수 있다. 상기 소자분리패턴(1009)은 실리콘 산화물(ex, HDP 산화물 등) 등과 같은 절연성 물질로 형성할 수 있다. 상기 활성 영역(1007)은 제1 방향(X)에 평행한 라인 형상일 수 있다.

상기 활성 영역(1007) 내에 불순물을 주입하여 하부 불순물 영역(1012)을 형성할 수 있다. 상기 웰 영역(1003)은 상기 하부 불순물 영역(1012)은 서로 다른 도전형 일 수 있다. 예를 들어, 상기 웰 영역(1003)은 P형일 수 있고, 상기 하부 불순물 영역(1012)은 N형일 수 있다.

도 1 및 도 37b를 참조하면, 상기 활성 영역(7)을 갖는 반도체 기판 상에 반도체 막(1015)을 형성할 수 있다. 상기 반도체 막(1015)은 결정질 실리콘으로 형성할 수 있다. 예를 들어, 상기 반도체 막(1015)은 선택적 에티택시얼 성장 공정(selective epitaxial growth process)을 이용하여 상기 활성 영역(1007)으로부터 성장된 단결정 실리콘 일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 반도체 막(1015)을 형성하는 것은 비결정질 실리콘 막을 형성하고, 열처리 공정을 진행하여 비결정질 실리콘 막을 결정질 실리콘 막으로 결정화시키는 것을 포함할 수 있다. 상기 결정질 실리콘 막은 다결정 실리콘막 또는 단결정 실리콘 막 일 수 있다.

도 1 및 도 37c를 참조하면, 상기 반도체 막(1015)을 패터닝하여 반도체 라인(1015a)을 형성할 수 있다. 상기 반도체 라인(1015a)은 복수개가 형성될 수 있으며, 복수의 반도체 라인들(1015a) 사이에 상기 활성 영역(10007)을 노출시키는 제1 개구부(1018)가 형성될 수 있다.

상기 반도체 라인(1015a)은 라인 형상의 상기 활성 영역(1007)과 교차하는 라인 형상일 수 있다. 예를 들어, 상기 활성 영역(1007)은 제1 방향(X)과 같은 방향 또는 평행한 라인 형상으로 형성될 수 있고, 상기 반도체 라인(1015a)은 상기 제1 방향(X)과 교차하는 방향성의 제2 방향(Y)과 같은 방향 또는 평행한 라인 형상으로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 반도체 라인(1015a)은 상기 제1 방향(X)과 같은 방향 또는 평행한 라인 형상으로 형성될 수도 있다. 따라서, 이하 실시예에서, 설명하는 반도체 라인은 라인 형상의 활성 영역과 교차하는 방향성을 갖는 라인 형상으로 형성하거나, 또는 활성 영역과 중첩하며 활성 영역과 동일한 방향성을 갖는 라인 형상으로 형성될 수 있는 것으로 이해될 수 있다.

도 1 및 도 37d를 참조하면, 상기 반도체 라인(1015a)을 갖는 기판에 제1 막(1021) 및 제2 막(1024)을 차례로 형성할 수 있다. 상기 제1 막(1021)은 실리콘 산화물 등과 같은 절연 물질로 형성될 수 있다. 상기 제1 막(1021)은 열 산화 공정에 의한 실리콘 산화물로 형성할 수 있다. 상기 제2 막(1024)은 실리콘 질화물 또는 실리콘 질화물 계열의 물질로 형성할 수 있다. 예를 들어, 상기 제2 막(1024)은 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 어느 하나 또는 둘 이상의 물질로 형성될 수 있다.

도 1 및 도 37e를 참조하면, 상기 제1 개구부(1018)을 채우는 제1 절연 패턴(1027)을 형성할 수 있다. 상기 제1 절연 패턴(1027)을 형성하는 것은 상기 제1 및 제2 막들(1021, 1024)을 갖는 기판 상에 절연 막을 형성하고, 상기 절연 막이 상기 제1 개구부(1018) 내에 한정되도록, 상기 절연 막을 평탄화하는 것을 포함할 수 있다. 상기 반도체 라인(1015a) 상에 위치하는 상기 제1 및 제2 막들(1021, 1024)의 부분들은 상기 절연 막을 평탄화하는 공정 동안에 제거되어, 상기 제1 개구부(1018)의 측벽 및 바닥면에 한정된 제1 및 제2 유전체들(1021a, 1024a)이 형성될 수 있다.

도 1 및 도 37f를 참조하면, 상기 반도체 라인(1015a)을 패터닝하여 반도체 패턴(1015b)을 형성할 수 있다. 상기 반도체 패턴(1015b)은 복수개가 형성될 수 있다. 예를 들어, 하나의 활성 영역(1007) 상에 복수의 반도체 패턴들(1015b)이 형성될 수 있다. 상기 복수의 반도체 패턴들(1015b) 사이에 제2 개구부들(1030)이 형성될 수 있다. 상기 제2 개구부들(1030)은 상기 소자분리 패턴(1009)을 노출시키도록 형성될 수 있다.

상기 반도체 패턴(1015b)은 서로 대향하는 제1 측면(S1) 및 제2 측면(S2)을 갖고, 서로 대향하는 제3 측면(S3) 및 제4 측면(S4)을 가질 수 있다. 상기 제1 및 제2 측면들(1S, 2S)은 상기 제2 방향(Y)에 평행할 수 있고, 상기 제3 및 제4 측면들(3S, 4S)은 상기 제1 방향(X)에 평행할 수 있다. 상기 제1 방향(X)은 상기 제2 방향(Y)에 교차하는 방향일 수 있다.

하나의 활성 영역(1007) 상에 복수의 반도체 패턴들(1015b)이 형성될 수 있다. 하나의 활성 영역(1007) 상에서 서로 인접하는 상기 복수의 반도체 패턴들(1015b)은 서로 마주보는 측면들을 가질 수 있다. 상기 제1 및 제2 측면들(1S, 2S)은 하나의 활성 영역(1007) 상에서 서로 인접하는 상기 복수의 반도체 패턴들(1015b)의 서로 마주보는 측면들일 수 있다.

서로 인접하는 라인 형상의 활성 영역들(1007) 상에 복수의 반도체 패턴들(1015b)이 형성될 수 있다. 서로 인접하는 활성 영역들(1007) 상에 각각 형성된 제1 및 제2 반도체 패턴들(1015b)은 서로 마주보는 측면들을 가질 수 있다. 상기 제3 및 제4 측면들(3s, 4S)은 서로 인접하는 활성 영역들(1007) 상에 각각 형성된 제1 및 제2 반도체 패턴들(1015b)의 서로 마주보는 측면들일 수 있다.

도 1 및 도 37g를 참조하면, 상기 반도체 패턴들(1015b)을 갖는 기판 상에 제3 막(1033) 및 제4 막(1036)을 차례로 형성할 수 있다. 상기 제3 막(1033)은 열 산화 공정에 의한 산화물(ex, 실리콘 산화물 등)로 형성하고, 상기 제4 막(1036)은 실리콘 질화물 또는 실리콘 질화물 계열의 물질로 형성할 수 있다. 예를 들어, 상기 제4 막(1036)은 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 어느 하나 또는 둘 이상의 물질로 형성될 수 있다.

도 1 및 도 37h를 참조하면, 상기 제2 개구부(1030)을 채우는 제2 절연 패턴(1039)을 형성할 수 있다. 상기 제2 절연 패턴(1039)을 형성하는 것은 상기 제3 및 제4 막들(1033, 1036)을 갖는 기판 상에 절연 막을 형성하고, 상기 절연 막이 상기 제2 개구부(1030) 내에 한정되도록, 상기 절연 막을 평탄화하는 것을 포함할 수 있다.

상기 반도체 패턴(1015b) 상에 위치하는 상기 제3 및 제4 막들(1033, 1036)의 부분들은 제2 절연 패턴(1039)을 형성하는 동안에 제거되어, 상기 제2 개구부(1030)의 측벽 및 바닥면에 한정된 제3 및 제4 유전체들(1033a, 1036a)이 형성될 수 있다.

상기 제1 및 제2 유전체들(1021a, 1024a)은 상기 반도체 패턴(1015b)의 상기 제1 및 제2 측면들(1S, 2S) 상에 형성될 수 있고, 상기 제3 및 제4 유전체들(1033a, 1036a)은 상기 반도체 패턴(1015b)의 상기 제3 및 제4 측면들(3S, 4S) 상에 형성될 수 있다.

하나의 활성 영역(1007) 상에 복수의 반도체 패턴들(1015b)이 제공될 수 있다. 하나의 활성 영역(1007) 상에서 서로 인접하는 상기 복수의 반도체 패턴들(1015b)은 서로 마주보는 측면들, 즉 상기 제1 및 제2 측면들(1S, 2S)을 가질 수 있다.

상기 제1 및 제2 유전체들(1021a, 1024a)은 상기 반도체 패턴(1015b)의 상기 제1 및 제2 측면들(1S, 2S)을 덮도록 형성되면서 상기 복수의 반도체 패턴들(1015b) 사이의 상기 활성 영역(1007)을 덮도록 연장될 수 있다.

상기 제3 및 제4 유전체들(1033a, 1036a)은 상기 반도체 패턴(1015b)의 상기 제3 및 제4 측면들(3S, 4S)을 덮도록 형성되면서 상기 소자분리 패턴(1009) 상부를 덮도록 연장될 수 있다.

도 1 및 도 37i를 참조하면, 이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(1015b) 내에 불순물을 주입하기 위한 이온 주입 공정(1040)을 진행하여 상기 반도체 패턴(1015b)의 상부 영역 내에 제1 반도체 영역(1042p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(1042p) 하부의 상기 반도체 패턴(1015b)의 하부 영역 내에 제2 반도체 영역(1042n)을 형성할 수 있다.

다음으로, 도 38a 내지 도 38e를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 38a를 참조하면, 도 37a에서와 같은 반도체 기판(100)이 제공될 수 있다. 예를 들어, 도 37a에서와 같이, 웰 영역(1003)을 갖는 반도체 기판(1000)에 활성 영역(1007)을 정의하는 필드 영역(1010)을 형성할 수 있다. 상기 필드 영역(1010)을 형성하는 것은 상기 반도체 기판(1000) 내에 트렌치(1005)를 형성하고, 상기 트렌치(1005)를 채우는 소자분리 패턴(1009)을 형성하는 것을 포함할 수 있다. 상기 소자분리패턴(1009)은 실리콘 산화물(ex, HDP 산화물 등) 등과 같은 절연성 물질로 형성할 수 있다. 상기 활성 영역(1007)은 제1 방향(X)에 평행한 라인 형상일 수 있다. 상기 활성 영역(1007) 내에 불순물을 주입하여 하부 불순물 영역(1012)을 형성할 수 있다.

이어서, 도 37b에서와 같이, 반도체 막을 형성하고, 도 37c에서와 같이, 상기 반도체 막을 패터닝하여 반도체 라인(1015a)을 형성할 수 있다. 도 37c에서 설명한 것과 같이, 상기 반도체 라인(1015a)은 복수개가 형성될 수 있다. 복수의 반도체 라인들(1015a) 사이에 제1 개구부(1018)이 형성될 수 있다.

상기 제1 개구부(1018)을 채우는 희생 충진 막(sacrificial filling layer; 1118)을 형성할 수 있다. 상기 희생 충진 막(1118)은 상기 소자분리 패턴(1009)에 대하여 식각 선택비를 갖는 물질(ex, 스핀 온 방식의 HSQ(hydro silses quioxane) 물질 등 또는 스핀 온 방식으로 형성된 탄소(Carbon) 함유 절연 물질 등) 로 형성할 수 있다.

도 1 및 도 38b를 참조하면, 도 37f에서와 마찬가지로, 상기 반도체 라인(1015a)을 패터닝하여 반도체 패턴(1015b)을 형성할 수 있다. 상기 반도체 패턴(1015b)은 복수개가 형성될 수 있다. 상기 복수의 반도체 패턴들(1015b) 사이에 제2 개구부(1130)가 형성될 수 있다.

도 1 및 도 38c를 참조하면, 상기 희생 충진 막(도 38b의 1118)을 선택적으로 제거할 수 있다. 따라서, 상기 복수의 반도체 패턴들(1015b) 사이에 빈 공간(1131)이 형성될 수 있다. 상기 빈 공간(1131)에 의하여, 상기 복수의 반도체 패턴들(1015b)의 측면들(S1, S2, S3, S4)과 상기 복수의 반도체 패턴들(1015b) 사이의 활성 영역(1007)의 표면이 노출될 수 있다.

도 1 및 도 38d를 참조하면, 상기 반도체 패턴(1015b)을 갖는 기판 상에 제1 막(1133) 및 제2 막(1136)을 차례로 형성할 수 있다. 상기 제1 막(1133)은 상기 반도체 패턴(1015b)의 노출된 부분 및 상기 활성 영역(1007)의 노출된 부분 상에 형성되고, 상기 제2 막(1136)은 상기 제1 막(1133)을 갖는 기판 상에 콘포멀하게 형성될 수 있다.

상기 제1 막(1133)은 열 산화 공정에 의한 산화물(ex, 실리콘 산화물 등)로 형성하고, 상기 제2 막(1136)은 실리콘 질화물 또는 실리콘 질화물 계열의 물질로 형성할 수 있다. 예를 들어, 상기 제2 막(1136)은 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 어느 하나 또는 둘 이상의 물질로 형성될 수 있다.

도 1 및 도 38e를 참조하면, 상기 제1 및 제2 막들(1133, 1136)을 갖는 기판 상에 절연 막을 형성하고, 상기 반도체 패턴(1015b)이 노출될 때까지 평탄화할 수 있다. 그 결과, 상기 빈 공간(1131)을 채우는 절연 패턴(1139)이 형성될 수 있다. 상기 절연 패턴(1139)을 형성하는 동안에, 상기 제1 및 제2 막들(1133, 1136)은 잔존하여 제1 및 제2 유전체들(1133a, 1136a)을 형성할 수 있다. 따라서, 상기 제1 유전체(1133a)은 상기 반도체 패턴(1015b)의 측면을 둘러싸며 상기 활성 영역(1007)의 표면 상으로 연장될 수 있고, 상기 제2 유전체(1136a)은 상기 제1 유전체(1133a)을 덮으며 상기 필드 영역(1010)의 상기 소자분리 패턴(1009) 상으로 연장될 수 있다.

이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(1015b) 내에 불순물을 주입하기 위한 이온 주입 공정(1040)을 진행하여 상기 반도체 패턴(1015b)의 상부 영역 내에 제1 반도체 영역(1042p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(1042p) 하부의 상기 반도체 패턴(1015b)의 하부 영역 내에 제2 반도체 영역(1042n)을 형성할 수 있다.

다음으로, 도 39a 내지 도 39e를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 39a를 참조하면, 도 37a에서와 같은 반도체 기판(100)이 제공될 수 있다. 예를 들어, 도 37a에서와 같이, 웰 영역(1003)을 갖는 반도체 기판(1000)에 활성 영역(1007)을 정의하는 필드 영역(1010)을 형성할 수 있다. 상기 필드 영역(1010)을 형성하는 것은 상기 반도체 기판(1000) 내에 트렌치(1005)를 형성하고, 상기 트렌치(1005)를 채우는 소자분리 패턴(1009)을 형성하는 것을 포함할 수 있다. 상기 소자분리패턴(1009)은 실리콘 산화물(ex, HDP 산화물 등) 등과 같은 절연성 물질로 형성할 수 있다. 상기 활성 영역(1007)은 제1 방향(X)에 평행한 라인 형상일 수 있다. 상기 활성 영역(1007) 내에 불순물을 주입하여 하부 불순물 영역(1012)을 형성할 수 있다.

이어서, 도 37b에서와 같이, 반도체 막을 형성하고, 도 37c에서와 같이, 상기 반도체 막을 패터닝하여 반도체 라인(1015a)을 형성할 수 있다. 도 37c에서 설명한 것과 같이, 상기 반도체 라인(1015a)은 복수개가 형성될 수 있다. 복수의 반도체 라인들(1015a) 사이에 제1 개구부(1018)이 형성될 수 있다.

상기 반도체 라인(1015a)의 노출된 부분 및 상기 활성 영역(1007)의 노출된 부분 상에 제1 유전 막(1221)을 형성할 수 있다. 상기 제1 유전 막(1221)은 실리콘 산화물로 형성될 수 있다. 상기 제1 유전 막(1221)은 열 산화 공정을 이용하여 실리콘 산화물로 형성할 수 있다.

도 1 및 도 39b를 참조하면, 상기 제1 유전 막(1221)을 갖는 기판에 대하여 불순물 주입 공정(1224)을 진행하여, 상기 제1 유전 막(1221) 내에 불순물을 주입하여, 제1 도우프트 유전체(1222)을 형성할 수 있다. 상기 주입되는 불순물 원소는 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상 일 수 있다. 상기 불순물 주입 공정(1224)은 도 32c에서 설명한 불순물 주입 공정(429)와 실질적으로 동일하므로 여기서 자세한 설명은 생략하기로 한다.

상기 제1 도우프트 유전체(1222)은 상기 제1 유전 막(1221)의 일부 또는 전체에 불순물이 주입되어 형성될 수 있다. 예를 들어, 상기 제1 유전 막(1221)의 일부에 불순물이 주입되는 경우에, 상기 제1 도우프트 유전체(1222)은 제1 영역(1222a) 및 제2 영역(1222b)을 포함할 수 있다. 상기 제1 도우프트 유전체(1222)의 상기 제1 영역(1222a)은 불순물이 주입되지 않은 실리콘 산화물으로 형성된 영역일 수 있고, 상기 제1 도우프트 유전체(1222)의 상기 제2 영역(1222b)은 불순물이 주입된 실리콘 산화물, 즉 도우프트 실리콘 산화물로 형성된 영역일 수 있다. 상기 제1 영역(1222a)은 상기 제2 영역(1222b)과 상기 반도체 라인(1015a) 사이 및 상기 제2 영역(1222b) 과 상기 활성 영역(1007) 사이에 형성될 수 있다.

도 1 및 도 39c를 참조하면, 상기 제1 도우프트 유전체(1222)를 갖는 기판 상에 상기 제1 개구부(1018)을 채우는 제1 절연성 패턴(1227)을 형성할 수 있다. 도 37f에서 설명한 것과 같이, 상기 반도체 라인(1015a)을 패터닝하여 반도체 패턴(1015b)을 형성할 수 있다. 상기 반도체 패턴(1015b)은 복수개가 형성될 수 있다. 상기 복수의 반도체 패턴들(1015b) 사이의 상기 소자분리 패턴(1009)을 노출시키는 제2 개구부(1230)가 형성될 수 있다.

상기 반도체 패턴(1015b)의 노출된 부분에 제2 유전 막(1233)을 형성할 수 있다. 상기 제2 유전 막(1233)은 실리콘 산화물로 형성될 수 있다. 상기 제2 유전 막(1223)은 열 산화 공정을 이용하여 실리콘 산화물로 형성할 수 있다.

도 1 및 도 39d를 참조하면, 도 39b에서 설명한 것과 같은 불순물 주입 공정을 진행하여, 상기 제2 유전 막(1233) 내에 불순물을 주입하여 제2 도우프트 유전체(1234)를 형성할 수 있다. 상기 제2 도우프트 유전체(1234)는 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상의 원소가 주입된 유전체일 수 있다. 상기 제2 도우프트 유전체(1234)는 상기 제2 유전 막(1233)의 일부 또는 전체에 불순물이 주입되어 형성될 수 있다. 예를 들어, 상기 제2 유전 막(1233)의 일부에 불순물이 주입되는 경우에, 상기 제2 도우프트 유전체(1234)는 제1 영역(1234a) 및 제2 영역(1234b)을 포함할 수 있다. 상기 제2 도우프트 유전체(1234)의 상기 제1 영역(1234a)은 불순물이 주입되지 않은 실리콘 산화물으로 형성된 영역일 수 있고, 상기 제2 도우프트 유전체(1234)의 상기 제2 영역(1234b)은 불순물이 주입된 실리콘 산화물, 즉 도우프트 실리콘 산화물로 형성된 영역일 수 있다. 상기 제1 영역(1234a)은 상기 제2 영역(1234b)과 상기 반도체 패턴(1015b) 사이에 형성될 수 있다.

한편, 상기 불순물 주입 공정 동안에, 상기 소자분리 패턴(1009)의 상부 영역 내에 불순물이 주입될 수도 있다.

도 1 및 도 39e를 참조하면, 상기 제2 개구부(1230)을 채우는 제2 절연성 패턴(1239)을 형성할 수 있다. 상기 제2 절연성 패턴(1239)을 형성하는 것은 상기 제2 도우프트 유전체(1234)를 갖는 기판 상에 절연 막을 형성하고, 상기 반도체 패턴(1015b)이 노출될 때까지 상기 절연 막을 평탄화하는 것을 포함할 수 있다. 상기 제2 절연성 패턴(1239)을 형성하는 동안에, 상기 반도체 패턴(1015b)의 상부에 위치하는 상기 제2 도우프트 유전체(1234)의 부분은 제거될 수 있다. 따라서, 상기 제2 도오프트 유전체(1234)는 상기 반도체 패턴(1015b)의 서로 마주보는 제3 및 제4 측면들(S3, S4) 상에 한정될 수 있다. 상기 제1 도우프트 유전체(1222)는 상기 반도체 패턴(1015b)의 서로 마주보는 제1 및 제2 측면들(S1, S2)을 덮으며 상기 활성 영역(1007) 상으로 연장될 수 있다.

이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(1015b) 내에 불순물을 주입하기 위한 이온 주입 공정(1040)을 진행하여 상기 반도체 패턴(1015b)의 상부 영역 내에 제1 반도체 영역(1042p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(1042p) 하부의 상기 반도체 패턴(1015b)의 하부 영역 내에 제2 반도체 영역(1042n)을 형성할 수 있다.

다음으로, 도 40a 내지 도 40c를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 40a를 참조하면, 도 37a에서와 같은 반도체 기판(100)이 제공될 수 있다. 예를 들어, 도 37a에서와 같이, 웰 영역(1003)을 갖는 반도체 기판(1000)에 활성 영역(1007)을 정의하는 필드 영역(1010)을 형성할 수 있다. 상기 필드 영역(1010)을 형성하는 것은 상기 반도체 기판(1000) 내에 트렌치(1005)를 형성하고, 상기 트렌치(1005)를 채우는 소자분리 패턴(1009)을 형성하는 것을 포함할 수 있다. 상기 활성 영역(1007) 내에 불순물을 주입하여 하부 불순물 영역(1012)을 형성할 수 있다.

상기 필드 영역(1010) 및 상기 활성 영역(1007)을 갖는 반도체 기판 상에 반도체 막을 형성하고, 상기 반도체 막을 패터닝하여 반도체 패턴(1015b)을 형성할 수 있다. 상기 반도체 패턴(1015b)은 복수개가 형성될 수 있다. 상기 복수의 반도체 패턴들(1015b) 사이에 빈 공간(1331)이 형성될 수 있다. 상기 반도체 패턴(1015b)은, 예를 들어, 도 38a 내지 도 38c에서 설명한 방법을 이용하여 형성할 수 있다.

상기 반도체 패턴(1015b)의 노출된 부분 및 상기 활성 영역(1007)의 노출된 부분 상에 유전 막(1333)을 형성할 수 있다. 상기 유전 막(1333)은 실리콘 산화물로 형성될 수 있다. 상기 유전 막(1333)은 열 산화 공정을 이용하여 실리콘 산화물로 형성할 수 있다.

도 1 및 도 40b를 참조하면, 상기 유전 막(1333)을 갖는 기판에 대하여, 도 39b에서 설명한 것과 실질적으로 동일한 불순물 주입 공정을 진행하여, 상기 제1 유전 막(1333) 내에 불순물을 주입하여, 도우프트 유전체(1334)를 형성할 수 있다. 상기 주입되는 불순물 원소는 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상 일 수 있다.

상기 도우프트 유전체(1334)는 상기 유전 막(1333)의 일부 또는 전체에 불순물이 주입되어 형성될 수 있다. 예를 들어, 상기 유전 막(1333)의 일부에 불순물이 주입되는 경우에, 상기 도우프트 유전체(1334)는 제1 영역(1334a) 및 제2 영역(1334b)을 포함할 수 있다. 상기 도우프트 유전체(1334)의 상기 제1 영역(1334a)은 불순물이 주입되지 않은 실리콘 산화물으로 형성된 영역일 수 있고, 상기 도우프트 유전체(1334)의 상기 제2 영역(1334b)은 불순물이 주입된 실리콘 산화물, 즉 도우프트 실리콘 산화물로 형성된 영역일 수 있다. 상기 제1 영역(1334a)은 상기 제2 영역(1334b)과 상기 반도체 패턴(1015b) 사이에 형성될 수 있다. 한편, 상기 불순물 주입 공정 동안에, 상기 소자분리 패턴(1009)의 상부 영역 내에 불순물이 주입될 수도 있다.

도 1 및 도 40c를 참조하면, 상기 빈 공간(1131)을 채우는 절연성 패턴(1339)을 형성할 수 있다. 상기 절연성 패턴(1339)을 형성하는 것은 상기 도우프트 유전체(1334)를 갖는 기판 상에 절연 막을 형성하고, 상기 반도체 패턴(1015b)이 노출될 때까지 상기 절연 막을 평탄화하는 것을 포함할 수 있다. 상기 절연성 패턴(1339)을 형성하는 동안에, 상기 반도체 패턴(1015b)의 상부에 위치하는 상기 도우프트 유전체(1334)의 부분은 제거될 수 있다. 따라서, 상기 도오프트 유전체(1334)는 상기 반도체 패턴(1015b)의 측면들(S1, S2, S3, S4)을 둘러싸며 상기 활성 영역(1007) 상으로 연장될 수 있다.

이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(1015b) 내에 불순물을 주입하기 위한 이온 주입 공정(1040)을 진행하여 상기 반도체 패턴(1015b)의 상부 영역 내에 제1 반도체 영역(1042p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(1042p) 하부의 상기 반도체 패턴(1015b)의 하부 영역 내에 제2 반도체 영역(1042n)을 형성할 수 있다.

다음으로, 도 41a 내지 도 41d를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 41a를 참조하면, 도 37a에서와 같은 반도체 기판(1000)이 제공될 수 있다. 예를 들어, 도 37a에서와 같이, 웰 영역(1003)을 갖는 반도체 기판(1000)에 활성 영역(1007)을 정의하는 필드 영역(1010)을 형성할 수 있다. 상기 필드 영역(1010)을 형성하는 것은 상기 반도체 기판(1000) 내에 트렌치(1005)를 형성하고, 상기 트렌치(1005)를 채우는 소자분리 패턴(1009)을 형성하는 것을 포함할 수 있다.. 상기 활성 영역(1007)은 제1 방향(X)에 평행한 라인 형상일 수 있다. 상기 활성 영역(1007) 내에 불순물을 주입하여 하부 불순물 영역(1012)을 형성할 수 있다.

상기 활성 영역(1007) 및 상기 필드 영역(1010)을 갖는 기판 상에 반도체 막을 형성할 수 있다.

상기 반도체 막을 패터닝하여 반도체 라인(1415a)을 형성할 수 있다. 상기 반도체 라인(1415a)은 상기 활성 영역(1007)과 교차하는 제1 방향(X)에 평행한 라인 형상일 수 있다. 상기 반도체 라인(1415a)은 복수개가 형성될 수 있다. 상기 반도체 막은 상기 복수의 반도체 라인들(1415a) 사이의 상기 활성 영역(1007) 상에 제1 두께(T1) 만큼 잔존하는 보조 반도체 패턴(1416)이 형성될 수 있다. 상기 복수의 반도체 라인들(1415a) 사이에 제1 개구부(1418)가 형성될 수 있다.

도 1 및 도 41b를 참조하면, 도 37d에서와 같이, 상기 반도체 라인들(1415a)를 갖는 기판 상에 제1 막(1421a)을 형성하고, 상기 제1 막(1421a)을 갖는 기판 상에 제2 막(1424a)을 콘포멀하게 형성할 수 있다. 상기 제1 막(1421a)은 열 산화 공정에 의한 실리콘 산화물로 형성할 수 있고, 상기 제2 막(1424a)은 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 어느 하나 또는 둘 이상의 물질로 형성할 수 있다. 도 37e에서와 같이, 상기 제1 및 제2 막들(1421a, 1424a)을 갖는 기판 상에 절연 막을 형성하고, 상기 절연 막을 평탄화하여 제1 절연성 패턴(1427)을 형성할 수 있다. 상기 제1 및 제2 막들(1421a, 1424a)은 상기 제1 절연성 패턴(1427)의 측면 및 바닥면을 덮도록 제공되는 제1 및 제2 유전체들(1421a, 1424a)로 정의할 수 있다.

도 1 및 도 41c를 참조하면, 상기 반도체 라인(1415a)을 패터닝하여 반도체 패턴(1415b)을 형성할 수 있다. 상기 반도체 라인(1415a)을 패터닝하는 것은 상기 소자분리 패턴(1009)이 노출될 때까지 진행할 수 있다. 상기 반도체 패턴(1415b)은 복수개가 형성될 수 있다. 상기 복수의 반도체 패턴들(14185b) 사이의 상기 소자분리 패턴(1009)을 노출시키는 제2 개구부(1430)가 형성될 수 있다.

상기 반도체 패턴들(1415b)의 노출된 부분에 제3 막(1433)을 형성하고, 상기 제3 막(1433)을 갖는 기판 상에 제4 막(1436)을 콘포멀하게 형성할 수 있다. 상기 제3 막(1433)은 열 산화 공정에 의한 실리콘 산화물로 형성할 수 있고, 상기 제4 막(1436)은 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 어느 하나 또는 둘 이상의 물질로 형성할 수 있다.

도 1 및 도 41d를 참조하면, 상기 제2 개구부(1430)을 채우는 제2 절연성 패턴(1439)을 형성할 수 있다. 상기 제2 절연성 패턴(1439)을 형성하는 것은 상기 제3 및 제4 막들(1433, 1436)을 갖는 기판 상에 절연 막을 형성하고, 상기 반도체 패턴(1415b)이 노출될 때까지 상기 절연 막을 평탄화하는 것을 포함할 수 있다. 상기 제2 절연성 패턴(1439)을 형성하는 동안에, 상기 반도체 패턴(1415b)의 상부에 위치하는 상기 제3 및 제4 막들(1433, 1436)의 부분은 제거될 수 있다. 여기서, 상기 제3 및 제4 막들(1433, 1436)은 제3 및 제4 유전체들(1433a, 1436a)로 정의될 수 있다.

상기 제2 유전체(1424a)의 바닥 부분과 상기 제4 유전체(1436a)의 바닥 부분은 서로 다른 레벨에 위치할 수 있다. 예를 들어, 상기 제4 유전체(1436a)의 바닥 부분을 기준으로 할 때, 상기 제2 유전체(1424a)는 상기 제4 유전체(1436a)의 바닥 부분 보다 제1 높이(V1) 만큼 높은 레벨에 위치할 수 있다.

이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(1415b) 내에 불순물을 주입하기 위한 이온 주입 공정(1040)을 진행하여 상기 반도체 패턴(1415b)의 상부 영역 내에 제1 반도체 영역(1442p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(1442p) 하부의 상기 반도체 패턴(1415b)의 하부 영역 내에 제2 반도체 영역(1442n)을 형성할 수 있다.

다음으로, 도 42a 내지 도 42c를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 42a를 참조하면, 도 41a에서 설명한 반도체 기판(1000)을 준비할 수 있다. 예를 들어, 도 41a에서 설명한 상기 제1 개구부(1418) 및 상기 반도체 라인(1415a)을 갖는 반도체 기판(1000)을 준비할 수 있다.

상기 반도체 라인(1415a) 상에 제1 유전 막을 형성할 수 있다. 상기 제1 유전 막(1521)은 실리콘 산화물로 형성할 수 있다. 상기 제1 유전 막은 열 산화 공정에 의한 실리콘 산화물로 형성할 수 있다.

상기 제1 유전 막을 갖는 기판에 대하여, 도 39b에서와 같은 불순물 주입 공정을 진행하여, 상기 제1 유전 막 내에 불순물을 주입하여, 제1 도우프트 유전체(1521)을 형성할 수 있다. 상기 주입되는 불순물 원소는 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상 일 수 있다. 상기 제1 도우프트 유전체(1521)는 상기 제1 유전 막의 일부 또는 전체에 불순물이 주입되어 형성될 수 있다. 예를 들어, 상기 제1 유전 막의 일부에 불순물이 주입되는 경우에, 상기 제1 도우프트 유전체(1521)는 제1 영역(1521a) 및 제2 영역(1521b)을 포함할 수 있다. 상기 제1 도우프트 유전체(1521의 상기 제1 영역(1521a)은 불순물이 주입되지 않은 실리콘 산화물로 형성된 영역일 수 있고, 상기 제1 도우프트 유전체(1521)의 상기 제2 영역(1521b)은 불순물이 주입된 실리콘 산화물, 즉 도우프트 실리콘 산화물로 형성된 영역일 수 있다. 상기 제1 영역(1521a)은 상기 제2 영역(1521b)과 상기 반도체 라인(1415a) 사이 및 상기 제2 영역(1521b)과 상기 활성 영역(1007) 사이에 형성될 수 있다.

도 1 및 도 42b를 참조하면, 도 41b에서 설명한 것과 같이, 상기 제1 도우프트 유전체(1521)을 갖는 기판의 상기 제1 개구부(1418)를 채우는 제1 절연성 패턴(1527)을 형성할 수 있다. 도 41c에서 설명한 것과 같이, 상기 반도체 라인(1415a)을 패터닝하여 반도체 패턴(1415b)을 형성할 수 있다. 또한, 상기 소자분리 패턴(1009)을 노출시키는 제2 개구부(1530)를 형성할 수 있다.

상기 반도체 패턴(1415b)을 갖는 기판 상에 제2 유전 막을 형성할 수 있다. 상기 제2 유전 막은 실리콘 산화물로 형성할 수 있다. 상기 제2 유전 막은 열 산화 공정에 의한 실리콘 산화물로 형성할 수 있다.

상기 제2 유전 막을 갖는 기판에 대하여, 도 42a에서 설명한 것과 같은 불순물 주입 공정을 진행하여, 상기 제2 유전 막 내에 불순물을 주입하여 제2 도우프트 유전체(1533)를 형성할 수 있다. 상기 제2 도우프트 유전체(1533)는 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상의 원소가 주입된 유전체일 수 있다. 상기 제2 도우프트 유전체(1533)는 상기 제2 유전 막(1533a)의 일부 또는 전체에 불순물이 주입되어 형성될 수 있다. 예를 들어, 상기 제2 유전 막의 일부에 불순물이 주입되는 경우에, 상기 제2 도우프트 유전체(1533)는 제1 영역(1533a) 및 제2 영역(1533b)을 포함할 수 있다. 상기 제2 도우프트 유전체(1533)의 상기 제1 영역(1533a)은 불순물이 주입되지 않은 실리콘 산화물으로 형성된 영역일 수 있고, 상기 제2 도우프트 유전체(1533)의 상기 제2 영역(1533b)은 불순물이 주입된 실리콘 산화물, 즉 도우프트 실리콘 산화물로 형성된 영역일 수 있다. 상기 제1 영역(1533a)은 상기 제2 영역(1533b)과 상기 반도체 패턴(1415b) 사이에 형성될 수 있다.

한편, 상기 불순물 주입 공정 동안에, 상기 소자분리 패턴(1009)의 상부 영역 내에 불순물이 주입될 수도 있다.

도 1 및 도 42c를 참조하면, 상기 제2 개구부(1530)을 채우는 제2 절연성 패턴(1539)을 형성할 수 있다. 상기 제2 절연성 패턴(1539)을 형성하는 것은 상기 제2 도우프트 유전체(1533)를 갖는 기판 상에 절연 막을 형성하고, 상기 반도체 패턴(1415b)이 노출될 때까지 상기 절연 막을 평탄화하는 것을 포함할 수 있다.

상기 제2 도오프트 유전체(1533)는 상기 반도체 패턴(1415b)의 서로 마주보는 제3 및 제4 측면들(S3, S4) 상에 한정될 수 있다. 상기 제1 도우프트 유전체(1521)는 상기 반도체 패턴(1415b)의 서로 마주보는 제1 및 제2 측면들(S1, S2)을 덮으며 상기 활성 영역(1007) 상으로 연장될 수 있다.

이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(1415b) 내에 불순물을 주입하기 위한 이온 주입 공정(1040)을 진행하여 상기 반도체 패턴(1415b)의 상부 영역 내에 제1 반도체 영역(1442p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(1442p) 하부의 상기 반도체 패턴(1415b)의 하부 영역 내에 제2 반도체 영역(1442n)을 형성할 수 있다.

다음으로, 도 43a 내지 도 43e를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 43a를 참조하면, 도 41a에서 설명한 것과 같은 상기 제1 개구부(1418) 및 상기 반도체 라인(1415a)을 갖는 반도체 기판(1000)을 준비할 수 있다.

상기 제1 개구부(1418)을 채우는 희생 충진 막(1627)을 형성할 수 있다.

도 1 및 도 43b를 참조하면, 도 41c에서 설명한 것과 마찬가지로, 상기 반도체 라인(1415a)를 패터닝하여 반도체 패턴(1415b)을 형성할 수 있다. 상기 반도체 패턴(1415b)은 복수개가 제공될 수 있다. 상기 복수의 반도체 패턴들(1415b) 사이의 상기 소자분리 패턴(1009)을 노출시키는 제2 개구부(1630)이 형성될 수 있다.

도 1 및 도 43c를 참조하면, 상기 희생 충진 막(1627)을 제거할 수 있다. 따라서, 상기 반도체 패턴(1415b)을 노출시키는 빈 공간(1631)이 형성될 수 있다.

도 1 및 도 43d를 참조하면, 상기 반도체 패턴(1415b)을 갖는 기판 상에 제1 막(1633) 및 제2 막(1636)을 차례로 형성할 수 있다. 상기 제1 막(1633)은 실리콘 산화물로 형성할 수 있다. 상기 제1 막(1633)은 열산화 공정에 의한 실리콘 산화물로 형성할 수 있다. 상기 제2 막(1636)은 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 어느 하나 또는 둘 이상의 물질로 형성될 수 있다.

도 1 및 도 43e를 참조하면, 상기 빈 공간(1631)을 채우는 절연성 패턴(1639)을 형성할 수 있다. 상기 절연성 패턴(1639)을 형성하는 것은 상기 제1 및 제2 막들(1633, 1636)를 갖는 기판 상에 절연 막을 형성하고, 상기 반도체 패턴(1415b)이 노출될 때까지 상기 절연 막을 평탄화하는 것을 포함할 수 있다. 상기 절연성 패턴(1639)을 형성하는 동안에, 상기 반도체 패턴(1415b)의 상부에 위치하는 상기 제1 및 제2 막들(1633, 1636)의 부분들은 제거될 수 있다. 따라서, 잔존하는 상기 제1 및 제2 막들(1633, 1636)은 제1 및 제2 유전체들(1633a, 1636a)로 정의될 수 있다.

이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(1415b) 내에 불순물을 주입하기 위한 이온 주입 공정(1040)을 진행하여 상기 반도체 패턴(1415b)의 상부 영역 내에 제1 반도체 영역(1442p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(1442p) 하부의 상기 반도체 패턴(1415b)의 하부 영역 내에 제2 반도체 영역(1442n)을 형성할 수 있다.

다음으로, 도 44a 내지 도 44e를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 44a를 참조하면, 도 37a 및 도 37b에서 설명한 것과 같은 반도체 기판을 준비할 수 있다. 예를 들어, 도 37b에서 설명한 상기 반도체 막(1015)을 갖는 반도체 기판을 준비할 수 있다.

상기 반도체 막(1015) 상에 하드 마스크(1016)을 형성할 수 있다. 상기 하드 마스크(1016)은 상기 반도체 막(1015)에 대하여 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물 또는 카본 도우프트 산화물 등으로 형성할 수 있다.

상기 하드 마스크(1016)를 식각 마스크로 이용하여, 상기 반도체 막(1015)을 식각하여 반도체 라인(1015a')을 형성할 수 있다. 상기 반도체 라인(1015a')은 복수개가 형성될 수 있다. 상기 복수의 반도체 라인들(1015a') 사이에 제1 개구부(1018')가 형성될 수 있다.

도 1 및 도 44b를 참조하면, 도 37d 및 도 37e에서 설명한 것과 실질적으로 동일한 방법을 이용하여, 상기 반도체 라인(1015a')의 측면 및 상기 반도체 라인(1015a') 양 옆의 상기 활성 영역(1007) 상에 차례로 형성된 제1 및 제2 유전체들(1021a', 1024a')을 형성할 수 있고, 상기 제1 개구부(1018')를 채우는 제1 절연성 패턴(1627)을 형성할 수 있다.

상기 제1 및 제2 유전체들(1021a', 1024a')은 제1 장벽 영역(1635)을 구성할 수 있다. 상기 제2 유전체(1024a')는 상기 하드 마스크(1016)의 측면을 덮도록 형성될 수 있다. 상기 제1 및 제2 유전체들(1021a', 1024a')은 도 37f에서 설명한 상기 제1 및 제2 유전체들(1021a, 1024a)과 동일한 물질로 형성될 수 있다.

상기 제1 및 제2 유전체들(1021a', 1024a') 및 상기 제1 절연성 패턴(1627)을 형성하는 것은, 상기 제1 개구부(1018')을 갖는 기판 상에 제1 및 제2 막을 형성하고, 상기 제2 막 상에 절연 막을 형성하고, 상기 하드 마스크(1016)이 노출될 때까지 상기 절연 막을 평탄화하여, 상기 제1 개구부(1018')를 채우는 제1 절연성 패턴(1027')을 형성함과 아울러, 상기 제1 개구부(1018') 내에 한정된 상기 제1 및 제2 유전체들(1021a', 1024a')을 형성할 수 있다.

도 1 및 도 44c를 참조하면, 상기 하드 마스크(1016) 및 상기 반도체 라인(1015a')을 패터닝하여, 차례로 적층된 반도체 패턴(1015b') 및 하드 마스크 패턴(1016a)을 형성할 수 있다. 이 경우에, 상기 반도체 패턴(1015b') 및 상기 하드 마스크 패턴(1016a)의 서로 대향하는 측면들을 노출시키는 제2 개구부(1030')가 형성될 수 있다.

상기 제2 개구부(1030')의 측벽 및 바닥면 상에 제2 장벽 영역(1637)을 형성함과 아울러, 상기 제2 개구부(1030')을 채우는 제2 절연성 패턴(1639)을 형성할 수 있다. 상기 제2 장벽 영역(1637)은 제3 유전체(1033a') 및 제4 유전체(1036a')을 포함할 수 있다. 상기 제3 및 제4 유전체들(1033a', 1036a')은 도 37에서 설명한 상기 제3 및 제4 유전체들(1033a, 1036a)과 실질적으로 동일한 물질로 형성될 수 있다.

상기 반도체 패턴(1015b')은 상기 제1 및 제2 절연성 패턴(1639)에 의해 한정된 홀(1018', 1030')을 부분적으로 채우도록 형성될 수 있다.

도 1 및 도 44d를 참조하면, 상기 하드 마스크 패턴(1016a)을 선택적으로 제거할 수 있다. 상기 하드 마스크 패턴(1016a)이 제거되면서 빈 공간(1640)이 형성될 수 있다.

도 1 및 도 44e를 참조하면, 이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(1015b') 내에 불순물을 주입하기 위한 이온 주입 공정(1040)을 진행하여 상기 반도체 패턴(1015b')의 상부 영역 내에 제1 반도체 영역(1042p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(1042p) 하부의 상기 반도체 패턴(1015b')의 하부 영역 내에 제2 반도체 영역(1042n)을 형성할 수 있다.

다음으로, 도 45a 내지 도 45g를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 45a를 참조하면, 반도체 기판(2000) 내에 웰 영역(2003)을 형성할 수 있다. 상기 반도체 기판(2000)은 실리콘 기판일 수 있다.

상기 반도체 기판(2000) 내에 불순물을 주입하여 하부 불순물 영역(212)을 형성할 수 있다. 상기 웰 영역(20003)은 상기 하부 불순물 영역(2012)은 서로 다른 도전형 일 수 있다. 예를 들어, 상기 웰 영역(2003)은 P형일 수 있고, 상기 하부 불순물 영역(2012)은 N형일 수 있다.

도 1 및 도 45b를 참조하면, 상기 하부 불순물 영역(2012)을 갖는 반도체 기판 상에 반도체 막(2015)을 형성할 수 있다. 상기 반도체 막(2015)은 결정질 실리콘으로 형성할 수 있다. 예를 들어, 상기 반도체 막(2015)은 선택적 에티택시얼 성장 공정(selective epitaxial growth process)을 이용하여 상기 활성 영역(1007)으로부터 성장된 단결정 실리콘 일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 반도체 막(2015)을 형성하는 것은 비결정질 실리콘 막을 형성하고, 열처리 공정을 진행하여 비결정질 실리콘 막을 결정질 실리콘 막으로 결정화시키는 것을 포함할 수 있다. 상기 결정질 실리콘 막은 다결정 실리콘막 또는 단결정 실리콘 막 일 수 있다.

도 1 및 도 45c를 참조하면, 상기 반도체 막(2015) 및 상기 반도체 기판(2000)을 패터닝하여, 상기 반도체 막(2015)을 관통하며 상기 반도체 기판(2000)의 상기 하부 불순물 영역(2012)을 관통하는 제1 개구부(2018)을 형성할 수 있다. 상기 제1 개구부(2018)의 바닥 영역은 상기 하부 불순물 영역(2012) 보다 낮은 레벨에 위치할 수 있다.

상기 제1 개구부(2018)에 의하여, 상기 반도체 막(2015)은 반도체 라인(2015a)로 정의되고, 상기 반도체 기판(2000)의 상부 영역에 활성 영역(2020a)이 정의될 수 있다. 평면상에서, 상기 활성 영역(2020a)은 라인 형상일 수 있다. 상기 활성 영역(2020a)은 복수개가 형성될 수 있다. 상기 복수의 활성 영역들(2020a) 사이의 영역은 필드 영역(2020f)으로 정의될 수 있다. 상기 불순물 영역(2012)은 라인 형상의 상기 활성 영역(2020a)의 상부 영역 내에 한정되어 라인 형상의 불순물 영역(2012a)으로 형성될 수 있다.

상기 하부 불순물 영역(2012)을 갖는 반도체 기판 상에 반도체 막(2015)을 형성할 수 있다. 상기 반도체 막(2015)은 결정질 실리콘으로 형성할 수 있다. 예를 들어, 상기 반도체 막(2015)은 선택적 에티택시얼 성장 공정(selective epitaxial growth process)을 이용하여 상기 활성 영역(1007)으로부터 성장된 단결정 실리콘 일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 반도체 막(2015)을 형성하는 것은 비결정질 실리콘 막을 형성하고, 열처리 공정을 진행하여 비결정질 실리콘 막을 결정질 실리콘 막으로 결정화시키는 것을 포함할 수 있다. 상기 결정질 실리콘 막은 다결정 실리콘막 또는 단결정 실리콘 막 일 수 있다.

도 1 및 도 45d를 참조하면, 상기 제1 개구부(2018)에 의해 노출된 상기 반도체 라인(2015a) 및 상기 반도체 기판(2000) 상에 제1 막(2021) 및 제2 막(2024)을 차례로 형성할 수 있다. 상기 제1 막(2021)은 실리콘 산화물로 형성할 수 있다. 상기 제1 막(2021)은 열산화 공정에 의한 실리콘 산화물로 형성할 수 있다. 상기 제2 막(2024)은 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 어느 하나 또는 둘 이상의 물질로 형성될 수 있다.

도 1 및 도 45e를 참조하면, 상기 제1 개구부(2018)를 채우는 제1 절연성 패턴(2027)을 형성할 수 있다. 상기 제1 절연성 패턴(2027)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 상기 제1 절연성 패턴(2027)을 형성하는 것은 상기 제1 및 제2 막들(2021, 2024)을 갖는 기판 상에 절연 막을 형성하고, 상기 절연 막을 평탄화하는 것을 포함할 수 있다.

한편, 상기 제1 및 제2 막들(2021, 2024a)은 상기 제1 개구부(2018) 내에 잔존하여 제1 및 제2 유전체들(2021a, 2024a)로 정의될 수 있다.

도 1 및 도 45f를 참조하면, 상기 반도체 라인(2015a)을 패터닝하여 반도체 패턴(2015b)을 형성할 수 있다. 상기 반도체 패턴(2015b)은 복수개가 형성될 수 있다. 상기 복수의 반도체 패턴들(2015b) 사이에 제2 개구부(2030)가 형성될 수 있다. 상기 제2 개구부(2030)의 바닥 영역은 상기 제1 개구부(2018)의 바닥 영역 보다 높은 레벨에 위치할 수 있다. 상기 제2 개구부(2030)의 바닥 영역은 상기 하부 불순물 영역(2012a) 상에 위치하고, 상기 제1 개구부(2018)의 바닥 영역은 상기 하부 불순물 영역(2012a) 보다 낮은 레벨에 위치할 수 있다.

상기 반도체 패턴(2015b)은 서로 대향하는 제1 측면(S1) 및 제2 측면(S2)을 갖고, 서로 대향하는 제3 측면(S3) 및 제4 측면(S4)을 가질 수 있다. 상기 제1 및 제2 측면들(1S, 2S)은 제2 방향(Y)에 평행할 수 있고, 상기 제3 및 제4 측면들(3S, 4S)은 상기 제1 방향(X)에 평행할 수 있다. 상기 제1 방향(X)은 상기 제2 방향(Y)에 교차하는 방향일 수 있다.

상기 반도체 패턴(2015b)의 상기 제3 및 제4 측면들(S3, S4)은 상기 활성 영역(2020a)의 서로 마주 보는 측면들(S5, S6)과 수직적으로 정렬될 수 있다.

상기 제1 절연성 패턴(2027)을 갖는 기판 상에 제3 막(2033) 및 제4 막(2036)을 차례로 형성할 수 있다. 상기 제3 막(2033)은 실리콘 산화물로 형성할 수 있다. 상기 제3 막(2033)은 열산화 공정에 의한 실리콘 산화물로 형성할 수 있다. 상기 제4 막(2036)은 실리콘 질화물 계열의 물질, 예를 들어 SiN, SiCN, SiBN, SiON, SiOCN 또는 SiBCN 중 어느 하나 또는 둘 이상의 물질로 형성될 수 있다.

도 1 및 도 45g를 참조하면, 상기 제2 개구부(2030)를 채우는 제2 절연성 패턴(2039)을 형성할 수 있다. 상기 제2 절연성 패턴(2039)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 상기 제2 절연성 패턴(2039)을 형성하는 것은 상기 제3 및 제4 막들(2033, 2036)을 갖는 기판 상에 절연 막을 형성하고, 상기 반도체 패턴(2015b)이 노출될 때까지 상기 절연 막을 평탄화하는 것을 포함할 수 있다.

한편, 상기 제3 막(2033) 및 제4 막(2036)은 상기 제2 개구부(2030) 내에 잔존하여 제3 유전체(2033a) 및 제4 유전체(2036a)로 정의될 수 있다. 상기 제3 및 제4 유전체들(2033a, 2036a)은 제2 장벽 영역(2037)으로 정의할 수 있고, 상기 제1 및 제2 유전체들(2021a, 2024a)은 제1 장벽 영역(2025)으로 정의할 수 있다.

이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(2015b) 내에 불순물을 주입하기 위한 이온 주입 공정(2040)을 진행하여 상기 반도체 패턴(2015b)의 상부 영역 내에 제1 반도체 영역(2042p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(2042p) 하부의 상기 반도체 패턴(2015b)의 하부 영역 내에 제2 반도체 영역(2042n)을 형성할 수 있다.

다음으로, 도 46a 및 도 46b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 46a를 참조하면, 도 45c에서 설명한 것과 같은 상기 제1 개구부(2018) 및 상기 반도체 라인(2015a)을 갖는 반도체 기판(2000)을 준비할 수 있다.

상기 반도체 라인(2015a)을 갖는 반도체 기판 상에 유전 막을 형성할 수 있다. 상기 유전 막은 열 산화 공정에 의한 실리콘 산화물로 형성될 수 있다.

상기 유전 막을 갖는 기판에 대하여 불순물 주입 공정(2124)을 진행하여, 상기 유전 막 내에 불순물을 주입하여, 제1 도우프트 유전체(2121)을 형성할 수 있다. 상기 주입되는 불순물 원소는 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상 일 수 있다.

도 1 및 도 46b를 참조하면, 도 45e에서 설명한 것과 마찬가지로, 상기 제1 도우프트 유전체(2121)을 갖는 기판 상에 상기 제1 개구부(2018)을 채우는 제1 절연성 패턴(2027)을 형성할 수 있다.

이어서, 상기 반도체 라인(2015a)을 패터닝하여 반도체 패턴(2030)을 형성함과 아울러, 상기 반도체 패턴(2030)의 양 측면을 노출시키는 제2 개구부(2030)을 형성할 수 있다. 상기 제2 개구부(2030)의 측벽 및 바닥 면 상에 제2 유전 막을 형성하고, 불순물 주입 공정을 진행하여, 상기 제2 유전 막을 제2 도우프트 유전체(2122)으로 형성할 수 있다. 이어서, 상기 제2 개구부(2030)를 채우는 제2 절연성 패턴(2039)을 형성할 수 있다.

상기 제1 및 제2 도우프트 유전체들(2122, 2133)은 제1 및 제2 장벽 영역들(2122, 2133)로 정의할 수 있다. 상기 제1 및 제2 도우프트 유전체들(2122, 2133)은 버퍼 유전체 영역(2122a, 2133a) 및 장벽 유전체 영역(2122b, 2133b)을 포함할 수 있다. 상기 버퍼 유전체 영역(2122a, 2133a)은 상기 장벽 유전체 영역(2122b, 2133b)에 비하여 반도체 패턴(2015b)에 가까울 수 있다. 상기 장벽 유전체 영역(2122b, 2133b)은 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상이 주입된 영역으로써, 보론 등과 같은 불순물의 확산을 방지 또는 차단할 수 있다.

이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(2015b) 내에 불순물을 주입하기 위한 이온 주입 공정(2040)을 진행하여 상기 반도체 패턴(2015b)의 상부 영역 내에 제1 반도체 영역(2042p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(2042p) 하부의 상기 반도체 패턴(2015b)의 하부 영역 내에 제2 반도체 영역(2042n)을 형성할 수 있다.

다음으로, 도 47a 내지 도 47d를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 47a를 참조하면, 도 45a 내지 도 45c에서 설명한 것과 같은 기판을 준비할 수 있다. 예를 들어, 도 45c에서 설명한 상기 반도체 라인(2015a) 및 상기 제1 개구부(2018)을 갖는 기판을 준비할 수 있다. 상기 제1 개구부(2018)을 채우는 희생 충진 막(2227)을 형성할 수 있다.

상기 반도체 라인(2015a)을 패터닝하여, 도 45f에서 설명한 것과 실질적으로 동일한 반도체 패턴(2015b)을 형성할 수 있다.

도 1 및 도 47b를 참조하면, 상기 희생 충진 막(2227)을 선택적으로 제거하여, 상기 반도체 패턴(2015b)의 측면을 노출시키는 개구부(2231) 및 상기 활성 영역(2020a)을 한정하는 트렌치(2232)를 형성할 수 있다. 여기서, 상기 트렌치(2232)는 상기 제1 개구부(2018) 중에서, 상기 활성 영역(2020a)을 한정하도록 상기 반도체 기판(2000) 내에 위치하는 부분일 수 있다.

도 1 및 도 47c를 참조하면, 개구부(2231) 및 상기 트렌치(2232)을 갖는 기판 상에 유전 막을 형성하고, 상기 유전 막 내에 불순물을 주입하여 도우프트 유전체(2233)을 형성할 수 있다. 상기 도우프트 유전체(2233)는 버퍼 유전체 영역(2233a) 및 장벽 유전체 영역(2233b)을 포함할 수 있다. 상기 버퍼 유전체 영역(2233a)은 상기 장벽 유전체 영역(2233b)에 비하여 반도체 패턴(2015b)에 가까울 수 있다. 상기 장벽 유전체 영역(2233b)은 N, C, Cl, F, Ar 또는 Xe 중 어느 하나 또는 둘 이상이 주입된 영역으로써, 보론 등과 같은 불순물의 확산을 방지 또는 차단할 수 있다.

도 1 및 도 47d를 참조하면, 상기 도우프트 유전체(2233)을 갖는 기판 상에 절연 막을 형성하고, 상기 절연 막을 평탄화하여, 상기 개구부(2231) 및 상기 트렌치(2232)를 채우는 절연성 패턴(2239)을 형성할 수 있다.

이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(2015b) 내에 불순물을 주입하기 위한 이온 주입 공정(2040)을 진행하여 상기 반도체 패턴(2015b)의 상부 영역 내에 제1 반도체 영역(2042p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(2042p) 하부의 상기 반도체 패턴(2015b)의 하부 영역 내에 제2 반도체 영역(2042n)을 형성할 수 있다.

다음으로, 도 48a 및 도 48b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 48a를 참조하면, 도 45a 내지 도 45e에서 설명한 것과 같은 반도체 기판을 준비할 수 있다. 예를 들어, 상기 반도체 라인(2015a), 상기 제1 장벽 영역(2025) 및 상기 제1 절연성 패턴(2027)을 갖는 반도체 기판을 준비할 수 있다.

상기 반도체 라인(2015a)을 패터닝하여, 제2 개구부(2330) 및 반도체 패턴(2315)을 형성할 수 있다.

상기 활성 영역(2020a) 상에서, 복수의 반도체 패턴들(2315) 사이에 보조 반도체 패턴(2316)이 형성될 수 있다. 상기 보조 반도체 패턴(2316)은 상기 활성 영역(2020a) 상에 소정의 두께로 형성될 수 있다.

도 1 및 도 48b를 참조하면, 상기 제2 개구부(2330)에 의해 노출된 상기 반도체 패턴(2315)의 측면 및 상기 보조 반도체 패턴(2316) 상에 제2 장벽 영역(2337)을 형성함과 아울러, 상기 제2 개구부(2330)을 채우는 제2 절연성 패턴(2339)을 형성할 수 있다. 상기 제2 장벽 영역(2337)은 제2 버퍼 유전체(2333a) 및 제2 장벽 유전체(2336a)을 포함할 수 있다. 상기 제2 버퍼 유전체(2333a)는 상기 제2 장벽 유전체(2336a) 보다 상기 반도체 패턴(2315)에 가까울 수 있다.

이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(2315) 내에 불순물을 주입하기 위한 이온 주입 공정(2040)을 진행하여 상기 반도체 패턴(2315)의 상부 영역 내에 제1 반도체 영역(2042p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(2042p) 하부의 상기 반도체 패턴(2315)의 하부 영역 내에 제2 반도체 영역(2042n)을 형성할 수 있다.

다음으로, 도 49a 내지 도 49d를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법의 또 다른 변형 예를 설명하기로 한다.

도 1 및 도 49a를 참조하면, 도 45a 및 도 45b에서 설명한 것과 같은 반도체 기판을 준비할 수 있다. 예를 들어, 도 45b에서 설명한 상기 반도체 막(2015)을 갖는 반도체 기판을 준비할 수 있다.

상기 반도체 막(2015) 상에 하드 마스크(2016)을 형성하고, 상기 하드 마스크(2016)을 식각 마스크로 이용하여, 상기 반도체 막(2015) 및 상기 반도체 기판(2000)을 차례로 식각할 수 있다. 그 결과, 반도체 라인(2015a) 및 상기 활성 영역(2020a)을 한정하는 트렌치(2018)가 형성될 수 있다.

도 1 및 도 49b를 참조하면, 상기 트렌치(2018)에 의해 노출된 상기 반도체 라인(2015a)의 측면 및 상기 활성 영역(2020a)의 측면 상에 제1 장벽 영역(2422)을 형성할 수 있다. 상기 제1 장벽 영역(2422)은 제1 버퍼 유전체 영역(2422a) 및 제1 장벽 유전체 영역(2422b)을 포함할 수 있다. 상기 제1 버퍼 유전체 영역(2422a)은 상기 제1 장벽 유전체 영역(2422b) 보다 상기 반도체 라인(2015a) 및 상기 활성 영역(2020a)에 가까울 수 있다. 상기 제1 장벽 영역(2422)을 형성하는 것은 열 산화 공정을 이용하여 상기 트렌치(2018)에 의해 노출된 상기 반도체 라인(2015a)의 측면 및 상기 활성 영역(2020a)의 측면 상에 산화 물을 형성하고, 상기 산화물 내에 불순물을 주입하는 것을 포함할 수 있다. 이와는 달리, 상기 제1 장벽 영역(2422)을 형성하는 것은 열 산화 공정을 이용하여 상기 트렌치(2018)에 의해 노출된 상기 반도체 라인(2015a)의 측면 및 상기 활성 영역(2020a)의 측면 상에 산화 물을 형성하고, 상기 산화물을 갖는 기판 상에 증착 공정을 이용하여 실리콘 질화물 계열의 질화물을 형성하는 것을 포함할 수 있다.

상기 제1 장벽 영역(2422)을 갖는 기판 상에 절연 막을 형성하고, 상기 하드 마스크(2016)이 노출될 때까지 상기 절연 막을 평탄화하여 제1 절연성 패턴(2427)을 형성할 수 있다.

상기 하드 마스크(2016) 및 상기 반도체 라인(2015a)을 패터닝하여, 하드 마스크 패턴(2016a) 및 반도체 패턴(2015b')을 형성할 수 있다. 차례로 적층된 상기 반도체 패턴(2015b') 및 상기 하드 마스크 패턴(2016a)의 측면들을 노출시키는 제2 개구부가 형성될 수 있다. 이어서, 상기 반도체 패턴(2015b')을 갖는 기판 상에 유전 막을 형성하고, 불순물 주입 공정을 진행하여, 상기 유전 막을 도우프트 유전체(2433)으로 형성할 수 있다. 상기 도우프트 유전체(2433)는 제2 장벽 영역(2433)으로 정의할 수 있다.

상기 제2 장벽 영역(2433)은 제2 버퍼 유전체 영역(2433a) 및 제2 장벽 유전체 영역(2433b)을 포함할 수 있다. 상기 제2 버퍼 유전체 영역(2433a)은 상기 제2 장벽 유전체 영역(2433b) 보다 상기 반도체 패턴(2015b') 및 상기 활성 영역(2020a)에 가까울 수 있다. 상기 제2 장벽 영역(2433)을 형성하는 것은 열 산화 공정을 이용하여 상기 반도체 패턴(2015b)의 서로 대향하는 양 측면들 및 상기 활성 영역(2020a)의 표면 상에 산화 물을 형성하고, 상기 산화물 내에 불순물을 주입하는 것을 포함할 수 있다. 이와는 달리, 상기 제2 장벽 영역(2433)을 형성하는 것은 열 산화 공정을 이용하여 상기 반도체 패턴(2015b)의 서로 대향하는 양 측면들 및 상기 활성 영역(2020a)의 표면 상에 산화 물을 형성하고, 상기 산화물을 갖는 기판 상에 증착 공정을 이용하여 실리콘 질화물 계열의 질화물을 형성하는 것을 포함할 수 있다.

이어서, 상기 제2 장벽 영역(2433)을 갖는 기판 상에 절연 막을 형성하고, 상기 하드 마스크 패턴(2016a)이 노출될 때까지 상기 절연 막을 평탄화하여 제2 절연성 패턴(2439)을 형성할 수 있다.

도 1 및 도 49c를 참조하면, 상기 하드 마스크 패턴(2016a)을 선택적으로 제거하여, 빈 공간(2440)을 형성할 수 있다.

도 1 및 도 49d를 참조하면, 이어서, 도 26i에서 설명한 것과 같이, 상기 반도체 패턴(2015b') 내에 불순물을 주입하기 위한 이온 주입 공정(2040)을 진행하여 상기 반도체 패턴(2015b')의 상부 영역 내에 제1 반도체 영역(2042p)을 형성할 수 있다. 또한, 상기 제1 반도체 영역(2042p) 하부의 상기 반도체 패턴(2015b')의 하부 영역 내에 제2 반도체 영역(2042n)을 형성할 수 있다.

도 50은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 메모리 카드를 개략적으로 나타낸 도면이다.

도 50을 참조하면, 메모리 카드(2500)는 카드 기판(2510), 상기 카드 기판(2510) 상에 배치된 하나 또는 복수 개의 반도체 소자(2530), 상기 카드 기판(2510)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들(2530)과 전기적으로 각각 연결되는 접촉 단자들(2520)을 포함한다. 여기서, 상기 반도체 소자(2530)는 앞에서 설명한 본 발명의 기술적 사상의 일 실시예 및 그 변형 예들에 따른 반도체 소자를 포함하는 메모리 칩 또는 반도체 패키지 일 수 있다. 상기 메모리 카드(2500)는 전자 장치, 예를 들어 디지털 카메라, 컴퓨터, 휴대용 저장 장치 등과 같은 장치에 사용되기 위한 메모리 카드일 수 있다.

상기 카드 기판(2510)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 카드 기판(2510)의 양면이 모두 사용될 수 있다. 즉, 상기 카드 기판(2510)의 앞면 및 뒷면에 모두 반도체 소자들(2530)이 배치될 수 있다. 상기 카드 기판(2510)의 앞면 및/또는 뒷면에 상기 반도체 소자(2530)가 상기 카드 기판(2510)에 전기적 및 기계적으로 연결될 수 있다.

상기 접촉 단자들(2520)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 접촉 단자들(2520)은 상기 메모리 카드(2500)의 종류 및 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 접촉 단자들(2520)의 개수는 특별한 의미를 갖지 않는다.

도 51은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 전자 시스템을 나타낸 블록도이다.

도 51을 참조하면, 전자장치(2600)가 제공될 수 있다. 상기 전자 장치(2600)는 프로세서(2610), 메모리(2620) 및 입출력 장치(I/O, 2630)를 포함할 수 있다. 상기 프로세서(2610), 메모리(2620) 및 입출력 장치(2630)는 버스(2646)를 통하여 연결될 수 있다.

상기 메모리(2620)는 상기 프로세서(2610)로부터, RAS*, WE*, CAS* 등의 제어 신호를 받을 수 있다. 상기 메모리(2620)는 프로세서(2610)의 동작을 위한 코드 및 데이트를 저장할 수 있다. 상기 메모리(2620)는 버스(2646)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다.

상기 메모리(2620)는 본 발명의 일 실시예 및 그 변형 예들에 따른 반도체 소자들 중 어느 하나를 갖는 메모리 소자를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.

상기 전자 장치(2600)는 상기 메모리(2620)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(2600)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.

상기 전자 장치(2600)의 보다 구체적인 실현 및 변형된 예에 대하여 도 52 및 도 53을 참조하여 설명하기로 한다.

도 52는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 데이터 저장 장치를 나타낸 블록도이다.

도 52를 참조하면, 전자 장치는 솔리드 스테이트 디스크(Solid State Disk; SSD; 2711)와 같은 데이터 저장장치일 수 있다. 상기 솔리드 스테이트 디스크(SSD; 2711)는 인터페이스(2713), 제어기(controller; 2715), 비-휘발성 메모리(non-volatile memory; 2718), 및 버퍼 메모리(buffer memory; 2719)를 포함할 수 있다.

상기 솔리드 스테이트 디스크(2711)는 반도체 소자를 이용하여 정보를 저장하는 장치일 수 있다. 상기 솔리드 스테이트 디스크(2711)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있다. 상기 솔리드 스테이트 디스크(2711)는 노트북PC, 넷북, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.

상기 제어기(2715)는 상기 인터페이스(2713)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(2715)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(2718)는 상기 제어기(2715)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(2715)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(2711)의 데이터 저장용량은 상기 비-휘발성 메모리(2718)에 대응할 수 있다. 상기 버퍼 메모리(2719)는 상기 제어기(2715)에 인접하게 형성되고 전기적으로 접속될 수 있다.

상기 인터페이스(2713)는 호스트(Host; 2702)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(2713)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(2718)는 상기 제어기(2715)를 경유하여 상기 인터페이스(2713)에 접속될 수 있다.

상기 비-휘발성 메모리(2718)는 상기 인터페이스(2713)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 비-휘발성 메모리(non-volatile memory; 2718)는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함할 수 있다.

상기 솔리드 스테이트 디스크(2711)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(2718)에 저장된 데이터는 보존되는 특성이 있다.

상기 버퍼 메모리(2719)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(2719)는 상기 비-휘발성 메모리(2718)에 비하여 상대적으로 빠른 동작속도를 보인다.

상기 인터페이스(2713)의 데이터 처리속도는 상기 비-휘발성 메모리(2718)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(2719)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(2713)를 통하여 수신된 데이터는, 상기 제어기(2715)를 경유하여 상기 버퍼 메모리(2719)에 임시 저장된 후, 상기 비-휘발성 메모리(2718)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(2718)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(2718)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(2719)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(2719)는 상기 솔리드 스테이트 디스크(2711)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.

도 53은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 전자 장치를 나타낸 시스템 블록도이다.

도 53을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자가 전자 시스템(2800)에 적용될 수 있다. 상기 전자 시스템(2800)은 바디(Body; 2810), 마이크로 프로세서 유닛(Micro Processor Unit; 2820), 파워 유닛(Power Unit; 2830), 기능 유닛(Function Unit; 2840), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2850)을 포함할 수 있다. 상기 바디(2810)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2820), 상기 파워 유닛(2830), 상기 기능 유닛(2840), 및 상기 디스플레이 컨트롤러 유닛(2850)은 상기 바디(2810)에 장착될 수 있다. 상기 바디(2810)의 내부 혹은 상기 바디(2810)의 외부에 디스플레이 유닛(2860)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2860)은 상기 바디(2810)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2850)에 의해 프로세스 된 이미지를 표시할 수 있다.

상기 파워 유닛(2830)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2820), 상기 기능 유닛(2840), 상기 디스플레이 컨트롤러 유닛(2850) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2820)은 상기 파워 유닛(2830)으로부터 전압을 공급받아 상기 기능 유닛(2840)과 상기 디스플레이 유닛(2860)을 제어할 수 있다. 상기 기능 유닛(2840)은 다양한 전자 시스템(2800)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2800)이 휴대폰인 경우 상기 기능 유닛(2840)은 다이얼링, 또는 외부 장치(External Apparatus; 2870)와의 교신으로 상기 디스플레이 유닛(2860)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.

응용 실시 예에서, 상기 전자 시스템(2800)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2840)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2840)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2880)을 통해 상기 외부 장치(2870)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2800)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2840)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 상기 마이크로 프로세서 유닛(2820) 및 상기 기능 유닛(2840) 중 적어도 어느 하나에 적용될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.

1 : 반도체 기판
AC, 7, 1007, 2020a : 활성 영역
10, 1010, 2020f : 필드 영역 5, 1005 : 트렌치
9, 1009 : 소자분리 패턴
SP, 42, 1015b, 2015b : 반도체 패턴
42p, 1042p, 2042p : 제1 반도체 영역
42n, 1042n, 2042n : 제2 반도체 영역
S1, S2, S3, S4 : 반도체 패턴의 제1 내지 제4 측면들
DB, 34, 1025, 1037, 1522, 1534, 2025, 2037, 2122, 2133 : 장벽 영역
27a, 33a : 버퍼 유전체 30a : 장벽 유전체
427a : 산화물 영역

Claims (10)

1. 반도체 기판에 제공되며 활성 영역을 한정하는 필드 영역;
   상기 반도체 기판 상에 제공된 층간 절연 막;
   상기 층간 절연 막을 수직으로 관통하는 홀 내에 제공되며, 상기 활성 영역과 접촉하는 반도체 패턴; 및
   상기 반도체 패턴과 상기 층간 절연 막 사이에 제공되며, 제1 버퍼 유전체 및 장벽 유전체를 포함하는 장벽 영역을 포함하되,
   상기 제1 버퍼 유전체는 상기 장벽 유전체와 상기 반도체 패턴 사이에 개재되고, 상기 장벽 유전체는 상기 반도체 패턴 및 상기 활성 영역과 모두(both) 이격되고,
   상기 반도체 패턴은 제1 반도체 영역 및 상기 제1 반도체 영역 하부의 제2 반도체 영역을 포함하되,
   상기 제1 반도체 영역은 제1 도전형의 불순물을 포함하고, 상기 제2 반도체 영역은 상기 제1 반도체 영역과 다른 제2 도전형의 불순물을 포함하는 것을 특징으로 하는 반도체 소자.
2. 삭제
3. 제 1 항에 있어서,
   상기 장벽 영역은 상기 장벽 유전체와 상기 활성 영역 사이에 개재된 제2 버퍼 유전체를 더 포함하는 반도체 소자.
4. 제 1 항에 있어서,
   상기 필드 영역은 상기 반도체 기판 내의 트렌치 및 상기 트렌치를 채우는 소자분리 패턴을 포함하는 반도체 소자.
5. 제 4 항에 있어서,
   상기 소자분리 패턴의 일부는 상기 층간 절연 막을 관통하도록 상부로 연장된 반도체 소자.
6. 제 1 항에 있어서,
   상기 반도체 패턴은 서로 대향하는 제1 및 제2 측면들을 갖고,
   상기 활성 영역은 서로 대향하는 제1 및 제2 측면들을 갖는 라인 형상이고,
   상기 활성 영역의 제1 및 제2 측면들은 상기 반도체 패턴의 제1 및 제2 측면들과 수직적으로 정렬된 반도체 소자.
7. 반도체 기판에 제공된 활성 영역;
   상기 활성 영역 상에 차례로 적층된 하부 절연 막 및 상부 절연 막;
   상기 상부 절연 막 및 상기 하부 절연 막을 관통하며, 제1 반도체 영역 및 상기 제1 반도체 영역 하부의 제2 반도체 영역을 포함하는 반도체 패턴; 및
   상기 반도체 패턴의 상기 제1 반도체 영역의 측면 상의 장벽 영역을 포함하되, 상기 장벽 영역은 도우프트 실리콘 산화물을 포함하고,
   상기 장벽 영역은 상기 반도체 패턴과 가까운 상기 상부 절연 막의 일부인 반도체 소자.
8. 삭제
9. 제 7 항에 있어서,
   상기 반도체 패턴과 상기 하부 절연 막 사이의 산화물 영역을 더 포함하는 반도체 소자.
10. 제 9 항에 있어서,
    상기 장벽 영역은 상기 상부 절연 막 보다 유전율이 높고, 상기 하부 절연 막은 상기 장벽 영역 보다 유전율이 높은 반도체 소자.

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