CN104795491B

CN104795491B - 一种半导体器件及其制造方法

Info

Publication number: CN104795491B
Application number: CN201410029928.2A
Authority: CN
Inventors: 伏广才; 叶星
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-01-22
Filing date: 2014-01-22
Publication date: 2018-10-23
Anticipated expiration: 2034-01-22
Also published as: CN104795491A

Abstract

本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，在半导体衬底上形成有层间介质层，在层间介质层中形成有金属电极；在层间介质层上形成包括自下而上层叠的缓冲层、第一硬掩膜层和第二硬掩膜层的硬掩膜叠层结构，覆盖层间介质层和金属电极；分三步实施三次蚀刻，在硬掩膜叠层结构中形成用于填充底部电极材料的通孔。根据本发明，可以有效控制用于填充底部电极材料的通孔的特征尺寸和侧壁轮廓。

Description

一种半导体器件及其制造方法

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种相变存储器的底部电极孔的制作方法以及具有采用该方法制作的底部电极孔的相变存储器。

背景技术

相变存储器（PCM）是一种具有高读取/写入速度的存储器，其广泛应用于集成电路中。集成相变存储器的关键步骤是形成用于连通金属电极和相变材料层的底部电极（Bottom Electrode）,底部电极从相变材料（GST）层的底部接触相变材料层。当一定强度的电流经过底部电极时，底部电极产生焦耳热以改变相变材料层的相变状态，从而控制相变存储器的工作状态，即相变材料层由非晶态转变到晶态时实现相变存储器的写入数据的功能，相变材料层由晶态转变到非晶态时实现相变存储器的读出数据的功能。

采用现有技术形成用于填充底部电极的通孔的工艺步骤包括：首先，如图1A所示，在其中形成有金属电极102（其下端连通形成于半导体衬底上的电路元件（包括开关装置））的层间介电层101上依次沉积形成硬掩膜叠层结构和具有金属电极102的顶部图案107的光刻胶层106，所述硬掩膜叠层结构包括自下而上层叠的缓冲层103、第一硬掩膜层104和第二硬掩膜层105，缓冲层103、第一硬掩膜层104和第二硬掩膜层105的构成材料分别为采用等离子体增强化学气相沉积工艺形成的氧化物、氮氧化硅和采用等离子体增强化学气相沉积工艺形成的氧化物；接着，如图1B所示，以光刻胶层106为掩膜，通过实施第一蚀刻在第一硬掩膜层104和第二硬掩膜层105中形成第一通孔107’，露出缓冲层103，而后通过灰化工艺去除光刻胶层106，所述第一蚀刻采用C₄F₈、Ar和O₂作为基础蚀刻气体；接着，如图1C所示，在硬掩膜叠层结构上沉积形成侧墙材料层108，覆盖第一通孔107’的侧壁和底部；接着，如图1D所示，实施第二蚀刻蚀刻侧墙材料层108，露出缓冲层103的同时，使覆盖第一通孔107’的侧壁的侧墙材料层108构成用于填充底部电极的第二通孔的图案109，所述第二蚀刻采用CF₄、CHF₃、Ar和O₂作为基础蚀刻气体；接着，如图1E所示，以经过所述第二蚀刻的侧墙材料层108为掩膜，实施第三蚀刻蚀刻缓冲层103，露出金属电极102的同时，形成用于填充底部电极的第二通孔109’，所述第三蚀刻采用C₄F₈、CO、Ar和O₂作为基础蚀刻气体。

尽管金属钨构成的底部电极具有超过99％的实现写入数据功能的良率，但是实现读出数据功能的良率较差。因此，现有技术通常采用钛和氮化钛的组合来作为构成底部电极的材料，因为其在保证底部电极优秀的实现写入数据功能的良率的同时，可以使底部电极具有超过90％的实现读出数据功能的良率。然而，采用上述工艺步骤形成用于填充底部电极的第二通孔109’时，通常采用氮化硅作为侧墙材料层108的材料，在侧墙材料层108为掩膜，通过蚀刻形成第二通孔109’之后，第二通孔109’的侧壁和底部会有氮化硅的少量残留，此外，位于第一通孔107’的侧壁上的侧墙材料层108的轮廓的均匀性较差，进而影响后续作为构成底部电极的材料的钛和氮化钛的填充，造成底部电极的开路，降低底部电极的实现写入数据功能的良率。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有层间介质层，在所述层间介质层中形成有金属电极；在所述层间介质层上形成硬掩膜叠层结构，以覆盖所述层间介质层和所述金属电极，所述硬掩膜叠层结构包括自下而上层叠的缓冲层、第一硬掩膜层和第二硬掩膜层；实施第一蚀刻依次蚀刻所述第二硬掩膜层和所述第一硬掩膜层，以在所述硬掩膜叠层结构中形成第一通孔；在所述硬掩膜叠层结构上依次沉积第一侧墙材料层和第二侧墙材料层，以填充所述第一通孔；实施第二蚀刻以蚀刻所述第二侧墙材料层，在所述第一通孔的侧壁上形成外侧墙；实施第三蚀刻以蚀刻所述第一侧墙材料层，在所述第一通孔的侧壁上以及底部的中间部分的两侧形成内侧墙；以所述外侧墙和内侧墙为掩膜，实施第四蚀刻以蚀刻露出的所述缓冲层，直至露出所述金属电极，在所述硬掩膜叠层结构中形成用于填充底部电极材料的第二通孔。

进一步，所述缓冲层、所述第一硬掩膜层和所述第二硬掩膜层的构成材料分别为采用等离子体增强化学气相沉积工艺形成的氧化物、氮氧化硅和氮化硅，所述缓冲层、所述第一硬掩膜层和所述第二硬掩膜层的厚度分别为1400-1600埃、250-350埃和1100-1300埃。

进一步，所述缓冲层、所述第一硬掩膜层和所述第二硬掩膜层的厚度分别为1500埃、320埃和1200埃。

进一步，所述第一蚀刻和所述第二蚀刻采用CF₄、CHF₃、Ar和O₂作为基础蚀刻气体。

进一步，所述第一侧墙材料层的构成材料为钛和氮化钛的组合，所述第二侧墙材料层的构成材料为氮化硅，所述第一侧墙材料层和所述第二侧墙材料层的厚度分别为250-350埃和800-1000埃。

进一步，所述第一侧墙材料层和所述第二侧墙材料层的厚度分别为300埃和900埃。

进一步，所述第三蚀刻采用Cl₂、BCl₃和Ar作为基础蚀刻气体，所述第四蚀刻采用C₄F₈、CO、Ar和O₂作为基础蚀刻气体,。

进一步，通过所述外侧墙和所述内侧墙的组合来定义所述第二通孔的图案。

进一步，所述半导体器件为相变存储器，所述金属电极的下端连通形成于所述半导体衬底上的电子元件，所述金属电极的上端连通所述底部电极的下端。

本发明还提供采用上述制造方法中的任一方法形成的半导体器件，所述半导体器件具有用于填充底部电极材料的通孔。

根据本发明，可以有效控制用于填充底部电极材料的通孔的特征尺寸和侧壁轮廓。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1E根据现有技术形成用于填充底部电极的通孔而依次实施的步骤所分别获得的器件的示意性剖面图；

图2A-图2F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的相变存储器的底部电极孔的制作方法以及具有采用该方法制作的底部电极孔的相变存储器。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

[示例性实施例]

下面，参照图2A-图2F和图3来描述根据本发明示例性实施例的方法制作相变存储器的底部电极孔的详细步骤。

参照图2A-图2F，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底200选用单晶硅材料构成。在半导体衬底200中形成有隔离结构以及各种阱(well)结构，在半导体衬底200上形成有电路元件（包括开关装置），为了简化，图示中均予以省略。

在半导体衬底200上形成有层间介质层201，在层间介质层201中形成有金属电极202，金属电极202的下端与所述电路元件相连接。

接下来，采用本领域技术人员所熟习的沉积工艺在层间介质层201上形成硬掩膜叠层结构，覆盖层间介质层201和金属电极202，所述硬掩膜叠层结构包括自下而上层叠的缓冲层203、第一硬掩膜层204和第二硬掩膜层205。在本实施例中，缓冲层203、第一硬掩膜层204和第二硬掩膜层205的构成材料分别为采用等离子体增强化学气相沉积工艺形成的氧化物、氮氧化硅和氮化硅，缓冲层203、第一硬掩膜层204和第二硬掩膜层205的厚度分别为1400-1600埃、250-350埃和1100-1300埃，分别优选1500埃、320埃和1200埃。

接下来，在所述硬掩膜叠层结构上形成具有金属电极202的顶部图案207的光刻胶层206。形成光刻胶层206的工艺为本领域技术人员所熟习，在此不再加以赘述。

接着，如图2B所示，在所述硬掩膜叠层结构中的第二硬掩膜层205和第一硬掩膜层204中形成第一通孔207’，露出缓冲层203。形成第一通孔207’的工艺步骤包括：以光刻胶层206为掩膜，实施第一蚀刻依次蚀刻第二硬掩膜层205和第一硬掩膜层204，在其中形成第一通孔207’，所述第一蚀刻采用CF₄、CHF₃、Ar和O₂作为基础蚀刻气体；通过灰化工艺去除光刻胶层206。

接着，如图2C所示，在所述硬掩膜叠层结构上依次沉积第一侧墙材料层208和第二侧墙材料层209，填充第一通孔207’。在本实施例中，第一侧墙材料层208的构成材料为钛和氮化钛的组合，第二侧墙材料层209的构成材料为氮化硅，第一侧墙材料层208和第二侧墙材料层209的厚度分别为250-350埃和800-1000埃，分别优选300埃和900埃。

接着，如图2D所示，实施第二蚀刻以蚀刻第二侧墙材料层209，在第一通孔207’的侧壁上形成外侧墙。在本实施例中，所述第二蚀刻采用CF₄、CHF₃、Ar和O₂作为基础蚀刻气体。

接着，如图2E所示，实施第三蚀刻以蚀刻第一侧墙材料层208，在第一通孔207’的侧壁上以及底部的中间部分的两侧形成内侧墙，通过外侧墙和内侧墙定义用于填充底部电极材料的第二通孔的图案210。在本实施例中，所述第三蚀刻采用Cl₂、BCl₃和Ar作为基础蚀刻气体。

接着，如图2F所示，以所述外侧墙和内侧墙为掩膜，实施第四蚀刻以蚀刻露出的缓冲层203，直至露出金属电极202，在所述硬掩膜叠层结构中形成用于填充底部电极材料的第二通孔210’。在本实施例中，所述第四蚀刻采用C₄F₈、CO、Ar和O₂作为基础蚀刻气体。

至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，包括：在第二通孔210’中填充构成底部电极的材料；依次形成相变材料层和上层金属电极，使底部电极的上端接触相变材料层。根据本发明，可以有效控制用于填充底部电极材料的第二通孔210’的特征尺寸和侧壁轮廓。

参照图3，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。

在步骤301中，提供半导体衬底，在半导体衬底上形成有层间介质层，在层间介质层中形成有金属电极；

在步骤302中，在层间介质层上形成硬掩膜叠层结构，以覆盖层间介质层和金属电极，所述硬掩膜叠层结构包括自下而上层叠的缓冲层、第一硬掩膜层和第二硬掩膜层；

在步骤303中，实施第一蚀刻依次蚀刻第二硬掩膜层和第一硬掩膜层，以在所述硬掩膜叠层结构中形成第一通孔；

在步骤304中，在所述硬掩膜叠层结构上依次沉积第一侧墙材料层和第二侧墙材料层，以填充第一通孔；

在步骤305中，实施第二蚀刻以蚀刻第二侧墙材料层，在第一通孔的侧壁上形成外侧墙；

在步骤306中，实施第三蚀刻以蚀刻第一侧墙材料层，在第一通孔的侧壁上以及底部的中间部分的两侧形成内侧墙；

在步骤307中，以所述外侧墙和内侧墙为掩膜，实施第四蚀刻以蚀刻露出的缓冲层，直至露出金属电极，在所述硬掩膜叠层结构中形成用于填充底部电极材料的第二通孔。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底上形成有层间介质层，在所述层间介质层中形成有金属电极；

在所述层间介质层上形成硬掩膜叠层结构，以覆盖所述层间介质层和所述金属电极，所述硬掩膜叠层结构包括自下而上层叠的缓冲层、第一硬掩膜层和第二硬掩膜层；

实施第一蚀刻依次蚀刻所述第二硬掩膜层和所述第一硬掩膜层，以在所述硬掩膜叠层结构中形成第一通孔；

在所述硬掩膜叠层结构上依次沉积第一侧墙材料层和第二侧墙材料层，以填充所述第一通孔，所述第一侧墙材料层的构成材料为钛和氮化钛的组合；

实施第二蚀刻以蚀刻所述第二侧墙材料层，在所述第一通孔的侧壁上形成外侧墙；

实施第三蚀刻以蚀刻所述第一侧墙材料层，在所述第一通孔的侧壁上以及底部的中间部分的两侧形成内侧墙；

以所述外侧墙和内侧墙为掩膜，实施第四蚀刻以蚀刻露出的所述缓冲层，直至露出所述金属电极，在所述硬掩膜叠层结构中形成用于填充底部电极材料的第二通孔。

2.根据权利要求1所述的方法，其特征在于，所述缓冲层、所述第一硬掩膜层和所述第二硬掩膜层的构成材料分别为采用等离子体增强化学气相沉积工艺形成的氧化物、氮氧化硅和氮化硅，所述缓冲层、所述第一硬掩膜层和所述第二硬掩膜层的厚度分别为1400-1600埃、250-350埃和1100-1300埃。

3.根据权利要求2所述的方法，其特征在于，所述缓冲层、所述第一硬掩膜层和所述第二硬掩膜层的厚度分别为1500埃、320埃和1200埃。

4.根据权利要求1所述的方法，其特征在于，所述第一蚀刻和所述第二蚀刻采用CF₄、CHF₃、Ar和O₂作为基础蚀刻气体。

5.根据权利要求1所述的方法，其特征在于，所述第二侧墙材料层的构成材料为氮化硅，所述第一侧墙材料层和所述第二侧墙材料层的厚度分别为250-350埃和800-1000埃。

6.根据权利要求5所述的方法，其特征在于，所述第一侧墙材料层和所述第二侧墙材料层的厚度分别为300埃和900埃。

7.根据权利要求1所述的方法，其特征在于，所述第三蚀刻采用Cl₂、BCl₃和Ar作为基础蚀刻气体，所述第四蚀刻采用C₄F₈、CO、Ar和O₂作为基础蚀刻气体,。

8.根据权利要求1所述的方法，其特征在于，通过所述外侧墙和所述内侧墙的组合来定义所述第二通孔的图案。

9.根据权利要求1所述的方法，其特征在于，所述半导体器件为相变存储器，所述金属电极的下端连通形成于所述半导体衬底上的电子元件，所述金属电极的上端连通所述底部电极的下端。

10.一种采用如权利要求1-9中的任一方法形成的半导体器件，其特征在于，所述半导体器件具有用于填充底部电极材料的通孔。