JP5259742B2 - 磁気トンネル接合デバイスを形成する方法 - Google Patents

Description

本開示は、一般に、多数のラテラル磁区を含む磁気トンネル接合セルを形成する方法と関係がある。

関連技術の説明

一般に、ポータブル計算装置およびワイヤレス通信装置の広範囲の採用には、高密度と低電力の不揮発性メモリの需要増がある。プロセス技術が改善したように、磁気トンネル接合（ＭＴＪ）デバイスに基づいた磁気ランダムアクセスメモリ（ＭＲＡＭ）を作り上げることは可能になった。従来のスピントルクトンネル（ＳＴＴ）接合デバイスは、水平なスタック構造として典型的に形成される。一般的には、そのようなデバイスには、単一磁区を備えた二次元の磁気トンネル接合（ＭＴＪ）セルがある。ＭＴＪセルは、一般的には、反強磁性層（ＡＦ）、固定磁性層、バリア層（つまり、トンネル酸化膜）、および自由磁性層を含んでいる。ビット値は、自由磁性層に引き起こされた磁界によって表わされる。固定磁性層によって運ばれた固定磁界の方向に関連のある自由層の磁界の方向は、ビット値を決定する。

慣例通りに、ＭＴＪデバイスを使用して、データ密度を改善するために、ある技術は、小面積に多くのＭＴＪデバイスを入れるために、ＭＴＪデバイスのサイズを縮小することを含んでいる。しかしながら、ＭＴＪデバイスのサイズは、製造プロセス技術によって制限されている。他の技術は、単一のＭＴＪデバイス中に多数のＭＴＪストラクチャを形成することを含んでいる。例えば、１つの例では、第１のＭＴＪストラクチャは、第１の固定層、第１のトンネル障壁および第１の自由層を含んで形成される。誘電材料層は、第１のＭＴＪストラクチャ上に形成される。また、第２のＭＴＪストラクチャは、誘電材料層の上に形成される。そのようなストラクチャは、Ｘ−Ｙ方向に記憶密度を増加させ、さらに、ｚ方向にメモリアレイのサイズを増加させる。不運にも、そのようなストラクチャは、１つのセル当たりわずか１ビットしか記憶しない。したがって、Ｘ−Ｙ方向のデータ密度は、Ｚ方向のエリアの犠牲および製造コストで増加される。さらに、そのようなストラクチャは、ワイヤトレースの複雑なルーティングを増加させる。したがって、各ＭＴＪセルの回路面積を増加させずに、より大きな記憶密度を備えた改善されたメモリデバイスが必要とされる。それは、プロセス技術に対応することができる。

特定の実施形態では、磁気トンネル接合（ＭＴＪ）デバイスは、第１のサイドウォールと第２のサイドウォールとを有するトレンチを有する基板を含んでいる。ＭＴＪセルは、第１のサイドウォールに隣接しているトレンチ内に配置された第１のラテラル電極と、第２のサイドウォールに隣接しているトレンチ内に配置された第２のラテラル電極と、をさらに含んでいる。ＭＴＪセルは、トレンチ内に配置された磁気トンネル接合（ＭＴＪ）ストラクチャをさらに含んでいる。ＭＴＪストラクチャは、固定された磁化方向を備えた磁界を有する固定磁性層と、トンネル接合層と、設定で変えられる磁化方向を備えた磁界を有する自由磁性層と、を含んでいる。また、ＭＴＪストラクチャは、反強磁性層を含んでいてもよい。ＭＴＪストラクチャは、第１のラテラルインターフェースで第１のラテラル電極と接し、第２のラテラルインターフェースで第２のラテラル電極と接している。第１のラテラル電極に隣接する自由磁性層は、第１のデジタル値を格納するために第１の磁区を運ぶのに適している。第２のラテラル電極に隣接する自由磁性層は、第２のデジタル値を格納するために第２の磁区を運ぶのに適している。

別の特定の実施形態では、基板内にトレンチを形成することと、トレンチ内に導電性端子を堆積することと、トレンチ内に磁気トンネル接合（ＭＴＪ）ストラクチャを堆積することと、を含んでいる、磁気トンネル接合ストラクチャを製造する方法が示される。ＭＴＪストラクチャは、固定された磁化方向を有する固定磁性層と、トンネル接合層と、設定で変えられる磁化方向を有する自由磁性層と、を含んでいる。また、ＭＴＪストラクチャは、反強磁性層を含んでいてもよい。固定磁性層は、基板の表面に実質的に垂直に伸びるインターフェースに沿って導電性端子に接している。導電性端子に隣接している自由磁性層は、デジタル値を格納するのに適した磁区を運ぶ。

さらに別の特定の実施形態では、基板内にトレンチを形成することを含んでいる、磁気トンネル接合ストラクチャを形成する方法が示される。ここで、トレンチは、第１のサイドウォールと、第２のサイドウォールと、第３のサイドウォールと、第４のサイドウォールと、ボトムウォールと、を含んでいる。前記方法は、第１のサイドウォールに隣接したトレンチ内に第１の導電性端子を堆積し、トレンチ内に第２の導電性端子を堆積することを含んでいる。前記方法は、トレンチ内に磁気トンネル接合（ＭＴＪ）ストラクチャを堆積することをさらに含んでいる。また、ＭＴＪストラクチャは、反強磁性層と、固定された磁化方向を備えた磁界を有する固定磁性層と、トンネル接合層と、設定で変えられる磁化方向を備えた磁界を有する自由磁性層と、を含んでいてもよい。固定磁性層は、第１、第２、第３および第４のラテラルインターフェースのそれぞれで第１、第２、第３および第４のサイドウォールに接し、ボトムインターフェースでボトムウォールに接している。第１の導電性端子に隣接している自由磁性層は、第１のデジタル値を格納するために第１の磁区を運ぶのに適している。第２の導電性端子に隣接している自由磁性層は、第２のデジタル値を格納するために第２の磁区を運ぶのに適している。

磁気トンネル接合（ＭＴＪ）デバイスの実施形態によって提供される特定の利点は、マルチデータビットが一つのＭＴＪセルに格納されてもよいことが提供される。この場合は、シングルビットＭＴＪセルのデータ格納密度は、特定の実施に依存して、２倍になってもよいし、３倍にされてもよいし、４倍になってもよい。

別の特定の利点は、ラテラル電極が、配線によって、効率を向上させて、寄生抵抗とキャパシタンスを縮小して、より短いコンタクト距離を提供することが提供される。

さらに、別の利点は、ＭＴＪセルサイズの減少とともに、マルチビットＭＴＪセルを考慮に入れて、マルチビットＭＴＪセルがプロセス技術に対応できることである。

さらに、別の特定の利点は、ＭＴＪセルがマルチデータビットを格納するために多数の独立した磁区を含んでいることが提供される。特定の実施形態中で、ＭＴＪセルは、（基板の平面から垂直に伸びる）多数のサイドウォールを含んでいる。多数のサイドウォールの各々は、データビットを格納するためにユニークなラテラル磁区を運ぶ。さらに、ＭＴＪセルは、別のデータビットを格納するために水平の磁区を含むボトムウォールを含むことができる。

さらに、別の特定の利点は、ＭＴＪセルが多数の独立した磁区を含んでいることが提供される。多数の独立した磁区の各々は、ＭＴＪセル内の他の磁区で格納されたデータを変更せずに、書き込まれ又は読み出されてもよい。

本開示の他の態様、利点および特徴は、次のセクション（図面の簡単な説明、詳細な説明および請求項）を含む全出願のレビューの後に明白になるだろう。

ラテラル磁区を含む磁気トンネル接合（ＭＴＪ）スタックの特定の実例となる実施形態の断面図である。 多数のラテラル磁区を有するＭＴＪセルを含む回路デバイスの特定の実例となる実施形態の平面図である。 図２の中の線３−３に沿って得られた、図２の回路デバイスの断面図である。 図２の中の線４−４に沿って得られた、図２の回路デバイスの断面図である。 多数のラテラル磁区を有するＭＴＪセルを含む回路デバイスの第２の特定の実例となる実施形態の平面図である 図５の中の線６−６に沿って得られた、図５の回路デバイスの断面図である。 図５の中の線７−７に沿って得られた、図５の回路デバイスの断面図である。 多数のラテラル磁区を有するＭＴＪセルを含む回路デバイスの第３の特定の実例となる実施形態の平面図である。 図８の中の線９−９に沿って得られた、図８の回路デバイスの断面図である。 図８の中の線１０−１０に沿って得られた、図８の回路デバイスの断面図である。 多数のラテラル磁区を有するＭＴＪセルを含む回路デバイスの第４の特定の実例となる実施形態の平面図である。 図１１の中の線１２−１２に沿って得られた、図１１の回路デバイスの断面図である。 図１１の中の線１３−１３に沿って得られた、図１１の回路デバイスの断面図である。 多数のラテラル磁区を有するＭＴＪセルを含む回路デバイスの第５の特定の実例となる実施形態の平面図である。 図１４の中の線１５−１５に沿って得られた、図１４の回路デバイスの断面図である。 図１４の中の線１６−１６に沿って得られた、図１４の回路デバイスの断面図である。 多数のラテラル磁区を有するＭＴＪセルを含む回路デバイスの第６の特定の実例となる実施形態の平面図である。 図１７の中の線１８−１８に沿って得られた、図１７の回路デバイスの断面図である。 図１７の中の線１９−１９に沿って得られた、図１７の回路デバイスの断面図である。 多数のラテラル磁区を有するＭＴＪセルを含む回路デバイスの第７の特定の実例となる実施形態の平面図である。 図２０の中の線２１−２１に沿って得られた、図２０の回路デバイスの断面図である。 図２０の中の線２２−２２に沿って得られた、図２０の回路デバイスの断面図である。 多数のラテラル磁区を有するＭＴＪセルを含む回路デバイスの第８の特定の実例となる実施形態の平面図である。 図２３の中の線２４−２４に沿って得られた、図２３の回路デバイスの断面図である。 図２３の中の線２５−２５に沿って得られた、図２３の回路デバイスの断面図である。 ０値状態で設定された多数のラテラル磁区を有するＭＴＪセルの自由層の平面図である。 自由層の磁区が０値を示すように設定する書き込み電流を例証する図２６の自由層を含むＭＴＪセルの断面図である。 図２６の中の線２８−２８に沿って得られた、図２６の自由層の断面図である。 図２６の中の線２９−２９に沿って得られた、図２６の自由層の断面図である。 １値状態で設定された多数のラテラル磁区を有するＭＴＪセルの自由層の平面図である。 自由層の磁区が１値を示すように設定する書き込み電流を例証する図３０の自由層を含むＭＴＪセルの断面図である。 図３０の中の線３２−３２に沿って得られた、図３０の自由層の断面図である。 図３０の中の線３３−３３に沿って得られた、図３０の自由層の断面図である。 ＭＴＪセルの特定の実施形態の断面図である。 増加した抵抗を提供するＭＴＪセルの別の特定の実施形態の断面図である。 １つの格納された値にアクセスするために１つのスイッチデバイスを持っているＭＴＪセルの断面図である。 ２つの格納された値にアクセスするために２つのスイッチデバイスを持っているＭＴＪセルの断面図である。 ３つの格納された値にアクセスするために３つのスイッチデバイスを持っているＭＴＪセルの断面図である。 多数のラテラル磁区を有する磁気トンネル接合（ＭＴＪ）ストラクチャを形成する方法の特定の実例となる実施形態の流れ図である。 多数のラテラル磁区を有する磁気トンネル接合（ＭＴＪ）ストラクチャを形成する方法の特定の実例となる実施形態の流れ図である。 多数のラテラル磁区を有する磁気トンネル接合（ＭＴＪ）ストラクチャを形成する方法の第２の特定の実例となる実施形態の流れ図である。 多数のラテラル磁区を有する磁気トンネル接合（ＭＴＪ）ストラクチャを形成する方法の第３の特定の実例となる実施形態の流れ図である。 ＭＴＪセルを具備する記憶回路を含むワイヤレス通信装置のブロック図である。

詳細な説明

図１は、ラテラル磁区を含む磁気トンネル接合（ＭＴＪ）セル１００の特定の実例となる実施形態の断面図である。ＭＴＪセル１００は、ＭＴＪスタック１０６、センター電極１０８、第１のラテラル電極１１０および第２のラテラル電極１１２を有する磁気トンネル接合（ＭＴＪ）ストラクチャ１０４を含んでいる。ＭＴＪスタック１０６は、固定された磁化方向を有する固定磁性層１１４、トンネル障壁層１１６、設定で変えられる磁化方向を有する自由磁性層１１８を含んでいる。ＭＴＪスタック１０６は、固定磁性層１１４を固定する反強磁性体（ＡＦ）層（図示せず）をさらに含んでいてもよい。ＭＴＪスタック１０６は、追加層（図示せず）をさらに含んでいてもよい。固定磁性層１１４は、第１のラテラルインターフェース１２０でＡＦ層によって第１のラテラル電極１１０につながれ、第２のラテラルインターフェース１２２で第２のラテラル電極１１２とつながれる。自由磁性層１１８が、第１および第２のラテラルインターフェース１２０および１２２で第１および第２のラテラル電極１１０および１１２にそれぞれ接するように、固定磁性層１１４および自由磁性層１１８は、取り替えられてもよいことは理解されるに違いない。一般に、自由磁性層１１８は、第１のラテラル電極１１０に隣接している（図２６中の２６１２で例証された）第１の磁区１２４を運ぶ第１の部分と、第２のラテラル電極１１２に隣接している（図２６中の２６１６で例証された）第２の磁区１２６を運ぶ第２の部分と、を有している。

特定の実施形態では、ＭＴＪセル１００の寸法（つまり、長さ、幅および深さ）は、自由層１１８内の磁区の配向性を決定する。特に、特定の壁に沿った磁区は、特定の壁の最長の寸法に対応する方向に整列する。壁がその長さより大きい深さを持っている場合、磁区は深さの方向に適応させられる。一方、壁が深さより大きい長さを持っている場合、磁区は長さの方向に適応させられる。固定層１１４の磁区に関連した磁界の固定方向に関する自由層１１８の磁区に関連した磁界の特定方向は、データビット値を表わす。

別の特定の実施形態では、固定磁性層１１４および自由磁性層１１８は、強磁性体から形成される。トンネル障壁層１１６は、酸化マグネシウム（ＭｇＯ）のような金属材の酸化物から形成されてもよい。読み出し電流は、第１の磁区１２４および第２の磁区１２６によって表わされるデータビット値を読むために、センター電極１０８、ラテラル電極１１０および１１２を介して適用されてもよい。特定の例では、第１の磁区１２４および第２の磁区１２６は、ユニークなデータビット値を表わすのに適していてもよい。

図２は、多数のラテラル磁区を有するＭＴＪセルを含む回路デバイス２００の特定の実例となる実施形態の平面図である。回路デバイス２００は、基板２０２を含んでいる。基板２０２は、ＭＴＪスタック２０６、センター電極２０８、第１のラテラル電極２１０および第２のラテラル電極２１２を有する磁気トンネル接合（ＭＴＪ）ストラクチャ２０４を含んでいる。ＭＴＪスタック２０６は、長さ（ａ）および幅（ｂ）を有する。ここで、長さ（ａ）は、幅（ｂ）より大きい。基板２０２は、第１のラテラル電極２１０につながれた第１のビア２１４と、センター電極２０８につながれたセンタービア２１６と、第２のラテラル電極２１２につながれた第２のビア２１８と、を含んでいる。基板２０２は、第１のビア２１４につながれた第１のワイヤトレース２２０と、第２のビア２１８につながれた第２のワイヤトレース２２２と、センタービア２１６につながれた第３のワイヤトレース２２４と、をさらに含んでいる。基板２０２は、プロセス開口２２６をさらに含んでいる。特定の実施形態では、ＭＴＪストラクチャ２０４は、第１および第２のラテラル電極２１０および２１２に隣接しているＭＴＪスタック２０６の自由層内で、第１のビット値のような第１のデータ値、および第２のビット値のような第２のデータ値を格納するのに適している。

図３は、図２の中の線３−３に沿って得られた、図２の回路デバイス２００の断面図３００である。ブロック図３００は、第１の層間絶縁層３３２、第１のキャップ層３３４、第２の層間絶縁層３３６、第２のキャップ層３３８、第３のキャップ層３４０、第３の層間絶縁層３４２および第４の層間絶縁層３４４を含む基板２０２を例証する。基板２０２は、第１の表面３６０および第２の表面３７０を含んでいる。基板２０２は、ＭＴＪスタック２０６を含むＭＴＪストラクチャ２０４をさらに含んでいる。第１のラテラル電極２１０、第２のラテラル電極２１２およびＭＴＪスタック２０６は、基板２０２中のトレンチ内に配置される。トレンチは、深さ（ｄ）を持っている。基板２０２は、第１の表面３６０で置かれパターン化された第１、第２および第３のワイヤトレース２２０、２２２および２２４を含んでいる。第１のワイヤトレース２２０は、第１のワイヤトレース２２０から第１のラテラル電極２１０に伸びる第１のビア２１４につながれる。第２のワイヤトレース２２２は、第２のワイヤトレース２２２から第２のラテラル電極２１２に伸びる第２のビア２１８につながれる。第３のワイヤトレース２２４は、第３のワイヤトレース２２４からセンター（トップ）電極２０８に伸びる第３のビア２１６につながれる。センター電極２０８は、ＭＴＪスタック２０６につながれる。

一般に、ＭＴＪスタック２０６は、第１のラテラル電極２１０に隣接しているＭＴＪスタック２０６の自由層の第１の部分内に第１のデータビット値を格納するのに適している。ＭＴＪスタック２０６は、さらに、第２のラテラル電極２１２に隣接しているＭＴＪスタックの自由層の第２の部分内に第２のデータビット値を格納するのに適している。データビット値は、第３のワイヤトレース２２４と第１のワイヤトレース２２０または第２のワイヤトレースとの間に電圧を加えることにより、または、電流を第１のワイヤトレース２２０および／または第２のワイヤトレース２２２で参照電流と比較することにより、ＭＴＪスタック２０６から読み出すことができる。あるいは、データビット値は、第１のワイヤトレース２２０と第３のワイヤトレース２２４との間または第２のワイヤトレースと第３のワイヤトレース２２４との間に書き込み電流を適用することにより、ＭＴＪスタック２０６に書き込まれてもよい。特定の実施形態では、図２の中で例証されたＭＴＪスタック２０６の幅（ｂ）は、深さ（ｄ）より大きい。ラテラル電極２１０および２１２に隣接しているＭＴＪスタック２０６内の自由層によって運ばれるそれぞれの磁区は、ＭＴＪスタック２０６の幅（ｂ）の方向（つまり、図３のページビューへまたはページビューから）に基板２０２の表面３６０と実質的に平行な方向に伸びる。ＭＴＪスタック２０６の幅（ｂ）が深さ未満（ｄ）である場合、ラテラル電極２１０および２１２に隣接しているＭＴＪスタック２０６内の自由層のそれぞれの磁界は、垂直、つまり、トレンチの深さ方向に沿ってもよい。一般に、図２−１３の中で例証されたＭＴＪストラクチャは、トレンチ寸法をコントロールし、したがって、ＭＴＪ寸法をコントロールするために、トレンチフォト−エッチングプロセスおよびＭＴＪ化学的機械研磨（ＣＭＰ）プロセスを入れ替えることによってパターン化されてもよい。

図４は、図２の中の線４−４に沿って得られた、図２の回路デバイス２００の断面図４００である。ブロック図４００は、第１の層間絶縁層３３２、第１のキャップ層３３４、第２の層間絶縁層３３６、第２のキャップ層３３８、第３のキャップ層３４０、第３の層間絶縁層３４２および第４の層間絶縁層３４４を有する基板２０２を含んでいる。基板２０２は、ＭＴＪスタック２０６、トップ電極２０８、および第３のワイヤトレース２２４からトップ電極２０８に伸びるセンタービア２１６を含んでいる。基板２０２は、プロセス開口２２６をさらに含んでいる。それは、ＭＴＪストラクチャ２０４の一部を選択的に除去することにより形成され、プロセス開口２２６内に層間絶縁材料を堆積することにより満たされてもよい。

特定の実例となる実施形態では、ＭＴＪストラクチャ２０４は、３つのサイドウォールおよび１つのボトムウォールを含む実質的にＵ字形のストラクチャである。ＭＴＪストラクチャ２０４は、それぞれのサイドウォールに関連した第１および第２のラテラル電極２１０および２１２のようなラテラル電極を含むことができ、ボトムウォールに関連したボトム電極を含むことができる。さらに、ＭＴＪストラクチャ２０４は、４つまでのユニークなデータビットを格納するのに適している。

図５は、多数のラテラル磁区を有するＭＴＪセルを含む回路デバイス５００の特定の実例となる実施形態の平面図である。回路デバイス５００は、基板５０２を含んでいる。基板５０２は、ＭＴＪスタック５０６、センター電極５０８、第１のラテラル電極５１０および第２のラテラル電極５１２を有する磁気トンネル接合（ＭＴＪ）ストラクチャ５０４を含んでいる。ＭＴＪスタック５０６は、長さ（ａ）および幅（ｂ）がある。基板５０２は、第１のラテラル電極５１０につながれた第１のビア５１４と、センター電極５０８につながれたセンタービア５１６と、第２のラテラル電極５１２につながれた第２のビア５１８と、を含んでいる。基板５０２は、さらに第１のビア５１４につながれた第１のワイヤトレース５２０と、第２のビア５１８につながれた第２のワイヤトレース５２２と、センタービア５１６につながれた第３のワイヤトレース５２４と、を含んでいる。基板５０２は、プロセス開口５２６をさらに含んでいる。特定の実施形態では、ＭＴＪストラクチャ５０４は、第１および第２のラテラル電極５１０および５１２に隣接しているＭＴＪスタック５０６の自由層内の第１のデータビット値および第２のデータビット値を格納するのに適している。

図６は、図５の中の線６−６に沿って得られた、図５の回路デバイス５００の断面図６００である。ブロック図６００は、第１の層間絶縁層６３０、第２の層間絶縁層６３２、第１のキャップ層６３４、第３の層間絶縁層６３６、第２のキャップ層６３８、第３のキャップ層６４０、第４の層間絶縁層６４２および第５の層間絶縁層６４４を含む基板５０２を例証する。基板５０２は、第１の表面６６０および第２の表面６７０を含んでいる。基板５０２は、さらにＭＴＪスタック５０６を含むＭＴＪストラクチャ５０４を含んでいる。第１のラテラル電極５１０、第２のラテラル電極５１２およびＭＴＪスタック５０６は、基板５０２中のトレンチ内に配置される。トレンチは、深さ（ｄ）を持っている。基板５０２は、第１の表面６６０で置かれパターン化された第３のワイヤトレース５２４を含んでおり、第２の表面６７０で置かれパターン化され第１および第２ワイヤトレース５２０および５２２を含んでいる。第１のワイヤトレース５２０は、第１のワイヤトレース５２０から第１のラテラル電極５１０に伸びる第１のビア５１４につながれる。第２のワイヤトレース５２２は、第２のワイヤトレース５２２から第２のラテラル電極５１２に伸びる第２のビア５１８につながれる。第３のワイヤトレース５２４は、第３のワイヤトレース５２４からセンター（トップ）電極５０８に伸びるセンタービア５１６につながれる。センター電極５０８は、ＭＴＪスタック５０６につながれる。

一般に、ＭＴＪスタック５０６は、第１のラテラル電極５１０に隣接しているＭＴＪスタック５０６の自由層内に第１のデータビット値を格納するのに適している。ＭＴＪスタック５０６は、さらに第２のラテラル電極５１２に隣接しているＭＴＪスタック５０６の自由層内に第２のデータビット値を格納するのに適している。データビット値は、第３のワイヤトレース５２４と第１のワイヤトレース５２０または第２のワイヤトレース５２２との間に電圧を加えることにより、または、電流を第１のワイヤトレース５２０および／または第２のワイヤトレース５２２で参照電流と比較することにより、ＭＴＪスタック５０６から読み出すことができる。あるいは、データビット値は、第１のワイヤトレース５２０と第３のワイヤトレース５２４との間または第２のワイヤトレースと第３のワイヤトレース５２４との間に書き込み電流を適用することにより、ＭＴＪスタック５０６に書き込まれてもよい。特定の実施形態では、図５の中で例証されたＭＴＪスタック５０６の幅（ｂ）は、深さ（ｄ）より大きい。また、ラテラル電極５１０および５１２に隣接しているＭＴＪスタック５０６内の自由層によって運ばれたそれぞれの磁区は、ＭＴＪスタック５０６の幅（ｂ）の方向（つまり、図６のページビューへまたはページビューから）に基板５０２の表面６６０と実質的に平行な方向に伸びる。ＭＴＪスタック５０６の幅（ｂ）が深さ（ｄ）より小さい場合、ラテラル電極５１０および５１２に隣接しているＭＴＪスタック５０６内の自由層のそれぞれの磁界は、トレンチの深さ方向に沿って垂直でもよい。

図７は、図５の中の線７−７に沿って得られた、図５の回路デバイス５００の断面図７００である。ブロック図７００は、第２の層間絶縁層６３２、第１のキャップ層６３４、第３の層間絶縁層６３６、第２のキャップ層６３８、第３のキャップ層６４０、第４の層間絶縁層６４２および第５の層間絶縁層６４４を有する基板５０２を含んでいる。基板５０２は、ＭＴＪスタック５０６、トップ電極５０８、および第３のワイヤトレース５２４からトップ電極５０８に伸びるセンタービア５１６を含んでいる。基板５０２は、さらにプロセス開口５２６を含んでいる。それは、ＭＴＪストラクチャ５０４の一部を選択的に除去することにより形成され、プロセス開口５２６内に層間絶縁材料を堆積することにより満たされてもよい。

特定の実例となる実施形態では、ＭＴＪストラクチャ５０４は、３つのサイドウォールおよび１つのボトムウォールを含む実質的にＵ字形のストラクチャである。ＭＴＪストラクチャ５０４は、それぞれのサイドウォールに関連した第１および第２のラテラル電極５１０および５１２のようなラテラル電極を含むことができ、またボトムウォールに関連したボトム電極を含むことができる。さらに、ＭＴＪストラクチャ５０４は、４つまでのユニークなデータビットを格納するのに適している。

図８は、多数のラテラル磁区を有するＭＴＪセルを含む回路デバイス８００の第３の特定の実例となる実施形態平面図である。回路デバイス８００は、基板８０２を含んでいる。基板８０２は、ＭＴＪスタック８０６、センター電極８０８、第１のラテラル電極８１０、第２のラテラル電極８１２および第３のラテラル電極１０５０を有する磁気トンネル接合（ＭＴＪ）ストラクチャ８０４を含んでいる。ＭＴＪスタック８０６は、長さ（ａ）および幅（ｂ）がある。ここで、長さ（ａ）は、幅（ｂ）より大きい。基板８０２は、第１のラテラル電極８１０につながれた第１のビア８１４と、センター電極８０８につながれたセンタービア８１６と、第２のラテラル電極８１２につながれた第２のビア８１８と、第３のラテラル電極１０５０につながれた第３のビア８２７と、を含んでいる。基板８０２は、さらに、第１のビア８１４につながれた第１のワイヤトレース８２０、第２のビア８１８につながれた第２のワイヤトレース８２２、およびセンタービア８１６につながれた第３のワイヤトレース８２４を含んでいる。基板８０２は、さらにプロセス開口８２６を含んでいる。基板８０２は、さらに第３のビア８２７につながれた第４のワイヤトレース８２８を含んでいる。特定の実施形態では、ＭＴＪストラクチャ８０４は、第１のラテラル電極８１０に隣接しているＭＴＪスタック８０６の自由層の第１の部分内に第１のデータビット値を、第２のラテラル電極８１２に隣接している自由層の第２の部分内に第２のデータビット値を、および第３のラテラル電極１０５０に隣接している自由層の第３の部分内に第３のデータビット値を格納するのに適している。

図９は、図８の中の線９−９に沿って得られた、図８の回路デバイス８００の断面図９００である。ブロック図９００は、第１の層間絶縁層９３０、第２の層間絶縁層９３２、第１のキャップ層９３４、第３の層間絶縁層９３６、第２のキャップ層９３８、第３のキャップ層９４０、第４の層間絶縁層９４２および第５の層間絶縁層９４４を含む基板８０２を例証する。基板８０２は、第１の表面９６０および第２の表面９７０を含んでいる。基板８０２は、さらにＭＴＪスタック８０６を含むＭＴＪストラクチャ８０４を含んでいる。第１のラテラル電極８１０、第２のラテラル電極８１２およびＭＴＪスタック８０６は、基板８０２中のトレンチ内に配置される。トレンチは、深さ（ｄ）を持っている。基板８０２は、第１の表面９６０で置かれパターン化された第３のワイヤトレース８２４を含んでおり、第２の表面９７０で置かれパターン化された第１および第２のワイヤトレース８２０および８２２を含んでいる。第１のワイヤトレース８２０は、第１のワイヤトレース８２０から第１のラテラル電極８１０に伸びる第１のビア８１４につながれる。第２のワイヤトレース８２２は、第２のワイヤトレース８２２から第２のラテラル電極８１２に伸びる第２のビア８１８につながれる。第３のワイヤトレース８２４は、第３のワイヤトレース８２４からセンター（トップ）電極８０８に伸びるセンタービア８１６につながれる。センター電極８０８は、ＭＴＪスタック８０６につながれる。

一般に、ＭＴＪスタック８０６は、第１のラテラル電極８１０に隣接しているＭＴＪスタック８０６の自由層の第１の部分内に第１のデータビット値を格納するのに適している。ＭＴＪスタック８０６は、さらに第２のラテラル電極８１２に隣接しているＭＴＪスタック８０６の自由層の第２の部分内に第２のデータビット値を格納するのに適している。ＭＴＪスタック８０６は、さらに第３のラテラル電極１０５０に隣接しているＭＴＪスタック８０６の自由層の第３の部分内に第３のデータビット値を格納するのに適している。データ値は、第３のワイヤトレース８２４と第１のワイヤトレース８２０、第２のワイヤトレース８２２または第４のワイヤトレース８２８との間に電圧を加えることにより、および、電流を第３のワイヤトレース８２４または第１のワイヤトレース８２０、第２のワイヤトレース８２２あるいは第４のワイヤトレースで参照電流と比較することにより、ＭＴＪスタック８０６から読み出すことができる。あるいは、データ値は、第１のワイヤトレース８２０、第２のワイヤトレース８２２または第４のワイヤトレース８２８と第３のワイヤトレース８２４との間に書き込み電流を適用することにより、ＭＴＪスタック８０６に書み込まれてもよい。特定の実施形態では、図８の中で例証されるＭＴＪスタック８０６の長さ（ａ）および幅（ｂ）は、深さ（ｄ）より大きい。また、ラテラル電極８１０、８１２および１０５０に隣接しているＭＴＪスタック８０６内の自由層によって運ばれたそれぞれの磁区は、ＭＴＪスタック８０６の幅（ｂ）または長さ（ａ）の方向（つまり、図９のページビューへまたはページビューから）に基板８０２の表面９６０と実質的に平行な方向に伸びる。ＭＴＪスタック８０６の長さ（ａ）および幅（ｂ）が深さ（ｄ）より小さい場合、ラテラル電極８１０、８１２および１０５０に隣接しているＭＴＪスタック８０６内の自由層のそれぞれの磁界は、トレンチの深さ方向に沿って垂直でもよい。

図１０は、図８の中の線１０−１０に沿って得られた、図８の回路デバイス８００の断面図１０００である。ブロック図１０００は、第１の層間絶縁層９３０、第２の層間絶縁層９３２、第１のキャップ層９３４、第３の層間絶縁層９３６、第２のキャップ層９３８、第３のキャップ層９４０、第４の層間絶縁層９４２および第５の層間絶縁層９４４がある基板８０２を含んでいる。基板８０２は、ＭＴＪスタック８０６、トップ電極８０８、および第３のワイヤトレース８２４からトップ電極８０８に伸びるセンタービア８１６を含んでいる。基板８０２は、さらにプロセス開口８２６を含んでいる。それは、ＭＴＪストラクチャ８０４の一部を選択的に除去することにより形成され、プロセス開口８２６内に層間絶縁材料を堆積することにより満たされてもよい。基板８０２は、さらに、第３のビア８２７につながれた第４のワイヤトレース８２８を含んでいる。第３のビア８２７は、第４のワイヤトレース８２８からＭＴＪスタック８０６につながれた第３のラテラル電極１０５０に伸びる。

特定の実例となる実施形態では、ＭＴＪストラクチャ８０４は、３つのサイドウォールおよび１つのボトムウォールを含む実質的にＵ字形のストラクチャである。図１０の断面図では、ＭＴＪスタック８０６は、Ｌ字形のストラクチャである。ＭＴＪストラクチャ８０４は、それぞれのサイドウォールに関連した第１、第２および第３のラテラル電極８１０、８１２および１０５０のようなラテラル電極を含むことができ、ボトムウォールに関連したボトム電極（図示せず）を含むことができる。さらに、ＭＴＪストラクチャ８０４は、４つまでのユニークなデータビットを格納するのに適している。

図１１は、多数のラテラル磁区を有するＭＴＪセルを含む回路デバイス１１００の第４の特定の実例となる実施形態の平面図である。回路デバイス１１００は、基板１１０２を含んでいる。基板１１０２は、ＭＴＪスタック１１０６、センター電極１１０８、第１のラテラル電極１１１０および第２のラテラル電極１１１２を有する磁気トンネル接合（ＭＴＪ）ストラクチャ１１０４を含んでいる。ＭＴＪスタック１１０６は、長さ（ａ）および幅（ｂ）がある。ここで、長さ（ａ）は、幅（ｂ）より大きい。基板１１０２は、第１のラテラル電極１１１０につながれた第１のビア１１１４、センター電極１１０８につながれたセンタービア１１１６、第２のラテラル電極１１１２につながれた第２のビア１１１８、および第３のラテラル電極１３５０につながれた第３のビア１１２７を含んでいる。基板１１０２は、さらに第１のビア１１１４につながれた第１のワイヤトレース１１２０、第２のビア１１１８につながれた第２のワイヤトレース１１２２、およびセンタービア１１１６につながれた第３のワイヤトレース１１２４を含んでいる。基板１１０２は、さらにプロセス開口１１２６を含んでいる。基板１１０２は、第３のビア１１２７および第４のワイヤトレース１１２８を含んでいる。特定の実施形態では、ＭＴＪストラクチャ１１０４は、第１のラテラル電極１１１０に隣接しているＭＴＪスタック１１０６の自由層の第１の部分内に第１のデータビット値を、第２のラテラル電極１１１２に隣接している自由層の第２の部分内に第２のデータビット値を、および第３のラテラル電極１３５０に隣接している自由層の第３の部分内に第３のデータビット値を格納するのに適している。

図１２は、図１１の中の線１２−１２に沿って得られた、図１１の回路デバイス１１００の断面図１２００である。ブロック図１２００は、第２の層間絶縁層１２３２、第１のキャップ層１２３４、第３の層間絶縁層１２３６、第２のキャップ層１２３８、第３のキャップ層１２４０、第４の層間絶縁層１２４２および第５の層間絶縁層１２４４を含む基板１１０２を例証する。基板１１０２は、第１の表面１２６０および第２の表面１２７０を含んでいる。基板１１０２は、さらにＭＴＪスタック１１０６を含むＭＴＪストラクチャ１１０４を含んでいる。第１のラテラル電極１１１０、第２のラテラル電極１１１２およびＭＴＪスタック１１０６は、基板１１０２中のトレンチ内に配置される。トレンチは、深さ（ｄ）を持っている。基板１１０２は、第１の表面１２６０で置かれパターン化された第１、第２および第３のワイヤトレース１１２０、１１２２および１１２４を含んでいる。第４のワイヤトレース１１２８は、図１３の中で例証されるような第２の表面１２７０で置かれパターン化される。第１のワイヤトレース１１２０は、第１のワイヤトレース１１２０から第１のラテラル電極１１１０に伸びる第１のビア１１１４につながれる。第２のワイヤトレース１１２２は、第２のワイヤトレース１１２２から第２のラテラル電極１１１２に伸びる第２のビア１１１８につながれる。第３のワイヤトレース１１２４は、第３のワイヤトレース１１２４からセンター（トップ）電極１１０８に伸びるセンタービア１１１６につながれる。センター電極１１０８は、ＭＴＪスタック１１０６につながれる。

一般に、ＭＴＪスタック１１０６は、第１のラテラル電極１１１０に隣接しているＭＴＪスタック１１０６の自由層の第１の部分内に第１のデータビット値を格納するのに適している。ＭＴＪスタック１１０６は、さらに第２のラテラル電極１１１２に隣接しているＭＴＪスタック１１０６の自由層の第２の部分内に第２のデータビット値を格納するのに適している。ＭＴＪスタック１１０６は、さらに第３のラテラル電極１３５０に隣接しているＭＴＪスタック１１０６の自由層の第３の部分内に第３のデータビット値を格納するのに適している。データビット値は、第３のワイヤトレース１１２４と第１のワイヤトレース１１２０、第２のワイヤトレース１１２２または第４のワイヤトレース１１２８との間に電圧を加えることにより、および、電流を第１のワイヤトレース１１２０、第２のワイヤトレース１１２２または第４のワイヤトレース１１２８で参照電流と比較することにより、ＭＴＪスタック１１０６から読み出すことができる。あるいは、データビット値は、第１、第２または第４のワイヤトレース１１２０、１１２２または１１２８と第３のワイヤトレース１１２４との間に書き込み電流を適用することにより、ＭＴＪスタック１１０６に書み込まれてもよい。特定の実施形態では、図１１の中で例証されたＭＴＪスタック１１０６の長さ（ａ）および幅（ｂ）は、深さ（ｄ）より大きい。また、ラテラル電極１１１０、１１１２または１３５０に隣接しているＭＴＪスタック１１０６内の自由層によって運ばれたそれぞれの磁区は、ＭＴＪスタック１１０６の幅（ｂ）また長さ（ａ）の方向（つまり、図１２のページビューへまたはページビューから）に基板１１０２の表面１２６０と実質的に平行な方向に伸びる。ＭＴＪスタック１１０６の長さ（ａ）および幅（ｂ）が深さ（ｄ）より小さい場合、ラテラル電極１１１０、１１１２および１３５０に隣接しているＭＴＪスタック１１０６内の自由層のそれぞれの磁界は、トレンチの深さ方向に沿って垂直でもよい。

図１３は、図１１の中の線１３−１３に沿って得られた、図１１の回路デバイス１１００の断面図１３００である。ブロック図１３００は、第１の層間絶縁層１２３０、第２の層間絶縁層１２３２、第１のキャップ層１２３４、第３の層間絶縁層１２３６、第２のキャップ層１２３８、第３のキャップ層１２４０、第４の層間絶縁層１２４２および第５の層間絶縁層１２４４がある基板１１０２を含んでいる。基板１１０２は、ＭＴＪスタック１１０６、トップ電極１１０８、および第３のワイヤトレース１１２４からトップ電極１１０８に伸びるセンタービア１１１６を含んでいる。基板１１０２は、さらにプロセス開口１１２６を含んでいる。それは、ＭＴＪストラクチャ１１０４の一部を選択的に除去することにより形成され、プロセス開口１１２６内の層間絶縁材料を堆積することにより満たされてもよい。基板１１０２は、さらに第３のビア１１２７につながれた第４のワイヤトレース１１２８を含んでいる。第３のビア１１２７は、第４のワイヤトレース１１２８からＭＴＪスタック１１０６につながれた第３のラテラル電極１３５０まで伸びる。

特定の実例となる実施形態では、ＭＴＪストラクチャ１１０４は、３つのサイドウォールおよび１つのボトムウォールを含む実質的にＵ字形のストラクチャである。図１３の断面図では、ＭＴＪスタック１１０６は、Ｌ字形のストラクチャである。ＭＴＪストラクチャ１１０４は、それぞれのサイドウォールに関連した第１、第２および第３のラテラル電極１１１０、１１１２および１３５０のようなラテラル電極を含むことができ、ボトムウォールに関連したボトム電極（図示せず）を含むことができる。さらに、ＭＴＪストラクチャ１１０４は、４つまでのユニークなデータビットを格納するのに適している。

図１４は、多数のラテラル磁区を有するＭＴＪセルを含む回路デバイス１４００の第５の特定の実例となる実施形態の平面図である。回路デバイス１４００は、基板１４０２を含んでいる。基板１４０２は、ＭＴＪスタック１４０６、センター電極１４０８、第１のラテラル電極１４１０および第２のラテラル電極１４１２がある磁気トンネル接合（ＭＴＪ）ストラクチャ１４０４を含んでいる。ＭＴＪスタック１４０６は、長さ（ａ）および幅（ｂ）がある。ここで、長さ（ａ）は、幅（ｂ）より大きい。基板１４０２は、第１のラテラル電極１４１０につながれた第１のビア１４１４、センター電極１４０８につながれたセンタービア１４１６、および第２のラテラル電極１４１２につながれた第２のビア１４１８を含んでいる。基板１４０２は、さらに第１のビア１４１４につながれた第１のワイヤトレース１４２０、第２のビア１４１８につながれた第２のワイヤトレース１４２２、およびセンタービア１４１６につながれた第３のワイヤトレース１４２４を含んでいる。基板１４０２は、さらにプロセス開口１４２６を含んでいる。特定の実施形態では、ＭＴＪストラクチャ１４０４は、第１および第２のラテラル電極１４１０および１４１２にそれぞれ隣接している、ＭＴＪスタック１４０６の自由層の第１の部分内に第１のデータ値および第２の部分内に第２のデータ値を格納するのに適している。

図１５は、図１４の中の線１５−１５に沿って得られた、図１４の回路デバイス１４００の断面図１５００である。ブロック図１５００は、第１の層間絶縁層１５３２、第１のキャップ層１５３４、第２の層間絶縁層１５３６、第２のキャップ層１５３８、第３のキャップ層１５４０、第３の層間絶縁層１５４２および第４の層間絶縁層１５４４を含む基板１４０２を例証する。基板１４０２は、第１の表面１５６０および第２の表面１５７０を含んでいる。基板１４０２は、さらにＭＴＪスタック１４０６を含むＭＴＪストラクチャ１４０４を含んでいる。第１のラテラル電極１４１０、第２のラテラル電極１４１２およびＭＴＪスタック１４０６は、基板１４０２中のトレンチ内に配置される。トレンチは、深さ（ｄ）を持っている。この実施形態では、ＭＴＪスタック１４０６は、ＭＴＪスタック１４０６の一部を選択的に削除するために、堆積およびフォト−エッチングプロセスを使用して形成することができる。一般に、フォト−エッチングプロセスは、図１４−２５の中で描かれた実例となる実施形態で、余分なＭＴＪ膜を削除し、かつＭＴＪパターンを定義するために使用されてもよい。

基板１４０２は、第１の表面１５６０で置かれパターン化された第１、第２および第３のワイヤトレース１４２０、１４２２および１４２４を含んでいる。第１のワイヤトレース１４２０は、第１のワイヤトレース１４２０から第１のラテラル電極１４１０に伸びる第１のビア１４１４につながれる。第２のワイヤトレース１４２２は、第２のワイヤトレース１４２２から第２のラテラル電極１４１２に伸びる第２のビア１４１８につながれる。第３のワイヤトレース１４２４は、第３のワイヤトレース１４２４からセンター（トップ）電極１４０８に伸びるセンタービア１４１６につながれる。センター電極１４０８は、ＭＴＪスタック１４０６につながれる。

一般に、ＭＴＪスタック１４０６は、第１のラテラル電極１４１０に隣接しているＭＴＪスタック１４０６の自由層の第１の部分内に第１のデータ値を格納するのに適している。ＭＴＪスタック１４０６は、さらに第２のラテラル電極１４１２に隣接しているＭＴＪスタック１４０６の自由層の第２の部分内に第２のデータ値を格納するのに適している。データ値は、第３のワイヤトレース１４２４と第１のワイヤトレース１４２０または第２のワイヤトレース１４２２との間に電圧を加えることにより、および、電流を第１のワイヤトレース１４２０または第２のワイヤトレース１４２２で参照電流と比較することにより、ＭＴＪスタック１４０６から読み出すことができる。あるいは、データ値は、第１のワイヤトレース１４２０または第２のワイヤトレース１４２２と第３のワイヤトレース１４２４との間に書き込み電流を適用することにより、ＭＴＪスタック１４０６に書み込まれてもよい。特定の実施形態では、図１４の中で例証されたＭＴＪスタック１４０６の長さ（ａ）および幅（ｂ）は、ＭＴＪスタック１４０６の高さおよび深さ（ｄ）より大きい。また、ラテラル電極１４１０および１４１２に隣接しているＭＴＪスタック１４０６内の自由層によって運ばれたそれぞれの磁区は、ＭＴＪスタック１４０６の幅（ｂ）の方向（つまり、図１５のページビューへまたはページビューから）に基板１５６０の表面と実質的に平行な方向に伸びる。

特定の実施形態では、ＭＴＪスタック１４０６は、長さ（ａ）または幅（ｂ）より大きい高さ（ｈ）がある。この実例では、ラテラル電極１４１０および１４１２に隣接しているＭＴＪスタック１４０６内の自由層によって運ばれたそれぞれの磁区は、ＭＴＪスタック１４０６の深さ（ｄ）の方向に基板１４０２の表面１５６０に実質的に垂直な方向に伸びる。

図１６は、図１４の中の線１６−１６に沿って得られた、図１４の回路デバイス１４００の断面図１６００である。ブロック図１６００は、第１の層間絶縁層１５３２、第１のキャップ層１５３４、第２の層間絶縁層１５３６、第２のキャップ層１５３８、第３のキャップ層１５４０、第３の層間絶縁層１５４２および第４の層間絶縁層１５４４がある基板１４０２を含んでいる。基板１４０２は、ＭＴＪスタック１４０６、トップ電極１４０８、および第３のワイヤトレース１４２４からトップ電極１４０８に伸びるセンタービア１４１６を含んでいる。基板１４０２は、さらにプロセス開口１４２６を含んでいる。それは、ＭＴＪストラクチャ１４０４の一部を選択的に除去することにより形成され、プロセス開口１４２６内の層間絶縁材料を堆積することにより満たされてもよい。
特定の実例となる実施形態では、ＭＴＪストラクチャ１４０４は、３つのサイドウォールおよび１つのボトムウォールを含む実質的にＵ字形のストラクチャである。ＭＴＪストラクチャ１４０４は、それぞれのサイドウォールに関連した第１および第２のラテラル電極１４１０および１４１２のようなラテラル電極を含むことができ、ボトムウォールに関連したボトム電極を含むことができる。さらに、ＭＴＪストラクチャ１４０４は、４つまでのユニークなデータビットを格納するのに適している。

図１７は、多数のラテラル磁区を有するＭＴＪセルを含む回路デバイス１７００の第６の特定の実例となる実施形態の平面図である。回路デバイス１７００は、基板１７０２を含んでいる。基板１７０２は、ＭＴＪスタック１７０６、センター電極１７０８、第１のラテラル電極１７１０および第２のラテラル電極１７１２がある磁気トンネル接合（ＭＴＪ）ストラクチャ１７０４を含んでいる。ＭＴＪスタック１７０６は、長さ（ａ）および幅（ｂ）がある。ここで、長さ（ａ）は、幅（ｂ）より大きい。基板１７０２は、第１のラテラル電極１７１０につながれた第１のビア１７１４、センター電極１７０８につながれたセンタービア１７１６、および第２のラテラル電極１７１２につながれた第２のビア１７１８を含んでいる。基板１７０２は、さらに第１のビア１７１４につながれた第１のワイヤトレース１７２０、第２のビア１７１８につながれた第２のワイヤトレース１７２２、およびセンタービア１７１６につながれた第３のワイヤトレース１７２４を含んでいる。基板１７０２は、さらにプロセス開口１７２６を含んでいる。特定の実施形態では、ＭＴＪストラクチャ１７０４は、第１および第２のラテラル電極１７１０および１７１２にそれぞれ隣接している、ＭＴＪスタック１４０６の自由層の第１の部分内に第１のデータ値および第２の部分内に第２のデータ値を格納するのに適している。

図１８は、図１７の中の線１８−１８に沿って得られた、図１７の回路デバイス１７００の断面図１８００である。ブロック図１８００は、第１の層間絶縁層１８３０および１８３２、第１のキャップ層１８３４、第２の層間絶縁層１８３６、第２のキャップ層１８３８、第３のキャップ層１８４０、第３の層間絶縁層１８４２および第４の層間絶縁層１８４４を含む基板１７０２を例証する。基板１７０２は、第１の表面１８６０および第２の表面１８７０を含んでいる。基板１７０２は、さらにＭＴＪスタック１７０６を含むＭＴＪストラクチャ１７０４を含んでいる。第１のラテラル電極１７１０、第２のラテラル電極１７１２およびＭＴＪスタック１７０６は、基板１７０２中のトレンチ内に配置される。トレンチは、深さ（ｄ）を持っている。また、ＭＴＪスタック１７０６は、トレンチ深さ（ｄ）より大きい高さ（ｈ）がある。基板１７０２は、第２の表面１８７０で置かれパターン化された第１および第２のワイヤトレース１７２０および１７２２を含んでおり、第１の表面１８６０で置かれパターン化された第３のワイヤトレース１７２４を含んでいる。第１のワイヤトレース１７２０は、第１のワイヤトレース１７２０から第１のラテラル電極１７１０に伸びる第１のビア１７１４につながれる。第２のワイヤトレース１７２２は、第２のワイヤトレース１７２２から第２のラテラル電極１７１２に伸びる第２のビア１７１８につながれる。第３のワイヤトレース１７２４は、第３のワイヤトレース１７２４からセンター（トップ）電極１７０８に伸びるセンタービア１７１６につながれる。センター電極１７０８は、ＭＴＪスタック１７０６につながれる。

一般に、ＭＴＪスタック１７０６は、第１のラテラル電極１７１０に隣接しているＭＴＪスタック１７０６の自由層の第１の部分内に第１のデータ値を格納するのに適している。ＭＴＪスタック１７０６は、さらに第２のラテラル電極１７１２に隣接しているＭＴＪスタック１７０６の自由層の第２の部分内に第２のデータ値を格納するのに適している。データ値は、第３のワイヤトレース１７２４と第１のワイヤトレース１７２０または第２のワイヤトレース１７２２との間の電圧を加えることにより、および、電流を第１のワイヤトレース１７２０または第２のワイヤトレース１７２２で参照電流と比較することにより、ＭＴＪスタック１７０６から読み出すことができる。あるいは、データ値は、第１のワイヤトレース１７２０または第２のワイヤトレース１７２２と第３のワイヤトレース１７２４との間に書き込み電流を適用することにより、ＭＴＪスタックに書み込まれてもよい。特定の実施形態では、ＭＴＪスタック１７０６の長さ（ａ）および幅（ｂ）は、ＭＴＪスタック１７０６の高さ（ｈ）より大きい。また、ラテラル電極１７１０および１７１２に隣接しているＭＴＪスタック１７０６内の自由層によって運ばれたそれぞれの磁区は、ＭＴＪスタック１７０６の幅（ｂ）の方向（つまり、図１８のページビューへまたはページビューから）に基板１７０２の表面１８６０と実質的に平行な方向に伸びる。別の特定の実施形態では、ＭＴＪスタック１７０６の高さ（ｈ）は、長さ（ａ）または幅（ｂ）より大きくなりえる。また、ラテラル電極１７１０および１７１２に隣接しているＭＴＪスタック１７０６内の自由層によって運ばれた磁区は、基板１７０２の表面１８６０に実質的に垂直な方向に伸びる。

図１９は、図１７の中の線１９−１９に沿って得られた、図１７の回路デバイス１７００の断面図１９００である。ブロック図１９００は、第１の層間絶縁層１８３２、第１のキャップ層１８３４、第２の層間絶縁層１８３６、第２のキャップ層１８３８、第３のキャップ層１８４０、第３の層間絶縁層１８４２および第４の層間絶縁層１８４４がある基板１７０２を含んでいる。基板１７０２は、ＭＴＪスタック１７０６、トップ電極１７０８、および第３のワイヤトレース１７２４からトップ電極１７０８に伸びるセンタービア１７１６を含んでいる。基板１７０２は、さらにプロセス開口１７２６を含んでいる。それは、ＭＴＪストラクチャ１７０４の一部を選択的に除去することにより形成され、プロセス開口１７２６内の層間絶縁材料を堆積することにより満たされてもよい。
特定の実例となる実施形態では、ＭＴＪストラクチャ１７０４は、３つのサイドウォールおよび１つのボトムウォールを含む実質的にＵ字形のストラクチャである。ＭＴＪストラクチャ１７０４は、それぞれのサイドウォールに関連した第１および第２のラテラル電極１７１０および１７１２のようなラテラル電極を含むことができ、ボトムウォールに関連したボトム電極を含むことができる。さらに、ＭＴＪストラクチャ１７０４は、４つまでのユニークなデータビットを格納するのに適している。

図２０は、多数のラテラル磁区を有するＭＴＪセルを含む回路デバイス２０００の第７の特定の実例となる実施形態の平面図である。回路デバイス２０００は、基板２００２を含んでいる。基板２００２は、ＭＴＪスタック２００６、センター電極２００８、第１のラテラル電極２０１０および第２のラテラル電極２０１２がある磁気トンネル接合（ＭＴＪ）ストラクチャ２００４を含んでいる。ＭＴＪスタック２００６は、長さ（ａ）および幅（ｂ）がある。ここで、長さ（ａ）は、幅（ｂ）より大きい。基板２００２は、図２２の中で描かれた、ラテラル電極２０１０につながれた第１のビア２０１４、センター電極２００８につながれたセンタービア２０１６、第２のラテラル電極２０１２につながれた第２のビア２０１８、および第３のラテラル電極２２５０につながれた第３のビア２０２７を含んでいる。基板２００２は、さらに第１のビア２０１４につながれた第１のワイヤトレース２０２０、第２のビア２０１８につながれた第２のワイヤトレース２０２２、およびセンタービア２０１６につながれた第３のワイヤトレース２０２４を含んでいる。基板２００２は、さらにプロセス開口２０２６を含んでいる。基板２００２は、第３のビア２０２７および第４のワイヤトレース２０２８を含んでいる。特定の実施形態では、ＭＴＪストラクチャ２００４は、第１、第２および第３のラテラル電極２０１０、２０１２および２２５０に隣接しているＭＴＪスタック２００６の自由層のそれぞれの部分内に第１のデータ値、第２のデータ値および第３のデータ値を格納するのに適している。

図２１は、図２０の中の線２１−２１に沿って得られた、図２０の回路デバイス２０００の断面図２１００である。ブロック図２１００は、第１の層間絶縁層２１３０、第２の層間絶縁層２１３２、第１のキャップ層２１３４、第３の層間絶縁層２１３６、第２のキャップ層２１３８、第３のキャップ層２１４０、第４の層間絶縁層２１４２および第５の層間絶縁層２１４４を含む基板２００２を例証する。基板２００２は、第１の表面２１６０および第２の表面２１７０を含んでいる。基板２００２は、さらにＭＴＪスタック２００６を含むＭＴＪストラクチャ２００４を含んでいる。第１のラテラル電極２０１０、第２のラテラル電極２０１２およびＭＴＪスタック２００６は、基板２００２中のトレンチ内に配置される。トレンチは、深さ（ｄ）を持っている。ＭＴＪスタック２００６は、トレンチ深さ（ｄ）より大きい高さ（ｈ）がある。基板２００２は、第２の表面２１７０で第１および第２のワイヤトレース２０２０および２０２２、第１の表面２１６０で第３のワイヤトレース２０２４を含んでいる。（図２２で示されたように）第４のワイヤトレース２０２８も、第２の表面２１７０で置かれパターン化される。第１のワイヤトレース２０２０は、第１のワイヤトレース２０２０から第１のラテラル電極２０１０に伸びる第１のビア２０１４につながれる。第２のワイヤトレース２０２２は、第２のワイヤトレース２０２２から第２のラテラル電極２０１２に伸びる第２のビア２０１８につながれる。第３のワイヤトレース２０２４は、第３のワイヤトレース２０２４からセンター（トップ）電極２００８に伸びるセンタービア２０１６につながれる。センター電極２００８は、ＭＴＪスタック２００６につながれる。

一般に、ＭＴＪスタック２００６は、第１のラテラル電極２０１０に隣接しているＭＴＪスタック２００６の自由層の第１の部分内に第１のデータ値を格納するのに適している。ＭＴＪスタック２００６は、さらに第２のラテラル電極２０１２に隣接しているＭＴＪスタック２００６の自由層の第２の部分内に第２のデータ値を格納するのに適している。データ値は、第３のワイヤトレース２０２４と第１のワイヤトレース２０２０、第２のワイヤトレース２０２２または第４のワイヤトレース２２５０との間に電圧を加えることにより、および、第１のワイヤトレース２０２０、電流を第２のワイヤトレース２０２２または第４のワイヤトレースで参照電流と比較することにより、ＭＴＪスタック２００６から読み出すことができる。あるいは、データ値は、第１のワイヤトレース、第２のワイヤトレース２０２２または第４のワイヤトレース２２５０と第３のワイヤトレース２０２４との間に書き込み電流を適用することにより、ＭＴＪスタック２００６に書み込まれてもよい。特定の実施形態では、図２０の中で例証されたＭＴＪスタック２００６の長さ（ａ）および幅（ｂ）は、高さ（ｈ）より大きい。また、ラテラル電極２０１０および２０１２に隣接しているＭＴＪスタック２００６内の自由層によって運ばれたそれぞれの磁区は、ＭＴＪスタック２００６の幅（ｂ）の方向（つまり、図２１のページビューへまたはページビューから）に基板２００２の表面２１６０と実質的に平行な方向に伸びる。別の特定の実施形態では、ＭＴＪスタック２００６の高さ（ｈ）は、長さ（ａ）または幅（ｂ）より大きくなりえる。また、ラテラル電極２１１０および２１１２に隣接しているＭＴＪスタック２００６内の自由層によって運ばれた磁区は、基板２００２の表面２１６０に実質的に垂直な方向に伸びる。

図２２は、図２０の中の線２２−２２に沿って得られた、図２０の回路デバイス２０００の断面図２２００である。ブロック図２２００は、第１の層間絶縁層２１３０、第２の層間絶縁層２１３２、第１のキャップ層２１３４、第３の層間絶縁層２１３６、第２のキャップ層２１３８、第３のキャップ層２１４０、第４の層間絶縁層２１４２および第５の層間絶縁層２１４４がある基板２００２を含んでいる。基板２００２は、ＭＴＪスタック２００６、トップ電極２００８、および第３のワイヤトレース２０２４からトップ電極２００８に伸びるセンタービア２０１６を含んでいる。基板２００２は、さらにプロセス開口２０２６を含んでいる。それは、ＭＴＪストラクチャ２００４の一部を選択的に除去することにより形成され、プロセス開口２０２６内の層間絶縁材料を堆積することにより満たされてもよい。基板２００２は、さらに第２の表面２１７０で置かれパターン化された第４のワイヤトレース２０２８を含んでいる。第４のワイヤトレース２０２８は、第３のビア２０２７につながれる。それは、第４のワイヤトレース２０２８からＭＴＪスタック２００６につながれた第３のラテラル電極２２５０まで伸びる。

特定の実例となる実施形態では、ＭＴＪストラクチャ２００４は、３つのサイドウォールおよび１つのボトムウォールを含む実質的にＵ字形のストラクチャである。図２２の断面図では、ＭＴＪスタック２００６は、Ｌ字形のストラクチャである。ＭＴＪストラクチャ２００４は、それぞれのサイドウォールに関連した第１、第２および第３のラテラル電極２０１０、２０１２および２２５０のようなラテラル電極を含むことができ、ボトムウォールに関連したボトム電極（図示せず）を含むことができる。さらに、ＭＴＪストラクチャ２００４は、４つまでのユニークなデータビットを格納するのに適している。

図２３は、多数のラテラル磁区を有するＭＴＪセルを含む回路デバイス２３００の第８の特定の実例となる実施形態の平面図である。回路デバイス２３００は、基板２３０２を含んでいる。基板２３０２は、ＭＴＪスタック２３０６、センター電極２３０８、第１のラテラル電極２３１０および第２のラテラル電極２３１２がある磁気トンネル接合（ＭＴＪ）ストラクチャ２３０４を含んでいる。ＭＴＪスタック２３０６は、長さ（ａ）および幅（ｂ）がある。ここで、長さ（ａ）は、幅（ｂ）より大きい。基板２３０２は、第１のラテラル電極２３１０につながれた第１のビア２３１４、センター電極２３０８につながれたセンタービア２３１６、および第２のラテラル電極２３１２につながれた第２のビア２３１８を含んでいる。基板２３０２は、さらに第１のビア２３１４につながれた第１のワイヤトレース２３２０、第２のビア２３１８につながれた第２のワイヤトレース２３２２、およびセンタービア２３１６につながれた第３のワイヤトレース２３２４を含んでいる。基板２３０２は、さらにプロセス開口２３２６を含んでいる。基板２３０２は、第３のビア２３２７および第４のワイヤトレース２３２８を含んでいる。特定の実施形態では、ＭＴＪストラクチャ２３０４は、第１、第２および第３のラテラル電極２３１０、２３１２および２５５０のそれぞれに隣接しているＭＴＪスタック２３０６の自由層の部分内に第１のデータ値、第２のデータ値、および第３のデータ値を格納するのに適している。

図２４は、図２３の中の線２４−２４に沿って得られた、図２３の回路デバイス２３００の断面図２４００である。ブロック図２４００は、第１の層間絶縁層２４３０、第２の層間絶縁層２４３２、第１のキャップ層２４３４、第３の層間絶縁層２４３６、第２のキャップ層２４３８、第３のキャップ層２４４０、第４の層間絶縁層２４４２および第５の層間絶縁層２４４４を含む基板２３０２を例証する。基板２３０２は、第１の表面２４６０および第２の表面２４７０を含んでいる。基板２３０２は、さらにＭＴＪスタック２３０６を含むＭＴＪストラクチャ２３０４を含んでいる。第１のラテラル電極２３１０、第２のラテラル電極２３１２およびＭＴＪスタック２３０６は、基板２３０２中のトレンチ内に配置される。トレンチは、深さ（ｄ）を持っている。基板２３０２は、第１の表面２４６０で配置された第１、第２および第３のワイヤトレース２３２０、２３２２および２３２４を含んでいる。（図２５の中で描かれた）第４のワイヤトレース２３２８は、第２の表面２４７０で配置される。第１のワイヤトレース２３２０は、第１のワイヤトレース２３２０から第１のラテラル電極２３１０に伸びる第１のビア２３１４につながれる。第２のワイヤトレース２３２２は、第２のワイヤトレース２３２２から第２のラテラル電極２３１２に伸びる第２のビア２３１８につながれる。第３のワイヤトレース２３２４は、第３のワイヤトレース２３２４からセンター（トップ）電極２３０８に伸びるセンタービア２３１６につながれる。センター電極２３０８は、ＭＴＪスタック２３０６につながれる。

一般に、ＭＴＪスタック２３０６は、第１のラテラル電極２３１０に隣接しているＭＴＪスタック２３０６の自由層の第１の部分内に第１のデータ値を格納するのに適している。ＭＴＪスタック２３０６は、さらに第２のラテラル電極２３１２に隣接しているＭＴＪスタック２３０６の自由層の第２の部分内に第２のデータ値を格納するのに適している。ＭＴＪスタック２３０６は、さらに第３のラテラル電極２５５０に隣接しているＭＴＪスタック２３０６の自由層の第３の部分内に第３のデータ値を格納するのに適している。データ値は、第３のワイヤトレース２３２４と第１のワイヤトレース２３２０、第２のワイヤトレース２３２２または第４のワイヤトレースとの間に電圧を加えることにより、および、電流を第１のワイヤトレース２３２０、第２のワイヤトレース２３２２または第４のワイヤトレース２３２８で参照電流と比較することにより、ＭＴＪスタック２３０６から読み出すことができる。あるいは、データ値は、第１のワイヤトレース、第２のワイヤトレース２３２２または第４のワイヤトレース２３２８と第３のワイヤトレース２３２４との間に書き込み電流を適用することにより、ＭＴＪスタック２３０６に書み込まれてもよい。特定の実施形態では、図２３の中で例証されたＭＴＪスタック２３０６の長さ（ａ）および幅（ｂ）は、高さ（ｈ）より大きい。また、ラテラル電極２３１０および２３１２に隣接しているＭＴＪスタック２３０６の内の自由層によって運ばれたそれぞれの磁区は、ＭＴＪスタック２３０６の幅（ｂ）の方向（つまり、ページビューへまたはページビューから）に基板２３０２の表面２４６０と実質的に平行な方向に伸びる。別の特定の実施形態では、ＭＴＪスタック２３０６の高さ（ｈ）は、長さ（ａ）または幅（ｂ）より大きくなりえる。また、ラテラル電極２３１０および２３１２に隣接しているＭＴＪスタック２３０６の内の自由層によって運ばれた磁区は、基板２３０２の表面２４６０に実質的に垂直な方向に伸びる。

図２５は、図２３の中の線２５−２５に沿って得られた、図２３の回路デバイス２３００の断面図２５００である。ブロック図２５００は、第１の層間絶縁層２４３０、第２の層間絶縁層２４３２、第１のキャップ層２４３４、第３の層間絶縁層２４３６、第２のキャップ層２４３８、第３のキャップ層２４４０、第４の層間絶縁層２４４２および第５の層間絶縁層２４４４がある基板２３０２を含んでいる。基板２３０２は、ＭＴＪスタック２３０６、トップ電極２３０８、および第３のワイヤトレース２３２４からトップ電極２３０８に伸びるセンタービア２３１６を含んでいる。基板２３０２は、さらにプロセス開口２３２６を含んでいる。それは、ＭＴＪストラクチャ２３０４の一部を選択的に除去することにより形成され、プロセス開口２３２６内の層間絶縁材料を堆積することにより満たされてもよい。基板２３０２は、さらに第３のビア２３２７につながれた第４のワイヤトレース２３２８を含んでいる。それは、第４のワイヤトレース２３２８からＭＴＪスタック２３０６につながれた第３のラテラル電極２５５０まで伸びる。

特定の実例となる実施形態では、ＭＴＪストラクチャ２３０４は、３つのサイドウォールおよび１つのボトムウォールを含む実質的にＵ字形のストラクチャである。図２５の断面図では、ＭＴＪスタック２３０６は、Ｌ字形のストラクチャである。ＭＴＪストラクチャ２３０４は、それぞれのサイドウォールに関連した第１、第２および第３のラテラル電極２３１０、２３１２および２５５０のようなラテラル電極を含むことができる、ボトムウォールに関連したボトム電極（図示せず）を含むことができる。さらに、ＭＴＪストラクチャ２３０４は、４つまでのユニークなデータビットを格納するのに適している。

図２６は、０値状態で多数のラテラル磁区を構成するＭＴＪセルの自由層２６００の平面図である。この例において、自由層２６００は、ビット−ゼロ状態に例証される。ここで、ビットの各々は、０値を表わす。自由層２６００は、第１のサイドウォール２６０２、第２のサイドウォール２６０４、第３のサイドウォール２６０６およびボトムウォール２６０８を含んでいる。サイドウォール２６０２、２６０４および２６０６、およびボトムウォール２６０８のそれぞれの自由層２６００は、「１」または「０」値のようなデータ値を表わすように構成されたユニークな磁区を運ぶ。第１のサイドウォール２６０２は、第１の磁区２６１２を運ぶ。第２のサイドウォール２６０４は、第２の磁区２６１４を運ぶ。第３のサイドウォール２６０６は、第３の磁区２６１６を運ぶ。ボトムウォール２６０８は、第４の磁区２６１８を運ぶ。磁区２６１２、２６１４および２６１６は、ドット（つまり、矢印の根）によって示されるようなページビューから外に伸びる。この特定の場合は、サイドウォール２６０２、２６０４および２６０６のそれぞれの深さは、サイドウォール２６０２、２６０４および２６０６のそれぞれの長さまたは幅より大きい。したがって、磁区２６１２、２６１４および２６１６は、深さ方向に適応させられる。

第１のサイドウォール２６０２の第１の磁区２６１２は、第１のドメイン障壁２６３０によって、第２のサイドウォール２６０４の第２の磁区２６１４から分けられる。同様に、第２のサイドウォール２６０４の第２の磁区２６１４は、第２のドメイン障壁２６３２によって、第３のサイドウォール２６０６の第３の磁区２６１６から分けられる。
一般に、第１のドメイン障壁２６３０および第２のドメイン障壁２６３２は、ドメインウォールを表わす。それは、磁区２６１２、２６１４および２６１６のような磁区をそれぞれ分離するインターフェースである。第１および第２ドメイン障壁２６３０および２６３２は、異なる磁気モーメント間のトランジションを表わす。特定の実施形態では、第１および第２のドメイン障壁２６３０および２６３２は、磁界が０または１８０度の角度変位を受ける磁気モーメントの変更を表わしてもよい。

第１の磁区２６１２に関連した磁界の方向（つまり、第１のサイドウォール２６０２の自由層２６００内の磁界の方向）は、第１の書き込み電流２６２２を使用して変更されてもよい。同様に、第２のサイドウォール２６０４の自由層２６００によって運ばれた第２の磁区２６１４に関連した磁界の方向は、第２の書き込み電流２６２４を使用して変更されてもよい。第３のサイドウォール２６０６で自由層２６００によって運ばれた第３の磁区２６１６に関連した磁界の方向は、第３の書き込み電流２６２６を使用して変更されてもよい。ボトムウォール２６０８で自由層２６００によって運ばれた第４の磁区２６１８に関連した磁界の方向は、第４の書き込み電流２６２８を使用して変更されてもよい。
一般に、サイドウォール２６０２、２６０４および２６０６、およびボトムウォール２６０８の各々の（図２７の中で例証された固定層２７０８に関連する自由層２７０４のような）固定層の固定磁界に関連する自由層２６００によって運ばれた磁界の相対方向は、ビット値を決定する。示された例において、固定層および自由層２６００の磁化方向は、（図２７の中の磁界２７１４および２７１６によって例証されたように）平行である。したがって、書き込み電流２６２２、２６２４、２６２６および２６２８のそれぞれは、リセットまたは「０」状態を表す自由層２６００内のそれぞれの磁区２６１２、２６１４、２６１６および２６１８に関連した磁界の方向を変更して、書き込み「０」電流を表してもよい。

図２７は、自由層の磁区が０値を表わすように構成するための書き込み電流を例証する図２６のサイドウォール２６０２の自由層２６００を含むＭＴＪセル２７００の断面図である。ＭＴＪセル２７００は、トップ電極２７０２、自由層２７０４（つまり、図２６中の自由層２６１２）、磁気トンネル接合トンネル障壁２７０６、固定層２７０８、反強磁性体（ＡＦ）層２７１２およびボトム電極２７１０を含んでいる。一般に、トップ電極２７０２およびボトム電極２７１０は、電気電流を運ぶのに適した導電層である。固定層２７０８は、固定（ピンド）層２７０８内の磁界２７１６の方向を固定するためにアニールされた強磁性層である。自由層２７０４は、書き込み電流によって変更することができる磁界がある強磁性層である。ＭＴＪトンネル障壁またはバリア層２７０６は、金属素材の酸化物から形成されてもよい。自由層２７０４内の磁界２７１４の方向は、書き込み電流２６２２を使用して変更されてもよい。固定層２７０８の内の磁界２７１６の方向は、反強磁性体（ＡＦ）層２７１２によって固定される。

固定層２７０８の固定磁界に関連する自由層２７０４内の磁界の方向は、特定のＭＴＪセル２７００の自由層２７０４で格納されたデータビットが「１」ビット値または「０」ビット値かどうかを示す。一般に、２７１４で示された自由層２７０４内の磁界の磁化方位は、書き込み電流２６２２を使用して変更されてもよい。示されるように、書き込み電流２６２２は、書き込み０電流を表わす。書き込み０電流は、トップ電極２７０２から自由層２７０４を通り、磁気トンネル接合障壁２７０６を横断し、固定層２７０８を通り、反強磁性体（ＡＦ）層２７１２を通り、ボトム電極２７１０を通って、流れる。ＭＴＪセル２７００は、さらにシード層、接続またはパフォーマンス強化目的のために、追加層（図示せず）を含んでいてもよい。実例となる実施形態では、図１−３４の中で例証された実施形態のいずれかまたはすべてにおいて、ＭＴＪセル２７００のＭＴＪスタック構造に実質的に似ているＭＴＪスタック構造を含んでいてもよい。

図２８は、図２６の中の線２８−２８に沿って得られた、図２６の自由層の断面図である。図２８は、図２６の中の線２８−２８に沿って得られた、自由層２６００の断面図２８００である。自由層２６００は、第１のサイドウォール２６０２、第３のサイドウォール２６０６およびボトムウォール２６０８を含んでいる。この例において、第１のサイドウォール２６０２で自由層２６００によって運ばれた第１の磁区の方向は、２６１２で示されたように、第１のサイドウォール２６０２の深さ（ｄ）の方向に伸びる。それは、矢印２６１２に相当する。第３のサイドウォール２６０６の自由層によって運ばれた第３の磁区の方向は、２６１６で示されたように、第３のサイドウォール２６０６の深さ（ｄ）の方向に伸びる。それは、矢印２６１６に相当する。この例において、第１および第３の磁区２６１２および２６１６は、基板の表面に実質的に垂直な方向に伸びてもよい。ボトムウォール２６０８に関連した第４の磁区２６１８は、第１および第３の磁区２６１２および２６１６に実質的に垂直で、基板の表面と実質的に平行な方向に伸びる。さらに、矢印（アスタリスク）の後部によって示されるように、第４の磁区２６１８はページに向かう方向に伸びる。

自由層２６００は、第１のドメイン障壁（ウォール）２８４０および第２のドメイン障壁２８４２を含んでいる。特定の例では、第１のドメイン障壁２８４０は、第１のサイドウォール２６０２とボトムウォール２６０８との間の構造インターフェースに相当してもよい。第１のドメイン障壁２８４０は、第１のサイドウォール２６０２でボトムウォール２６０８の第４の磁区２６１８から自由層２６００の第１の磁区２６１２を分離する。第２のドメイン障壁２８４２は、ボトムウォール２６０８と第３のサイドウォール２６０６の間の構造インターフェースに相当してもよい。第２のドメイン障壁２８４２は、ボトムウォール２６０８に関連した自由層２６００の磁区２６１８から第３のサイドウォール２６０６の自由層の磁区２６１６を分離する。

図２８の中で例証された実施形態では、自由層２６００は、少なくとも３つのデータビットを格納するのに適していてもよい。第１のデータビットは、第１のサイドウォール２６０２で自由層２６００によって運ばれた第１の磁区２６１２の方向によって表わされてもよい。第２のデータビットは、ボトムウォール２６０８で自由層２６００によって運ばれた第４の磁区２６１８によって表わされてもよい。第３のデータビットは、第３のサイドウォール２６０６で自由層２６００によって運ばれた第３の磁区２６１６によって表わされてもよい。例えば、書き込み電流２６２２、２６２６および２６２８は、第２のサイドウォールに関連した磁区またはボトムウォール２６０８の配向性を変更せずに、選択されたサイドウォールの対応する磁区２６１２、２６１６および／または２６１８の配向性を選択的に変更するために適用されてもよい。

図２９は、線２９−２９に沿って得られた、図２６の中で例証された自由層２６００の断面図２９００のブロック図である。自由層２６００は、サイドウォール２６０４およびボトムウォール２６０８を含んでいる。この特定の例では、自由層２６００は、磁区障壁２９５０を含んでいる。磁区障壁（またはウォール）２９５０は、第２のサイドウォール２６０４で自由層２６００によって運ばれた磁区２６１４から、ボトムウォール２６０８で自由層２６００によって運ばれた磁区２６１８を分離する。ドメイン障壁２９５０は、サイドウォール２６０４とボトムウォール２６０８との間の構造インターフェースに相当してもよい。第２の磁区２６１４は、サイドウォール２６０４の深さ（ｄ）に相当する方向（つまり、基板の表面に実質的に垂直な方向）に伸びる。第４の磁区２６１８は、第２の磁区２６１４および深さ（ｄ）に実質的に垂直な方向、およびＭＴＪセルの幅（ｂ）と平行な方向に伸びる。（図２−１３の中で例証されたような）深さ（ｄ）または（図１４−２５の中で例証されたような）高さ（ｈ）は、トレンチ深さを表わしてもよいし、あるいはサイドウォールの高さを表わしてもよい。

特定の実例となる実施形態では、図２６の中で例証したドメイン障壁２６３０および２６３２、図２８の中で例証されたドメイン障壁２８４０および２８４２、および図２９の中で例証されたドメイン障壁２９５０は、自由層２６００がマルチデータビットを格納することを可能にする。特に、図２６の中で例証した自由層２６００は、４つまでのデータビットを格納するのに適していてもよい。それは、図２６、２８および２９の中で例証された磁区２６１２、２６１４、２６１６および２６１８によって表わされてもよい。

図３０は、１値状態で多数のラテラル磁区を構成するＭＴＪセルの自由層３０００の平面図である。この例において、自由層３０００は、ビット−１状態で例証される。ここでビットの各々は、１値（つまり、論理的な「１」値）を表わす。自由層３０００は、第１のサイドウォール３００２、第２のサイドウォール３００４、第３のサイドウォール３００６およびボトムウォール３００８を含んでいる。サイドウォール３００２、３００４および３００６、およびボトムウォール３００８のそれぞれの自由層３０００は、「１」または「０」値のようなデータ値を表わすように構成されたユニークな磁区を運ぶ。第１のサイドウォール３００２は、第１の磁区３０１２を運ぶ。第２のサイドウォール３００４は、第２の磁区３０１４を運ぶ。第３のサイドウォール３００６は、第３の磁区３０１６を運ぶ。ボトムウォール３００８は、第４の磁区３０１８を運ぶ。磁区３０１２、３０１４および３０１６は、アスタリスク（つまり、矢印の根）によって示されるようなページへ伸びる。この特定の場合では、サイドウォール３００２、３００４および３００６のそれぞれの深さは、サイドウォール３００２、３００４および３００６のそれぞれの長さまたは幅より大きい。したがって、磁区３０１２、３０１４および３０１６は、深さ方向に縦に適応させられる。

第１のサイドウォール３００２の第１の磁区３０１２は、第１のドメイン障壁３０３０によって、第２のサイドウォール３００４の第２の磁区３０１４から分けられる。同様に、第２のサイドウォール３００４の第２の磁区３０１４は、第２のドメイン障壁３０３２によって、第３のサイドウォール３００６の第３の磁区３０１６から分けられる。

一般に、第１のドメイン障壁３０３０および第２のドメイン障壁３０３２は、ドメインウォールを表わす。それは、磁区３０１２、３０１４および３０１６のような磁区をそれぞれ分離するインターフェースである。第１および第２のドメイン障壁３０３０および３０３２は、異なる磁気モーメント間のトランジションを表わす。特定の実施形態では、第１および第２のドメイン障壁３０３０および３０３２は、磁界が０または１８０度の角度変位を受ける磁気モーメントの変更を表わしてもよい。

第１の磁区３０１２に関連した磁界の方向（つまり、第１のサイドウォール３００２の自由層３０００内の磁界の方向）は、第１の書き込み電流３０２２を使用して変更されてもよい。同様に、第２のサイドウォール３００４の自由層３０００によって運ばれた第２の磁区３０１４に関連した磁界の方向は、第２の書き込み電流３０２４を使用して変更されてもよい。第３のサイドウォール３００６で自由層３０００によって運ばれる第３の磁区３０１６に関連した磁界の方向は、第３の書き込み電流３０２６を使用して変更されてもよい。ボトムウォール３００８で自由層３０００によって運ばれた第４の磁区３０１８に関連した磁界の方向は、第４の書き込み電流３０２８を使用して変更されてもよい。
一般に、サイドウォール３００２、３００４および３００６、およびボトムウォール３００８の各々の、図３１の中で例証された固定層３１０８に関連する自由層３１０４のような、固定層の固定磁界に関連する自由層３０００によって運ばれた磁界の相対方向は、ビット値を決定する。示された例において、固定層および自由層３０００の磁化方向は、図３１の中の磁界３１１４および３１１６によって例証されたように、反平行である。したがって、書き込み電流３０２２、３０２４、３０２６および３０２８の各々は、リセットまたは「１」状態を表す自由層３０００内の磁区３０１２、３０１４、３０１６および３０１８のそれぞれに関連した磁界の方向を変更して、書き込み「１」電流を表わしてもよい。

図３１は、自由層の磁区が１値を表わすように構成するための書き込み電流を例証する図３０のサイドウォール３００２の自由層３０００を含むＭＴＪセル３１００の断面図である。ＭＴＪセル３１００は、トップ電極３１０２、自由層３１０４（つまり、図３０の中の自由層３０１２）、磁気トンネル接合トンネル障壁３１０６、固定層３１０８、反強磁性体（ＡＦ）層３１１２およびボトム電極３１１０を含んでいる。一般に、トップ電極３１０２およびボトム電極３１１０は、電気電流を運ぶのに適した導電層である。固定層３１０８は、固定（ピンド）層３１０８の内の磁界３１１６の方向を固定するためにアニールされた強磁性層である。自由層３１０４は、プログラムすることができる強磁性層である。ＭＴＪトンネル障壁またはバリア層３１０６は、金属素材の酸化物から形成されてもよい。自由層３１０４内の磁界３１１４の方向は、書き込み電流３０２２を使用して変更されてもよい。固定層３１０８の磁界３１１６は、反強磁性体（ＡＦ）層３１１２によって固定される。

固定層３１０８の固定磁界に関連する自由層３１０４中の磁界の方向は、特定のＭＴＪセル３１００の自由層３１０４で格納されたデータビットが「１」ビット値あるいは「０」ビット値かどうかを示す。一般に、３１１４で示された、自由層３１０４中の磁界の磁化方向は、書き込み電流３０２２を使用して変更されてもよい。示されるように、書き込み電流３０２２は、書き込み「１」電流を表わす。書き込み「１」電流は、ボトム電極３１１０から、ＡＦ層３１１２を通り、固定層３１０８を通り、磁気トンネル接合障壁３１０６を横断し、自由層３１０４を通り、トップ電極３１０２を通って流れる。ＭＴＪセル３１００は、シード層、接続またはパフォーマンス強化目的のために、追加層（図示せず）を含んでいてもよい。実例となる実施形態では、図１−３４を中で描いた任意のＭＴＪスタックは、ＭＴＪセル３１００に実質的に似ているストラクチャを含んでいてもよい。

図３２は、図３０の中の線３２−３２に沿って得られた、自由層３０００の断面図３２００である。自由層３０００は、第１のサイドウォール３００２、第３のサイドウォール３００６およびボトムウォール３００８を含んでいる。この例において、第１のサイドウォール３００２で自由層３０００によって運ばれた第１の磁区の方向は、３０１２で示されるように、第１のサイドウォール３００２の深さ（ｄ）の方向に伸びる。それは、矢印３０１２に相当する。第３のサイドウォール３００６の自由層によって運ばれた第３の磁区の方向は、３０１６で示されるように、第３のサイドウォール３００６の深さ（ｄ）の方向に伸びる。それは、矢印３０１６に相当する。この例において、第１および第３の磁区３０１２および３０１６は、基板の表面に実質的に垂直な方向に伸びてもよい。ボトムウォール３００８に関連した第４の磁区３０１８は、第１および第３の磁区３０１２および３０１６に実質的に垂直で、基板の表面と実質的に平行な方向に伸びる。さらに、矢印の根（ドット）によって示されるように、第４の磁区３０１８は、ページビューからの方向に伸びる。

自由層３０００は、第１のドメイン障壁（壁）３２４０および第２のドメイン障壁３２４２を含んでいる。特定の例では、第１のドメイン障壁３２４０は、第１のサイドウォール３００２とボトムウォール３００８との間の構造インターフェースに相当してもよい。第１のドメイン障壁３２４０は、第１のサイドウォール３００２でボトムウォール３００８の第４の磁区３０１８から自由層３０００の第１の磁区３０１２を分離する。第２のドメイン障壁３２４２は、ボトムウォール３００８と第３のサイドウォール３００６との間の構造インターフェースに相当してもよい。第２のドメイン障壁３２４２は、ボトムウォール３００８に関連した自由層３０００の磁区３０１８から第３のサイドウォール３００６の自由層の磁区３０１６を分離する。

図３２の中で例証された実施形態では、自由層３０００は、少なくとも３つのデータビットを格納するのに適していてもよい。第１のデータビットは、第１のサイドウォール３００２で自由層３０００によって運ばれた第１の磁区３０１２の方向によって表わされてもよい。第２のデータビットは、ボトムウォール３００８で自由層３０００によって運ばれた第４の磁区３０１８によって表わされてもよい。第３のデータビットは、第３のサイドウォール３００６で自由層３０００によって運ばれた第３の磁区３０１６によって表わされてもよい。例えば、書き込み電流３０２２、３０２６および３０２８は、第２のサイドウォールに関連した磁区またはボトムウォール３００８の配向性を変更せずに、選択されたサイドウォールの対応する磁区３０１２、３０１６および／または３０１８の配向性を選択的に変更するために適用されてもよい。

図３３は、線３３−３３に沿って得られた、図３０の中で例証された自由層３０００の断面図３３００のブロック図である。自由層３０００は、サイドウォール３００４およびボトムウォール３００８を含んでいる。この特定の例では、自由層３０００は、磁区障壁３３５０を含んでいる。磁区障壁（あるいはウォール）３３５０は、第２のサイドウォール３００４で自由層３０００によって運ばれた磁区３０１４から、ボトムウォール３００８で自由層３０００によって運ばれた磁区３０１８を分離する。ドメイン障壁３３５０は、サイドウォール３００４とボトムウォール３００８との間の構造インターフェースに相当してもよい。第２の磁区３０１４は、サイドウォール３００４の深さ（ｄ）に相当する方向（つまり、基板の表面に実質的に垂直な方向）に伸びる。第４の磁区３０１８は、第２の磁区３０１４および深さ（ｄ）に実質的に垂直な方向、およびＭＴＪセルの幅（ｂ）と平行な方向に伸びる。深さ（ｄ）または高さ（ｈ）は、トレンチ深さを表わしてもよいし、あるいはサイドウォールの高さを表わしてもよい。

特定の実例となる実施形態では、図３０の中で例証したドメイン障壁３０３０および３０３２、図３２の中で例証されたドメイン障壁３２４０および３２４２、および図３３の中で例証されたドメイン障壁３３５０は、自由層３０００がマルチデータビットを格納することを可能にする。特に図３０の中で例証した自由層３０００は、４つまでのデータビットを格納するのに適していてもよい。それは、図３０、３２および３３の中で例証された磁区３０１２、３０１４、３０１６および３０１８によって表わされてもよい。

図３４は、磁気トンネル接合（ＭＴＪ）セル３４００の特定の実施形態の断面図である。ＭＴＪセル３４００は、自由層３４０４、トンネル障壁層３４０６、固定（ピンド）層３４０８および反強磁性体（ＡＦ）層３４２６を有するＭＴＪスタック３４０２を含んでいる。ＭＴＪスタック３４０２は、ビット線３４１０につながれる。さらに、ＭＴＪスタック３４０２は、ボトム電極３４１６およびスイッチ３４１８を介して、ソース線３４１４につながれる。書き込み電流３４２４がビット線３４１０からソース線３４１４まで流れることを可能にするスイッチ３４１８を選択的に活性化するために、ワード線３４１２は、スイッチ３４１８の制御端末につながれる。示された実施形態では、固定層３４０８は、固定配向性を有している磁区３４２２を含んでいる。自由層３４０４は、磁区３４２０を含んでいる。それは、書き込み電流３４２４によってプログラム可能である。示されるように、書き込み電流３４１０は、ゼロ状態（つまり、磁区３４２０および３４２２は同じ向きに合わされる）へ自由層３４０４の磁区３４２０の配向性をプログラムするように適応される。ＭＴＪセル３４００に１値を書き込むために、書き込み電流３４２４は逆にされ、磁区３４２２のそれと反対方向に磁区３４２０が伸びるように、自由層３４０４で磁区３４２０の配向性を反対方向にする。実例となる実施形態では、図２−３で描いた任意の実施形態は、ＭＴＪスタック３４０２に実質的に似ているＭＴＪスタックを含んでいてもよい。

図３５は、ＭＴＪセル３５００の別の特定の実施形態の断面図である。それは、さらに固定した層の値および増加した抵抗を提供する。特に、ＭＴＪセル３５００は、自由層３５０４、トンネル障壁層３５０６および固定層３５０８を含むＭＴＪスタック３５０２を含んでいる。ＭＴＪスタックの自由層３５０４は、バッファ層３５３０によってトップ電極３５１０につながれる。この例において、ＭＴＪスタック３５０２の固定層３５０８は、反強磁性層３５３８によってボトム電極３５１６につながれる。さらに、固定層３５０８は、第１の固定（固定した）層３５３２、バッファ層３５３４および第２のピンド（固定）層３５３６を含んでいる。第１および第２ピンド層３５３２および３５３６は、反対方向に向けられたそれぞれの磁区を有し、それによって、固定層の値およびＭＴＪスタック３５０２の全面的な抵抗を増加させる。特定の実施形態では、そのような増加した固定層の値は、ＭＴＪスタック３５０２に関連した読み出しマージンを向上させることができる。

図３６は、１つの格納された値にアクセスするために１つのスイッチデバイスを持っているＭＴＪセル３６００の断面図である。ＭＴＪセル３６００は、第１のサイドウォール３６０６、ボトムウォール３６０４および第２のサイドウォール３６０８を含むボトム電極を含んでいる。ＭＴＪセル３６００は、さらにセンター電極３６１０およびＭＴＪスタック３６１２を含んでいる。ＭＴＪスタック３６１２は、ボトム電極の第１のサイドウォール３６０６、第２のサイドウォール３６０８およびボトムウォール３６０４から、センター電極３６１０を分ける。この実施形態では、ＭＴＪスタック３６１２は、第１の磁区３６１４および第２の磁区３６１６を含んでいる。センター電極３６１０は、ビット線３６１８につながれる。第１のサイドウォール３６０６および第２のサイドウォール３６０８は、線３６２０および３６２２を介してノード３６２４につながれる。ＭＴＪセル３６００は、ノード３６２４につながれた第１の端末、ソース線につながれた第２の端末３６３０、およびワード線３６２８につながれた制御端末を有するスイッチ３６２６をさらに含んでいる。

図３７は、２つの格納された値にアクセスするために２つのスイッチデバイスを持っているＭＴＪセル３７００の断面図である。ＭＴＪセル３７００は、第１のサイドウォール３７０６、ボトムウォール３７０４および第２のサイドウォール３７０８を含むボトム電極を含んでいる。ＭＴＪセル３７００は、さらにセンター電極３７１０およびＭＴＪスタック３７１２を含んでいる。ＭＴＪスタック３７１２は、ボトム電極の第１のサイドウォール３７０６、第２のサイドウォール３７０８およびボトムウォール３７０４から、センター電極３７１０を分ける。この実施形態では、ＭＴＪスタック３７１２は、第１の磁区３７１４および第２の磁区３７１６を含んでいる。センター電極３７１０は、ビット線３７１８につながれる。ＭＴＪセル３７００は、第１のサイドウォール３７０６につながれた第１の端末３７２０、ノード３７２４につながれた制御端末、および第１のソース線３７２８につながれた第２の端末を含む第１のスイッチ３７２２を含んでいる。ＭＴＪセル３７００は、さらにノード３７２４につながれるワード線３７２６を含んでいる。ＭＴＪセル３７００は、さらに、第２のサイドウォール３７０８につながれた第３の端末３７３０、ノード３７２４につながれた制御端末、および第２のソース線３７３４につながれた第４の端末を有する第２のスイッチ３７３２を含んでいる。共有のワード線３７２６、分離されたソース線３７２８および３７３４を持っているように描かれたが、他の実施形態では、分離されたワード線および共有のソース線が、その代わりに使用されてもよい。

特定の実施形態では、第１のソース線３７２８および第２のソース線３７３４は、データを第１および第２の磁区３７１４および３７１６から読み出しおよび／または第１および第２の磁区３７１４および３７１６に書き込むために、選択的に活性化されてもよい。特定の実施形態では、電流または電圧は、第１および第２のスイッチ３７２２および３７３２を活性化するために、ビット線３７１８に適用されおよびワード線３７２６に適用される。第２のソース線３７３４から分離されて独立する第１のソース線３７２８は、第１の磁区３７１４によって表わされるデータを読み出すために、活性化されてもよい。第２の特定の実施形態では、第１のソース線３７２８および第２のソース線３７３４は、第１および第２の磁区３７１４および３７１６によって表わされるデータを読み出すために、活性化されてもよい。

図３８は、３つの格納された値にアクセスするために３つのスイッチデバイスを持っているＭＴＪセル３８００の断面図である。ＭＴＪセル３８００は、第１のサイドウォール３８０６、ボトムウォール３８０４および第２のサイドウォール３８０８を含むボトム電極を含んでいる。ＭＴＪセル３８００は、さらにセンター電極３８１０およびＭＴＪスタック３８１２を含んでいる。ＭＴＪスタック３８１２は、ボトム電極の第１のサイドウォール３８０６、第２のサイドウォール３８０８およびボトムウォール３８０４から、センター電極３８１０を分ける。この実施形態では、ＭＴＪスタック３８１２は、第１の磁区３８１４、第２の磁区３８１６および第３の磁区３８１７を含んでいる。センター電極３８１０は、ビット線３８１８につながれる。ＭＴＪセル３８００は、第１のサイドウォール３８０６につながれる第１の端末３８２０、ノード３８２４につながれた制御端末、および第１のソース線３８２８につながれた第２の端末を含む第１のスイッチ３８２２を含んでいる。ＭＴＪセル３８００は、さらにノード３８２４につながれるワード線３８２６を含んでいる。ＭＴＪセル３８００は、さらに、ボトムウォール３８０４につながれた第３の端末３８３０、ノード３８２４につながれた制御端末、および第２のソース線３８３４につながれた第４の端末を有する第２のスイッチ３８３２を含んでいる。ＭＴＪセル３８００は、さらに、第２のサイドウォール３８１６につながれた第５の端末３８３６、ノード３８２４につながれた制御端末、および第３のソース線３８４０につながれた第６の端末を有する第３のスイッチ３８３８を含んでいる。

特定の実施形態では、第１のソース線３８２８、第２のソース線３８３４および第３のソース線３８４０は、データを第１、第３および第２の磁区３８１４、３８１７および３８１６から読み出しおよび／または第１、第３および第２の磁区３８１４、３８１７および３８１６に書き込むために、選択的に活性化されてもよい。特定の実施形態では、電流または電圧は、第１、第２および第３のスイッチ３８２２、３８３２および３８３８を活性化するために、ビット線３８１８に適用されおよびワード線３８２６に適用される。第１のソース線３８２８、第２のソース線３８３２または第３のソース線３８４０は、互いに分離されて独立されてもよく、第１、第２または第３の磁区３８１４、３８１６または３８１７によって表わされたデータを読み出すために活性化されてもよい。別の特定の実施形態では、第１のソース線３８２８、第２のソース線３８３２および第３のソース線３８４０は、第１、第３および第２の磁区３８１４、３８１７および３８１６によって表わされたデータを読み出すために、活性化されてもよい。他の実施形態では、第３のラテラル電極（図示せず）は、第４の磁区（図示せず）を含んでいる第３のサイドウォールに隣接している。また、端末３８３０は、３つのラテラル電極接続を使用して、ＭＴＪセル３８００のオペレーションを可能にするために、ボトムウォールではなく第３のラテラル電極につながれる。

図３９−４０は、多数のラテラル磁区を有する磁気トンネル接合（ＭＴＪ）ストラクチャを形成する方法の特定の実例となる実施形態の流れ図である。３９０２で、キャップ膜層は、堆積される。３９０４に続いて、ボトムビアがある場合、方法は３９０６に進み、ボトムビアを規定するために、フォト−エッチング、フォトレジスト剥離、ビア充填、化学的機械研磨プロセスが適用される。方法は３９０８に進む。そして、層間絶縁層（ＩＤＬ）およびキャップ膜層が堆積される。

３９０４まで戻って、ボトムビアがない場合は、方法は３９０８に進み、層間絶縁層（ＩＤＬ）およびキャップ膜層が堆積される。３９１０まで移って、ラテラル電極トレンチは、ボトムキャップ膜層でストップするフォト−エッチング工程を使用して形成される。３９１２に続いて、ラテラル電極が堆積され、そして、キャップ膜層でストップする、逆のフォト−エッチング、レジスト剥離、化学的機械研磨プロセスが行われる。３９１４に進んで、ＭＴＪのフォト−エッチングが行われる場合は、方法は３９１６まで進み、キャップ膜層は、ＭＴＪエッチングプロセスのために堆積される。３９１８に続いて、フォト−エッチングおよびフォトレジスト剥離プロセスは、ＭＴＪトレンチを規定するために行われる。

３９１４まで戻って、ＭＴＪのフォト−エッチングプロセスが行われない場合、方法は３９１８に進み、フォト−エッチングおよびフォトレジスト剥離プロセスは、ＭＴＪトレンチを規定するために行われる。３９２０に続いて、第１の磁気膜層、トンネル障壁および第２の磁気膜層を含む多数のＭＴＪ膜は、堆積される。３９２２に移って、トップ電極は、第２の磁気膜層上に堆積される。方法は３９２４に進み、図４０に続く。

図４０では、３９２４で、方法は４０２６に続き、ＭＴＪハードマスクが堆積される。キャップ膜でストップする、ＭＴＪのフォト−エッチングまたは逆のトレンチフォト−エッチングプロセスが行われる。また、フォトレジスト層が剥離される。４０２８まで移って、逆のフォト−エッチングプロセスが行われた場合、方法は４０３０に続く。また、化学的機械研磨のオペレーションは、ＭＴＪストラクチャ上で行われ、キャップ層で止められる。４０３２まで進み、サイドウォールのフォト−エッチングおよびフォトレジスト剥離オペレーションは、ＭＴＪスタックのサイドウォールを除去するために行われる。
４０２８まで戻って、逆のトレンチフォト−エッチングが行われない場合、方法は４０３２に進み、サイドウォールフォト−エッチングおよびレジスト剥離のオペレーションがＭＴＪスタックのサイドウォールを除去するために行われる。４０３４に続いて、逆のトレンチフォト−エッチングが行われる場合、方法は４０３６まで移る。また、キャップ膜層はＭＴＪスタックを覆って堆積される。４０３８に移って、層間絶縁層が堆積され、化学的機械研磨プロセスが行われる。４０３４まで戻って、逆のトレンチフォト−エッチングが行われない場合、方法は４０３８まで続く。そして、層間絶縁層が堆積され、化学的機械研磨プロセスが行われる。４０４０で、三次元の磁気アニーリング工程が行われる。ＭＴＪストラクチャが浅いトレンチ内に形成される、特定の例では、磁気アニールは、水平の磁化方向を確立するために、水平のＸ−Ｙ方向で行われてもよい。ＭＴＪストラクチャが深いトレンチ内に形成される、別の特定の例では、磁気アニールは、水平のｘ方向および垂直のｚ方向に行われてもよい。４０４２に移って、ビアのフォト−エッチング、フォトレジスト剥離、充填および化学的機械研磨（ＣＭＰ）プロセスは行われる。４０４４に進み、メタルパターンは、トレンチ、フォト−エッチング、めっきおよび化学的機械研磨プロセスによって、または、堆積およびフォト−エッチングプロセスによって、規定される。方法は、４０４６で終了する。

特定の実施形態では、図３９および４０によって例証された方法は、図２−１３のＭＴＪストラクチャのための処理フローを例証する。それは、ＭＴＪの化学的機械研磨プロセスを使用して形成されてもよい。あるいは、図３９および４０によって例証された方法は、図１４−２５のＭＴＪストラクチャのための処理フローを例証する。それは、ＭＴＪのエッチング工程によって形成されてもよい。特定の実例となる実施形態では、トレンチ深さおよびラテラル電極の形状は、しっかりとコントロールされてもよい。特定の例では、トンネル障壁は、酸化マグネシウム（ＭｇＯ）または酸化アルミニウム（アル２Ｏ３）から形成されてもよい。特定の例では、トップ電極の厚さは、継ぎ目なく、狭い傾きギャップを満たすようにコントロールされてもよい。キャップ膜層は、窒化ケイ素（ＳｉＮ）、シリコンカーボン（ＳｉＣ）または他の材料から形成されてもよい。また、ＭＴＪ化学的機械研磨（ＣＭＰ）プロセスは、キャップ膜層でストップする。特定の例では、磁気アニールプロセスは、アニール磁場方向に水平および垂直の磁区をすべて初期化するために、三次元で適用される。

図４１は、多数のラテラル磁区を有する磁気トンネル接合（ＭＴＪ）ストラクチャを形成する方法の第２の特定の実例となる実施形態の流れ図である。４１０２で、トレンチは、基板内に形成される。特定の実施形態では、基板の表面は実質的に平面である。４１０４に続いて、導電性端子はトレンチ内に堆積される。特定の実施形態では、導電性端子を堆積することは、第１のラテラル電極を形成するためにトレンチ内に第１の導電性端子を形成することと、第２のラテラル電極を形成するためにトレンチ内に第２の導電性端子を形成することと、を含んでいる。第１の導電性端子は、第２の導電性端子から電気的に分離される。４１０６に移って、磁気トンネル接合（ＭＴＪ）ストラクチャは、トレンチ内に堆積される。ＭＴＪストラクチャは、固定された磁化方向を有する固定磁性層、トンネル接合層、および設定で変えられる磁化方向を有する自由磁性層を含んでいる。固定磁性層は、基板の表面に実質的に垂直に伸びるインターフェースに沿って導電性端子につながれる。自由磁性層は、導電性端子に隣接していて、デジタル値を格納するのに適した磁区を運ぶ。方法は、４１０８で終了する。追加の製造プロセスが行われ、方法の各エレメントが今知られているまたは後で開発されてもよい技術を使用して行われてもよいことは、明白に理解されるに違いない。例えば、実例となる実施形態では、キャップ層は、トレンチを形成する前に基板に堆積されてもよい。トレンチは、導電性端子を堆積する前に形成されてもよい。化学的機械研磨（ＣＭＰ）のプロセスは、トレンチ内に導電性端子を堆積した後に行われてもよい。第１および第２のラテラル電極は、導電性膜を堆積して、ラテラル電極を分離することによって形成されてもよい。逆のトレンチフォト−エッチングプロセスおよびＣＭＰまたはＭＴＪフォト−エッチングプロセスは、トレンチ内にＭＴＪストラクチャを堆積した後に行われてもよい。三次元の磁気アニーリング工程は、行われてもよい。他の加工技術あるいはそれらの任意のコンビネーションは、行われてもよい。

特定の実施形態では、ＭＴＪストラクチャは、固定磁性層に隣接している反強磁性体（ＡＦ）層を含んでいる。また、固定磁性層は、ＡＦ層によって導電性端子につながれる。固定磁性層は、基板の表面に実質的に垂直に伸びる第１のインターフェースに沿って第１の導電性端子につながれた第１の部分を含んでいてもよく、基板の表面に実質的に垂直に伸びる第２のインターフェースに沿って第２の導電性端子につながれた第２の部分を含んでいてもよい。例えば、第１の部分は、ＡＦ層によって第１のラテラル電極につながれてもよい。また、第２の部分は、ＡＦ層によって第２のラテラル電極につながれてもよい。別の特定の実施形態では、固定磁性層は、基板の表面に実質的に平行に伸びるボトム部をさらに含んでいる。

特定の実施形態では、フォト−エッチングプロセスは、空洞を形成するためのパターンに従って層間絶縁層の一部を除去するために行われてもよい。また、導電性端子を堆積することは、空洞内に導電性端子を堆積することを含んでいる。例えば、ラテラル電極は、そのような空洞内に形成されてもよい。特定の実施形態では、方法は、さらにＭＴＪストラクチャの第２の導電性端子を堆積することを含んでいる。実例となる例として、第２の導電性端子は、トップ電極を含んでいてもよい。第２の導電性端子は、第１の導電性端子から電気的に分離されてもよい。

別の特定の実施形態では、トンネル接合障壁は、基板の表面に実質的に垂直に伸びる第３のインターフェースに沿って固定磁性層の第１の部分と接触する第１の接合部分を含んでいる。トンネル接合障壁は、基板の表面に実質的に垂直に伸びる第４のインターフェースに沿って固定磁性層の第２の部分と接触する第２の接合部分をさらに含んでいる。特定の実施形態では、自由磁性層は、トレンチ内に堆積される。自由磁性層は、基板の表面に実質的に垂直に伸びる第５のインターフェースに沿って第１の接合部分と接触する第１の自由部分を含んでおり、基板の表面に実質的に垂直に伸びる第６のインターフェースに沿って第２の接合部分と接触する第２の自由部分を含んでいる。

図４２は、多数のラテラル磁区を有する磁気トンネル接合（ＭＴＪ）ストラクチャを形成する方法の第３の特定の実例となる実施形態の流れ図である。４２０２で、トレンチは、基板内に形成される。トレンチは、第１のサイドウォール、第２のサイドウォール、第３のサイドウォール、第４のサイドウォールおよびボトムウォールを含んでいる。４２０４に続いて、第１の導電性端子は、第１のサイドウォールに隣接するトレンチ内に堆積される。また、第２の導電性端子は、トレンチ内に堆積される。４２０６に移って、磁気トンネル接合（ＭＴＪ）ストラクチャは、トレンチ内に堆積される。ＭＴＪストラクチャは、固定された磁化方向を備えた磁界を有する固定磁性層、トンネル接合層、および設定が変えられる磁化方向を備えた磁界を有する自由磁性層を含んでいる。ＭＴＪストラクチャは、第１、第２、第３および第４のラテラルインターフェースのそれぞれで第１、第２、第３のおよび第４のサイドウォールに隣接し、ボトムインターフェースでボトムウォールに隣接している。第１の導電性端子に隣接している自由磁性層は、第１のデジタル値を格納する第１の磁区を運ぶのに適している。また、第２の導電性端子に隣接している自由磁性層は、第２のデジタル値を格納する第２の磁区を運ぶのに適している。

特定の実施形態では、第１、第２、第３および第４のラテラルインターフェースは、基板の表面にほぼ垂直に伸びる。別の特定の実施形態では、第３の導電性端子は、トレンチの第３のサイドウォールに隣接して形成される。特定の実施形態では、第４のサイドウォールに隣接しているＭＴＪストラクチャの一部は、ＭＴＪストラクチャが実質的にＵ字形であるような開口を作成するために選択的に除去される。層間絶縁材料は、開口内に堆積されてもよい。特定の実施形態では、ＭＴＪストラクチャの一部は、ＭＴＪストラクチャ上でパターンを規定するためにフォト−エッチングプロセスを行なうことにより、およびパターンに従ってＭＴＪストラクチャの一部を除去することにより、選択的に除去されてもよい。追加の製造プロセスが行われ、方法の各エレメントが今知られているまたは後で開発されていてもよい技術を使用して行われてもよいことは、明白に理解されるに違いない。例えば、実例となる実施形態では、キャップ層は、トレンチを形成する前に基板に堆積されてもよい。トレンチは、第１の導電性端子を堆積する前に形成されてもよい。化学的機械研磨（ＣＭＰ）のプロセスは、トレンチ内に第１および第２の導電性端子を堆積した後に行われてもよい。逆のトレンチフォト−エッチングプロセスおよびＣＭＰまたはＭＴＪフォト−エッチングプロセスは、トレンチ内にＭＴＪストラクチャを堆積した後に行われてもよい。三次元の磁気アニーリング工程は行われてもよい。他の加工技術あるいはそれらの任意のコンビネーションは行われてもよい。

図４３は、ワイヤレス通信装置４３００のブロック図である。ワイヤレス通信デバイス４３００は、ＭＴＪセルアレイを有するメモリ４３３２、およびＭＴＪセルアレイを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）４３６２を含んでいる。それは、デジタル信号プロセッサ（ＤＳＰ）４３１０のようなプロセッサにつながれる。通信デバイス４３００は、さらにＤＳＰ４３１０につながれるＭＴＪセルのキャッシュメモリデバイス４３６４を含んでいる。ＭＴＪセルのキャッシュメモリデバイス４３６４、ＭＴＪセルアレイのメモリ４３３２、および多数のＭＴＪセルを含むＭＲＡＭデバイス４３６２は、図２−４２に関して記述されるように、プロセスによって形成されたＭＴＪセルを含んでいてもよい。特定の実施形態では、ＭＴＪセルのキャッシュメモリ４３６４、ＭＴＪセルアレイのメモリ４３３２、および多数のＭＴＪセルを含むＭＲＡＭデバイス４３６２は、慣習的なメモリデバイスに関する高いデータ保存密度を提供する。

図４３は、さらにデジタル信号プロセッサ４３１０およびディスプレイ４３２８につながれるディスプレイコントローラ４３２６を示す。コーダ／デコーダ（ＣＯＤＥＣ）４３３４もデジタル信号プロセッサ４３１０につなぐことができる。スピーカ４３３６およびマイクロホン４３３８は、ＣＯＤＥＣ４３３４につなぐことができる。

図４３は、ワイヤレスコントローラ４３４０をデジタル信号プロセッサ４３１０およびワイヤレスアンテナ４３４２につなぐことができることをさらに示す。特定の実施形態では、入力デバイス４３３０および電源４３４４は、オンチップ・システム４３２２につながれる。さらに、図４３の中で例証されるように、特定の実施形態中では、ディスプレイ４３２８、入力デバイス４３３０、スピーカ４３３６、マイクロホン４３３８、ワイヤレスアンテナ４３４２および電源４３４４は、オンチップ・システム４３２２の外部にある。しかしながら、各々は、インターフェースまたはコントローラのようなオンチップ・システム４３２２のコンポーネントにつなぐことができる。

当業者は、電子ハードウェア、コンピュータソフトウェアまたは両方のコンビネーションとして、ここに開示された実施形態に関して記述された、様々な実例となる論理ブロック、コンフィギュレーション、モジュール、回路、およびアルゴリズムステップがインプリメントされてもよいことをさらに認識するだろう。明白にハードウェアとソフトウェアのこの互換性を例証するために、様々な実例となるコンポーネント、ブロック、コンフィギュレーション、モジュール、回路およびステップは、それらの機能性の点から一般に上記であると説明された。総合体系に課された特定のアプリケーションおよび設計制約に依存したハードウェアまたはソフトウェアとして、そのような機能であろうとなかろうとインプリメントされる。熟練した職人は、各特定のアプリケーションの方法を変える際に記述された機能をインプリメントしてもよい。しかし、そのようなインプリメンテーション決定は、本開示の範囲から逸脱するとは解釈されるべきでない。

ここに開示された実施形態に関して記述された方法またはアルゴリズムのステップは、プロセッサによって実行されたハードウェア、ソフトウェアモジュール、または２つのコンビネーションで直接具体化されてもよい。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭまたは技術中で既知の記憶メディアの他の形式で存在してもよい。典型的な記憶メディアは、プロセッサにつながれる。そのようなプロセッサは、記憶メディアから情報を読み出し、そして、情報を書き込むことができる。代案では、記憶メディアは、プロセッサに不可欠かもしれない。プロセッサと記憶メディアは、ＡＳＩＣに存在してもよい。ＡＳＩＣは、コンピュータデバイスまたはユーザ端末に存在してもよい。代案では、プロセッサと記憶メディアは、コンピュータデバイスまたはユーザ端末中の個別部品として存在してもよい。

開示された実施形態の前の記述は、開示された実施形態をどんな当業者も作るか使用することを可能にするために提供される。これらの実施形態の様々な変更は、当業者に容易に明白になる。また、ここに定義された一般的な法則は、開示の精神または範囲から外れずに、他の実施形態に適用されてもよい。したがって、本開示は、ここに開示された実施形態に限定されたようには意図されず、次の請求項によって定義されるような法則と新しい特徴と一致して、可能な限り広い範囲を与えられることになっている。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
［１］ 磁気トンネル接合デバイスを製造する方法は、
基板内にトレンチを形成することと、
前記トレンチ内に導電性端子を堆積することと、
前記トレンチ内に磁気トンネル接合（ＭＴＪ）ストラクチャを堆積することと、
を具備し、
前記ＭＴＪストラクチャは、固定された磁化方向を有する固定磁性層と、トンネル接合層と、設定で変えられる磁化方向を有する自由磁性層と、を含んでいる、
前記固定磁性層は、基板の表面に実質的に垂直に伸びるインターフェースに沿って導電性端子につながれる、
前記自由磁性層は、デジタル値を格納するのに適した磁区を運ぶために前記導電性端子に隣接している。
［２］ 前記基板の前記表面は、実質的に平面を具備する、前記［１］の方法。
［３］ 前記導電性端子を堆積する前に、キャップ膜層および層間絶縁層を堆積することと、前記トレンチを形成することと、をさらに具備する、前記［１］方法。
［４］ 空洞を形成するために、パターンに従って前記層間絶縁層の一部を削除するためにフォト−エッチングプロセスを行なうこと、をさらに具備し、
前記導電性端子を堆積することは、前記空洞内に前記導電性端子を堆積することを具備する、前記［３］の方法。
［５］ 前記固定層は、反強磁性層によって前記導電性端子につながれる、前記［１］の方法。
［６］ 前記導電性端子を堆積することは、
第１のラテラル電極を形成するために、前記トレンチ内に第１の導電性端子を形成することと、
第２のラテラル電極を形成するために、前記トレンチ内に第２の導電性端子を形成することと、
を具備する、前記［５］の方法。
［７］ 前記第１の導電性端子は、前記第２の導電性端子から電気的に分離される、前記［６］の方法。
［８］ 前記ＭＴＪストラクチャを堆積することは、前記トレンチ内に前記固定磁性層を堆積することを具備する、
前記固定磁性層は、第１の部分と第２の部分とを含んでいる、
前記第１の部分は、前記基板の表面に実質的に垂直に伸びる第１のインターフェースに沿って、前記反強磁性層によって前記第１の導電性端子につながれる、
前記第２の部分は、前記基板の前記表面に実質的に垂直に伸びる第２のインターフェースに沿って、前記反強磁性層によって前記第２の導電性端子につながれる、
前記［６］の方法。
［９］ 前記固定磁性層は、前記基板の前記表面に実質的に平行に伸びるボトム部をさらに含んでいる、前記［８］の方法。
［１０］ 前記トレンチ内にトンネル接合障壁を堆積することと、前記トンネル接合障壁は、前記基板の前記表面に実質的に垂直に伸びる第３のインターフェースに沿って、前記固定磁性層の前記第１の部分と接触する第１の接合部分を含んでいる、前記トンネル接合障壁は、前記基板の前記表面に実質的に垂直に伸びる第４のインターフェースに沿って、前記固定磁性層の前記第２の部分と接触する第２の接合部分をさらに含んでいる、
前記トレンチ内に自由磁性層を堆積することと、前記自由磁性層は、基板の表面に実質的に垂直に伸びる第５のインターフェースに沿って、前記第１の接合部分と接触する第１の自由部分と、前記基板の前記表面に実質的に垂直に伸びる第６のインターフェースに沿って、前記第１の接合部分と接触する第２の自由部分と、を含んでいる、
をさらに具備する、前記［８］の方法。
［１１］ 磁気トンネル接合デバイスを形成する方法は、
基板内にトレンチを形成することと、前記トレンチは、第１のサイドウォールと、第２のサイドウォールと、第３のサイドウォールと、第４のサイドウォールと、ボトムウォールと、を含んでいる、
前記第１のサイドウォールに隣接した前記トレンチ内に第１の導電性端子を堆積し、前記トレンチ内に第２の導電性端子を堆積することと、
前記トレンチ内に磁気トンネル接合（ＭＴＪ）ストラクチャを堆積することと、
を具備し、
前記ＭＴＪストラクチャは、固定された磁化方向を備えた磁界を有する固定磁性層と、トンネル接合層と、設定で変えられる磁化方向を備えた磁界を有する自由磁性層と、を含んでいる、
前記ＭＴＪストラクチャは、第１、第２、第３および第４のラテラルインターフェースのそれぞれで第１、第２、第３および第４のサイドウォールに隣接し、ボトムインターフェースでボトムウォールに隣接している、
前記自由磁性層は、第１のデジタル値を格納するために第１の磁区を運ぶのに適した前記第１の導電性端子に隣接している第１の部分を含んでいる、
前記自由磁性層は、第２のデジタル値を格納するために第２の磁区を運ぶのに適した前記第２の導電性端子に隣接している第２の部分を含んでいる。
［１２］ 第１、第２、第３および第４のラテラルインターフェースは、前記基板の表面にほぼ垂直に伸びる、前記［１１］の方法。
［１３］ 前記トレンチの前記第３のサイドウォールに隣接する第３の導電性端子を形成することをさらに含む、前記［１１］の方法。
［１４］ 前記ＭＴＪストラクチャが実質的にＵ字形であるように、開口を作るために前記第４のサイドウォールに隣接している前記ＭＴＪストラクチャの一部を選択的に除去することをさらに含む、前記［１１］の方法。
［１５］ 前記開口へ層間絶縁材料を堆積することをさらに含む、前記［１４］の方法。
［１６］ 前記ＭＴＪストラクチャの前記一部を選択的に除去することは、前記ＭＴＪストラクチャ上でパターンを定義し、かつ、前記開口に従って前記ＭＴＪストラクチャの前記一部を除去するために、フォト−エッチングプロセスを行なうことを具備する、前記［１４］の方法。
［１７］ 前記磁気トンネル接合（ＭＴＪ）デバイスは、
第１のサイドウォールと第２のサイドウォールとを有するトレンチを含む基板と、
前記第１のサイドウォールに隣接している前記トレンチ内に配置された第１のラテラル電極と、
前記第２のサイドウォールに隣接している前記トレンチ内に配置された第２のラテラル電極と、
前記トレンチ内に配置された磁気トンネル接合（ＭＴＪ）ストラクチャと、
を具備し、
前記ＭＴＪストラクチャは、固定された磁化方向を備えた磁界を有する固定磁性層と、トンネル接合層と、設定で変えられる磁化方向を備えた磁界を有する自由磁性層と、を含んでいる、
前記ＭＴＪストラクチャは、第１のラテラルインターフェースで前記第１のラテラル電極と接し、第２のラテラルインターフェースで前記第２のラテラル電極と接している、
前記自由磁性層は、第１のデジタル値を格納するために第１の磁区を運ぶのに適した前記第１のラテラル電極に隣接する第１の部分を含んでいる、
前記自由磁性層は、第２のデジタル値を格納するために第２の磁区を運ぶのに適した前記第２のラテラル電極に隣接する第２の部分を含んでいる。
［１８］ ボトムウォールに隣接している前記トレンチ内のボトム電極をさらに具備し、
前記自由磁性層は、ボトムデジタル値を格納するためにボトム磁区を運ぶのに適した前記ボトム電極に隣接するボトム部分を含んでいる、前記［１７］のＭＴＪデバイス。
［１９］ 前記トレンチは、第３のサイドウォールを含み、
前記第３のサイドウォールに隣接している前記トレンチ内に配置された第３のラテラル電極をさらに具備し、
前記自由磁性層は、第３のデジタル値を格納するために第３の磁区を運ぶのに適した前記第３のラテラル電極に隣接している第３の部分を含んでいる、
前記［１７］のＭＴＪデバイス。
［２０］ ビット線につながれたトップ電極と、
前記第１のラテラル電極につながれた第１の端末と、ワード線につながれた第１の制御端末と、第１のソース線につながれた第２の端末と、を含む第１のスイッチと、
前記第２のラテラル電極につながれた第３の端末と、前記ワード線につながれた第２の制御端末と、第２のソース線につながれた第４の端末と、を含む第２のスイッチと、
前記第３のラテラル電極をつながれた第５の端末と、前記ワード線につながれた第３の制御端末と、第３のソース線につながれた第６の端末と、を含む第３のスイッチと、
をさらに具備する、前記［１９］のＭＴＪデバイス。
［２１］ 前記第１のサイドウォールは、前記基板の表面に実質的に平行に伸びる長さと、前記表面に実質的に垂直に伸びる深さと、を有し、
前記深さに対する前記長さの比率は、前記第１のサイドウォールに隣接している前記自由層の前記第１の部分の前記磁区の配向性を定義する、前記［１７］のＭＴＪデバイス。
［２２］ 前記長さが前記深さより大きい場合に、前記基板の前記表面と実質的に平行な方向に磁区は適応させられる、前記［２１］のＭＴＪデバイス。
［２３］ 前記長さが深前記さ未満である場合に、前記基板の前記表面に実質的に垂直な方向に磁区は適応させられる、前記［２１］のＭＴＪデバイス。

Claims (21)

1. 基板内にトレンチを形成することと、
   前記トレンチ内に導電性端子を堆積することであって、前記導電性端子は、第１のラテラル電極を形成する第１の導電性端子と第２のラテラル電極を形成する第２の導電性端子とを有することと、
   前記トレンチ内に磁気トンネル接合（ＭＴＪ）ストラクチャを堆積することと、
   を具備し、
   前記ＭＴＪストラクチャは、固定された磁化方向を有する固定磁性層と、トンネル接合層と、設定で変えられる磁化方向を有する自由磁性層と、を含み、
   前記固定磁性層は、前記基板の表面に実質的に垂直に伸びるインターフェースに沿って前記導電性端子につながれ、
   前記自由磁性層は、デジタル値を格納するのに適した磁区を運ぶために前記導電性端子に隣接し、
   前記基板の前記表面は、実質的に平面である、磁気トンネル接合デバイスを製造する方法。
2. 前記導電性端子を堆積する前に、キャップ膜層および層間絶縁層を堆積することと、前記トレンチを形成することと、をさらに具備する、請求項１の方法。
3. 空洞を形成するために、パターンに従って前記層間絶縁層の一部を削除するためにフォト−エッチングプロセスを行なうこと、をさらに具備し、
   前記導電性端子を堆積することは、前記空洞内に前記導電性端子を堆積することを具備する、請求項２の方法。
4. 前記固定層は、反強磁性層によって前記導電性端子につながれる、請求項１の方法。
5. 前記第１の導電性端子は、前記第２の導電性端子から電気的に分離される、請求項１の方法。
6. 前記ＭＴＪストラクチャを堆積することは、前記トレンチ内に前記固定磁性層を堆積することを具備し、
   前記固定磁性層は、第１の部分と第２の部分とを含み、
   前記第１の部分は、前記基板の前記表面に実質的に垂直に伸びる第１のインターフェースに沿って、前記反強磁性層によって前記第１の導電性端子につながれ、
   前記第２の部分は、前記基板の前記表面に実質的に垂直に伸びる第２のインターフェースに沿って、前記反強磁性層によって前記第２の導電性端子につながれる、
   請求項４の方法。
7. 前記固定磁性層は、前記基板の前記表面に実質的に平行に伸びるボトム部をさらに含んでいる、請求項６の方法。
8. 前記トレンチ内にトンネル接合障壁を堆積することであって、前記トンネル接合障壁は、前記基板の前記表面に実質的に垂直に伸びる第３のインターフェースに沿って、前記固定磁性層の前記第１の部分と接触する第１の接合部分を含み、前記トンネル接合障壁は、前記基板の前記表面に実質的に垂直に伸びる第４のインターフェースに沿って、前記固定磁性層の前記第２の部分と接触する第２の接合部分をさらに含むことと、
   前記トレンチ内に自由磁性層を堆積することであって、前記自由磁性層は、前記基板の前記表面に実質的に垂直に伸びる第５のインターフェースに沿って、前記第１の接合部分と接触する第１の自由部分と、前記基板の前記表面に実質的に垂直に伸びる第６のインターフェースに沿って、前記第２の接合部分と接触する第２の自由部分と、を含むことと、
   をさらに具備する、請求項６の方法。
   
9. 基板内にトレンチを形成することであって、前記トレンチは、第１のサイドウォールと、第２のサイドウォールと、第３のサイドウォールと、第４のサイドウォールと、ボトムウォールと、を含むことと、
   前記第１のサイドウォールに隣接した前記トレンチ内に第１の導電性端子を堆積し、前記トレンチ内に第２の導電性端子を堆積することと、
   前記トレンチ内に磁気トンネル接合（ＭＴＪ）ストラクチャを堆積することと、
   を具備し、
   前記ＭＴＪストラクチャは、固定された磁化方向を備えた磁界を有する固定磁性層と、トンネル接合層と、設定で変えられる磁化方向を備えた磁界を有する自由磁性層と、を含み、
   前記ＭＴＪストラクチャは、第１、第２、第３および第４のラテラルインターフェースのそれぞれで第１、第２、第３および第４のサイドウォールに隣接し、ボトムインターフェースでボトムウォールに隣接し、
   前記自由磁性層は、第１のデジタル値を格納するために第１の磁区を運ぶのに適した前記第１の導電性端子に隣接している第１の部分を含み、
   前記自由磁性層は、第２のデジタル値を格納するために第２の磁区を運ぶのに適した前記第２の導電性端子に隣接している第２の部分を含み、
   前記基板の表面は、実質的に平面である、磁気トンネル接合デバイスを形成する方法。
10. 第１、第２、第３および第４のラテラルインターフェースは、前記基板の前記表面にほぼ垂直に伸びる、請求項９の方法。
11. 前記トレンチの前記第３のサイドウォールに隣接する第３の導電性端子を形成することをさらに含む、請求項９の方法。
12. 前記ＭＴＪストラクチャが実質的にＵ字形であるように、開口を作るために前記第４のサイドウォールに隣接している前記ＭＴＪストラクチャの一部を選択的に除去することをさらに含む、請求項９の方法。
13. 前記開口へ層間絶縁材料を堆積することをさらに含む、請求項１２の方法。
14. 前記ＭＴＪストラクチャの前記一部を選択的に除去することは、前記ＭＴＪストラクチャ上でパターンを定義し、かつ、前記開口に従って前記ＭＴＪストラクチャの前記一部を除去するために、フォト−エッチングプロセスを行なうことを具備する、請求項１２の方法。
15. 第１のサイドウォールと第２のサイドウォールとを有するトレンチを含む基板と、
    前記第１のサイドウォールに隣接している前記トレンチ内に配置された第１のラテラル電極と、
    前記第２のサイドウォールに隣接している前記トレンチ内に配置された第２のラテラル電極と、
    前記トレンチ内に配置された磁気トンネル接合（ＭＴＪ）ストラクチャと、
    を具備し、
    前記ＭＴＪストラクチャは、固定された磁化方向を備えた磁界を有する固定磁性層と、トンネル接合層と、設定で変えられる磁化方向を備えた磁界を有する自由磁性層と、を含み、
    前記ＭＴＪストラクチャは、第１のラテラルインターフェースで前記第１のラテラル電極と接し、第２のラテラルインターフェースで前記第２のラテラル電極と接し、
    前記自由磁性層は、第１のデジタル値を格納するために第１の磁区を運ぶのに適した前記第１のラテラル電極に隣接する第１の部分を含み、
    前記自由磁性層は、第２のデジタル値を格納するために第２の磁区を運ぶのに適した前記第２のラテラル電極に隣接する第２の部分を含み、
    前記基板の表面は、実質的に平面である、磁気トンネル接合（ＭＴＪ）デバイス。
16. ボトムウォールに隣接している前記トレンチ内のボトム電極をさらに具備し、
    前記自由磁性層は、ボトムデジタル値を格納するためにボトム磁区を運ぶのに適した前記ボトム電極に隣接するボトム部分を含んでいる、請求項１５のＭＴＪデバイス。
17. 前記トレンチは、第３のサイドウォールを含み、
    前記第３のサイドウォールに隣接している前記トレンチ内に配置された第３のラテラル電極をさらに具備し、
    前記自由磁性層は、第３のデジタル値を格納するために第３の磁区を運ぶのに適した前記第３のラテラル電極に隣接している第３の部分を含んでいる、
    請求項１５のＭＴＪデバイス。
18. ビット線につながれたトップ電極と、
    前記第１のラテラル電極につながれた第１の端末と、ワード線につながれた第１の制御端末と、第１のソース線につながれた第２の端末と、を含む第１のスイッチと、
    前記第２のラテラル電極につながれた第３の端末と、前記ワード線につながれた第２の制御端末と、第２のソース線につながれた第４の端末と、を含む第２のスイッチと、
    前記第３のラテラル電極をつながれた第５の端末と、前記ワード線につながれた第３の制御端末と、第３のソース線につながれた第６の端末と、を含む第３のスイッチと、
    をさらに具備する、請求項１７のＭＴＪデバイス。
19. 前記第１のサイドウォールは、前記基板の前記表面に実質的に平行に伸びる長さと、前記表面に実質的に垂直に伸びる深さと、を有し、
    前記深さに対する前記長さの比率は、前記第１のサイドウォールに隣接している前記自由層の前記第１の部分の前記磁区の配向性を定義する、請求項１５のＭＴＪデバイス。
20. 前記長さが前記深さより大きい場合に、前記基板の前記表面と実質的に平行な方向に磁区は適応させられる、請求項１９のＭＴＪデバイス。
21. 前記長さが前記深さ未満である場合に、前記基板の前記表面に実質的に垂直な方向に磁区は適応させられる、請求項１９のＭＴＪデバイス。

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