KR20100117146A - 자기 터널 접합 장치 형성 방법 - Google Patents

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Abstract

기판에 트랜치를 형성하고, 상기 트랜치 내에 도전성 단자를 디포짓하고, 상기 트랜치 내에 자기 터널 접합(MTJ) 구조를 디포짓하는 단계들을 포함하는 자기 터널 접합 구조 제조 방법이 제시된다. 상기 MTJ 구조는 고정된 자기 오리엔테이션을 갖는 고정된 자기 계층, 터널 접합 계층, 및 구성가능한 자기 오리엔테이션을 갖는 자유 자기 계층을 포함한다. 상기 MTJ 구조는 또한 반-강자성 계층을 포함할 수 있다. 고정된 자기 계층은 상기 기판의 표면에 실질적으로 법선(normal) 방향으로 연장되는 인터페이스를 따라 상기 도전성 단자에 접촉한다. 상기 도전성 단자에 인접하는 자유 자기 계층은 디지털 값을 저장하기 위해서 자기 도메인을 캐리한다.

Description

자기 터널 접합 장치 형성 방법{Method of forming a magnetic tunnel junction device}
본 발명은 일반적으로 다수의 측면 자기 도메인들을 포함하는 자기 터널 접합 셀을 형성하는 방법에 관한 것이다.
일반적으로, 휴대용 컴퓨팅 장치 및 무선 통신 장치의 광범위한 사용으로 인해 고-밀도 및 저-전력 비-휘발성 메모리에 대한 요구가 증가되었다. 프로세스 기술들이 진보함에 따라, 자기 터널 접합(MTJ) 장치들에 기반한 자기-저항성 랜덤 액세스 메모리(MRAM)를 제조하는 것이 가능해졌다. 전통적인 스핀 토크 터널(STT) 접합 장치들은 플랫 스택 구조들(flat stack structures)로 일반적으로 형성된다. 이러한 장치들은 일반적으로 단일 자기 도메인을 갖는 2-차원 자기 터널 접합(MTJ) 셀들을 갖는다. MTJ 셀은 일반적으로 반-강자성(anti-ferromagnetic) 계층(AF), 고정 자기 계층, 배리어 계층(즉, 터널링 산화물 계층), 및 자유 자기 계층을 포함하고, 여기서 하나의 비트 값은 자유 자기 계층에서 유도되는 자기장에 의해 표현된다. 고정된 자기 계층에 의해 전달되는 고정된 자기장에 대한 자유 계층의 자기장의 방향이 이러한 비트 값을 결정한다.
기존에, MTJ 장치들을 사용하여 데이터 밀도를 개선하기 위해서, 하나의 기술은 보다 많은 수의 MTJ 장치들을 보다 적은 영역에 배치하기 위해서 MTJ 장치들의 사이즈를 감소시키는 것을 포함한다. 그러나 MTJ 장치들의 사이즈는 제조 프로세스 기술에 의해 제한된다. 또 다른 기술은 하나의 MTJ 장치 내에 다수의 MTJ 구조들을 형성하는 것을 포함한다. 예를 들어, 일 예에서, 제1 고정 계층, 제1 터널 배리어 계층, 및 제1 자유 계층을 포함하는 제1 MTJ 장치가 형성된다. 유전 물질 계층이 제1 MTJ 구조 위에 형성되고, 제2 MTJ 구조가 상기 유전 물질 계층 위에 형성된다. 이러한 구조들은 X-Y 방향에서 스토리지 밀도를 증가시키지만, Z-방향에서 메모리 어레이의 사이즈를 증가시킨다. 불행히도, 이러한 구조들은 셀 당 하나의 비트만을 저장하고, 따라서 Z-방향의 영역 및 제조 비용을 대가로 데이터 X-Y 방향에서 데이터 밀도가 증가된다. 또한, 이러한 구조들은 와이어-트레이스 라우팅(wire-trace routing) 복잡도를 증가시킨다. 따라서, MTJ 셀들 각각의 회로 영역을 증가시키지 않고 보다 큰 스토리지 밀도를 가지며, 프로세스 기술에 따라 스케일링될 수 있는 개선된 메모리 장치들이 요구된다.
특정 실시예에서, 자기 터널 접합(MTJ) 셀은 제1 측벽 및 제2 측벽을 구비한 트랜치를 갖는 기판을 포함한다. MTJ 셀은 또한 상기 제1 측벽에 인접한 트랜치 내에 배치된 제1 측면 전극 및 상기 제2 측벽에 인접한 트랜치 내에 배치되는 제2 측면 전극을 포함한다. MTJ 셀은 또한 상기 트랜치 내에 배치된 자기 터널 접합(MTJ) 구조를 포함한다. MTJ 구조는 고정된 자기 오리엔테이션을 갖는 자기장을 갖는 고정된 자기 계층, 터널 접합 계층, 및 구성가능한 자기 오리엔테이션을 갖는 자기장을 갖는 자유 자기 계층을 포함한다. MTJ 구조는 또한 반-강자성 계층을 포함할 수 있다. MTJ 구조는 제1 측면 인터페이스에서 제1 측면 전극과 접촉하고, 제2 측면 인터페이스에서 제2 측면 전극과 접촉한다. 제2 측면 전극에 인접한 자유 자기 계층은 제1 디지털 값을 저장하기 위해서 제1 자기 도메인을 캐리(carry)하도록 적응된다. 제2 측면 전극에 인접한 자유 자기 계층은 제2 디지털 값을 저장하기 위해서 제2 자기 도메인을 캐리하도록 적응된다.
다른 특정 실시예에서, 기판에 트랜치를 형성하고, 상기 트랜치 내에 도전성 단자를 디포짓하고, 상기 트랜치 내에 자기 터널 접합(MTJ) 구조를 디포짓하는 단계들을 포함하는 자기 터널 접합 구조 제조 방법이 제시된다. 상기 MTJ 구조는 고정된 자기 오리엔테이션을 갖는 고정된 자기 계층, 터널 접합 계층, 및 구성가능한 자기 오리엔테이션을 갖는 자유 자기 계층을 포함한다. 상기 MTJ 구조는 또한 반-강자성 계층을 포함할 수 있다. 고정된 자기 계층은 상기 기판의 표면에 실질적으로 법선(normal) 방향으로 연장되는 인터페이스를 따라 상기 도전성 단자에 접촉한다. 상기 도전성 단자에 인접하는 자유 자기 계층은 디지털 값을 저장하기 위해서 자기 도메인을 캐리한다.
또 다른 특정 실시예에서, 제1 측벽, 제2 측벽, 제3 측벽, 제4 측벽, 및 하부 벽을 포함하는 트랜치를 기판에 형성하는 단계를 포함하는 자기 터널 접합 장치를 형성하는 방법이 제시된다. 상기 방법은 상기 제1 측벽에 근접한 상기 트랜치 내에 제1 도전성 단자 디포짓(deposit)하고 상기 트랜치 내에 제2 도전성 단자를 디포짓하는 단계를 포함한다. 상기 방법은 추가로 상기 트랜치 내에 자기 터널 접합(MTJ) 구조를 디포짓하는 단계를 포함한다. 상기 MTJ 구조는 고정된 자기 오리엔테이션의 자기장을 갖는 고정된 자기 계층, 터널 접합 계층, 및 구성가능한(configurable) 자기 오리엔테이션의 자기장을 갖는 자유 자기 계층을 포함할 수 있다. 상기 고정된 자유 계층은 각각 제1, 제2, 제3, 및 제4 측면 인터페이스들에서 상기 제1, 제2, 제3, 및 제4 측벽에 접촉하며, 하부 인터페이스에서 상기 하부 벽에 접촉한다. 상기 제1 도전성 단자에 인접한 상기 자유 자기 계층은 제1 디지털 값을 저장하기 위해서 제1 자기 도메인을 캐리(carry)하도록 적응되고, 상기 제2 도전성 단자에 인접한 상기 자유 자기 계층은 제2 디지털 값을 저장하기 위해서 제2 자기 도메인을 캐리하도록 적응된다.
자기 터널 접합(MTJ) 장치의 실시예들에 의해 제공되는 하나의 특별한 장점은 다수의 데이터 비트들이 하나의 MTJ 셀에서 저장될 수 있다는 것이다. 이러한 예에서, 단일 비트 MTJ 셀의 데이터 스토리지 밀도는 특정 구현에 따라, 2배, 3배 또는 4배로 증가될 수 있다.
또 다른 특정 장점은 측면 전극들이 보다 짧은 접촉 거리를 제공하여, 효율성을 개선하고 와이어링으로 인한 기생 저항들 및 커패시턴스들을 감소시킨다는 것이다.
또 다른 장점은 다중 비트 MTJ 셀이 프로세스 기술에 따라 스케일링될 수 있고, 따라서 MTJ 셀 사이즈가 감소하더라도 다중-비트 MTJ 셀들을 허용할 수 있다는 것이다.
또 다른 특정 장점은 MTJ 셀이 다수의 데이터 비트들을 저장하기 위해서 다수의 독립적인 자기 도메인들을 포함할 수 있다는 것이다. 특정 실시예에서, MTJ 셀은 (기판의 평면 표면으로부터 수직으로 연장되는) 다수의 측벽들을 포함할 수 있고, 이러한 다수의 측벽들 각각은 데이터 비트를 저장하기 위한 고유한 측면 자기 도메인을 캐리한다. 또한, MTJ 셀은 또 다른 데이터 비트를 저장하기 위해서 수평 자기 도메인을 포함하는 하부 벽을 포함할 수 있다.
MTJ 셀이 다수의 독립적인 자기 도메인을 포함할 수 있다는 점에서 또 다른 장점이 제공된다. 다수의 독립적인 자기 도메인들 각각은 MTJ 셀 내의 다른 자기 도메인들에 저장된 데이터를 변경시키지 않고 기록 또는 판독될 수 있다.
본 발명의 다른 양상들, 장점들, 및 특징들이 하기 도면을 참조하여 상술된다.
도1은 측면 자기 도메인들을 포함하는 자기 터널 접합(MTJ) 스택을 특정 실시예에 대한 단면도이다.
도2는 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치의 특정 실시예에 대한 상부도이다.
도3은 도2의 라인 3-3을 따라 취해진 도2의 회로 장치의 단면도이다.
도4는 도2의 라인 4-4를 따라 취해진 도2의 회로 장치의 단면도이다.
도5는 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치의 제2 실시예의 상부도이다.
도6은 도5의 라인 6-6을 따라 취해진 도5의 회로 장치의 단면도이다.
도7은 도5의 라인 7-7을 따라 취해진 도5의 회로 장치의 단면도이다.
도8은 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치의 제3 실시예의 상부도이다.
도9는 도8의 라인 9-9를 따라 취해진 도8의 회로 장치의 단면도이다.
도10은 도8의 라인 10-10을 따라 취해진 도8의 회로 장치의 단면도이다.
도11은 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치의 제4 실시예의 상부도이다.
도12는 도11의 라인 12-12를 따라 취해진 도11의 회로 장치의 단면도이다.
도13은 도11의 라인 13-13을 따라 취해진 도11의 회로 장치의 단면도이다.
도14는 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치의 제5 실시예의 상부도이다.
도15는 도14의 라인 15-15를 따라 취해진 도14의 회로 장치의 단면도이다.
도16은 도14의 라인 16-16을 따라 취해진 도14의 회로 장치의 단면도이다.
도17은 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치의 제6 실시예의 상부도이다.
도18은 도17의 라인 18-18을 따라 취해진 도17의 회로 장치의 단면도이다.
도19는 도17의 라인 19-19를 따라 취해진 도17의 회로 장치의 단면도이다.
도20은 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치의 제7 실시예의 상부도이다.
도21은 도20의 라인 21-21을 따라 취해진 도20의 회로 장치의 단면도이다.
도22는 도20의 라인 22-22를 따라 취해진 도20의 회로 장치의 단면도이다.
도23은 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치의 제8 실시예의 상부도이다.
도24는 도23의 라인 23-24를 따라 취해진 도23의 회로 장치의 단면도이다.
도25는 도23의 라인 25-25를 따라 취해진 도23의 회로 장치의 단면도이다.
도26은 0-값 상태로 구성되는 다수의 측면 자기 도메인들을 갖는 MTJ 셀의 자유 계층의 상부도이다.
도27은 0 값을 나타내도록 자유 계층의 자기 도메인들을 구성하기 위한 기록 전류를 보여주는 도26의 자유 계층을 포함하는 MTJ 셀의 단면도이다.
도28은 도26의 라인 28-28을 따라 취해진 도26의 자유 계층의 단면도이다.
도29는 도26의 라인 29-29를 따라 취해진 도26의 자유 계층의 단면도이다.
도30은 1-값 상태로 구성되는 다수의 측면 자기 도메인들을 갖는 MTJ 셀의 자유 계층의 상부도이다.
도31은 1 값을 나타내도록 자유 계층의 자기 도메인들을 구성하기 위한 기록 전류를 보여주는 도30의 자유 계층을 포함하는 MTJ 셀의 단면도이다.
도32는 도30의 라인 32-32를 따라 취해진 도30의 자유 계층의 단면도이다.
도33은 도30의 라인 33-33을 따라 취해진 도30의 자유 계층의 단면도이다.
도34는 MTJ 셀의 특정 실시예의 단면도이다.
도35는 증가된 저항을 제공하는 MTJ 셀의 또 다른 실시예에 대한 단면도이다.
도36은 하나의 저장된 값에 액세스하기 위해서 단일 스위치 장치를 갖는 MTJ 셀의 단면도이다.
도37은 2개의 저장된 값들에 액세스하기 위해서 2개의 스위치 장치들을 갖는 MTJ 셀의 단면도이다.
도38은 3개의 저장된 값들에 액세스하기 위해서 3개의 스위치 장치들을 갖는 MTJ 셀의 단면도이다.
도39-40은 다수의 측면 자기 도메인들을 갖는 가지 터널 접합(MTJ) 구조를 형성하는 방법에 대한 특정 실시예에 대한 흐름도이다.
도41은 다수의 측면 자기 도메인들을 갖는 가지 터널 접합(MTJ) 구조를 형성하는 방법에 대한 제2 실시예에 대한 흐름도이다.
도42는 다수의 측면 자기 도메인들을 갖는 가지 터널 접합(MTJ) 구조를 형성하는 방법에 대한 제3 실시예에 대한 흐름도이다.
도43은 MTJ 셀들을 포함하는 메모리 회로들을 포함하는 무선 통신 장치의 블록도이다.
도1은 측면 자기 도메인들을 포함하는 자기 터널 접합(MTJ) 셀(100)의 특정 실시예에 대한 단면도이다. MTJ 셀(100)은 MTJ 스택(106), 센터 전극(108), 제1 측면 전극(110), 및 제2 측면 전극(112)을 갖는 자기 터널 접합(MTJ) 구조(104)를 포함한다. MTJ 스택(106)은 고정된 자기 오리엔테이션을 갖는 자기 도메인을 캐리하는 고정된 자기 계층(114), 터널 배리어 계층(116), 및 구성가능한 자기 오리엔테이션을 갖는 자유 자기 계층(118)을 포함한다. MTJ 스택(106)은 또한 고정된 자기 계층(114)을 고정(pin)하는 반-강자성(AF) 계층(미도시)을 포함할 수 있다. MTJ 스택(106)은 또한 추가적인 계층들(미도시)을 포함할 수 있다. 고정된 자기 계층(114)은 또한 제1 측면 인터페이스(120)에서 AF 계층을 통해 제1 측면 전극(110)에 커플링되고, 제2 측면 인터페이스(122)에서 제2 측면 전극(112)과 접촉한다. 자유 자기 계층(118)이 각각 제1 및 제2 측면 인터페이스(120 및 122)에서 제1 및 제2 측면 전극(110 및 112)과 접촉하도록 고정된 자기 계층(114) 및 자유 자기 계층(118)이 스위칭될 수 있음이 이해되어야 한다. 일반적으로, 자유 자기 계층(118)은 제1 측면 전극(110)에 인접한 제1 자기 도메인(124)(도26의 2612에 제시됨)을 캐리하는 제1 부분을 가질 수 있고, 제2 측면 전극(112)에 인접한 제2 자기 도메인(126)(도26의 2616에서 제시됨)을 캐리하는 제2 부분을 갖는다.
특정 실시예에서, MTJ 셀(100)의 치수들(즉, 길이, 폭, 및 깊이)은 자유 계층(118) 내의 자기 도메인의 오리엔테이션을 결정한다. 특히, 특정 벽에 걸친 자기 도메인은 그 특정 벽에 가장 긴 치수에 대응하는 방향으로 배열된다. 그 길이에 비해 큰 깊이를 벽이 가지면, 자기 도메인은 깊이 방향으로 그 오리엔테이션이 정해진다. 대조적으로, 깊이보다 큰 길이를 벽이 가지면, 자기 도메인은 길이 방향으로 그 오리엔테이션이 정해진다. 고정된 계층(114)의 자기 도메인과 연관된 자기장의 고정된 방향에 대한 자유 계층(118)의 자기 도메인과 연관된 자기장의 특정 방향은 데이터 비트 값을 나타낸다.
또 다른 특정 실시예에서, 고정된 자기 계층(114) 및 자유 자기 계층(118)은 강자성 물질로 형성된다. 터널 배리어 계층(116)은 마그네슘 산화물(MgO)과 같은 금속 물질의 산화물로 형성될 수 있다. 제1 자기 도메인(124) 및 제2 자기 도메인 의해 표현되는 데이터 비트 값을 판독하기 위해서 판독 전류가 센터 전극(108) 및 측면 전극들(110 및 112)을 통해 인가될 수 있다. 특정 예에서, 제1 자기 도메인(124) 및 제2 자기 도메인(126)이 고유한 데이터 비트 값들을 나타내도록 적응될 수 있다.
도2는 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치(200)의 특정 실시예에 대한 상부도이다. 회로 장치(200)는 기판(202)을 포함한다. 기판(202)은 MTJ 스택(206), 센터 전극(208), 제1 측면 전극(210), 및 제2 측면 전극(212)을 갖는 자기 터널 접합 구조(MTJ)를 포함한다. MTJ 스택(206)은 길이(a) 및 폭(b)을 가지며, 길이(a)는 폭(b)보다 크다. 기판(202)은 제1 측면 전극(210)에 커플링되는 제1 비아(via)(214), 센터 전극(208)에 커플링되는 센터 비아(216), 및 제2 측면 전극(212)에 커플링되는 제2 비아(218)를 포함한다. 기판(202)은 또한 제1 비아(214)에 커플링되는 제1 와이어 트레이스(220), 제2 비아(218)에 커플링되는 제2 와이어 트레이스(222), 및 센터 비아(216)에 커플링되는 제3 와이어 트레이스(224)를 포함한다. 기판(202)은 또한 프로세스 개구부(226)를 포함한다. 특정 실시예에서, MTJ 구조(204)는 제1 및 제2 측면 전극들(210 및 212)에 인접한 MTJ 스택(206)의 자유 계층 내에 제1 데이터 값(예를 들면, 제1 비트 값) 및 제2 데이터 값(예를 들면, 제2 비트 값)을 저장하도록 적응된다.
도3은 도2의 라인 3-3을 따라 취해진 도2의 회로 장치(200)의 단면도(300)이다. 단면도(300)는 제1 인터-계층 유전 계층(332), 제1 캡 계층(334), 제2 인터-계층 유전 계층(336), 제2 캡 계층(338), 제3 캡 계층(340), 제3 인터-계층 유전 계층(342), 및 제4 인터-계층 유전 계층(344)을 포함하는 기판(202)을 보여준다. 기판(202)은 제1 표면(360) 및 제2 표면(370)을 포함한다. 기판(202)은 또한 MTJ 스택(206)을 포함하는 MTJ 구조(204)를 포함한다. 제1 측면 전극(210), 제2 측면 전극(212), 및 MTJ 스택(206)은 기판(202)의 트랜치 내에 배치된다. 트랜치는 깊이(d)를 갖는다. 기판(202)은 제1 기판(360)에 디포짓(deposit)되고 패턴화되는 제1, 제2, 및 제3 와이어 트레이스(220,222, 및 224)를 포함한다. 제1 와이어 트레이스(220)는 제1 와이어 트레이스(220)로부터 제1 측면 전극(210)으로 연장하는 제1 비아(214)에 커플링된다. 제2 와이어 트레이스(222)는 제2 와이어 트레이스(222)로부터 제2 측면 전극(212)으로 연장하는 제2 비아(218)에 커플링된다. 제3 와이어 트레이스(224)는 제3 와이어 트레이스(224)로부터 센터(상부) 전극(208)으로 연장하는 센터 비아(216)에 커플링된다. 센터 전극(208)은 MTJ 스택(206)에 커플링된다.
일반적으로, MTJ 스택(206)은 제1 측면 전극(210)에 인접한 MTJ 스택(206)의 자유 계층의 제1 부분 내에 제1 데이터 비트 값을 저장하도록 적응된다. MTJ 스택(206)은 또한 제2 측면 전극(212)에 인접한 MTJ 스택(206)의 자유 계층의 제2 부분 내에 제2 데이터 비트 값을 저장하도록 적응된다. 데이터 비트 값은 제3 와이어 트레이스(224) 및 제1 와이어 트레이스(220) 또는 제2 와이어 트레이스(222) 사이에 전압을 인가하고, 제1 와이어 트레이스(220) 및/또는 제2 와이어 트레이스(222)에서의 전류를 기준 전류와 비교함으로써 MTJ 스택(206)으로부터 판독될 수 있다. 대안적으로, 데이터 비트 값은 제1 와이어 트레이스(220) 및 제3 와이어 트레이스(224) 사이 또는 제2 와이어 트레이스(222) 및 제3 와이어 트레이스(224) 사이에 기록 전류를 인가함으로써 MTJ 스택(206)에 기록될 수 있다. 특정 실시예에서, 도2에 제시된 MTJ 스택(206)의 폭(b)은 깊이(d)보다 크고, 측면 전극들(210 및 212)에 인접한 MTJ 스택(206) 내의 자유 계층에 의해 캐리되는 각각의 자기 도메인들은 MTJ 스택(206)의 폭(b) 방향에서 기판(202)의 표면(360)과 실질적으로 평행한 방향으로(즉, 도3의 페이지 뷰로부터 안쪽 또는 바깥쪽 방향으로) 연장된다. MTJ 스택(206)의 폭(b)이 깊이(d)보다 작으면, 측면 전극들(210 및 212)에 인접한 MTJ 스택(206) 내의 자유 계층의 각각의 자기장들은 수직할 수 있다(즉, 트랜치 깊이 방향으로 향한다). 일반적으로, 도2 내지 13에 제시된 MTJ 구조들은 역 트랜치 포토-에칭 프로세스 및 MTJ CMP(Chemical-Mechanical Polishing) 프로세스에 의해 패턴화되어 트랜치 치수들을 제어하고, 이에 따라 MTJ 치수들을 제어할 수 있다.
도4는 도2의 라인 4-4를 따라 취해진 도2의 회로 장치(200)의 단면도(400)이다. 단면도(400)는 제1 인터-계층 유전 계층(332), 제1 캡 계층(334), 제2 인터-계층 유전 계층(336), 제2 캡 계층(338), 제3 캡 계층(340), 제3 인터-계층 유전 계층(342), 및 제4 인터-계층 유전 계층(344)을 갖는 기판(202)을 포함한다. 기판(202)은 MTJ 스택(206), 상부 전극(208), 제3 와이어 트레이스로부터 상부 전극(208)으로 연장되는 센터 비아(216)를 포함한다. 기판(202)은 또한 프로세스 개구부(226)를 포함하며, 프로세스 개구부(226)는 MTJ 구조(204)의 일부를 선택적으로 제거함으로써 형성될 수 있고, 프로세스 개구부(226) 내에 인터-계층 유전 물질을 디포짓함으로써 채워질 수 있다.
특정 실시예에서, MTJ 구조(204)는 3개의 측벽들 및 하부 벽을 포함하는 u-형태를 갖는 구조물이다. MTJ 구조(204)는 각각의 측벽들과 연관되는 측면 전극들(예를 들면, 제1 및 제2 측면 전극들(210 및 212))을 포함할 수 있고, 하부 벽과 연관된 하부 전극을 포함할 수 있다. 또한, MTJ 구조(204)는 최대 4개의 고유한 데이터 비트들을 저장하도록 적응된다.
도5는 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치(500)의 특정 실시예의 상부도이다. 회로 장치(500)는 기판(502)을 포함한다. 기판(502)은 MTJ 스택(506), 센터 전극(508), 제1 측면 전극(510), 및 제2 측면 전극(512)을 갖는 자기 터널 접합(MTJ) 구조(504)를 포함한다. MTJ 스택(506)은 길이(a) 및 폭(b)을 갖는다. 기판(502)은 제1 측면 전극(510)에 커플링되는 제1 비아(514), 센터 전극(508)에 커플링되는 센터 비아(516), 제2 측면 전극(512)에 커플링되는 제2 비아(518)를 포함한다. 기판(502)은 또한 제1 비아(514)에 커플링되는 제1 와이어 트레이스(520), 제2 비아(518)에 커플링되는 제2 와이어 트레이스(522), 센터 비아(516)에 커플링되는 제3 와이어 트레이스(524)를 포함한다. 기판(502)은 또한 프로세스 개구부(526)를 포함한다. 특정 실시예에서, MTJ 구조(504)는 제1 및 제2 측면 전극들(510 및 512)에 인접한 MTJ 스택(506)의 자유 계층 내에 제1 데이터 비트 값 및 제2 데이터 비트 값을 저장하도록 적응된다.
도6은 도5의 라인 6-6을 따라 취해진 도5의 회로 장치(500)의 단면도(600)이다. 단면도(600)는 제1 인터-계층 유전 계층(630), 제2 인터-계층 유전 계층(632), 제1 캡 계층(634), 제3 인터-계층 유전 계층(636), 제2 캡 계층(638), 제3 캡 계층(640), 제4 인터-계층 유전 계층(642), 제5 인터-계층 유전 계층(644)을 포함하는 기판(502)을 보여준다. 기판(502)은 제1 표면(660) 및 제2 표면(670)을 포함한다. 기판(502)은 또한 MTJ 스택(506)을 포함하는 MTJ 구조(504)를 포함한다. 제1 측면 전극(510), 제2 측면 전극(512), 및 MTJ 스택(506)은 기판(502)의 트랜치 내에 디포짓된다. 트랜치는 깊이(d)를 갖는다. 기판(502)은 제1 표면(660)에 디포짓 및 패턴화되는 제3 와이어 트레이스(524)를 포함하며, 제2 표면(670)에 디포짓 및 패턴화되는 제1 및 제2 와이어 트레이스(520 및 522)를 포함한다. 제1 와이어 트레이스(520)는 제1 와이어 트레이스(520)로부터 제1 측면 전극(510)으로 연장되는 제1 비아(514)에 커플링된다. 제2 와이어 트레이스(522)는 제2 와이어 트레이스(522)로부터 제2 측면 전극(512)으로 연장되는 제2 비아(518)에 커플링된다. 제3 와이어 트레이스(524)는 제3 와이어 트레이스(524)로부터 센터(상부) 전극(508)으로 연장되는 센터 비아(516)에 커플링된다. 센터 전극(508)은 MTJ 스택(506)에 커플링된다.
일반적으로, MTJ 스택(506)은 제1 측면 전극(510)에 인접한 MTJ 스택(506)의 자유 계층 내에 제1 데이터 비트 값을 저장하도록 적응된다. MTJ 스택(506)은 또한 제2 측면 전극(512)에 인접한 MTJ 스택(506)의 자유 계층 내에 제2 데이터 비트 값을 저장하도록 적응된다. 데이터 비트 값은 제3 와이어 트레이스(524) 및 제1 와이어 트레이스(520) 또는 제2 와이어 트레이스(522) 사이에 전압을 인가하고, 제1 와이어 트레이스(520)의 전류 및/또는 제2 와이어 트레이스(522)의 전류를 기준 전류와 비교함으로써 MTJ 스택(506)으로부터 판독될 수 있다. 대안적으로, 데이터 비트 값은 제1 와이어 트레이스(520) 및 제3 와이어 트레이스(524) 사이 또는 제2 와이어 트레이스(522) 및 제3 와이어 트레이스(524) 사이에 기록 전류를 인가함으로써 MTJ 스택(506)에 기록될 수 있다. 특정 실시예에서, 도5에 제시된 MTJ 스택(506)의 폭(b)은 깊이(d)보다 크고, 측면 전극들(510 및 512)에 인접한 MTJ 스택(506)의 자유 계층에 의해 캐리되는 각각의 자기 도메인들은 MTJ 스택(506)의 폭(b) 방향에서 기판(502)의 표면(660)과 실질적으로 평행한 방향으로(즉, 도6의 페이지 뷰로부터 안쪽으로 또는 바깥쪽으로) 연장된다. MTJ 스택(506)의 폭(b)이 깊이(d)보다 작으면, 측면 전극들(510 및 512)에 인접한 MTJ 스택(506) 내의 자유 계층의 각각의 자기장들은 트랜치 깊이 방향을 따라 수직할 수 있다.
도7은 도5의 라인 7-7을 따라 취해진 도5의 회로 장치(500)의 단면도(700)이다. 단면도(700)는 제2 인터-계층 유전 계층(632), 제1 캡 계층(634), 제3 인터-계층 유전 계층(636), 제2 캡 계층(638), 제3 캡 계층(640), 제4 인터-계층 유전 계층(642), 및 제5 인터-계층 유전 계층(644)을 갖는 기판(502)을 포함한다. 기판(502)은 MTJ 스택(506), 상부 전극(508), 및 제3 와이어 트레이스(524)로부터 상부 전극(508)을 연장되는 센터 비아(516)를 포함한다. 기판(502)은 또한 프로세스 개구부(526)를 포함하고, 프로세스 개구부(526)는 MTJ 구조(504) 중 일부를 선택적으로 제거함으로써 형성되고, 프로세스 개구부(526) 내에 인터-계층 유전 물질을 디포짓함으로써 채워질 수 있다.
특정 실시예에서, MTJ 구조(504)는 3개의 측벽들 및 하부 벽을 포함하는 실질적으로 u-행태의 구조물이다. MTJ 구조(504)는 각각의 측벽들과 연관되는 측면 전극들(예를 들면, 제1 및 제2 측면 전극들(510 및 512))을 포함할 수 있고, 하부 벽과 연관된 하부 전극을 포함할 수 있다. 또한, MTJ 구조(504)는 최대 4개의 고유한 데이터 비트들을 저장하도록 적응된다.
도8은 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치(800)의 제3 특정 실시예의 상부도이다. 회로 장치(800)는 기판(802)을 포함한다. 기판(802)은 MTJ 스택(806), 센터 전극(808), 제1 측면 전극(810), 제2 측면 전극(812) 및 제3 측면 전극(1050)을 갖는 자기 터널 접합(MTJ) 구조(804)를 포함한다. MTJ 스택(806)은 길이(a) 및 폭(b)을 갖고, 여기서 길이(a)는 폭(b)보다 크다. 기판(802)은 제1 측면 전극(810)에 커플링되는 제1 비아(814), 센터 전극(808)에 커플링되는 센터 비아(816), 제2 측면 전극(812)에 커플링되는 제2 비아(818), 및 제3 측면 전극(1050)에 커플링되는 제3 비아(808)를 포함한다. 기판(802)은 또한 제1 비아(814)에 커플링되는 제1 와이어 트레이스(820), 제2 비아(818)에 커플링되는 제2 와이어 트레이스(822), 센터 비아(816)에 커플링되는 제3 와이어 트레이스(824)를 포함한다. 기판(802)은 또한 프로세스 개구부(826)를 포함한다. 기판(802)은 또한 제3 비아(827)에 커플링되는 제4 와이어 트레이스(828)를 포함한다. 특정 실시예에서, MTJ 구조(804)는 제1 측면 전극(810 )에 인접한 MTJ 스택(806)의 자유 계층의 제1 부분 내에 제1 데이터 비트 값, 제2 측면 전극(812)에 인접한 자유 계층의 제2 부분 내에 제2 데이터 비트 값, 그리고 제3 측면 전극(1050)에 인접한 자유 계층의 제3 부분 내에 제3 데이터 비트 값을 저장하도록 적응된다.
도9는 도8의 라인 9-9를 따라 취해진 도8의 회로 장치(800)의 단면도(600)이다. 단면도(900)는 제1 인터-계층 유전 계층(930), 제2 인터-계층 유전 계층(932), 제1 캡 계층(934), 제3 인터-계층 유전 계층(936), 제2 캡 계층(938), 제3 캡 계층(940), 제4 인터-계층 유전 계층(942), 및 제5 인터-계층 유전 계층(944)을 포함하는 기판(802)을 보여준다. 기판(802)은 제1 표면(960) 및 제2 표면(970)을 포함한다. 기판(802)은 또한 MTJ 스택(806)을 포함하는 MTJ 구조(804)를 포함한다. 제1 측면 전극(810), 제2 측면 전극(812), 및 MTJ 스택(806)은 기판(802)의 트랜치 내에 디포짓된다. 트랜치는 깊이(d)를 갖는다. 기판(802)은 제1 표면(660)에 디포짓 및 패턴화되는 제3 와이어 트레이스(824)를 포함하며, 제2 표면(670)에 디포짓 및 패턴화되는 제1 및 제2 와이어 트레이스(820 및 822)를 포함한다. 제1 와이어 트레이스(820)는 제1 와이어 트레이스(820)로부터 제1 측면 전극(810)으로 연장되는 제1 비아(814)에 커플링된다. 제2 와이어 트레이스(822)는 제2 와이어 트레이스(822)로부터 제2 측면 전극(812)으로 연장되는 제2 비아(818)에 커플링된다. 제3 와이어 트레이스(824)는 제3 와이어 트레이스(824)로부터 센터(상부) 전극(808)으로 연장되는 센터 비아(816)에 커플링된다. 센터 전극(808)은 MTJ 스택(806)에 커플링된다.
일반적으로, MTJ 스택(806)은 제1 측면 전극(810)에 인접한 MTJ 스택(806)의 자유 계층의 제1 부분 내에 제1 데이터 비트 값을 저장하도록 적응된다. MTJ 스택(806)은 또한 제2 측면 전극(812)에 인접한 MTJ 스택(806)의 자유 계층의 제2 부분 내에 제2 데이터 비트 값을 저장하도록 적응된다. MTJ 스택(806)은 또한 제3 측면 전극(1050)에 인접한 MTJ 스택(806)의 자유 계층의 제3 부분 내에 제3 데이터 비트 값을 저장하도록 적응된다. 데이터 값은 제3 와이어 트레이스(824) 및 제1 와이어 트레이스(820), 제2 와이어 트레이스(822) 또는 제4 와이어 트레이스(828) 사이에 전압을 인가하고, 제3 와이어 트레이스(824) 또는 제1 와이어 트레이스(820), 제2 와이어 트레이스(822), 또는 제4 와이어 트레이스(828)에서의 전류를 기준 전류와 비교함으로써 MTJ 스택(806)으로부터 판독될 수 있다. 대안적으로, 데이터 값은 제1 와이어 트레이스(820), 또는 제2 와이어 트레이스(822), 또는 제4 와이어 트레이스(828), 및 제3 와이어 트레이스(824) 사이에 기록 전류를 인가함으로써 MTJ 스택(806)에 기록될 수 있다. 특정 실시예에서, 도8에 제시된 MTJ 스택(806)의 폭(b) 및 길이(a)는 깊이(d)보다 크고, 측면 전극들(810, 812 및 1050)에 인접한 MTJ 스택(806)의 자유 계층에 의해 캐리되는 각각의 자기 도메인들은 MTJ 스택(806)의 폭(b) 또는 길이(a)의 방향에서 기판(802)의 표면(960)과 실질적으로 평행한 방향으로(즉, 도9의 페이지 뷰로부터 안쪽으로 또는 바깥쪽으로) 연장된다. MTJ 스택(806)의 폭(b) 및 길이(a)가 깊이(d)보다 작으면, 측면 전극들(810, 812 및 1050)에 인접한 MTJ 스택(806) 내의 자유 계층의 각각의 자기장들은 트랜치 깊이 방향을 따라 수직할 수 있다.
도10은 도8의 라인 10-10을 따라 취해진 도8의 회로 장치(800)의 단면도(1000)이다. 단면도(1000)는 제1 인터-계층 유전 계층(930), 제2 인터-계층 유전 계층(932), 제1 캡 계층(934), 제3 인터-계층 유전 계층(936), 제2 캡 계층(938), 제3 캡 계층(940), 제4 인터-계층 유전 계층(942), 및 제5 인터-계층 유전 계층(944)을 갖는 기판(802)을 포함한다. 기판(802)은 MTJ 스택(806), 상부 전극(808), 및 제3 와이어 트레이스(824)로부터 상부 전극(808)을 연장되는 센터 비아(816)를 포함한다. 기판(802)은 또한 프로세스 개구부(826)를 포함하고, 프로세스 개구부(826)는 MTJ 구조(804) 중 일부를 선택적으로 제거함으로써 형성되고, 프로세스 개구부(826) 내에 인터-계층 유전 물질을 디포짓함으로써 채워질 수 있다. 기판(802)은 또한 제4 와이어 트레이스(828)로부터 MTJ 스택(806)에 커플링되는 제3 측면 전극(1050)으로 연장되는 제3 비아(827)에 커플링되는 제4 와이어 트레이스(828)를 포함한다.
특정 실시예에서, MTJ 구조(804)는 3개의 측벽들 및 하부 벽을 포함하는 실질적으로 u-행태의 구조물이다. 도10의 단면도에서, MTJ 스택(806)은 L-형태구조물이다. MTJ 구조(804)는 각각의 측벽들과 연관되는 측면 전극들(예를 들면, 제1, 제2 및 제3 측면 전극들(810, 812, 1050))을 포함할 수 있고, 하부 벽과 연관된 하부 전극을 포함할 수 있다. 또한, MTJ 구조(804)는 최대 4개의 고유한 데이터 비트들을 저장하도록 적응된다.
도11은 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치(1100)의 제4 특정 실시예의 상부도이다. 회로 장치(1100)는 기판(1102)을 포함한다. 기판(1102)은 MTJ 스택(1106), 센터 전극(1108), 제1 측면 전극(1110), 제2 측면 전극(1112)을 갖는 자기 터널 접합(MTJ) 구조(1104)를 포함한다. MTJ 스택(1106)은 길이(a) 및 폭(b)을 갖고, 여기서 길이(a)는 폭(b)보다 크다. 기판(1102)은 제1 측면 전극(1110)에 커플링되는 제1 비아(1114), 센터 전극(1108)에 커플링되는 센터 비아(1116), 제2 측면 전극(1112)에 커플링되는 제2 비아(1118), 및 제3 측면 전극(1350)에 커플링되는 제3 비아(1127)를 포함한다. 기판(1102)은 또한 제1 비아(1114)에 커플링되는 제1 와이어 트레이스(1120), 제2 비아(1118)에 커플링되는 제2 와이어 트레이스(1222), 센터 비아(1116)에 커플링되는 제3 와이어 트레이스(1124)를 포함한다. 기판(1102)은 또한 프로세스 개구부(1126)를 포함한다. 기판(1102)은 또한 제3 비아(1127) 및 제4 와이어 트레이스(1128)를 포함한다. 특정 실시예에서, MTJ 구조(1104)는 제1 측면 전극(1110)에 인접한 MTJ 스택(1106)의 자유 계층의 제1 부분 내에 제1 데이터 비트 값, 제2 측면 전극(1112)에 인접한 자유 계층의 제2 부분 내에 제2 데이터 비트 값, 그리고 제3 측면 전극(1050)에 인접한 자유 계층의 제3 부분 내에 제3 데이터 비트 값을 저장하도록 적응된다.
도12는 도11의 라인 12-12를 따라 취해진 도11의 회로 장치(1100)의 단면도(1200)이다. 단면도(1200)는 제2 인터-계층 유전 계층(1232), 제1 캡 계층(1234), 제3 인터-계층 유전 계층(1236), 제2 캡 계층(1238), 제3 캡 계층(1240), 제4 인터-계층 유전 계층(1242), 및 제5 인터-계층 유전 계층(1244)을 포함하는 기판(1102)을 보여준다. 기판(1102)은 제1 표면(1260) 및 제2 표면(1270)을 포함한다. 기판(1102)은 또한 MTJ 스택(1106)을 포함하는 MTJ 구조(1104)를 포함한다. 제1 측면 전극(1110), 제2 측면 전극(1112), 및 MTJ 스택(1106)은 기판(1102)의 트랜치 내에 디포짓된다. 트랜치는 깊이(d)를 갖는다. 기판(1102)은 제1 표면(1260)에 디포짓 및 패턴화되는 제1, 제2 및 제3 와이어 트레이스(1120, 1122 및 1124)를 포함한다. 제4 와이어 트레이스(1128)는 도13에 제시된 바와 같이 제2 표면(1270)에 디포짓 및 패턴화된다. 제1 와이어 트레이스(1120)는 제1 와이어 트레이스(1120)로부터 제1 측면 전극(1110)으로 연장되는 제1 비아(1114)에 커플링된다. 제2 와이어 트레이스(1122)는 제2 와이어 트레이스(1122)로부터 제2 측면 전극(1112)으로 연장되는 제2 비아(1118)에 커플링된다. 제3 와이어 트레이스(1124)는 제3 와이어 트레이스(1124)로부터 센터(상부) 전극(1108)으로 연장되는 센터 비아(1116)에 커플링된다. 센터 전극(1108)은 MTJ 스택(1106)에 커플링된다.
일반적으로, MTJ 스택(1106)은 제1 측면 전극(1110)에 인접한 MTJ 스택(1106)의 자유 계층의 제1 부분 내에 제1 데이터 비트 값을 저장하도록 적응된다. MTJ 스택(1106)은 또한 제2 측면 전극(1112)에 인접한 MTJ 스택(1106)의 자유 계층의 제2 부분 내에 제2 데이터 비트 값을 저장하도록 적응된다. MTJ 스택(1106)은 또한 제3 측면 전극(1350)에 인접한 MTJ 스택(1106)의 자유 계층의 제3 부분 내에 제3 데이터 비트 값을 저장하도록 적응된다. 데이터 비트 값은 제3 와이어 트레이스(1124) 및 제1 와이어 트레이스(1120), 제2 와이어 트레이스(1122) 또는 제4 와이어 트레이스(1128) 사이에 전압을 인가하고, 제1 와이어 트레이스(1120), 제2 와이어 트레이스(1122), 또는 제4 와이어 트레이스(1128)에서의 전류를 기준 전류와 비교함으로써 MTJ 스택(1106)으로부터 판독될 수 있다. 대안적으로, 데이터 값은 제1, 제2, 또는 제4 와이어 트레이스(1120, 1122 또는 1128), 및 제3 와이어 트레이스(1124) 사이에 기록 전류를 인가함으로써 MTJ 스택(1106)에 기록될 수 있다. 특정 실시예에서, 도11에 제시된 MTJ 스택(1106)의 폭(b) 및 길이(a)는 깊이(d)보다 크고, 측면 전극들(1110, 1112 및 1350)에 인접한 MTJ 스택(1106)의 자유 계층에 의해 캐리되는 각각의 자기 도메인들은 MTJ 스택(1106)의 폭(b) 또는 길이(a)의 방향에서 기판(1102)의 표면(1260)과 실질적으로 평행한 방향으로(즉, 도12의 페이지 뷰로부터 안쪽으로 또는 바깥쪽으로) 연장된다. MTJ 스택(1106)의 폭(b) 및 길이(a)가 깊이(d)보다 작으면, 측면 전극들(1110, 1112 및 1350)에 인접한 MTJ 스택(1106) 내의 자유 계층의 각각의 자기장들은 트랜치 깊이 방향을 따라 수직할 수 있다.
도13은 도11의 라인 13-13을 따라 취해진 도11의 회로 장치(1100) 단면도(1300)이다. 단면도(1300)는 제1 인터-계층 유전 계층(1230), 제2 인터-계층 유전 계층(1232), 제1 캡 계층(1234), 제3 인터-계층 유전 계층(1236), 제2 캡 계층(1238), 제3 캡 계층(1240), 제4 인터-계층 유전 계층(1242), 및 제5 인터-계층 유전 계층(1244)을 갖는 기판(1102)을 포함한다. 기판(1102)은 MTJ 스택(1106), 상부 전극(1108), 및 제3 와이어 트레이스(1124)로부터 상부 전극(1108)을 연장되는 센터 비아(1116)를 포함한다. 기판(1102)은 또한 프로세스 개구부(1126)를 포함하고, 프로세스 개구부(1126)는 MTJ 구조(1104) 중 일부를 선택적으로 제거함으로써 형성되고, 프로세스 개구부(1126) 내에 인터-계층 유전 물질을 디포짓함으로써 채워질 수 있다. 기판(1102)은 또한 제4 와이어 트레이스(1128)로부터 MTJ 스택(1106)에 커플링되는 제3 측면 전극(1050)으로 연장되는 제3 비아(1127)에 커플링되는 제4 와이어 트레이스(1128)를 포함한다.
특정 실시예에서, MTJ 구조(1104)는 3개의 측벽들 및 하부 벽을 포함하는 실질적으로 u-행태의 구조물이다. 도13의 단면도에서, MTJ 스택(1106)은 L-형태구조물이다. MTJ 구조(1104)는 각각의 측벽들과 연관되는 측면 전극들(예를 들면, 제1, 제2 및 제3 측면 전극들(1110, 1112, 1350))을 포함할 수 있고, 하부 벽과 연관된 하부 전극을 포함할 수 있다. 또한, MTJ 구조(1104)는 최대 4개의 고유한 데이터 비트들을 저장하도록 적응된다.
도14는 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치(1400)의 제5 특정 실시예의 상부도이다. 회로 장치(1400)는 기판(1402)을 포함한다. 기판(1402)은 MTJ 스택(1406), 센터 전극(1408), 제1 측면 전극(1410) 및 제2 측면 전극(1412)을 갖는 자기 터널 접합(MTJ) 구조(1404)를 포함한다. MTJ 스택(1406)은 길이(a) 및 폭(b)을 갖고, 여기서 길이(a)는 폭(b)보다 크다. 기판(1402)은 제1 측면 전극(1410)에 커플링되는 제1 비아(1414), 센터 전극(1408)에 커플링되는 센터 비아(1416) 및 제2 측면 전극(1412)에 커플링되는 제2 비아(1418)를 포함한다. 기판(1402)은 또한 제1 비아(1414)에 커플링되는 제1 와이어 트레이스(1420), 제2 비아(1418)에 커플링되는 제2 와이어 트레이스(1422), 및 센터 비아(1416)에 커플링되는 제3 와이어 트레이스(1424)를 포함한다. 기판(1402)은 또한 프로세스 개구부(1426)를 포함한다. 특정 실시예에서, MTJ 구조(1404)는 각각 제1 및 제2 측면 전극들(1410 및 1412)에 인접한 MTJ 스택(1406)의 자유 계층의 제1 부분 및 제2 부분 내에 제1 데이터 비트 값 및 제2 비트 값을 저장하도록 적응된다.
도15는 도14의 라인 15-15를 따라 취해진 도14의 회로 장치(1400)의 단면도(1500)이다. 단면도(1500)는 제1 인터-계층 유전 계층(1532), 제1 캡 계층(1534), 제2 인터-계층 유전 계층(1536), 제2 캡 계층(1538), 제3 캡 계층(1540), 제3 인터-계층 유전 계층(1542), 및 제4 인터-계층 유전 계층(1544)을 포함하는 기판(1402)을 보여준다. 기판(1402)은 제1 표면(1560) 및 제2 표면(1570)을 포함한다. 기판(1402)은 또한 MTJ 스택(1406)을 포함하는 MTJ 구조(1404)를 포함한다. 제1 측면 전극(1410), 제2 측면 전극(1412), 및 MTJ 스택(1406)은 기판(1402)의 트랜치 내에 디포짓된다. 트랜치는 깊이(d)를 갖는다. 이러한 실시예에서, MTJ 스택(1406)은 MTJ 스택(1406)의 일부를 선택적으로 제거하기 위해서 디포지션 및 포토-에칭 처리를 사용하여 형성될 수 있다. 일반적으로, 포토-에칭 처리는 도14 내지 25에 제시된 실시예들에서 여분의 MTJ 필름을 제거하고 MTJ 패턴을 정의하기 위해서 사용될 수 있다.
기판(1402)은 제1 표면(1560)에 디포짓 및 패턴화되는 제1, 제2 및 제3 와이어 트레이스(1420, 1422 및 1424)를 포함한다. 제1 와이어 트레이스(1420)는 제1 와이어 트레이스(1420)로부터 제1 측면 전극(1410)으로 연장되는 제1 비아(1414)에 커플링된다. 제2 와이어 트레이스(1422)는 제2 와이어 트레이스(1422)로부터 제2 측면 전극(1412)으로 연장되는 제2 비아(1418)에 커플링된다. 제3 와이어 트레이스(1424)는 제3 와이어 트레이스(1424)로부터 센터(상부) 전극(1408)으로 연장되는 센터 비아(1416)에 커플링된다. 센터 전극(1408)은 MTJ 스택(1406)에 커플링된다.
일반적으로, MTJ 스택(1406)은 제1 측면 전극(1410)에 인접한 MTJ 스택(1406)의 자유 계층의 제1 부분 내에 제1 데이터 비트 값을 저장하도록 적응된다. MTJ 스택(1406)은 또한 제2 측면 전극(1412)에 인접한 MTJ 스택(1406)의 자유 계층의 제2 부분 내에 제2 데이터 비트 값을 저장하도록 적응된다. 데이터 값은 제3 와이어 트레이스(1424) 및 제1 와이어 트레이스(1420) 또는 제2 와이어 트레이스(1422) 사이에 전압을 인가하고, 제1 와이어 트레이스(1420) 또는 제2 와이어 트레이스(1422)에서의 전류를 기준 전류와 비교함으로써 MTJ 스택(1406)으로부터 판독될 수 있다. 대안적으로, 데이터 값은 제1 또는 제2 와이어 트레이스(1420 또는 1422) 및 제3 와이어 트레이스(1424) 사이에 기록 전류를 인가함으로써 MTJ 스택(1406)에 기록될 수 있다. 특정 실시예에서, 도14에 제시된 MTJ 스택(1406)의 폭(b) 및 길이(a)는 MTJ 스택(1406)의 높이 및 깊이(d)보다 크고, 측면 전극들(1410 및 1412)에 인접한 MTJ 스택(1406) 내의 자유 계층에 의해 캐리되는 각각의 자기 도메인들은 MTJ 스택(1406)의 폭(b) 방향에서 기판(1402)의 표면(1560)과 실질적으로 평행한 방향으로(즉, 도15의 페이지 뷰로부터 안쪽으로 또는 바깥쪽으로) 연장된다.
특정 실시예에서, MTJ 스택(1406)은 길이(a) 또는 폭(b)보다 큰 높이(h)를 갖는다. 이러한 예에서, 측면 전극들(1410 및 1412)에 인접한 MTJ 스택(1406) 내의 자유 계층에 의해 캐리되는 각각의 자기 도메인은 MTJ 스택(1406)의 깊이(d) 방향에서 기판(1402)의 표면(1560)과 실질적으로 수직하는 방향으로 연장된다.
도16은 도14의 라인 16-16을 따라 취해진 도14의 회로 장치(1400) 단면도(1600)이다. 단면도(1600)는 제1 인터-계층 유전 계층(1532), 제1 캡 계층(1534), 제2 인터-계층 유전 계층(1536), 제2 캡 계층(1538), 제3 캡 계층(1540), 제3 인터-계층 유전 계층(1542), 및 제4 인터-계층 유전 계층(1544)을 갖는 기판(1402)을 포함한다. 기판(1402)은 MTJ 스택(1406), 상부 전극(1408), 및 제3 와이어 트레이스(1424)로부터 상부 전극(1408)을 연장되는 센터 비아(1416)를 포함한다. 기판(1402)은 또한 프로세스 개구부(1426)를 포함하고, 프로세스 개구부(1426)는 MTJ 구조(1404) 중 일부를 선택적으로 제거함으로써 형성되고, 프로세스 개구부(1426) 내에 인터-계층 유전 물질을 디포짓함으로써 채워질 수 있다.
특정 실시예에서, MTJ 구조(1404)는 3개의 측벽들 및 하부 벽을 포함하는 실질적으로 u-행태의 구조물이다. MTJ 구조(1404)는 각각의 측벽들과 연관되는 측면 전극들(예를 들면, 제1 및 제2 측면 전극들(1410, 1412))을 포함할 수 있고, 하부 벽과 연관된 하부 전극을 포함할 수 있다. 또한, MTJ 구조(1404)는 최대 4개의 고유한 데이터 비트들을 저장하도록 적응된다.
도17은 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치(1700)의 제6 특정 실시예의 상부도이다. 회로 장치(1700)는 기판(1702)을 포함한다. 기판(1702)은 MTJ 스택(1706), 센터 전극(1708), 제1 측면 전극(1710) 및 제2 측면 전극(1712)을 갖는 자기 터널 접합(MTJ) 구조(1704)를 포함한다. MTJ 스택(1706)은 길이(a) 및 폭(b)을 갖고, 여기서 길이(a)는 폭(b)보다 크다. 기판(1702)은 제1 측면 전극(1710)에 커플링되는 제1 비아(1714), 센터 전극(1708)에 커플링되는 센터 비아(1716) 및 제2 측면 전극(1712)에 커플링되는 제2 비아(1718)를 포함한다. 기판(1702)은 또한 제1 비아(1714)에 커플링되는 제1 와이어 트레이스(1720), 제2 비아(1718)에 커플링되는 제2 와이어 트레이스(1722), 및 센터 비아(1716)에 커플링되는 제3 와이어 트레이스(1724)를 포함한다. 기판(1702)은 또한 프로세스 개구부(1726)를 포함한다. 특정 실시예에서, MTJ 구조(1704)는 각각 제1 및 제2 측면 전극들(1710 및 1712)에 인접한 MTJ 스택(1706)의 자유 계층의 제1 부분 및 제2 부분 내에 제1 데이터 비트 값 및 제2 비트 값을 저장하도록 적응된다.
도18은 도17의 라인 18-18을 따라 취해진 도17의 회로 장치(1700)의 단면도(1800)이다. 단면도(1800)는 제1 인터-계층 유전 계층(1830 및 1832), 제1 캡 계층(1834), 제2 인터-계층 유전 계층(1836), 제2 캡 계층(1838), 제3 캡 계층(1840), 제3 인터-계층 유전 계층(1842), 및 제4 인터-계층 유전 계층(1844)을 포함하는 기판(1702)을 보여준다. 기판(1702)은 제1 표면(1860) 및 제2 표면(1870)을 포함한다. 기판(1702)은 또한 MTJ 스택(1706)을 포함하는 MTJ 구조(1704)를 포함한다. 제1 측면 전극(1710), 제2 측면 전극(1712), 및 MTJ 스택(1706)은 기판(1702)의 트랜치 내에 디포짓된다. 트랜치는 깊이(d)를 가지며, MTJ 스택(1706)은 트랜치 깊이(d)보다 큰 높이(h)를 갖는다. 기판(1702)은 제2 표면(1870)에 디포짓 및 패턴화되는 제1 및 제2 와이어 트레이스(1720 및 1722)를 포함, 및 제1 표면(1860)에 디포짓 및 패턴화되는 제3 와이어 트레이스(1724)를 포함한다. 제1 와이어 트레이스(1720)는 제1 와이어 트레이스(1720)로부터 제1 측면 전극(1710)으로 연장되는 제1 비아(1714)에 커플링된다. 제2 와이어 트레이스(1722)는 제2 와이어 트레이스(1722)로부터 제2 측면 전극(1712)으로 연장되는 제2 비아(1718)에 커플링된다. 제3 와이어 트레이스(1724)는 제3 와이어 트레이스(1724)로부터 센터(상부) 전극(1708)으로 연장되는 센터 비아(1716)에 커플링된다. 센터 전극(1708)은 MTJ 스택(1706)에 커플링된다.
일반적으로, MTJ 스택(1706)은 제1 측면 전극(1710)에 인접한 MTJ 스택(1706)의 자유 계층의 제1 부분 내에 제1 데이터 값을 저장하도록 적응된다. MTJ 스택(1706)은 또한 제2 측면 전극(1712)에 인접한 MTJ 스택(1706)의 자유 계층의 제2 부분 내에 제2 데이터 값을 저장하도록 적응된다. 데이터 값은 제3 와이어 트레이스(1724) 및 제1 와이어 트레이스(1720) 또는 제2 와이어 트레이스(1722) 사이에 전압을 인가하고, 제1 와이어 트레이스(1720) 또는 제2 와이어 트레이스(1722)에서의 전류를 기준 전류와 비교함으로써 MTJ 스택(1706)으로부터 판독될 수 있다. 대안적으로, 데이터 값은 제1 또는 제2 와이어 트레이스(1720 또는 1722) 및 제3 와이어 트레이스(1724) 사이에 기록 전류를 인가함으로써 MTJ 스택(1706)에 기록될 수 있다. 특정 실시예에서, 도17에 제시된 MTJ 스택(1706)의 폭(b) 및 길이(a)는 MTJ 스택(1706)의 높이(h)보다 크고, 측면 전극들(1710 및 1712)에 인접한 MTJ 스택(1706) 내의 자유 계층에 의해 캐리되는 각각의 자기 도메인들은 MTJ 스택(1706)의 폭(b) 방향에서 기판(1702)의 표면(1860)과 실질적으로 평행한 방향으로(즉, 도18의 페이지 뷰로부터 안쪽으로 또는 바깥쪽으로) 연장된다. 또 다른 특정 실시예에서, MTJ 스택(1706)의 높이(h)는 길이(a) 또는 폭(b)보다 클 수 있고, 측면 전극들(1710 및 1712)에 인접한 MTJ 스택(1706) 내의 자유 계층에 의해 캐리되는 자기 도메인들은 기판(1702)의 표면(1860)과 실질적으로 수직하는 방향으로 연장된다.
도19는 도17의 라인 19-19를 따라 취해진 도17의 회로 장치(1700) 단면도(1900)이다. 단면도(1900)는 제1 인터-계층 유전 계층(1832), 제1 캡 계층(1834), 제2 인터-계층 유전 계층(1836), 제2 캡 계층(1838), 제3 캡 계층(1840), 제3 인터-계층 유전 계층(1842), 및 제4 인터-계층 유전 계층(1844)을 갖는 기판(1702)을 포함한다. 기판(1702)은 MTJ 스택(1706), 상부 전극(1708), 및 제3 와이어 트레이스(1724)로부터 상부 전극(1708)을 연장되는 센터 비아(1716)를 포함한다. 기판(1702)은 또한 프로세스 개구부(1726)를 포함하고, 프로세스 개구부(1726)는 MTJ 구조(1704) 중 일부를 선택적으로 제거함으로써 형성되고, 프로세스 개구부(1726) 내에 인터-계층 유전 물질을 디포짓함으로써 채워질 수 있다.
특정 실시예에서, MTJ 구조(1704)는 3개의 측벽들 및 하부 벽을 포함하는 실질적으로 u-행태의 구조물이다. MTJ 구조(1704)는 각각의 측벽들과 연관되는 측면 전극들(예를 들면, 제1 및 제2 측면 전극들(1710, 1712))을 포함할 수 있고, 하부 벽과 연관된 하부 전극을 포함할 수 있다. 또한, MTJ 구조(1704)는 최대 4개의 고유한 데이터 비트들을 저장하도록 적응된다.
도20은 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치(2000)의 제7 특정 실시예의 상부도이다. 회로 장치(2000)는 기판(2002)을 포함한다. 기판(2002)은 MTJ 스택(2006), 센터 전극(2008), 제1 측면 전극(2010), 제2 측면 전극(2012)을 갖는 자기 터널 접합(MTJ) 구조(2004)를 포함한다. MTJ 스택(2006)은 길이(a) 및 폭(b)을 갖고, 여기서 길이(a)는 폭(b)보다 크다. 기판(2002)은 제1 측면 전극(2010)에 커플링되는 제1 비아(2014), 센터 전극(2008)에 커플링되는 센터 비아(2016), 제2 측면 전극(2012)에 커플링되는 제2 비아(2018), 및 도22에 제시된 제3 측면 전극(2250)에 커플링되는 제3 비아(2027)를 포함한다. 기판(2002)은 또한 제1 비아(2014)에 커플링되는 제1 와이어 트레이스(2020), 제2 비아(2018)에 커플링되는 제2 와이어 트레이스(1222), 센터 비아(2016)에 커플링되는 제3 와이어 트레이스(2024)를 포함한다. 기판(2002)은 또한, 프로세스 개구부(2026)를 포함한다. 기판(2002)은 또한 제3 비아(2027) 및 제4 와이어 트레이스(2028)를 포함한다. 특정 실시예에서, MTJ 구조(2004)는 제1, 제2 및 제3 전극들(2010,2012,2250)에 인접한 MTJ 스택(2006)의 자유 계층의 각 부분들 내에 제1 데이터 값, 제2 데이터 값 및 제3 데이터 값을 저장하도록 적응된다.
도21는 도20의 라인 21-21을 따라 취해진 도20의 회로 장치(2000)의 단면도(2100)이다. 단면도(2100)는 제1 인터-계층 유전 계층(2130), 제2 인터-계층 유전 계층(2132), 제1 캡 계층(2134), 제3 인터-계층 유전 계층(2136), 제2 캡 계층(2138), 제3 캡 계층(2140), 제4 인터-계층 유전 계층(2142), 및 제5 인터-계층 유전 계층(2144)을 포함하는 기판(2002)을 보여준다. 기판(2002)은 제1 표면(2160) 및 제2 표면(2170)을 포함한다. 기판(2002)은 또한 MTJ 스택(2006)을 포함하는 MTJ 구조(2004)를 포함한다. 제1 측면 전극(2010), 제2 측면 전극(2012), 및 MTJ 스택(2006)은 기판(2002)의 트랜치 내에 디포짓된다. 트랜치는 깊이(d)를 갖는다. MTJ 스택(2006)은 트랜치 깊이(d)보다 큰 높이(h)를 갖는다. 기판(2002)은 제2 표면(2170)에 1 및 제2 와이어 트레이스(2020 및 2022) 및 제1 표면(2160)에 제3 와이어 트레이(2024)를 포함한다. 제4 와이어 트레이스(2028)는 도22에 제시된 바와 같이 제2 표면(2170)에 디포짓 및 패턴화된다. 제1 와이어 트레이스(2020)는 제1 와이어 트레이스(2020)로부터 제1 측면 전극(2010)으로 연장되는 제1 비아(2014)에 커플링된다. 제2 와이어 트레이스(2022)는 제2 와이어 트레이스(2022)로부터 제2 측면 전극(2012)으로 연장되는 제2 비아(2018)에 커플링된다. 제3 와이어 트레이스(2024)는 제3 와이어 트레이스(2024)로부터 센터(상부) 전극(2008)으로 연장되는 센터 비아(2016)에 커플링된다. 센터 전극(2008)은 MTJ 스택(2006)에 커플링된다.
일반적으로, MTJ 스택(2006)은 제1 측면 전극(2010)에 인접한 MTJ 스택(2006)의 자유 계층의 제1 부분 내에 제1 데이터 값을 저장하도록 적응된다. MTJ 스택(2006)은 또한 제2 측면 전극(2012)에 인접한 MTJ 스택(2006)의 자유 계층의 제2 부분 내에 제2 데이터 값을 저장하도록 적응된다. 데이터 값은 제3 와이어 트레이스(2024) 및 제1 와이어 트레이스(2020), 제2 와이어 트레이스(2022) 또는 제4 와이어 트레이스(2028) 사이에 전압을 인가하고, 제1 와이어 트레이스(2020), 제2 와이어 트레이스(2022), 또는 제4 와이어 트레이스(2028)에서의 전류를 기준 전류와 비교함으로써 MTJ 스택(2006)으로부터 판독될 수 있다. 대안적으로, 데이터 값은 제1, 제2, 또는 제4 와이어 트레이스(2020, 2022 또는 2028), 및 제3 와이어 트레이스(2024) 사이에 기록 전류를 인가함으로써 MTJ 스택(2006)에 기록될 수 있다. 특정 실시예에서, 도20에 제시된 MTJ 스택(2006)의 폭(b) 및 길이(a)는 높이(h)보다 크고, 측면 전극들(2010 및 2012)에 인접한 MTJ 스택(2006) 내의 자유 계층에 의해 캐리되는 각각의 자기 도메인들은 MTJ 스택(2006)의 폭(b) 방향에서 기판(2002)의 표면(2160)과 실질적으로 평행한 방향으로(즉, 도21의 페이지 뷰로부터 안쪽으로 또는 바깥쪽으로) 연장된다. 또 다른 특정 실시예에서, MTJ 스택(2006)의 높이(h)는 길이(a) 또는 폭(b)보다 클 수 있으며, 측면 전극들(2110 및 2112)에 인접한 MTJ 스택(2006) 내의 자유 계층에 의해 캐리되는 자기 도메인들은 기판(2002)의 표면(2160)에 실질적으로 수직하는 방향으로 연장된다.
도22는 도20의 라인 22-22을 따라 취해진 도20의 회로 장치(2000) 단면도(2200)이다. 단면도(2200)는 제1 인터-계층 유전 계층(2130), 제2 인터-계층 유전 계층(2132), 제1 캡 계층(2134), 제3 인터-계층 유전 계층(2136), 제2 캡 계층(2138), 제3 캡 계층(2140), 제4 인터-계층 유전 계층(2142), 및 제5 인터-계층 유전 계층(2144)을 갖는 기판(2002)을 포함한다. 기판(2002)은 MTJ 스택(2006), 상부 전극(2008), 및 제3 와이어 트레이스(2024)로부터 상부 전극(2008)을 연장되는 센터 비아(2016)를 포함한다. 기판(2002)은 또한 프로세스 개구부(2026)를 포함하고, 프로세스 개구부(2026)는 MTJ 구조(2004) 중 일부를 선택적으로 제거함으로써 형성되고, 프로세스 개구부(2026) 내에 인터-계층 유전 물질을 디포짓함으로써 채워질 수 있다. 기판(2002)은 또한 제2 표면(2170)에 디포짓 및 패턴화되는 제4 와이어 트레이스(2028)를 포함한다. 제4 와이어 트레이스(2028)는 제3 비아(2027)에 커플링되고, 제3 비아(2027)는 제4 와이어 트레이스(2028)로부터 MTJ 스택(2006)에 커플링되는 제3 측면 전극(2250)으로 연장된다.
특정 실시예에서, MTJ 구조(2004)는 3개의 측벽들 및 하부 벽을 포함하는 실질적으로 u-행태의 구조물이다. 도22의 단면도에서, MTJ 스택(2006)은 L-형태구조물이다. MTJ 구조(2004)는 각각의 측벽들과 연관되는 측면 전극들(예를 들면, 제1, 제2 및 제3 측면 전극들(2010, 2012, 2250))을 포함할 수 있고, 하부 벽과 연관된 하부 전극을 포함할 수 있다. 또한, MTJ 구조(2004)는 최대 4개의 고유한 데이터 비트들을 저장하도록 적응된다.
도23은 다수의 측면 자기 도메인들을 갖는 MTJ 셀을 포함하는 회로 장치(2300)의 제8 특정 실시예의 상부도이다. 회로 장치(2300)는 기판(2302)을 포함한다. 기판(2302)은 MTJ 스택(2306), 센터 전극(2308), 제1 측면 전극(2310), 제2 측면 전극(2312)을 갖는 자기 터널 접합(MTJ) 구조(2304)를 포함한다. MTJ 스택(2306)은 길이(a) 및 폭(b)을 갖고, 여기서 길이(a)는 폭(b)보다 크다. 기판(2302)은 제1 측면 전극(2310)에 커플링되는 제1 비아(2314), 센터 전극(2308)에 커플링되는 센터 비아(2316), 제2 측면 전극(2312)에 커플링되는 제2 비아(2318)를 포함한다. 기판(2302)은 또한 제1 비아(2314)에 커플링되는 제1 와이어 트레이스(2320), 제2 비아(2318)에 커플링되는 제2 와이어 트레이스(1222), 센터 비아(2316)에 커플링되는 제3 와이어 트레이스(2324)를 포함한다. 기판(2302)은 또한 프로세스 개구부(2326)를 포함한다. 기판(2302)은 또한 제3 비아(2327) 및 제4 와이어 트레이스(2328)를 포함한다. 특정 실시예에서, MTJ 구조(2304)는 각각 제1, 제2 및 제3 전극들(2310,2312,2550)에 인접한 MTJ 스택(2306)의 자유 계층의 부분들 내에 제1 데이터 값, 제2 데이터 값 및 제3 데이터 값을 저장하도록 적응된다.
도24는 도23의 라인 24-24를 따라 취해진 도23의 회로 장치(2300)의 단면도(2400)이다. 단면도(2400)는 제1 인터-계층 유전 계층(2430), 제2 인터-계층 유전 계층(2432), 제1 캡 계층(2434), 제3 인터-계층 유전 계층(2436), 제2 캡 계층(2438), 제3 캡 계층(2440), 제4 인터-계층 유전 계층(2442), 및 제5 인터-계층 유전 계층(2444)을 포함하는 기판(2302)을 보여준다. 기판(2302)은 제1 표면(2460) 및 제2 표면(2470)을 포함한다. 기판(2302)은 또한 MTJ 스택(2306)을 포함하는 MTJ 구조(2304)를 포함한다. 제1 측면 전극(2310), 제2 측면 전극(2312), 및 MTJ 스택(2306)은 기판(2302)의 트랜치 내에 디포짓된다. 트랜치는 깊이(d)를 갖는다. 기판(2302)은 제1 표면(2460)에 디포짓된 제1, 제2 및 제3 와이어 트레이스(2320, 2322, 2324)를 포함한다. 제4 와이어 트레이스(2328)는 (도25에 제시되는) 제2 표면(2470)에 디포짓 및 패턴화된다. 제1 와이어 트레이스(2320)는 제1 와이어 트레이스(2320)로부터 제1 측면 전극(2310)으로 연장되는 제1 비아(2314)에 커플링된다. 제2 와이어 트레이스(2322)는 제2 와이어 트레이스(2322)로부터 제2 측면 전극(2312)으로 연장되는 제2 비아(2318)에 커플링된다. 제3 와이어 트레이스(2324)는 제3 와이어 트레이스(2324)로부터 센터(상부) 전극(2308)으로 연장되는 센터 비아(2316)에 커플링된다. 센터 전극(2308)은 MTJ 스택(2306)에 커플링된다.
일반적으로, MTJ 스택(2306)은 제1 측면 전극(2310)에 인접한 MTJ 스택(2306)의 자유 계층의 제1 부분 내에 제1 데이터 값을 저장하도록 적응된다. MTJ 스택(2306)은 또한 제2 측면 전극(2312)에 인접한 MTJ 스택(2306)의 자유 계층의 제2 부분 내에 제2 데이터 값을 저장하도록 적응된다. MTJ 스택(2306)은 또한 제3 측면 전극(2550)에 인접한 MTJ 스택(2306)의 자유 계층의 제3 부분 내에 제3 데이터 값을 저장하도록 적응된다. 데이터 값은 제3 와이어 트레이스(2324) 및 제1 와이어 트레이스(2320), 제2 와이어 트레이스(2322) 또는 제4 와이어 트레이스(2328) 사이에 전압을 인가하고, 제1 와이어 트레이스(2320), 제2 와이어 트레이스(2322), 또는 제4 와이어 트레이스(2328)에서의 전류를 기준 전류와 비교함으로써 MTJ 스택(2306)으로부터 판독될 수 있다. 대안적으로, 데이터 값은 제1, 제2, 또는 제4 와이어 트레이스(2320, 2322 또는 2328), 및 제3 와이어 트레이스(2324) 사이에 기록 전류를 인가함으로써 MTJ 스택(2306)에 기록될 수 있다. 특정 실시예에서, 도23에 제시된 MTJ 스택(2306)의 폭(b) 및 길이(a)는 높이(h)보다 크고, 측면 전극들(2310 및 2312)에 인접한 MTJ 스택(2306) 내의 자유 계층에 의해 캐리되는 각각의 자기 도메인들은 MTJ 스택(2306)의 폭(b) 방향에서 기판(2302)의 표면(2460)과 실질적으로 평행한 방향으로(즉, 페이지 뷰로부터 안쪽으로 또는 바깥쪽으로) 연장된다. 또 다른 특정 실시예에서, MTJ 스택(2306)의 높이(h)는 길이(a) 또는 폭(b)보다 클 수 있으며, 측면 전극들(2410 및 2412)에 인접한 MTJ 스택(2306) 내의 자유 계층에 의해 캐리되는 자기 도메인들은 기판(2302)의 표면(2460)에 실질적으로 수직하는 방향으로 연장된다.
도25는 도23의 라인 25-25를 따라 취해진 도23의 회로 장치(2300) 단면도(2500)이다. 단면도(2500)는 제1 인터-계층 유전 계층(2430), 제2 인터-계층 유전 계층(2432), 제1 캡 계층(2434), 제3 인터-계층 유전 계층(2436), 제2 캡 계층(2438), 제3 캡 계층(2440), 제4 인터-계층 유전 계층(2442), 및 제5 인터-계층 유전 계층(2444)을 갖는 기판(2302)을 포함한다. 기판(2302)은 MTJ 스택(2306), 상부 전극(2308), 및 제3 와이어 트레이스(2324)로부터 상부 전극(2308)을 연장되는 센터 비아(2316)를 포함한다. 기판(2302)은 또한 프로세스 개구부(2326)를 포함하고, 프로세스 개구부(2326)는 MTJ 구조(2304) 중 일부를 선택적으로 제거함으로써 형성되고, 프로세스 개구부(2326) 내에 인터-계층 유전 물질을 디포짓함으로써 채워질 수 있다. 기판(2302)은 또한 제3 비아(2327)에 커플링되는 제4 와이어 트레이스(2328)를 포함하고, 제3 비아(2327)는 제4 와이어 트레이스(2328)로부터 MTJ 스택(2306)에 커플링되는 제3 측면 전극(2250)으로 연장된다.
특정 실시예에서, MTJ 구조(2304)는 3개의 측벽들 및 하부 벽을 포함하는 실질적으로 u-행태의 구조물이다. 도25의 단면도에서, MTJ 스택(2306)은 L-형태구조물이다. MTJ 구조(2304)는 각각의 측벽들과 연관되는 측면 전극들(예를 들면, 제1, 제2 및 제3 측면 전극들(2310, 2312, 2550))을 포함할 수 있고, 하부 벽과 연관된 하부 전극을 포함할 수 있다. 또한, MTJ 구조(2304)는 최대 4개의 고유한 데이터 비트들을 저장하도록 적응된다.
도26은 0-값 상태로 구성되는 다수의 측면 자기 도메인들을 갖는 MTJ 셀의 자유 계층(2600)의 상부도이다. 이러한 예에서, 자유 계층(2600)은 비트-0 상태로 제시되고, 여기서 비트들 각각은 0 값을 나타낸다. 자유 계층(2600)은 제1 측벽(2604), 제2 측벽(2604), 제3 측벽(2606) 및 하부 벽(2608)을 포함한다. 측벽들(2602,2604,2606) 각각 및 하부 벽(2608)의 자유 계층(2600)은 예를 들어 "1" 또는 "0" 값과 같은 데이터 값을 표현하도록 구성된 고유한 자기 도메인들을 캐리한다. 제1 측벽(2602)은 제1 자기 도메인(2612)을 캐리한다. 제2 측벽(2604)은 제2 자기 도메인(2614)을 캐리한다. 제3 측벽은 제3 자기 도메인(2616)을 캐리한다. 하부 벽(2608)은 제4 자기 도메인(2618)을 캐리한다. 자기 도메인들(2612,2614,2616)은 점들(즉, 화살표 앞 부분)에 의해 표시된 바와 같이 페이지 뷰로부터 밖으로 연장된다. 이러한 특정 예에서, 측벽들(2602,2604,2606)의 각각의 깊이는 측벽들(2602,2604,2606) 각각의 길이 또는 폭 보다 크다. 따라서, 자기 도메인들(2612,2614,2616)은 깊이 방향으로 오리엔테이션 된다.
제1 측벽(2602)의 제1 자기 도메인은 제1 도메인 배리어(2630)에 의해 제2 측벽(2604)의 제2 자기 도메인(2614)과 분리된다. 유사하게, 제2 자기 도메인(2614)는 제2 도메인 배리어(2632)에 의해 제3 측벽(2600)의 제3 자기 도메인(2616)과 분리된다.
일반적으로, 제1 도메인 배리어(2630) 및 제2 도메인 배리어(2632)는 자기 도메인들(예를 들어, 자기 도메인들(2612,2614,2616)) 각각을 분리하는 인터페이스들인 도메인 벽들을 나타낸다. 제1 및 제2 도메인 배리어들(2630 및 2632)은 상이한 자기 도메인들 사이의 전이(transition)들을 나타낸다. 특정 실시예에서, 제1 및 제2 도메인 배리어(2630 및 2632)는 자기 모멘트에서의 변경을 나타낼 수 있고, 여기서 자기장은 0 또는 180도의 각 변위를 겪는다.
제1 자기 도메인(2612)과 연관된 자기장의 방향(즉, 제1 측벽(2602)에서 자유 계층(2600) 내의 자기장의 방향)은 제1 기록 전류(2622)를 사용하여 변경될 수 있다. 유사하게, 제2 측벽(2604)에서 자유 계층(2600)에 의해 캐리되는 제2 자기 도메인(2614)과 연관된 자기장의 방향은 제2 기록 전류(2624)를 사용하여 변경될 수 있다. 제3 측벽(2606)에서 자유 계층(2600)에 의해 캐리되는 제3 자기 도메인(2616)과 연관된 자기장의 방향은 제3 기록 전류(2626)를 사용하여 변경될 수 있다. 하부 벽(2608)의 자유 계층(2600)에 의해 캐리되는 제4 자기 도메인(2618)과 연관된 자기장의 방향은 제4 기록 전류(2628)를 사용하여 변경될 수 있다.
일반적으로, 측벽들(2602,2604,2606) 각각 및 하부 벽(2608)의 고정 계층의 고정된 자기장에 대한 자유 계층(예를 들어, 도27에 제시된 고정 계층(2708)에 대한 자유 계층(2704))에 의해 전달되는 자기장의 상대적인 방향은 비트 값을 결정한다. 이러한 제시된 예에서, (도27의 자기장들(2714 및 2716)에 제시된 바와 같이) 고정 계층 및 자유 계층(2600)의 자기 오리엔테이션들은 평행하다. 따라서, 기록 전류들(2622,2624,2626,2628) 각각은 기록 "0" 전류를 나타낼 수 있고, 리셋 또는 "0" 상태를 나타내기 위해서 자유 계층(2600) 내의 각각의 자기 도메인들(2612,2614,2616,2618)과 연관된 자기장의 방향을 변경한다.
도27은 0 값을 나타내도록 자유 계층의 자기 도메인들을 구성하기 위한 기록 전류를 보여주는 도26의 측벽(2602)의 자유 계층(2600)의 포함하는 MTJ 셀(2700)의 단면도이다. MTJ 셀(2700)은 상부 전극(2702), 자유 계층(2704)(즉, 도26의 자유 계층(2612)), 자기 터널 접합 터널 배리어(2706), 고정 계층(2708), 반-강자성(AF) 계층(2712), 및 하부 전극(2710)을 포함한다. 일반적으로, 상부 전극(2702) 및 하부 전극(2710)은 전기적인 전류를 캐리하도록 적응된 전기적으로 도전성인 계층들이다. 고정 계층(2708)은 고정 계층(2708) 내의 자기장의 방향(2716)을 고정시키기 위해서 어닐링(anneal)된 강자성 계층이다. 자유 계층(2704)은 기록 전류에 의해 변경될 수 있는 자기장을 갖는 강자성 계층이다. MTJ 터널 배리어 또는 배리어 계층(2706)은 금속 물질 산화물로 형성될 수 있다. 자유 계층(2704) 내의 자기장의 방향(2714)은 기록 전류(2622)를 사용하여 변경될 수 있다. 고정 계층(2708) 내의 자기장(2716)의 방향은 반-강자성(AF) 계층(2712)에 의해 고정된다.
고정 계층(2708)의 고정된 자기장에 대한 자유 계층(2704)의 자기장들의 방향은 특정 MTJ 셀(2700)의 자유 계층(2704)에 저장된 데이터 비트가 "1"의 비트 값을 가지는지 아니면 "0'의 비트 값을 가지는지를 표시한다. 자유 계층(2704)의 자기장의 자화 방향(일반적으로 2714로 표시됨)은 기록 전류(2622)를 사용하여 변경될 수 있다. 제시된 바와 같이, 기록 전류(2622)는 상부 전극(2702)으로부터, 자유 계층(2704), 자기 터널 접합 배리어(2706), 고정 계층(2708), 및 반-강자성(AF) 계층(2712)을 거쳐 하부 전극(2710)으로 흐르는 기록 0 전류를 나타낸다. MTJ 셀(2700)은 또한 시드 계층, 연결, 또는 성능 개선 목적으로 추가적인 계층들(미도시)을 포함할 수 있다. 제시된 예에서, 도1-34에 제시된 실시예들 중 특정 실시예 또는 모든 실시예들이 MTJ 셀(2700)의 MTJ 스택 구조와 실질적으로 유사한 MTJ 스택 구조를 포함할 수 있다.
도28은 도26의 라인 28-28을 따라 취해진 도26의 자유 계층의 단면도이다. 도28은 도26의 라인 28-28을 따라 취해진 자유 계층(2600)의 단면도(2800)이다. 자유 계층(2600)은 제1 측벽(2602), 제3 측벽(2606) 및 하부 벽(2608)을 포함한다. 이러한 예에서, 제1 측벽(2602)에서 자유 계층(2600)에 의해 캐리되는 제1 자기 도메인의 방향(2612로 표시됨)은 제1 측벽(2602)의 깊이(d) 방향으로 연장되고, 이는 화살표(2612)에 대응한다. 제3 측벽(2606)의 자유 계층에 의해 캐리되는 제3 측벽 자기 도메인의 방향(2616으로 표시됨)은 제3 측벽(2606)의 깊이(d) 방향으로 연장되며, 이는 화살표(2616)에 대응한다. 이러한 예에서, 제1 및 제3 자기 도메인들(2612 및 2616)은 기판의 표면과 실질적으로 수직하는 방향으로 연장될 수 있다. 하부 벽(2608)과 연관된 제4 자기 도메인(2618)은 제1 및 제3 자기 도메인들(2612 및 2616)과 실질적으로 수직하고 기판의 표면과 실질적으로 평행한 방향으로 연장된다. 또한, 제4 자기 도메인(2618)은 화살표 뒷부분(별표)에 의해 표시되는 바와 같이 페이지 안쪽 방향으로 연장된다.
자유 계층(2600)은 제1 도메인 배리어(벽)(2840) 및 제2 도메인 배리어(2842)를 포함한다. 특정 예에서, 제1 도메인 배리어는 제1 측벽(2602) 및 하부 벽(2608) 사이의 구조적인 인터페이스에 대응할 수 있다. 제1 도메인 배리어(2840)는 제1 측벽(2602)에서의 자유 계층(2600)의 제1 자기 도메인(2612)을 하부 벽(2608)의 제4 자기 도메인(2618)과 이격시킨다. 제2 도메인 배리어(2842)는 하부 벽(2608) 및 제3 측벽(2606) 사이의 구조적인 인터페이스에 대응할 수 있다. 제2 도메인 배리어(2842)는 제3 측벽(2606)의 자유 계층의 자기 도메인(2616)을 하부 벽(2608)과 연관된 자유 계층(2600)의 자기 도메인(2618)과 이격시킨다.
도28에 제시된 실시예에서, 자유 계층(2600)은 적어도 3개의 데이터 비트들을 저장하도록 적응될 수 있다. 제1 데이터 비트는 제1 측벽(2602)에서 자유 계층(2600)에 의해 캐리되는 제1 자기 도메인(2612)의 방향에 의해 표현될 수 있다. 제2 데이터 비트는 하부 벽(2608)의 자유 계층(2600)에 의해 캐리되는 제4 자기 도메인(2618)에 의해 표현될 수 있다. 제3 데이터 비트는 제3 측벽(2606)에서 자유 계층(2600)에 의해 캐리되는 제3 자기 도메인(2616)에 의해 표현될 수 있다. 예를 들어 다른 측벽 또는 하부 벽(2608)과 연관된 자기 도메인의 오리엔테이션을 변경하지 않고, 선택된 측벽의 대응하는 자기 도메인(2612, 2616 및/또는 2618)의 오리엔테이션을 선택적으로 변경시키기 위해서 기록 전류들(2622,2626,2628)이 인가될 수 있다.
도29는 라인 29-29을 따라 취해진 도26에 제시된 자유 계층의 단면도(2900)이다. 자유 계층(2600)은 측벽(2604) 및 하부 벽(2608)을 포함한다. 특정 예에서, 자유 계층(2600)은 자기 도메인 배리어(2950)를 포함한다. 자기 도메인 배리어(벽)(2950)은 하부 벽에서의 자유 계층(2600)에 의해 캐리되는 자기 도메인(2618)을 제2 측벽(2604)에서의 자유 계층(2600)에 의해 캐리되는 자기 도메인(2614)과 이격시킨다. 도메인 배리어(2950)는 측벽(2604) 및 하부 벽(2608) 사이의 구조적인 인터페이스에 대응할 수 있다. 제2 자기 도메인(2614)은 측벽(2604)의 깊이(d)에 대응하는 방향으로(즉, 기판 표면에 대해 실질적으로 법선 방향으로) 연장된다. 제4 자기 도메인은 제2 자기 도메인(2614) 및 깊이(d)에 대해 실질적으로 수직하고, MTJ 셀의 폭(b)에 평행한 방향으로 연장된다. (도2 내지 13에 제시된) 깊이(d) 또는 (도14-25에 제시된) 높이(h)는 트랜치 깊이 또는 측벽의 높이를 나타낼 수 있다.
특정 실시예에서, 도26에 제시된 도메인 배리어들(2630 및 2632), 도28에 제시된 도메인 배리어들(2840 및 2842), 및 도29에 제시된 도메인 배리어(2950)는 자유 계층(2600)이 다수의 데이터 비트들을 저장할 수 있도록 하여준다. 특히, 도26에 제시된 자유 계층(2600)은 도26, 28 및 29에 제시되는 자기 도메인들(2612,2614,2616,2618)에 의해 표현될 수 있는 최대 4개의 데이터 비트들을 저장하도록 적응될 수 있다.
도30은 1-값 상태로 구성되는 다수의 측면 자기 도메인들을 갖는 MTJ 셀의 자유 계층(3000)의 상부도이다. 이러한 예에서, 자유 계층(3000)은 비트-1 상태로 제시되고, 여기서 비트들 각각은 1 값(즉, 논리 "1" 값)을 나타낸다. 자유 계층(3000)은 제1 측벽(3004), 제2 측벽(3004), 제3 측벽(3006) 및 하부 벽(3008)을 포함한다. 측벽들(3002,3004,3006) 각각 및 하부 벽(3008)의 자유 계층(3000)은 예를 들어 "1" 또는 "0" 값과 같은 데이터 값을 표현하도록 구성된 고유한 자기 도메인들을 캐리한다. 제1 측벽(3002)은 제1 자기 도메인(3012)을 캐리한다. 제2 측벽(3004)은 제2 자기 도메인(3014)을 캐리한다. 제3 측벽은 제3 자기 도메인(3016)을 캐리한다. 하부 벽(3008)은 제4 자기 도메인(3018)을 캐리한다. 자기 도메인들(3012,3014,3016)은 별표(즉, 화살표 뒷부분)에 의해 표시된 바와 같이 페이지 뷰 안쪽으로 연장된다. 이러한 특정 예에서, 측벽들(3002,3004,3006)의 각각의 깊이는 측벽들(3002,3004,3006) 각각의 길이 또는 폭 보다 크다. 따라서, 자기 도메인들(3012,3014,3016)은 깊이 방향으로 세로로(lenghthwise) 오리엔테이션 된다.
제1 측벽(3002)의 제1 자기 도메인은 제1 도메인 배리어(3030)에 의해 제2 측벽(3004)의 제2 자기 도메인(3014)과 분리된다. 유사하게, 제2 자기 도메인(3014)은 제2 도메인 배리어(3032)에 의해 제3 측벽(3000)의 제3 자기 도메인(3016)과 분리된다.
일반적으로, 제1 도메인 배리어(3030) 및 제2 도메인 배리어(3032)는 자기 도메인들(예를 들어, 자기 도메인들(3012,3014,3016)) 각각을 분리하는 인터페이스들인 도메인 벽들을 나타낸다. 제1 및 제2 도메인 배리어들(3030 및 3032)은 상이한 자기 도메인들 사이의 전이(transition)들을 나타낸다. 특정 실시예에서, 제1 및 제2 도메인 배리어(3030 및 3032)는 자기 모멘트에서의 변경을 나타낼 수 있고, 여기서 자기장은 0 또는 180도의 각 변위를 겪는다.
제1 자기 도메인(3012)과 연관된 자기장의 방향(즉, 제1 측벽(3002)에서 자유 계층(3000) 내의 자기장의 방향)은 제1 기록 전류(3022)를 사용하여 변경될 수 있다. 유사하게, 제2 측벽(3004)의 자유 계층(3000)에 의해 캐리되는 제2 자기 도메인(3014)과 연관된 자기장의 방향은 제2 기록 전류(3024)를 사용하여 변경될 수 있다. 제3 측벽(3006)에서 자유 계층(3000)에 의해 캐리되는 제3 자기 도메인(3016)과 연관된 자기장의 방향은 제3 기록 전류(3026)를 사용하여 변경될 수 있다. 하부 벽(3008)에서의 자유 계층(3000)에 의해 캐리되는 제4 자기 도메인(3018)과 연관된 자기장의 방향은 제4 기록 전류(3028)를 사용하여 변경될 수 있다.
일반적으로, 측벽들(3002,3004,3006) 각각 및 하부 벽(3008)의 고정 계층의 고정된 자기장에 대한 자유 계층(예를 들어, 도31에 제시된 고정 계층(3108)에 대한 자유 계층(3104))에 의해 전달되는 자기장의 상대적인 방향은 비트 값을 결정한다. 이러한 제시된 예에서, (도31의 자기장들(3114 및 3116)에 제시된 바와 같이) 고정 계층 및 자유 계층(3000)의 자기 오리엔테이션들은 역-평행(anti-parallel)하다. 따라서, 기록 전류들(3022,3024,3026,3028) 각각은 기록 "1" 전류를 나타낼 수 있고, 리셋 또는 "1" 상태를 나타내기 위해서 자유 계층(3000) 내의 각각의 자기 도메인들(3012,3014,3016,3018)과 연관된 자기장의 방향을 변경한다.
도31은 1 값을 나타내도록 자유 계층의 자기 도메인들을 구성하기 위한 기록 전류를 보여주는 도30의 측벽(3002)의 자유 계층(3000)의 포함하는 MTJ 셀(3100)의 단면도이다. MTJ 셀(3100)은 상부 전극(3102), 자유 계층(3104)(즉, 도30의 자유 계층(3012)), 자기 터널 접합 터널 배리어(3106), 고정 계층(3108), 반-강자성(AF) 계층(3112), 및 하부 전극(3110)을 포함한다. 일반적으로, 상부 전극(3102) 및 하부 전극(3110)은 전기적인 전류를 캐리하도록 적응된 전기적으로 도전성인 계층들이다. 고정 계층(3108)은 고정 계층(3108) 내의 자기장의 방향(3116)을 고정시키기 위해서 어닐링(anneal)된 강자성 계층이다. 자유 계층(3104)은 프로그래밍될 수 있는 강자성 계층이다. MTJ 터널 배리어 또는 배리어 계층(3106)은 금속 물질 산화물로 형성될 수 있다. 자유 계층(3104) 내의 자기장의 방향(3114)은 기록 전류(3022)를 사용하여 변경될 수 있다. 고정 계층(3108) 내의 자기장(3116)은 반-강자성(AF) 계층(3112)에 의해 고정된다.
고정 계층(3108)의 고정된 자기장에 대한 자유 계층(3104)의 자기장들의 방향은 특정 MTJ 셀(3100)의 자유 계층(3104)에 저장된 데이터 비트가 "1"의 비트 값을 가지는지 아니면 "0'의 비트 값을 가지는지를 표시한다. 자유 계층(3104)의 자기장의 자화 방향(일반적으로 3114로 표시됨)은 기록 전류(3022)를 사용하여 변경될 수 있다. 제시된 바와 같이, 기록 전류(3022)는 하부 전극(3110)으로부터, 반-강자성(AF) 계층(3112), 고정 계층(3108), 자기 터널 접합 배리어(3106), 및 자유 계층(3104)을 거쳐 상부 전극(3102)으로 흐르는 기록 1 전류를 나타낸다. MTJ 셀(3100)은 또한 시드 계층, 연결, 또는 성능 개선 목적으로 추가적인 계층들(미도시)을 포함할 수 있다. 제시된 예에서, 도1-34에 제시된 임의의 MTJ 스택은 실질적으로 MTJ 셀(3100)과 유사한 구조를 포함할 수 있다.
도32은 도30의 라인 32-32을 따라 취해진 자유 계층(3000)의 단면도(3200)이다. 자유 계층(3000)은 제1 측벽(3002), 제3 측벽(3006) 및 하부 벽(3008)을 포함한다. 이러한 예에서, 제1 측벽(3002)에서 자유 계층(3000)에 의해 캐리되는 제1 자기 도메인의 방향(3012로 표시됨)은 제1 측벽(3002)의 깊이(d) 방향으로 연장되고, 이는 화살표(3012)에 대응한다. 제3 측벽(3006)의 자유 계층에 의해 캐리되는 제3 자기 도메인의 방향(3016으로 표시됨)은 제3 측벽(3006)의 깊이(d) 방향으로 연장되며, 이는 화살표(3016)에 대응한다. 이러한 예에서, 제1 및 제3 자기 도메인들(3012 및 3016)은 기판의 표면과 실질적으로 수직하는 방향으로 연장될 수 있다. 하부 벽(3008)과 연관된 제4 자기 도메인(3018)은 제1 및 제3 자기 도메인들(3012 및 3016)과 실질적으로 수직하고 기판의 표면과 실질적으로 평행한 방향으로 연장된다. 또한, 제4 자기 도메인(3018)은 화살표 앞 부분(점)에 의해 표시되는 바와 같이 페이지 바깥쪽 방향으로 연장된다.
자유 계층(3000)은 제1 도메인 배리어(벽)(3240) 및 제2 도메인 배리어(3242)를 포함한다. 특정 예에서, 제1 도메인 배리어는 제1 측벽(3002) 및 하부 벽(3008) 사이의 구조적인 인터페이스에 대응할 수 있다. 제1 도메인 배리어(3240)는 제1 측벽(3002)에서의 자유 계층(3000)의 제1 자기 도메인(3012)을 하부 벽(3008)의 제4 자기 도메인(3018)과 이격시킨다. 제2 도메인 배리어(3242)는 하부 벽(3008) 및 제3 측벽(3006) 사이의 구조적인 인터페이스에 대응할 수 있다. 제2 도메인 배리어(3242)는 제3 측벽(3006)의 자유 계층의 자기 도메인(3016)을 하부 벽(3008)과 연관된 자유 계층(3000)의 자기 도메인(3018)과 이격시킨다.
도32에 제시된 실시예에서, 자유 계층(3000)은 적어도 3개의 데이터 비트들을 저장하도록 적응될 수 있다. 제1 데이터 비트는 제1 측벽(3002)에서 자유 계층(3000)에 의해 캐리되는 제1 자기 도메인(3012)의 방향에 의해 표현될 수 있다. 제2 데이터 비트는 하부 벽(3008)의 자유 계층(3000)에 의해 캐리되는 제4 자기 도메인(3018)에 의해 표현될 수 있다. 제3 데이터 비트는 제3 측벽(3006)에서 자유 계층(3000)에 의해 캐리되는 제3 자기 도메인(3016)에 의해 표현될 수 있다. 예를 들어 다른 측벽 또는 하부 벽(3008)과 연관된 자기 도메인의 오리엔테이션을 변경하지 않고, 선택된 측벽의 대응하는 자기 도메인(3012, 3016 및/또는 3018)의 오리엔테이션을 선택적으로 변경시키기 위해서 기록 전류들(3022,3026,3028)이 인가될 수 있다.
도33는 라인 33-33을 따라 취해진 도30에 제시된 자유 계층의 단면도(3300)이다. 자유 계층(3000)은 측벽(3004) 및 하부 벽(3008)을 포함한다. 특정 예에서, 자유 계층(3000)은 자기 도메인 배리어(3350)를 포함한다. 자기 도메인 배리어(벽)(3350)은 하부 벽에서의 자유 계층(3000)에 의해 캐리되는 자기 도메인(3018)을 제2 측벽(3004)에서의 자유 계층(3000)에 의해 캐리되는 자기 도메인(3014)과 이격시킨다. 도메인 배리어(3350)는 측벽(3004) 및 하부 벽(3008) 사이의 구조적인 인터페이스에 대응할 수 있다. 제2 자기 도메인(3014)은 측벽(3004)의 깊이(d)에 대응하는 방향으로(즉, 기판 표면에 대해 실질적으로 법선 방향으로) 연장된다. 제4 자기 도메인은 제2 자기 도메인(3014) 및 깊이(d)에 대해 실질적으로 수직하고, MTJ 셀의 폭(b)에 평행한 방향으로 연장된다. (깊이(d) 또는 높이(h)는 트랜치 깊이 또는 측벽의 높이를 나타낼 수 있다.
특정 실시예에서, 도30에 제시된 도메인 배리어들(3030 및 3032), 도32에 제시된 도메인 배리어들(3240 및 3242), 및 도33에 제시된 도메인 배리어(3350)는 자유 계층(3000)이 다수의 데이터 비트들을 저장할 수 있도록 하여준다. 특히, 도30에 제시된 자유 계층(3000)은 도30, 32 및 33에 제시되는 자기 도메인들(3012,3014,3016,3018)에 의해 표현될 수 있는 최대 4개의 데이터 비트들을 저장하도록 적응될 수 있다.
도34는 자기 터널 접합(MTJ) 셀(3400)의 특정 실시예에 대한 단면도이다. MTJ 셀(3400)은 자유 계층(3404), 터널 배리어 계층(3406), 고정 계층(3408), 및 반-강자성(AF) 계층(3426)을 갖는 MTJ 스택(3402)을 포함한다. MTJ 스택(3402)은 비트 라인(3410)에 연결된다. 또한, MTJ 스택(3402)은 하부 전극(3416) 및 스위치(3418)를 통해 소스 라인(3414)에 연결된다. 워드 라인(3412)은 기록 전류(3424)가 비트 라인(3410)으로부터 소스 라인(3414)으로 흐르도록 스위치를 선택적으로 활성화하기 위해 스위치(3418)의 제어 단자에 연결된다. 제시된 실시예에서, 고정 계층(3408)은 고정된 오리엔테이션을 갖는 자기 도메인(3422)을 포함한다. 자유 계층(3404)은 기록 전류(3424)를 통해 프로그램될 수 있는 자기 도메인(3420)을 포함한다. 제시된 바와 같이, 기록 전류(3410)는 자유 계층(3404)에서의 자기 도메인(3420)의 오리엔테이션을 0 상태로 프로그램하도록 적응된다(즉, 자기 도메인들(3420 및 3422)은 동일 방향으로 오리엔테이션됨). MTJ 셀(3400)에 1 값을 기록하기 위해서, 기록 전류(3424)는 반전되고(reverse), 이를 통해 자유 계층(3404)에서의 자기 도메인의 오리엔테이션이 오리엔테이션을 플립(flip)하도록 하고, 이로 인해 자기 도메인(3420)은 자기 도메인(3422)의 방향과는 반대 방향으로 연장된다. 제시된 실시예에서, 도2 내지 33에 제시된 실시예들 중 임의의 실시예는 MTJ 스택(3402)과 실질적으로 유사한 MTJ 스택을 포함할 수 있다.
도35는 보다 고정된 계층 값 및 증가된 저항을 제공하는 MTJ 셀(3500)의 또 다른 특정 실시예에 대한 단면도이다. 특히, MTJ 셀(3500)은 자유 계층(3504), 터널 배리어 계층(3506), 및 고정 계층(3508)을 포함하는 MTJ 스택(3502)을 포함한다. MTJ 스택(3502)의 자유 계층(3504)은 버퍼 계층(3530)을 통해 상부 전극(3510)에 연결된다. 이러한 예에서, MTJ 스택(3502)의 고정 계층(3508)은 반-강자성 계층(3538)을 통해 하부 전극(3516)에 연결된다. 또한, 고정 계층(3508)은 제1 고정 계층(3532), 버퍼 계층(3534), 및 제2 고정 계층(3536)을 포함한다. 제1 및 제2 고정 계층(3532 및 3536)은 반대 방향의 오리엔테이션을 갖는 각각의 자기 도메인들을 가지며, 이를 통해 고정 계층 값 및 MTJ 스택(3502)의 전체 저항을 증가시킨다. 특정 실시예에서, 증가된 고정 계층 값은 MTJ 스택(3502)과 연관된 판독 마진을 개선할 수 있다.
도36은 하나의 저장된 값에 액세스하기 위한 하나의 스위치 장치를 갖는 MTJ 셀(3600)에 대한 단면도이다. MTJ 셀(3600)은 제1 측벽(3606), 하부 벽(3604), 및 제2 측벽(3608)을 포함하는 하부 전극을 포함한다. MTJ 셀(3600)은 또한 센터 전극(3610) 및 MTJ 스택(3612)을 포함한다. MTJ 스택(3612)은 센터 전극(3610)을 하부 전극의 제1 측벽(3606), 제2 측벽(3608), 및 하부 벽(3604)과 분리한다. 이러한 실시예에서, MTJ 스택(3612)은 제1 자기 도메인(3614) 및 제2 자기 도메인(3616)을 포함한다. 센터 전극(3610)은 비트 라인(3618)에 커플링된다. 제1 측벽(3606) 및 제2 측벽(3608)은 라인들(3620 및 3622)을 통해서 노드(3624)에 커플링된다. MTJ 셀(3600)은 또한 노드(3624)에 커플링되는 제1 단자, 소스 라인에 커플링되는 제2 단자(3630), 및 워드 라인(3628)에 커플링되는 제2 단자(3628)를 갖는 스위치(3626)를 포함한다.
도37은 2개의 저장된 값들에 액세스하기 위한 2개의 스위치 장치들을 갖는 MTJ 셀(3700)의 단면도이다. MTJ 셀(3700)은 제1 측벽(3706), 하부 벽(3704), 및 제2 측벽(3708)을 포함하는 하부 전극을 포함한다. MTJ 셀(3700)은 또한 센터 전극(3710) 및 MTJ 스택(3712)을 포함한다. MTJ 스택(3712)은 센터 전극(3710)을 제1 측벽(3706), 제2 측벽(3708), 및 하부 전극의 하부 벽(3704)과 분리한다. 이러한 실시예에서, MTJ 스택(3712)은 제1 자기 도메인(3714) 및 제2 자기 도메인(3716)을 포함한다. 센터 전극(3710)은 비트 라인(3718)에 커플링된다. MTJ 셀(3700)은 제1 측벽(3706)에 커플링되는 제1 단자(3720), 노드(3724)에 연결되는 제어 단자, 및 제1 소스 라인(3728)에 연결되는 제2 단자를 포함하는 제1 스위치(3722)를 포함한다. MTJ 셀(3700)은 또한 노드(3724)에 연결되는 워드 라인(3726)을 포함한다. MTJ 셀(3700)은 제2 측벽(3708)에 연결되는 제3 단자(3730), 노드(3724)에 연결되는 제어 단자, 및 제2 소스 라인(3734)에 연결되는 제4 단자를 더 포함한다. 비록 공유된 워드 라인(3726) 및 별개의 소스 라인들(3728 및 3734)을 가지는 것으로 도시되지만, 다른 실시예들에서 별개의 워드라인들 및 공유된 소스 라인이 대신 사용될 수 있다.
특정 실시예에서, 제1 소스 라인(3728) 및 제2 소스 라인(3734)이 선택적으로 활성화되어 제1 및 제2 자기 도메인들(3714 및 3716)로부터 데이터를 판독하거나 및/또는 이들로 데이터를 기록할 수 있다. 특정 실시예에서, 전류 또는 전압이 비트 라인(3718)에 인가되고, 워드 라인(3726)에 인가되어 제1 및 제2 스위치들(3722 및 3732)을 활성화한다. 제2 소스 라인(3734)과 별개이고 독립적인 제1 소스 라인(3728)이 활성화되어 제1 자기 도메인(3714)에 의해 표현되는 데이터를 판독할 수 있다. 또 다른 특정 실시예에서, 제1 소스 라인(3728) 및 제2 소스 라인(3734)이 활성화되어 제1 및 제2 자기 도메인들(3714 및 3716)에 의해 표현되는 데이터를 판독할 수 있다.
도38은 3개의 저장된 값들에 액세스하기 위해서 3개의 스위치 장치들을 갖는 MTJ 셀(3800)에 대한 단면도이다. MTJ 셀(3800)은 제1 측벽(3806), 하부 벽(3804), 및 제2 측벽(3808)을 포함하는 하부 전극을 포함한다. MTJ 셀(3800)은 또한, 센터 전극(3810) 및 MTJ 스택(3812)을 포함한다. MTJ 스택(3812)은 센터 전극(3810)을 하부 전극의 제1 측벽(3806), 제2 측벽(3808), 및 하부 벽(3804)과 분리한다. 이러한 실시예에서, MTJ 스택(3812)은 제1 자기 도메인(3814), 제2 자기 도메인(3816), 및 제3 자기 도메인(3817)을 포함한다. 센터 전극(3810)은 비트 라인(3818)에 커플링된다. MTJ 셀(3800)은 제1 측벽(3806)에 커플링되는 제1 단자(3820), 노드(3824)에 커플링되는 제어 단자, 및 제1 소스 라인(3828)에 커플링되는 제2 단자를 포함한다. MTJ 셀(3800)은 또한 노드(3824)에 커플링되는 워드 라인(3826)을 포함한다. MTJ 셀(3800)은 또한 하부 벽(3804)에 커플링되는 제3 단자(3830), 노드(3824)에 커플링되는 제어 단자, 및 제2 소스 라인(3834)에 커플링되는 제4 단자를 갖는 제2 스위치(3832)를 더 포함한다. MTJ 셀(3800)은 또한 제2 측벽(3816)에 커플링되는 제5 단자(3836), 노드(3824)에 커플링되는 제어 단자, 및 제3 소스 라인(3840)에 커플링되는 제6 단자를 갖는 제3 스위치(3838)를 포함한다.
특정 실시예에서, 제1 소스 라인(3828), 제2 소스 라인(3834), 및 제3 소스 라인(3840)은 제1, 제3, 및 제2 자기 도메인들(3814,3817,3816)으로부터 데이터를 판독하고, 및/또는 이들로 데이터를 기록하기 위해서 선택적으로 활성화될 수 있다. 특정 실시예에서, 전류 또는 전압이 비트 라인(3818)에 인가되고 워드 라인(3826)에 인가되어 제1, 제2, 및 제3 스위치들(3822,3832,3838)을 활성화시킨다. 제1 소스 라인(3828), 제2 소스 라인(3832), 또는 제3 소스 라인(3840)은 서로에 대해 별개이고 독립적이며, 제1, 제2 또는 제3 자기 도메인(3814,3816,3817)에 의해 표현되는 데이터를 판독하기 위해서 활성화될 수 있다. 또 다른 특정 실시예에서, 제1 소스 라인(3828), 제2 소스 라인(3834), 및 제3 소스 라인(3840)은 제1, 제3, 및 제2 자기 도메인들(3814,3817,3816)에 의해 표현되는 데이터를 판독하기 위해서 활성화될 수 있다. 대안적인 실시예에서, 제3 측면 전극(미도시)은 제4 자기 도메인(미도시)을 포함하는 제3 측벽에 인접하고, 제3 단자(3830)는 하부 전극이 아니라 제3 측면 전극에 연결되어, 3개의 측면 전극 연결들을 사용하여 MTJ 셀(3800)의 동작을 인에이블한다.
도39-40은 다수의 측면 자기 도메인들을 갖는 자기 터널 접합(MTJ) 구조를 형성하는 방법의 특정 실시예에 대한 흐름도이다. 3902에서, 캡 필름 계층이 디포짓된다. 3904로 계속되어, 하부 비아가 존재하면, 상기 방법은 3906으로 진행하여, 포토-에칭 및 포토 리지스트 스트립, 비아 채움, 및 CMP 프로세스가 하부 비아를 정의하기 위해서 적용된다. 상기 방법은 3908으로 진행하여, 인터-계층 유전 계층(IDL) 및 캡 필름 계층이 디포짓된다.
3904로 돌아와서, 하부 비아가 존재하지 않으면, 상기 방법은 3908으로 진행하고, 인터-계층 유전 계층(IDL) 및 캡 필름 계층이 디포짓된다. 3910으로 이동하여, 측면 전극 트랜치가 포토-에칭 프로세스를 사용하고, 하부 캡 필름 계층에서 중단함으로써 형성된다. 3912에서 계속하여, 측면 전극이 디포짓되고, 리버스 포토-에칭-포토 리지스트 스트립 및 CMP 프로세스가 수행되고, 캡 필름 계층에서 중단된다. 3914로 진행하여, MTJ 포토-에칭이 수행될 것이라면, 상기 방법은 3916으로 진행하여, 캡 필름 계층이 MTJ 에칭 프로세스를 위해 디포짓된다. 3918로 계속되어, MTJ 트랜치를 정의하기 위해서 포토-에칭 및 포토-리지스트 스트립 프로세스가 수행된다.
3914로 돌아와서, MTJ 포토-에칭 프로세스는 수행되지 않을 것이라면, 상기 방법은 3918로 진행하고, MTJ 트랜치를 정의하기 위해서 포토-에칭 및 포토 리지스트 프로세스가 수행된다. 3920으로 계속되어, 제1 자기 필름 계층, 터널 배리어, 및 제2 자기 필름 계층을 포함하는 다수의 MTJ 필름들이 디포짓된다. 3922로 이동하여, 상부 전극이 제2 자기 필름 계층 위에 디포짓된다. 상기 방법은 3924로 진행하고, 도40에서 계속된다.
도40에서, 3924에서, 상기 방법은 4026으로 계속되고, MTJ 하드마스크가 디포짓되고, MTJ 포토-에칭 또는 리버스 트랜치 포토-에칭 프로세스가 수행되며, 캡 필름에서 중단되고, 포토-리지스트 계층이 스트립된다. 4028로 이동하여, 리버스-포토-에칭 프로세스가 수행되었다면, 상기 방법은 4030으로 계속되고, CMP 동작이 MTJ 구조에 대해 수행되고, 캡 계층에서 중단된다. 4032로 진행하여, 측벽 포토-에칭 및 포토 리지스트 스트립 동작이 수행되어 MTJ 스택의 측벽을 제거한다.
4028로 돌아가서, 리버스 트랜치 포토-에칭이 수행되지 않으면, 상기 방법은 4032로 진행하고, MTJ 스택의 측벽을 제거하기 위해서 측벽 포토-에칭 및 포토 리지스트 스트립 동작이 수행된다. 4034로 계속되어, 리버스 트랜치 포토-에칭이 수행되면, 상기 방법은 4036으로 이동하여 캡 필름 계층이 MTJ 스택 위에 디포짓된다. 4038로 진행하여, 인터-계층 유전 계층이 디포짓되고 CMP 프로세스가 수행된다. 4034로 돌아와서, 리버스 트랜치 포토-에칭이 수행되지 않으면, 상기 방법은 4038로 진행하고, 인터-계층 유전 계층이 디포짓되고, CMP 프로세스가 수행된다. 4040에서, 3차원 자기 어닐링 프로세스가 수행된다. MTJ 구조가 얕은(shallow) 트랜치 내에서 형성되는 특정 예에서, 자기 어닐링이 수평 자기 오리엔테이션을 설정하기 위해서 수평 X-Y 방향으로 수행될 수 있다. MTJ 구조가 깊은 트랜치 내에서 형성되는 또 다른 특정 예에서, 자기 어닐링이 수평 x-방향 및 수직 z-방향으로 수행될 수 있다. 4042로 이동하여, 비아 포토-에칭, 포토 리지스트 스트립, 채움, 및 CMP 프로세스가 수행된다. 4044로 이동하여, 트랜칭, 포토-에칭, 플래팅(plating), 및 CMP 프로세스에 의해, 또는 디포짓 및 포토-에칭 프로세스에 의해 금속 패턴이 정의된다. 상기 방법은 4046에서 종료된다.
특정 실시예에서, 도39 및 40에 제시된 방법은 MTJ CMP 프로세스를 이용하여 형성될 수 있는, 도2-13의 MTJ 구조들에 대한 프로세스 흐름을 보여준다. 대안적으로, 도39 및 40에 제시된 방법은 MTJ 에칭 프로세스에 의해 형성될 수 있는, 도14-25의 MTJ 구조들에 대한 프로세스 흐름을 보여준다. 특정 실시예에서, 트랜치 깊이 및 측면 전극 형상이 정밀하게 제어될 수 있다. 특정 예에서, 터널 배리어는 마그네슘 산화물(MgO) 또는 알루미늄 산화물(Al2O3)로 형성될 수 있다. 특정 예에서, 상부 전극 두께는 이음매 없이 좁은 트랜드 갭을 채우도록 제어될 수 있다. 캡 필름 계층은 실리콘 질화물(SiN), 실리콘 카본(SiC), 또는 다른 물질로 형성될 수 있고, MTJ CMP 프로세스는 캡 필름 계층에서 중단된다. 특정 예에서, 자기 어닐링 프로세스가 어닐링 필드 방향으로 모든 수평 및 수직 자기 도메인들을 초기화하기 위해서 3개의 디멘죤들에 적용된다.
도41은 다수의 측면 자기 도메인들을 갖는 자기 터널 접합(MTJ) 구조를 형성하는 방법의 제2 실시예에 대한 흐름도이다. 4102에서, 트랜치가 기판에 형성된다. 특정 실시예에서, 기판의 표면을 실질적으로 평평하다. 4104로 계속되어, 도전성 단자가 트랜치 내에 디포짓된다. 특정 실시예에서, 도전성 단자를 디포짓하는 것은 제1 측면 전극을 형성하기 위해서 트랜치 내에 제1 도전성 단자를 형성하고, 제2 측면 전극을 형성하기 위해서 트랜치 내에 제2 도전성 단자를 형성하는 것을 포함한다. 제1 도전성 단자는 제2 도전성 단자와 전기적으로 분리된다. 4106으로 진행하여, 자기 터널 접합(MTJ) 구조가 트랜치 내에 디포짓된다. MTJ 구조는 고정된 자기 오리엔테이션을 갖는 고정된 자기 계층, 터널 접합 계층, 및 구성가능한 자기 오리엔테이션을 갖는 자유 자기 계층을 포함한다. 고정된 자기 계층은 기판의 표면에 대해 실질적으로 법선 방향으로 연장되는 인터페이스를 따라 도전성 단자에 커플링된다. 자유 자기 계층은 도전성 단자에 인접하고 디지털 값을 저장하기 위해서 적응된 자기 도메인을 캐리한다. 상기 방법은 4108에서 종료된다. 추가적인 제조 프로세스들이 수행될 수 있고, 상기 방법의 각 엘리먼트는 알려지거나 또는 차후에 개발될 기술들을 사용하여 수행될 수 있음을 이해하여야 한다. 예를 들어, 실시예에서, 캡 계층은 트랜치 형성 전에 기판 위에 디포짓될 수 있고, 트랜치는 도전성 단자를 디포짓하기 전에 형성될 수 있으며, CMP 프로세스는 트랜치에 도전성 단자를 디포짓한 후에 수행될 수 있고, 제1 및 제2 측면 전극은 도전성 필름을 디포짓하고 그리고 나서 측면 전극들을 분리한 후에 형성될 수 있으며, 리버스 트랜치 포토-에칭 프로세스 및 CMP 또는 MTJ 포토 에칭 프로세스는 트랜치 내에 MTJ 구조를 디포짓한 후에 형성될 수 있으며, 3-차원 자기 어닐링 프로세스가 수행될 수 있고, 다른 프로세스가 수행될 수 있으며, 또는 이들의 임의의 조합이 수행될 수 있다.
특정 실시예에서, MTJ 구조는 고정된 자기 계층에 인접한 반-강자성(AF) 계층을 포함하며, 고정된 자기 계층은 AF 계층을 통해 도전성 단자에 커플링된다. 고정된 자기 계층은 기판의 표면에 실질적으로 법선 방향으로 연장되는 제1 인터페이스를 따라 제1 도전성 단자에 커플링된 제1 부분, 및 기판의 표면에 실질적으로 법선 방향으로 연장되는 제2 인터페이스를 따라 제2 도전성 단자에 커플링되는 제2 부분을 포함할 수 있다. 예를 들어, 제1 부분은 AF 계층을 통해 제1 측면 전극에 커플링될 수 있고, 제2 부분은 AF 계층을 따라 제2 측면 전극에 커플링될 수 있다. 또 다른 특정 실시예에서, 고정된 자기 계층은 기판의 표면에 대해 실질적으로 평행하게 연장되는 하부 부분을 더 포함한다.
특정 실시예에서, 포토-에칭 프로세스는 빈 공간(cavity)을 형성하도록 패턴에 따라 인터-계층 유전 계층의 일부를 제거하기 위해서 수행되고, 도전성 단자를 디포짓하는 것은 이러한 빈 공간 내에 도전성 단자를 디포짓하는 것을 포함한다. 예를 들어, 측면 전극은 이러한 빈 공간 내에서 형성될 수 있다. 특정 실시예에서, 상기 방법은 또한 MTJ 구조의 제2 도전성 단자를 디포짓하는 것을 포함한다. 일 예로서, 제2 도전성 단자는 상부 전극을 포함할 수 있다. 제2 도전성 단자는 제1 도전성 단자와 전기적으로 분리될 수 있다.
또 다른 특정 실시예에서, 터널 접합 배리어는 기판의 표면에 대해 실질적으로 법선 방향으로 연장되는 제3 인터페이스를 따라 고정된 자기 계층의 제1 부분과 접촉하는 제1 접합 부분을 포함한다. 터널 접합 배리어는 기판의 표면에 대해 실질적으로 법선 방향으로 연장되는 제4 인터페이스를 따라 고정된 자기 계층의 제2 부분과 접촉하는 제2 접합 부분을 더 포함한다. 특정 실시예에서, 자유 자기 계층은 트랜치 내에 디포짓된다. 자유 자기 계층은 기판의 표면에 대해 실질적으로 법선 방향으로 연장되는 제5 인터페이스를 따라 제1 접합 부분과 접촉하는 제1 자유 부분, 및 기판의 표면에 대해 실질적으로 법선 방향으로 연장되는 제6 인터페이스를 따라 제2 접합 부분과 접촉하는 제2 자유 부분을 포함한다.
도42는 다수의 측면 자기 도메인들을 갖는 자기 터널 접합(MTJ) 구조를 형성하는 방법을 제3 특정 실시예에 대한 흐름도이다. 4202에서, 트랜치가 기판에 형성된다. 트랜치는 제1 측벽, 제2 측벽, 제3 측벽, 제4 측벽, 및 하부 벽을 포함한다. 4204로 계속되어, 제1 도전성 단자가 제1 측벽에 인접한 트랜치 내에 디포짓되고, 제2 도전성 단자가 트랜치 내에 디포짓된다. 4206으로 진행하여, 자기 터널 접합(MTJ) 구조가 트랜치 내에 디포짓된다. MTJ 구조는 고정된 자기 오리엔테이션을 갖는 자기장을 갖는 고정된 자기 계층, 터널 접합 계층, 및 구성가능한 자기 오리엔테이션을 갖는 자기장을 갖는 자유 자기 계층을 포함한다. MTJ 구조는 제1, 제2, 제3, 및 제4 측면 인터페이스 각각에서 제1, 제2, 제3, 및 제4 측벽들에 인접하고, 하부 인터페이스에서 하부 벽에 인접한다. 제1 도전성 단자에 인접한 자유 자기 계층은 제1 값을 저장하기 위해서 제1 자기 도메인을 캐리하도록 적응되며, 제2 도전성 단자에 인접한 자유 자기 계층은 제2 디지털 값을 저장하기 위해서 제2 자기 도메인을 캐리하도록 적응된다.
특정 실시예에서, 제1, 제2, 제3 및 제4 측면 인터페이스들은 기판 표면에 대해 거의 수직하게 연장된다. 또 다른 특정 실시예에서, 트랜치의 제3 측벽에 인접한 제3 도전성 단자가 형성된다. 특정 실시예에서, 제4 측벽에 인접한 MTJ 구조 중 일부가 선택적으로 제거되어 개구부를 형성하고, 이를 통해 MTJ 구조는 실질적으로 u-형태가 된다. 인터-계층 유전 물질이 이러한 개구부 내에 디포짓될 수 있다. 특정 실시예에서, MTJ 구조 위에 패턴을 정의하기 위해서 포토-에칭 프로세스를 수행하고, 이러한 패턴에 따라 MTJ 구조의 일부를 제거함으로써 MTJ 구조의 일부가 선택적으로 제거될 수 있다. 추가적인 제조 프로세스들이 수행될 수 있고, 상기 방법의 각 엘리먼트는 알려지거나 또는 차후에 개발될 기술들을 사용하여 수행될 수 있음을 이해하여야 한다. 예를 들어, 실시예에서, 캡 계층은 트랜치 형성 전에 기판 위에 디포짓될 수 있고, 트랜치는 제1 도전성 단자를 디포짓하기 전에 형성될 수 있으며, CMP 프로세스는 트랜치에 제1 및 제2 도전성 단자를 디포짓한 후에 수행될 수 있고, 리버스 트랜치 포토-에칭 프로세스 및 CMP 또는 MTJ 포토 에칭 프로세스는 트랜치 내에 MTJ 구조를 디포짓한 후에 형성될 수 있으며, 3-차원 자기 어닐링 프로세스가 수행될 수 있고, 다른 프로세스가 수행될 수 있으며, 또는 이들의 임의의 조합이 수행될 수 있다.
도43은 무선 통신 장치(4300)의 블록도이다. 무선 통신 장치(4300)는 MTJ 셀들의 어레이를 갖는 메모리(4332) 및 MTJ 셀들의 어레이를 포함하는 MRAM(magneto-resistive random access memory)(4362)을 포함하며, 이들은 디지털 신호 프로세서(DSP)(4310)와 같은 프로세스에 커플링된다. 무선 통신 장치(4300)는 또한 DSP(4310)에 커플링되는 MTJ 셀들의 캐시 메모리 장치(4364)를 포함한다. MTJ 셀들의 캐시 메모리 장치(4364), MTJ 셀들의 어레이를 갖는 메모리(4332) 및 MTJ 셀들의 어레이를 포함하는 MRAM(4362)은 도2-42에 제시된 프로세스에 따라 형성되는 MTJ 셀들을 포함할 수 있다. 특정 실시예에서, MTJ 셀들의 캐시 메모리 장치(4364), MTJ 셀들의 어레이를 갖는 메모리(4332) 및 MTJ 셀들의 어레이를 포함하는 MRAM(4362)는 기존의 메모리 장치들에 비해 높은 데이터 저장 밀도를 제공한다.
도43은 디지털 신호 프로세서(4310) 및 디스플레이(4328)에 커플링되는 디스플레이 제어기(4326)를 보여준다. 코더/디코더(CODEC)(4334)는 또한 디지털 신호 프로세서(4310)에 커플링될 수 있다. 스피커(4336) 및 마이크로폰(4338)은 CODEC(4334)에 커플링될 수 있다.
도43은 디지털 신호 프로세서(4310) 및 무선 안테나(4342)에 무선 제어기(4340)가 커플링될 수 있음 또한 보여준다. 특정 실시예에서, 입력 장치(4330) 및 전력 공급장치(4344)는 온-칩 시스템(4322)에 커플링된다. 또한, 도43에 제시된 특정 실시예에서, 디스플레이(4328), 입력 장치(4330), 스피커(4336), 마이크로폰(4338), 무선 안테나(4332), 및 전력 공급장치(4334)는 온-칩 시스템(4322) 외부에 존재한다. 그러나 이들 각각은 인터페이스 또는 제어기와 같이 온-칩 시스템(4322)의 컴포넌트에 커플링될 수 있다.
당업자는 상술한 다양한 예시적인 논리블록, 모듈, 회로, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 잘 이해할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 다양한 예시적인 소자들, 블록, 모듈, 회로, 및 단계들이 그들의 기능적 관점에서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 이러한 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정이 본 발명의 영역을 벗어나는 것은 아니다.
상술한 방법의 단계들 및 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM); 플래쉬 메모리; 판독 전용 메모리(ROM); 전기적 프로그램어블 ROM(EPROM); 전기적 삭제가능한 프로그램어블 ROM(EEPROM); 레지스터; 하드디스크; 휴대용 디스크; 콤팩트 디스크 ROM(CD-ROM); 또는 공지된 저장 매체의 임의의 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 ASIC 에 위치한다. ASIC 는 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에서 이산 컴포넌트로서 존재할 수 있다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (23)

  1. 자기 터널 접합 장치를 제조하는 방법으로서,
    기판에 트랜치를 형성하는 단계;
    상기 트랜치 내에 도전성 단자를 디포짓(deposit)하는 단계; 및
    상기 트랜치 내에 자기 터널 접합(MTJ) 구조를 디포짓하는 단계를 포함하며,
    상기 MTJ 구조는 고정된 자기 오리엔테이션(orientation)을 갖는 고정된 자기 계층, 터널 접합 계층, 및 구성가능한(configurable) 자기 오리엔테이션을 갖는 자유 자기 계층을 포함하며,
    상기 고정된 자기 계층은 상기 기판의 표면에 대해 실질적으로 법선(normal) 방향으로 연장되는 인터페이스를 따라 상기 도전성 단자에 커플링되고,
    상기 자유 자기 계층은 디지털 값을 저장하도록 적응된 자기 도메인을 캐리(carry)하기 위해서 상기 도전성 단자에 인접하는, 자기 터널 접합 장치 제조 방법.
  2. 제1항에 있어서,
    상기 기판의 표면은 실질적으로 평면 표면을 포함하는, 자기 터널 접합 장치 제조 방법.
  3. 제1항에 있어서,
    상기 도전성 단자를 디포짓하는 단계에 앞서, 캡 필름(cap film) 계층 및 인터-계층 유전(inter-layer dielectric) 계층을 디포짓하는 단계 및 상기 트랜치를 형성하는 단계를 더 포함하는, 자기 터널 접합 장치 제조 방법.
  4. 제3항에 있어서,
    빈 공간(cavity)을 형성하기 위해서 일 패턴에 따라 상기 인터-계층 유전 계층의 일부를 제거하기 위해서 포토-에칭 프로세스를 수행하는 단계를 더 포함하며,
    상기 도전성 단자를 디포짓하는 단계는 상기 빈 공간 내에 상기 도전성 단자를 디포짓하는 단계를 포함하는, 자기 터널 접합 장치 제조 방법.
  5. 제1항에 있어서,
    상기 고정된 자기 계층은 반-강자성(anti-ferromagnetic) 계층을 통해 상기 도전성 단자에 커플링되는, 자기 터널 접합 장치 제조 방법.
  6. 제5항에 있어서,
    상기 도전성 단자를 디포짓하는 단계는
    제1 측면 전극을 형성하기 위해서 상기 트랜치 내에 제1 도전성 단자를 형성하는 단계; 및
    제2 측면 전극을 형성하기 위해서 상기 트랜치 내에 제2 도전성 단자를 형성하는 단계를 포함하는, 자기 터널 접합 장치 제조 방법.
  7. 제6항에 있어서,
    상기 제1 도전성 단자는 상기 제2 도전성 단자와 전기적으로 분리되는, 자기 터널 접합 장치 제조 방법.
  8. 제6항에 있어서,
    상기 MTJ 구조를 디포짓하는 단계는 상기 트랜치 내에 상기 고정된 자기 계층을 디포짓하는 단계를 포함하며,
    상기 고정된 자기 계층은 상기 기판의 표면에 대해 실질적으로 법선 방향으로 연장되는 제1 인터페이스를 따라 상기 반-강자성 계층을 통해 상기 제1 도전성 단자에 커플링되는 제1 부분, 및 상기 기판의 표면에 대해 실질적으로 법선 방향으로 연장되는 제2 인터페이스를 따라 상기 반-강자성 계층을 통해 제2 도전성 단자에 커플링되는 제2 부분을 포함하는, 자기 터널 접합 장치 제조 방법.
  9. 제8항에 있어서,
    상기 고정된 자기 계층은 상기 기판의 표면에 대해 실질적으로 평행하게 연장되는 하부 부분을 더 포함하는, 자기 터널 접합 장치 제조 방법.
  10. 제8항에 있어서,
    상기 트랜치 내에 터널 접합 배리어를 디포짓하는 단계; 및
    상기 트랜치 내에 자유 자기 계층을 디포짓하는 단계를 더 포함하며,
    상기 터널 접합 배리어는 상기 기판의 표면에 대해 실질적으로 법선 방향으로 연장되는 제3 인터페이스를 따라 상기 고정된 자기 계층의 제1 부분과 접촉하는 제1 접합 부분 및, 상기 기판의 표면에 대해 실질적으로 법선 방향으로 연장되는 제4 인터페이스를 따라 상기 고정된 자기 계층의 제2 부분과 접촉하는 제2 접합 부분을 포함하며,
    상기 자유 자기 계층은 상기 기판의 표면에 대해 실질적으로 법선 방향으로 연장되는 제5 인터페이스를 따라 상기 제1 접합 부분과 접촉하는 제1 자유 부분 및, 상기 기판의 표면에 대해 실질적으로 법선 방향으로 연장되는 제6 인터페이스를 따라 상기 제1 접합 부분과 접촉하는 제2 자유 부분을 포함하는, 자기 터널 접합 장치 제조 방법.
  11. 자기 터널 접합 장치를 형성하는 방법으로서,
    제1 측벽, 제2 측벽, 제3 측벽, 제4 측벽, 및 하부 벽을 포함하는 트랜치를 기판에 형성하는 단계;
    상기 제1 측벽에 근접한 상기 트랜치 내에 제1 도전성 단자 디포짓(deposit)하고 상기 트랜치 내에 제2 도전성 단자를 디포짓하는 단계; 및
    상기 트랜치 내에 자기 터널 접합(MTJ) 구조를 디포짓하는 단계를 포함하며,
    상기 MTJ 구조는 고정된 자기 오리엔테이션의 자기장을 갖는 고정된 자기 계층, 터널 접합 계층, 및 구성가능한(configurable) 자기 오리엔테이션의 자기장을 갖는 자유 자기 계층을 포함하며,
    상기 MTJ 구조는 각각 제1, 제2, 제3, 및 제4 측면 인터페이스들에서 상기 제1, 제2, 제3, 및 제4 측벽에 인접하며, 하부 인터페이스에서 상기 하부 벽에 인접하며,
    상기 자유 자기 계층은 제1 디지털 값을 저장하기 위해서 제1 자기 도메인을 캐리(carry)하도록 적응된 상기 제1 도전성 단자에 인접한 제1 부분을 포함하며,
    상기 자유 자기 계층은 제2 디지털 값을 저장하기 위해서 제2 자기 도메인을 캐리하도록 적응된 상기 제2 도전성 단자에 인접한 제2 부분을 포함하는, 자기 터널 접합 장치를 형성하는 방법.
  12. 제11항에 있어서,
    상기 제1, 제2, 제3 및 제4 측면 인터페이스들은 상기 기판의 표면에 대해 거의 수직하게 연장되는, 자기 터널 접합 장치를 형성하는 방법.
  13. 제11항에 있어서,
    상기 트랜치의 제3 측벽에 인접한 제3 도전성 단자를 형성하는 단계를 더 포함하는, 자기 터널 접합 장치를 형성하는 방법.
  14. 제11항에 있어서,
    MTJ 구조가 실질적으로 u-형태가 되도록 개구부를 형성하기 위해서 상기 제4 측벽에 인접한 MTJ 구조의 일부분을 선택적으로 제거하는 단계를 더 포함하는, 자기 터널 접합 장치를 형성하는 방법.
  15. 제14항에 있어서,
    인터-계층 유전 물질을 상기 개구부 내에 디포짓하는 단계를 더 포함하는, 자기 터널 접합 장치를 형성하는 방법.
  16. 제14항에 있어서,
    상기 MTJ 구조의 일부분을 선택적으로 제거하는 단계는 상기 MTJ 구조 위에 패턴을 정의하고, 상기 패턴에 따라 상기 MTJ 구조의 일부분을 제거하기 위해서 포토-에칭 프로세스를 수행하는 단계를 포함하는, 자기 터널 접합 장치를 형성하는 방법.
  17. 자기 터널 접합(MTJ) 장치로서,
    제1 측벽 및 제2 측벽을 갖는 트랜치를 포함하는 기판;
    상기 제1 측벽에 인접한 상기 트랜치 내에 디포짓된 제1 측면 전극;
    상기 제2 측벽에 인접한 상기 트랜치 내에 디포짓된 제2 측면 전극; 및
    상기 트랜치 내에 디포짓된 자기 터널 접합(MTJ) 구조를 포함하며,
    상기 MTJ 구조는 고정된 자기 오리엔테이션(orientation)의 자기장을 갖는 고정된 자기 계층, 터널 접합 계층, 및 구성가능한(configurable) 자기 오리엔테이션의 자기장을 갖는 자유 자기 계층을 포함하며,
    상기 MTJ 구조는 제1 측면 인터페이스에서 상기 제1 측면 전극과 접촉하고, 제2 측면 인터페이스에서 상기 제2 측면 전극과 접촉하며,
    상기 자유 자기 계층은 제1 디지털 값을 저장하기 위해서 제1 자기 도메인을 캐리하도록 적응된 상기 제1 측면 전극에 인접한 제1 부분을 포함하며,
    상기 자유 자기 계층은 제2 디지털 값을 저장하기 위해서 제2 자기 도메인을 캐리하도록 적응된 상기 제2 측면 전극에 인접한 제2 부분을 포함하는, 자기 터널 접합 장치.
  18. 제17항에 있어서,
    하부 벽에 인접한 상기 트랜치 내의 하부 전극을 더 포함하며,
    상기 자유 자기 계층은 하부 디지털 값을 저장하기 위해서 하부 자기 도메인을 캐리하도록 적응된 상기 하부 전극에 인접한 하부 부분을 포함하는, 자기 터널 접합 장치.
  19. 제17항에 있어서,
    상기 트랜치는 제3 측벽을 포함하며,
    상기 자기 터널 접합 장치는 상기 제3 측벽에 인접한 상기 트랜치 내에 디포짓된 제3 측면 전극을 더 포함하며,
    상기 자유 자기 계층은 제3 디지털 값을 저장하기 위해서 제3 자기 도메인을 캐리하도록 적응된 상기 제3 측면 전극에 인접한 제3 부분을 포함하는, 자기 터널 접합 장치.
  20. 제19항에 있어서,
    비트 라인에 커플링되는 상부 전극;
    상기 제1 측면 전극에 커플링되는 제1 단자, 워드 라인에 커플링되는 제1 제어 단자, 및 제1 소스 라인에 커플링되는 제2 단자를 포함하는 제1 스위치;
    상기 제2 측면 전극에 커플링되는 제3 단자, 상기 워드 라인에 커플링되는 제2 제어 단자, 및 제2 소스 라인에 커플링되는 제4 단자를 포함하는 제2 스위치; 및
    상기 제3 측면 전극에 커플링되는 제5 단자, 상기 워드 라인에 커플링되는 제3 제어 단자, 및 제3 소스 라인에 커플링되는 제6 단자를 포함하는 제3 스위치를 더 포함하는, 자기 터널 접합 장치.
  21. 제17항에 있어서,
    상기 제1 측벽은 상기 기판의 표면에 대해 실질적으로 평행하게 연장되는 길이, 및 상기 표면에 대해 실질적으로 수직하게 연장되는 깊이를 가지며,
    상기 길이 대 깊이의 비는 상기 제1 측벽에 인접한 상기 자유 계층의 상기 제1 부분의 자기 도메인의 오리엔테이션을 정의하는, 자기 터널 접합 장치.
  22. 제21항에 있어서,
    상기 길이가 상기 깊이보다 크면, 상기 자기 도메인은 상기 기판의 표면에 대해 실질적으로 평행한 방향으로 오리엔트(orient)되는, 자기 터널 접합 장치.
  23. 제21항에 있어서,
    상기 길이가 상기 깊이보다 작으면, 상기 자기 도메인은 상기 기판의 표면에 대해 실질적으로 수직하는 방향으로 오리엔트되는, 자기 터널 접합 장치.
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