KR101504613B1

KR101504613B1 - 자기 터널 접합 구조물 형성 방법

Info

Publication number: KR101504613B1
Application number: KR1020137007515A
Authority: KR
Inventors: 시아 리
Original assignee: 퀄컴 인코포레이티드
Priority date: 2008-03-04
Filing date: 2009-02-23
Publication date: 2015-03-23
Also published as: JP2011514676A; CN101960630B; MX2010009471A; RU2010140357A; CA2716630A1; EP2410588B1; US20090227045A1; TWI383526B; KR20130043237A; TW201004006A; JP5450460B2; CN101960630A; KR101575852B1; CA2896421A1; ES2540876T3; BRPI0908753B1; RU2459317C2; EP2410588A2; CA2716630C; EP2410588A3

Abstract

예시적인 특정 실시예에서, 자기 터널 접합(MTJ) 디바이스를 형성하는 방법이 개시되며, 상기 방법은 기판(1400)에 트렌치(1514)를 형성하는 단계를 포함한다. 또한, 상기 방법은 트렌치 내에 자기 터널 접합(MTJ) 구조물(1516)을 증착하는 단계를 포함한다. MTJ 구조물은 바닥 전극(1518), 고정층(fixed layer), 터널 배리어층, 프리층 및 상부 전극(1522)을 포함한다. 또한, 상기 방법은 MTJ 구조물을 평탄화시키는 단계를 포함한다. 특정 예에서, MTJ 구조물은 화학적-기계적 평탄화(CMP) 프로세스를 사용하여 평탄화된다.

Description

자기 터널 접합 구조물 형성 방법{METHOD OF FORMING A MAGNETIC TUNNEL JUNCTION STRUCTURE}

본 발명은 일반적으로 자기 터널 접합(MTJ) 구조물을 형성하는 방법에 관한 것이다.

일반적으로, 휴대용 컴퓨팅 디바이스들 및 무선 통신 디바이스들의 광범위한 채택은 고-밀도 및 저-전력 비휘발성 메모리에 대한 수요를 증가시켰다. 프로세스 기술들이 개선됨에 따라, 자기 터널 접합(MTJ) 디바이스들에 기초한 자기-저항식 랜덤 액세스 메모리(MRAM)의 제조가 가능해졌다. 통상의 스핀 토크 터널(STT) 접합 디바이스들은 통상적으로 플랫 스택 구조물들로 형성된다. 통상적으로 이러한 디바이스들은 단일 자기 도메인(magnetic domain)을 갖는 2-차원 자기 터널 접합(MTJ) 셀들을 갖는다. 통상적으로 MTJ 셀은 바닥 전극, 반강자성층, 고정층(fixed layer)(즉, 반강자성(AF)층에 의해 고정 또는 핀드(pinned) 배향을 갖는 자기장을 보유하는 강자성 물질로 형성된 기준층), 터널 배리어층(즉, 터널링 산화물층), 프리층(즉, 변경가능한 배향을 갖는 자기장을 보유하는 제 2 강자성층) 및 상부 전극을 포함한다. MTJ 셀은 프리층에 포함된 자기장에 의해 비트 값을 표현한다. 고정층에 의해 보유된 고정된 자기장의 방향을 중심으로 프리층의 자기장 방향이 비트 값을 결정한다.

통상적으로, 자기 터널 접합(MTJ) 셀은 다수의 물질층들을 증착함으로써, 층들 상에 패턴을 한정함으로써, 그리고 패턴에 따라 층들의 부분들을 선택적으로 제거함으로써 형성된다. 통상의 MTJ 셀들은 등방성 자기 정렬을 유지하기 위한 것보다 큰 길이(a) 대 폭(b)의 종횡비를 유지하도록 형성된다. 통상적으로, MTJ 셀들의 종횡비는 MTJ 패턴의 정확성을 제어하고 MTJ 포토 및 에치 프로세스를 수행함으로써 유지된다. 특정 예에서, 정확하게 MTJ 패턴을 전사하고 한정하기 위해 하드 마스크가 사용될 수 있다. 불행히도, MTJ 스택은 기본적으로 금속막들이며 상대적으로 낮은 에칭률을 가지는 자기막들을 포함할 수 있어, 하드 마스크는 상대적으로 두꺼울 필요가 있다. 패턴 임계 치수(CD) 제어를 개선하기 위해, MTJ 포토 및 에치 프로세스에 첨단 패터닝막(APF) 및 바닥 반사방지 코팅(BARC)층들이 포함된다. 그러나 이러한 부가의 층들은 프로세스 복잡성(부가의 증착 프로세스들 및 부가 층 포토/에치 및 세정 프로세스들 모두와 관련)을 증가시키며, MTJ 셀 구조물은 부식될 수 있어, 원치않는 기울기, 코너 라운딩, 및 원치않는 막 손실을 야기시킬 수 있다. 이러한 손상은 MTJ 구조물의 콘택 저항에 영향을 미칠 수 있고 심지어 잠재적으로 MTJ 접합을 노출 또는 손상시킬 수 있다.

예시적 특정 실시예에서, 자기 터널 접합(MTJ) 디바이스를 형성하는 방법이 개시되며, 상기 방법은 기판에 트렌치를 형성하는 단계를 포함한다. 또한, 상기 방법은 트렌치 내에 자기 터널 접합(MTJ) 필름들을 증착하는 단계를 포함한다. MTJ 필름들은 바닥 전극, 고정층(fixed layer), 터널 배리어층, 프리층(free layer) 및 상부 전극을 포함한다. 또한, 상기 방법은 MTJ 구조물을 평탄화하는 단계를 포함한다. 특정 예에서, MTJ 구조물은 화학적 기계적 평탄화(CMP) 프로세스를 사용하여 평탄화된다.

또 다른 특정 실시예에서, 자기 터널 접합(MTJ) 디바이스를 형성하는 방법이 개시되며, 상기 방법은 기판에 트렌치를 한정하는 단계 및 트렌치 내에 자기 터널 접합(MTJ) 필름들을 증착하는 단계를 포함한다. 또한, 상기 방법은 저해상도 포토 및 에치 툴을 사용하여 트렌치 바로 위에 있지 않은 과잉 물질을 제거하는 단계 및 MTJ 구조물 및 기판을 평탄화하는 단계를 포함한다.

또 다른 특정 실시예에서, 자기 터널 접합(MTJ) 디바이스를 형성하는 방법이 개시되며, 상기 방법은 기판에 트렌치를 한정하는 단계를 포함한다. 기판은 층간 유전체층 및 캡 필름층을 가지는 반도체 물질을 포함하며, 트렌치는 캡 필름층을 지나 층간 유전체층으로 연장된다. 또한, 상기 방법은 트렌치 내에 바닥 전극을 증착하는 단계 및 바닥 전극 상에 MTJ 필름들을 증착하는 단계를 포함한다. MTJ 필름들은 제 1 강자성층, 터널 배리어층, 및 제 2 강자성층을 포함한다. 또한, 상기 방법은 MTJ 필름들 상에 상부 전극을 증착하는 단계를 포함하며 역(reverse) 트렌치 포토-에치 프로세스 및 실질적으로 평탄한 표면을 생성하기 위해 MTJ 구조물 및 기판상에서 화학적-기계적 평탄화(CMP) 프로세스를 수행하는 단계를 포함할 수 있다.

자기 터널 접합(MTJ) 구조물을 형성하는 개시된 방법들의 실시예들에 의해 제공되는 한가지 특정한 장점은 MTJ 구조물의 포토/에칭 없이 MTJ 구조물의 디멘션들(dimensions)을 한정하기 위해 트렌치를 사용함으로써 산화, 부식 및 코너 라운딩이 감소될 수 있다는 것이다. 일반적으로, 트렌치는 MTJ 금속 필름들 보다 포토-에치가 쉬운 산화물계(oxide base) 기판에 형성된다. 또한, 이는 금속층들 보다 산화물계 기판을 정밀하게 포토-에치하기 쉽다. 대신, 역 트렌치 포토-에치 프로세스 및 화학적-기계적 평탄화(CMP) 프로세스는 부식, 코너 라운딩 또는 MTJ 구조물의 성능에 영향을 미칠 수 있는 다른 문제점들을 유도하지 않고도 과잉 물질을 제거하는데 사용될 수 있다.

제공되는 특정한 또 다른 장점은 MTJ 구조물을 형성하기 위한 프로세스 윈도우가 개선, 즉 확장되며 MTJ 프로세스 및 생성되는 MTJ 구조물의 전체 신뢰도 또한 개선된다는 것이다.

본 발명의 또 다른 양상들, 장점들 및 특징들은 하기의 도면의 간단한 설명, 발명을 실시하기 위한 구체적인 내용, 및 청구항들을 포함하는 전체 출원을 참조로 보다 명확해질 것이다.

도 1은 자기 터널 접합(MTJ) 셀을 나타내는 예에 대한 도면.
도 2는 상부 전극, MTJ 스택 및 바닥 전극을 포함하는 자기 터널 접합(MTJ) 셀을 나타내는 실시예를 포함하는 회로 디바이스의 블록도.
도 3은 실질적으로 직사각형 형상을 가지는 자기 터널 접합(MTJ) 셀을 포함하는 회로 디바이스를 나타내는 특정 실시예의 상부도.
도 4는 도 3의 4-4 선을 따라 취한 도 3의 회로 디바이스의 단면도.
도 5는 실질적으로 타원형 형상을 가지는 자기 터널 접합(MTJ) 셀을 포함하는 회로 디바이스를 나타내는 제 2 특정 실시예의 상부도.
도 6은 자기 터널 접합(MTJ) 셀을 포함하는 회로 디바이스를 나타내는 제 3 특정 실시예의 상부도.
도 7은 도 6의 7-7선을 따라 취한 도 6의 회로 디바이스의 단면도.
도 8은 다수의 비트들을 저장하도록 적응된 자기 터널 접합 셀을 가지는 기판을 포함하는 메모리 디바이스를 나타내는 특정 실시예의 상부도.
도 9는 도 8의 9-9 선을 따라 취한 도 8의 회로 디바이스의 단면도.
도 10은 도 8의 10-10 선을 따라 취한 도 8의 회로 디바이스의 단면도.
도 11은 다수의 비트들을 저장하도록 적응된 자기 터널 접합 셀을 가지는 기판을 포함하는 메모리 디바이스를 나타내는 또 다른 특정 실시예의 상부도.
도 12는 도 11의 12-12 선을 따라 취한 도 11의 회로 디바이스의 단면도.
도 13은 도 11의 13-13 선을 따라 취한 도 11의 회로 디바이스의 단면도.
도 14는 캡 필름층 증착 이후 및 비아 포토/에칭, 포토-레지스트 스트립, 비아 충진 및 비아 화학적-기계적 평탄화(CMP) 프로세스들 이후 회로 기판의 단면도.
도 15는 층간 유전체층 증착, 캡 필름 증착, 트렌치 포토/에치 프로세스, 바닥 전극 증착, 자기 터널 접합(MTJ) 필름들 증착, 상부 전극 증착, 및 역 포토/에치 프로세싱 이후 도 14의 회로 기판의 단면도.
도 16은 캡 필름층에서의 중단을 위해 역 포토-레지스트 스트립 및 MTJ CMP 프로세싱 이후 도 15의 회로 기판의 단면도.
도 17은 프로세스 개구(opening)를 제공하는 MTJ 스택의 측벽을 제거하기 위한 포토 레지스트 상에서의 스피닝 및 포토-에칭 이후 도 16의 17-17 선을 따라 취한 도 16의 회로 기판의 단면도.
도 18은 IDL 물질 및 산화물로 프로세스 개구의 충진 및 캡층에서의 CMP 프로세스 중단 이후 도 17의 회로 기판의 단면도.
도 19는 제 1 IDL층의 증착, 비아 프로세싱 및 금속 필름 증착 및 상부 와이어 트레이스의 패터닝 이후 도 18의 19-19선을 따라 취한 도 18의 회로 기판의 단면도.
도 20-21은 자기 터널 접합(MTJ) 셀을 형성하는 방법을 나타내는 특정 실시예의 흐름도.
도 22는 MTJ 셀을 형성하는 방법을 나타내는 제 2 특정 실시예의 흐름도.
도 23은 MTJ 셀을 형성하는 방법을 나타내는 제 3 특정 실시예의 흐름도.
도 24는 MTJ 셀을 형성하는 방법을 나타내는 제 4 특정 실시예의 흐름도.
도 25는 다수의 MTJ 셀들을 가지는 메모리 디바이스를 포함하는 무선 통신 디바이스를 나타내는 블록도.

도 1은 도 3 내지 도 24와 관련하여 개시된 방법들 및 실시예들에 따라 형성될 수 있는 자기 터널 접합(MTJ) 셀(100)의 일부에 대한 특정 실시예의 단면도이다. MTJ 셀(100)은 프리층(104), 터널 배리어층(106), 고정(핀드)층(108), 및 반강자성(AF)층(126)을 포함하는 MTJ 스택(102)을 포함한다. MTJ 스택(102)은 비트 라인(110)에 결합된다. 또한, MTJ 스택(102)은 바닥 전극(116) 및 스위치(118)를 통해 소스 라인(114)에 결합된다. 워드 라인(112)은 비트 라인(110)으로부터 소스 라인(114)로 기록 전류(124)가 흐르도록 허용하기 위해 스위치를 선택적으로 활성화시키도록 스위치(118)의 제어 단자(control terminal)에 결합된다. 도시된 실시예에서, 고정층(108)은 고정 배향을 가지는 자기 도메인(122)을 포함한다. 프리층(104)은 기록 전류(124)를 통해 프로그램가능한 자기 도메인(120)을 포함한다. 도시된 것처럼, 기록 전류(124)는 프리층(104)에서 자기 도메인(120)의 배향을 제로 상태로 프로그램하도록 적응된다(즉, 자기 도메인들(120, 122)은 동일한 방향으로 배향된다). 1(one) 값을 MTJ 셀(100)에 기록하기 위해, 프리층(104)에서 자기 도메인(120)의 배향이 플립 방향들이 되도록 기록 전류가 역전되어, 자기 도메인(120)은 자기 도메인(122)과 상반되는 방향으로 연장된다.

도 2는 합성 고정층들의 구조물을 포함하며 도 3-24와 관련하여 개시된 방법들 및 실시예들에 따라 형성될 수 있는 MTJ 셀(200)의 또 다른 특정 실시예의 단면도이다. 특히, MTJ 셀(200)은 프리층(204), 터널 배리어층(206), 및 고정층(208)을 포함하는 MTJ 스택(202)을 포함한다. MTJ 스택의 프리층(204)은 버퍼층(230)을 통해 상부 전극(210)에 결합된다. 이러한 예에서, MTJ 스택(202)의 고정층(208)은 반강자성층(238)을 통해 바닥 전극(216)에 결합된다. 부가적으로 고정층(208)은 제 1 핀드(고정)층(236), 버퍼층(234), 및 제 2 핀드(고정)층(232)을 포함한다. 제 1 및 제 2 핀드층들(236, 232)은 합성 고정층 구조물에서 상반된 방향들로 배향된 각각의 자기 도메인들을 포함함으로써, MTJ 스택(202)의 전체 저항이 증가되고 표유 자기장이 밸런싱(balancing)된다. 특정 실시예에서, 이러한 표유 자기장 감소는 MTJ 스택(202)의 자기장을 밸런싱시킬 수 있다. 또 다른 실시예들에서, 하나 이상의 시드층들; 버퍼층들; 표유 자기장 밸런스층들; 접속층들; 성능 강화 층들, 이를 테면 합성 고정층들, 합성 프리(SyF) 층들, 또는 듀얼 스핀 필터(DSF); 또는 이들의 임의의 조합과 같은 부가의 층들이 포함될 수 있다.

도 3은 실질적으로 직사각형 형상을 가지는 자기 터널 접합(MTJ) 셀(304)을 포함하는 회로 디바이스(300)를 예시하는 특정 실시예의 상부도이다. 회로 디바이스(300)는 MTJ 셀(304)을 포함하는 기판(302)을 포함한다. MTJ 셀(304)은 바닥 전극(306), MTJ 스택(308), 중심 전극(310), 및 비아(312)를 포함한다. MTJ 셀(304)은 제 1 측벽(314), 제 2 측벽(316), 제 3 측벽(318) 및 제 4 측벽(320)을 포함한다. 제 2 측벽(316)은 제 1 데이터 값을 표현하기 위해 제 2 자기 도메인(322)을 포함하며 제 4 측벽은 제 2 데이터 값을 표현하기 위해 제 4 자기 도메인(324)을 포함한다. 바닥 벽(미도시)은 또 다른 데이터 값을 표현하기 위해 바닥 자기 도메인(446)(도 4 참조)을 포함할 수 있다. 또한, 제 1 및 제 제 3 측벽들(314, 318)은 특정 구현에 따라 자기 도메인들을 보유할 수 있다.

MTJ 셀(304)은 길이(a)와 폭(b)을 갖는다. 길이(a)는 제 2 및 제 4 측벽들(316, 320)의 길이와 대응한다. 폭(b)은 제 1 및 제 3 측벽들(314, 318)의 길이와 대응한다. 이러한 특정 예에서, MTJ 셀(304)의 길이(a)는 폭(b)보다 크다.

도 4는 도 3의 4-4 선을 따라 취한 도 3의 회로 디바이스(300)의 단면도(400)이다. 단면도(400)는 MTJ 셀(304), 비아(312), 상부 전극(310), MTJ 스택(308), 및 바닥 전극(306)을 포함하며 단면도로 도시된 기판(302)을 포함한다. 기판(302)은 제 1 층간 유전체층(432), 제 1 캡층(434), 제 2 층간 유전체층(436), 제 2 캡층(438), 제 3 캡층(440), 및 제 3 층간 유전체층(442)을 포함한다.

바닥 전극(306), MTJ 스택(308) 및 상부 전극(310)을 수용하도록 제 2 캡층(438) 및 제 2 층간 유전체층(436)에 트렌치가 형성된다. 트렌치는 트렌치 깊이(d)를 가지며 MTJ 스택(308)은 트렌치 깊이(d) 마이너스 바닥 전극(306)의 두께와 거의 같은 폭(c)을 갖는다. 바닥 비아(444)는 제 1 캡층(434) 및 제 1 층간 유전체층(432)을 지나 연장되며 바닥 전극(306)에 결합된다. 비아(312)는 기판(302)의 표면(430)으로부터 제 3 층간 유전체층(442) 및 제 3 캡층(440)을 지나 연장되며 상부 전극(310)에 결합된다. 표면(430)은 실질적으로 평탄한 표면일 수 있다.

도 5는 실질적으로 타원형 형상을 가지는 자기 터널 접합(MTJ) 셀(504)을 포함하는 회로 디바이스(500)를 예시하는 제 2 특정 실시예의 상부도이다. 회로 디바이스(500)는 MTJ 셀(504)을 포함하는 기판(502)을 포함한다. MTJ 셀(504)은 바닥 전극(506), MTJ 스택(508), 상부 전극(510), 및 표면(이를 테면 도 4에 예시된 표면(430))으로부터 상부 전극(510)으로 연장되는 비아(512)를 포함한다. MTJ 셀(504)은 각각 독립적인 자기 도메인들(522, 524)을 보유하도록 적응되는 제 1 측벽(516) 및 제 2 측벽(518)을 포함한다. 각각의 독립적인 자기 도메인들(522, 524)의 각각의 배향은 각각의 데이터 값을 표현할 수 있다. 또한, MTJ 셀(504)은 또 다른 데이터 값을 표현할 수 있는 또 다른 독립적인 자기 도메인, 이를 테면 도 4의 바닥 도메인(446)을 보유하도록 적응된 바닥 벽을 포함할 수 있다.

MTJ 셀(504)은 길이(a)와 폭(b)을 포함하며, 길이(a)는 폭(b)보다 크다. 특정 실시예에서, 도 4의 단면도는 도 5에서 4-4 선을 따라 취한 단면을 표현할 수도 있다. 이러한 예에서, MTJ 셀(504)은 MTJ 셀(504)이 도 4에 예시된 것처럼 깊이(c)를 갖도록 깊이(d)를 갖는 트렌치 내에 형성될 수 있다. 이러한 특정 예에서, MTJ 셀(504)은 길이(a)가 폭(b)보다 크고 폭(b)이 트렌치 깊이(d) 또는 MTJ 셀 깊이(c)보다 많이 크도록 형성될 수 있다. 대안적으로, MTJ 셀(504)은 MTJ 셀 깊이(c)보다 커 결국에는 도 6 및 도 7에 예시된 것처럼, 길이(a)보다 큰 트렌치 깊이(d)를 갖게 형성될 수 있다.

도 6은 자기 터널 접합(MTJ) 셀(604)을 포함하는 회로 디바이스(600)를 예시하는 제 3 특정 실시예의 상부도이다. 회로 디바이스(600)는 MTJ 셀(604)을 포함하는 기판(602)을 포함한다. MTJ 셀(604)은 바닥 전극(606), MTJ 스택(608), 중심 전극(610) 및 비아(612)를 포함한다. MTJ 셀(604)은 제 1 측벽(614), 제 2 측벽(616), 제 3 측벽(618), 및 제 4 측벽(620)을 포함한다. 제 2 측벽(616)은 제 1 데이터 값을 표현하도록 적응된 제 2 자기 도메인(622)을 포함하고 제 4 측벽(620)은 제 2 데이터 값을 표현하도록 적응된 제 4 자기 도메인(624)을 포함한다. 바닥 벽(770)은 도 7에 도시된 것처럼, 바닥 자기 도메인(772)을 포함할 수 있다. 또한, 제 1 및 제 3 측벽들(614, 618)은 특정 구현에 따라 자기 도메인들을 보유할 수 있다.

MTJ 셀(604)은 길이(a)와 폭(b)을 포함한다. 길이(a)는 제 2 및 제 4 측벽들(616, 620)의 길이와 대응한다. 폭(b)은 제 1 및 제 3 측벽들(614, 618)의 길이와 대응한다. 이러한 특정 예에서, MTJ 셀(604)의 길이(a)는 폭(b)보다 크다.

도 7은 도 6의 7-7 선을 따라 취한 도 6의 회로 디바이스의 단면도이다. 단면도(700)는 MTJ 셀(604), 비아(612), 상부 전극(610), MTJ 스택(608), 및 바닥 전극(606)을 포함하며 단면으로 도시된 기판(62)을 포함한다. 기판(602)은 제 1 층간 유전체층(732), 제 1 캡층(734), 제 2 층간 유전체층(736), 제 2 캡층(738), 제 3 캡층(740), 및 제 3 층간 유전체층(742)을 포함한다.

바닥 전극(606), MTJ 스택(608), 및 상부 전극(610)을 수용하도록 제 2 캡층(738) 및 제 2 층간 유전체층(736)에 트렌치가 형성된다. 트렌치는 트렌치 깊이(d)를 포함하며 MTJ 스택(608)은 트렌치 깊이(d) 마이너스 바닥 전극(606)의 두께와 거의 같은 깊이(c)를 갖는다. 바닥 비아(744)는 바닥 표면(790)으로부터 제 1 캡층(734) 및 제 1 층간 유전체층(732)을 지나 연장되며 바닥 전극(606)에 결합된다. 비아(612)는 기판(602)의 상부 표면(780)으로부터 제 3 층간 유전체층(742) 및 제 3 캡층(740)을 지나 연장되어 상부 전극(610)에 결합된다. 상부 표면(780)은 실질적으로 평탄한 표면일 수 있다.

특정 실시예에서, 트렌치 깊이(d)는 MTJ 셀 깊이(c)보다 크며, 이는 MTJ 셀(604)의 길이(a)보다 크다. 이러한 특정 예에서, 자기 도메인들(622, 624)은 수직으로 (즉, 측벽들의 길이(a)의 방향으로 수평한 것과는 상반되게 측벽들의 깊이(d) 방향으로) 배향된다.

도 8은 다수의 데이터 비트들을 저장하도록 적응되는 자기 터널 접합(MTJ) 셀(804)을 포함하는 기판(802)을 포함하는 메모리 디바이스(800)를 예시하는 특정 실시예의 상부도이다. 자기 터널 접합(MTJ) 셀(804)은 바닥 전극(806), MTJ 스택(808), 중심 전극(810)을 포함한다. MTJ 셀(804)은 길이(a)와 폭(b)을 가지며, 길이(a)는 폭(b)보다 크다. 기판(802)은 중심 전극(810)에 결합된 상부 비아(836) 및 바닥 전극(806)에 결합된 바닥 비아(832)를 포함한다. 또한, 기판(802)은 상부 비아(836)에 결합된 제 1 와이어 트레이스(834) 및 바닥 비아(832)에 결합된 제 2 와이어 트레이스(830)를 포함한다. 기판(802)은 프로세스 개구(838)를 포함한다.

MTJ 스택(808)은 고정 배향을 가지는 고정된 자기 도메인, 터널 배리어층, 및 기록 전류를 통해 변경 또는 프로그램될 수 있는 자기 도메인을 가지는 자기 프리층을 보유하는 자기 고정(핀드)층을 포함한다. 또한, MTJ 스택(808)은 자기 고정층을 피닝(pin)하기 위해 반강자성층을 포함할 수 있다. 특정 실시예에서, MTJ 스택(808)의 자기 고정층은 하나 이상의 층들을 포함할 수 있다. 부가적으로, MTJ 스택(808)은 다른 층들을 포함할 수 있다. MTJ 셀(804)은 제 1 자기 도메인(822)을 보유하기 위한 제 1 측벽(812), 제 2 자기 도메인(824)을 보유하기 위한 제 2 측벽(814), 및 제 3 자기 도메인(826)을 보유하기 위한 제 3 측벽(816)을 포함한다. 또한, MTJ 셀(804)은 제 4 자기 도메인(972)을 보유하기 위한 바닥 벽(970)(도 9 참조)을 포함한다. 제 1, 제 2, 제 3 및 제 4 자기 도메인들(822, 824, 826, 972)은 독립적이다. 특정 실시예에서, 제 1, 제 2, 제 3 및 제 4 자기 도메인들(822, 824, 826, 972)은 각각의 데이터 값들을 표현하도록 구성된다. 일반적으로, 자기 도메인들(822, 824, 826, 972)의 배향들은 저장된 데이터 값에 의해 결정된다. 예를 들어, "0" 값은 제 1 배향에 의해 표현되는 반면 "1" 값은 제 2 배향에 의해 표현된다.

도 9는 도 8의 9-9 선을 따라 취한 도 8의 회로 디바이스의 단면도(900)이다. 단면도(900)는 제 1 층간 유전체층(950), 제 2 층간 유전체층(952), 제 1 캡층(954), 제 3 층간 유전체층(956), 제 2 캡층(958), 제 3 캡층(960), 제 4 층간 유전체층(962), 및 제 5 층간 유전체층(964)을 포함하는 기판(802)을 포함한다. 기판(802)은 제 1 표면(980) 및 제 2 표면(990)을 포함한다. 또한, 기판(802)은 MTJ 스택(808)을 포함하는 MTJ 구조물(804)을 포함한다. 바닥 전극(806), MTJ 스택(808), 및 상부 전극(810)은 기판(802)의 트렌치 내에 배치된다. 트렌치는 깊이(d)를 갖는다.

기판(802)은 제 2 표면(990)에 배치된 제 2 와이어 트레이스(830)를 포함한다. 제 2 와이어 트레이스(830)는 제 2 와이어 트레이스(930)로부터 바닥 전극(806)의 일부로 연장되는 바닥 비아(832)에 결합된다. 또한, 기판(802)은 제 1 표면(980)에 배치된 제 1 와이어 트레이스(834)를 포함한다. 제 1 와이어 트레이스(834)는 제 1 와이어 트레이스(834)로부터 중심 전극(810)으로 연장되는 상부 비아(836)에 결합된다. 중심 전극(810)은 MTJ 스택(808)에 결합된다. 또한, 기판(802)은 프로세싱 개구(838)를 포함하며 이는 MTJ 구조물(804)의 일부를 선택적으로 제거하고 프로세싱 개구(838) 내에 층간 유전체 물질을 증착하고, 이어 산화물 CMP를 수행함으로써 형성될 수 있다.

특정 실시예에서, MTJ 스택(808)은 제 2 자기 도메인(824)을 보유하는 제 2 측벽(814)을 포함한다. 제 2 자기 도메인(824)은 제 2 데이터 값을 표현하도록 적응된다. 또한, MTJ 스택(808)은 제 4 데이터 값을 표현하도록 적응된 바닥 자기 도메인(972)을 포함하는 바닥 벽(970)을 포함한다. 특정 예에서, 데이터 값은 제 1 와이어 트레이스(834)에 전압을 인가하고 제 2 와이어 트레이스(830)에서의 전류를 기준 전류와 비교함으로써 MTJ 스택(808)으로부터 판독될 수 있다. 대안적으로, 데이터 값은 제 1 및 제 2 와이어 트레이스들(834, 830) 중 하나에 기록 전류를 인가함으로써 MTJ 스택(808)에 기록될 수 있다. 특정 실시예에서, 도 8에 예시된 MTJ 스택(808)의 길이(a) 및 폭(b)은 트렌치 깊이(d)보다 크며, 제 2 측벽(814)에 의해 보유된 자기 도메인(824)은 도 8에 예시된 폭(b)의 방향으로 기판(802)의 제 1 표면(980)에 실질적으로 평행한 방향으로 연장된다. 이러한 특정 도면에서, 자기 도메인(824)은 도 9의 페이지 도면과 법선인 방향으로 (화살촉

으로 표시된 것처럼 페이지로부터 바깥방향으로 또는 화살꼬리

로 표시된 것처럼 페이지 안쪽으로) 연장된다.

도 10은 도 8의 10-10 선을 따라 취한 도 8의 회로 디바이스의 단면도(1000)이다. 단면도(1000)는 제 1 층간 유전체층(950), 제 2 층간 유전체층(952), 제 1 캡층(954), 제 3 층간 유전체층(956), 제 2 캡층(958), 제 3 캡층(960), 제 4 층간 유전체층(962), 및 제 5 층간 유전체층(964)을 포함하는 기판(802)을 포함한다. 기판(802)은 제 1 표면(980) 및 제 2 표면(990)을 포함한다. 기판(802)은 바닥 전극(806), MTJ 스택(808) 및 중심 전극(810)을 포함하는 MTJ 구조물(804)을 포함한다. 기판(802)은 제 1 표면(980)에 배치 및 패터닝되는 제 1 와이어 트레이스(834)를 포함한다. 제 1 와이어 트레이스(834)는 제 1 와이어 트레이스(834)로부터 중심 전극(810)으로 연장되는 상부 비아(836)에 결합된다. 또한, 기판(802)은 제 2 표면(990)에 있는 제 2 와이어 트레이스(830)를 포함한다. 제 2 와이어 트레이스(830)는 제 2 와이어 트레이스(830)로부터 바닥 전극(806)의 일부로 연장되는 바닥 비아(832)에 결합된다. MTJ 스택(808)은 제 1 자기 도메인(826)을 보유하기 위한 제 1 측벽(816), 제 3 자기 도메인(822)을 보유하기 위한 제 3 측벽(812), 및 바닥 자기 도메인(972)을 보유하기 위한 바닥 벽(970)을 포함한다. 이러한 특정 도면에서, 자기 도메인들(826, 822, 972)은 도 10의 페이지 도면에 (화살촉

로 표시된 것처럼 페이지 안쪽으로) 연장된다.

특정 실시예에서, MTJ 스택(808)은 4개의 고유한 데이터 값들로 저장되게 적응된다. 제 1 데이터 값은 제 1 자기 도메인(22)에 의해 표현될 수 있고, 제 2 데이터 값은 제 2 자기 도메인(824)에 의해 표현될 수 있고, 제 3 데이터 값은 제 3 자기 도메인(826)에 의해 표현될 수 있고, 제 4 데이터 값은 바닥 자기 도메인(972)에 의해 표현될 수 있다. 또 다른 특정 실시예에서, 제 5 데이터 값을 표현할 수 있는 제 4 자기 도메인을 보유하도록 제 4 측벽이 포함될 수 있다.

도 11은 다수의 비트들과 같은 다수의 데이터 값들을 저장하도록 적응된 깊은 트렌치내의 자기 터널 접합(MTJ) 셀(1104)을 갖는 기판(1102)을 포함하는 메모리 디바이스(1100)를 예시하는 특정 실시예의 상부도이다. 자기 터널 접합(MTJ) 셀(1104)은 바닥 전극(1106), MTJ 스택(1108), 및 중심 전극(1110)을 포함한다. MTJ 셀(1104)은 길이(a)와 폭(b)을 가지며, 길이(a)는 폭(b)보다 크다. 기판(1102)은 중심 전극(1110)에 결합된 상부 비아(1136) 및 바닥 전극(1106)에 결합된 바닥 비아(1132)를 포함한다. 또한, 기판(1102)은 바닥 비아(1132)에 결합된 제 1 와이어 트레이스(1134) 및 상부 비아(1136)에 결합된 제 2 와이어 트레이스(1130)를 포함한다. 기판(1102)은 프로세스 개구(1138)를 포함한다.

MTJ 스택(1108)은 반강장성층에 의해 피닝될 수 있고 고정 배향을 가지는 고정 자기 도메인을 보유하는 자기 고정(핀드)층, 터널 배리어층, 및 기록 전류에 의해 변경 또는 프로그램될 수 있는 자기 도메인을 가지는 자기 프리층을 포함한다. 특정 실시예에서, MTJ 스택(1108)의 자기 고정층은 하나 이상의 층들을 포함할 수 있다. 부가적으로, MTJ 스택(1108)은 다른 층들을 포함할 수 있다. MTJ 셀(1104)은 제 1 자기 도메인(1122)을 보유하기 위한 제 1 측벽(1112), 제 2 자기 도메인(1124)을 보유하기 위한 제 2 측벽(1114), 및 제 3 자기 도메인(1126)을 보유하기 위한 제 3 측벽(1116)을 포함한다. 또한, MTJ 셀(1104)은 제 4 자기 도메인(1272)(도 12 참조)을 보유하기 위한 바닥 벽(1270)을 포함할 수 있다. 제 1, 제 2, 제 3, 및 제 4 자기 도메인들(1122, 1124, 1126, 1127)은 독립적이다. 특정 실시예에서, 제 1, 제 2, 제 3 및 제 4 자기 도메인들(1122, 1124, 1126, 1127)은 각각의 데이터 값들을 표현하도록 구성된다. 일반적으로, 자기 도메인들(1122, 1124, 1126, 1127)의 배향들은 저장된 데이터 값에 의해 결정된다. 예를 들어, "0" 값은 제 1 배향에 의해 표현되는 반면 "1" 값은 제 2 배향에 의해 표현된다.

도 12는 도 11의 12-12 선을 따라 취한 도 11의 회로 디바이스(1100)의 단면도(1200)이다. 단면도(1200)는 제 1 층간 유전체층(1250), 제 2 층간 유전체층(1252), 제 1 캡층(1254), 제 3 층간 유전체층(1256), 제 2 캡층(1258), 제 3 캡층(1260), 제 4 층간 유전체층(1262), 및 제 5 층간 유전체층(1264)을 포함하는 기판(1102)을 포함한다. 기판(1102)은 제 1 표면(1280) 및 제 2 표면(1290)을 포함한다. 또한, 기판(1102)은 MTJ 스택(1108)을 포함하는 MTJ 구조물(1104)을 포함한다. 바닥 전극(1106), MTJ 스택(1108), 및 상부 전극(1110)은 기판(1102)의 트렌치내에 배치된다. 트렌치는 깊이(d)를 갖는다. 이러한 경우, 깊이(d)는 측벽(1114)의 폭(b)보다 크다.

기판(1102)은 제 1 표면(1280)에 배치되고 패터닝되는 제 2 와이어 트레이스(1130)를 포함한다. 제 2 와이어 트레이스(1130)는 제 2 와이어 트레이스(1130)로부터 중심 전극(1110)으로 연장되는 상부 비아(1136)에 결합된다. 중심 전극(1110)은 MTJ 스택(1108)에 결합된다. 또한, 기판(1102)은 제 2 표면(1290)에 배치된 제 1 와이어 트레이스(1134)를 포함한다. 제 1 와이어 트레이스(1134)는 제 1 와이어 트레이스(1134)로부터 바닥 전극(1106)으로 연장되는 바닥 비아(1132)에 결합된다. 또한, 기판(1102)은 프로세스 개구(1138)를 포함하며, 이는 MTJ 스택(1108)의 일부를 선택적으로 제거하고 프로세싱 개구(1138) 내에 층간 유전체 물질을 증착하고, 이어 산화물 CMP 프로세스를 수행함으로써 형성될 수 있다.

특정 실시예에서, MTJ 스택(1108)은 제 2 자기 도메인(1124)을 보유하는 제 2 측벽(1114)을 포함한다. 제 2 자기 도메인(1124)은 제 2 데이터 값을 표현하도록 적응된다. 또한, MTJ 스택(1108)은 제 4 데이터 값을 표현하도록 적응되는 바닥 자기 도메인(1272)을 가지는 바닥 벽(1270)을 포함한다. 특정 예에서, 데이터 값은 제 2 와이어 트레이스(1130)에 전압을 인가하고 제 1 와이어 트레이스(1134)에서의 전류를 기준 전류와 비교함으로써 MTJ 스택(1108)으로부터 판독될 수 있다. 대안적으로, 데이터 값은 제 1 및 제 2 와이어 트레이스들(1134, 1130) 사이에 기록 전류를 인가함으로써 MTJ 스택(1108)에 기록될 수 있다. 특정 실시예에서, 도 11에 예시된 MTJ 스택(1108)의 길이(a) 및 폭(b)은 트렌치 깊이(d)보다 작고, 제 2 측벽(1114)에 의해 보유된 자기 도메인(1124)은 깊이(d) 방향으로 기판(1102)의 제 1 표면(1280)과 실질적으로 직교하는 방향으로 연장된다.

도 13은 도 11의 13-13 선을 따라 취한 도 11의 회로 디바이스의 단면도(1300)이다. 단면도(1300)는 제 1 층간 유전체층(1250), 제 2 층간 유전체층(1252), 제 1 캡층(1254), 제 3 층간 유전체층(1256), 제 2 캡층(1258), 제 3 캡층(1260), 제 4 층간 유전체층(1262), 및 제 5 층간 유전체층(1264)을 포함하는 기판(1102)을 포함한다. 기판(1102)은 제 1 표면(1280) 및 제 2 표면(1290)을 포함한다. 기판(1102)은 바닥 전극(1106), MTJ 스택(1108), 및 중심 전극(1110)을 포함하는 MTJ 구조물(1104)을 포함한다. 기판(1102)은 제 2 표면(1290)에 배치되고 패터닝되는 제 1 와이어 트레이스(1134)를 포함한다. 제 1 와이어 트레이스(1134)는 제 1 와이어 트레이스(1134)로부터 바닥 전극(1106)의 일부로 연장되는 바닥 비아(1132)에 결합된다. 또한, 기판(1102)은 제 1 표면(1280)에 있는 제 2 와이어 트레이스(1130)를 포함한다. 제 2 와이어 트레이스(1130)는 제 2 와이어 트레이스(1130)에서 중심 전극(1110)으로 연장되는 상부 비아(1136)에 결합된다.

MTJ 스택(1108)은 제 1 자기 도메인(1126)을 보유하기 위한 제 1 측벽(1116), 제 3 자기 도메인(1122)을 보유하기 위한 제 3 측벽(1112), 및 바닥 자기 도메인(1272)을 보유하기 위한 바닥 벽(1270)을 포함한다. 이러한 특정 도면에서, 트렌치 깊이(d)는 MTJ 스택(1108)의 길이(a) 및 폭(b)보다 크며, 제 1 및 제 3 자기 도메인들(1122, 1126)은 실질적으로 제 1 표면(1280)에 직교하는 방향으로 연장된다. 길이(a)는 MTJ 스택(1108)의 폭(b)보다 크며, 제 4 자기 도메인(1172)은 실질적으로 페이지 도면에 법선인 방향으로 (화살촉

로 표시된 것처럼 페이지 안쪽으로) 연장된다.

특정 실시예에서, MTJ 스택(1108)은 4개의 고유 데이터 값들을 저장하도록 적응된다. 제 1 데이터 값은 제 1 자기 도메인(1122)에 의해 표현될 수 있고, 제 2 데이터 값은 제 2 자기 도메인(1124)에 의해 표현될 수 있고, 제 3 데이터 값은 제 3 자기 도메인(1126)에 의해 표현될 수 있고, 제 4 데이터 값은 바닥 자기 도메인(1272)에 의해 표현될 수 있다. 또 다른 특정 실시예에서, 제 5 데이터 값을 표현할 수 있는 제 4 자기 도메인을 보유하기 위해 제 4 측벽이 포함될 수 있다.

도 14는 캡 필름층의 증착 이후 그리고 비아 포토-에칭, 포토 레지스트 스트립, 비아 충진, 및 비아 화학적-기계적 평탄화(CMP) 프로세스 이후 회로 기판(1400)의 단면도이다. 회로 기판(1400)은 제 1 층간 유전체층(1401), 및 와이어 트레이스(1403), 제 1 층간 유전체층(1401)의 상부에 배치된 제 2 층간 유전체층(1402), 및 층간 유전체층(1402)의 상부에 배치된 캡 필름층(1404)을 포함한다. 특정 실시예에서, 포토-레지스트층은 캡 필름층(1404) 상에서 포토-레지스트를 스피닝함으로써 제공된다(applied). 포토-에칭 프로세스는 포토-레지스트층에 의해 캡층(1404)과 층간 유전체층(1402)에 패턴을 한정하기 위해 적용된다. 포토-레지스트층은 캡 필름층(1404)과 층간 유전체층(1402)을 관통하여 개구 또는 비아(1406)를 노출시키기 위해 에칭 이후 스트립핑된다. 전도성 물질 또는 비아 충진 물질(1408)이 개구(1406)에 증착되며, 회로 기판(1400)을 평탄화시키기 위해 비아 CMP 프로세스가 수행된다.

도 15는 층간 유전체층 증착, 캡 필름 증착, 트렌치 포토-에치 프로세스, 트렌치 포토 레지스트 스트립, 바닥 전극 증착, 자기 터널 접합(MTJ) 필름들 증착, 상부 전극 증착, 및 역 포토-에치 프로세싱 이후 도 14의 회로 기판(1400)의 단면도(1500)이다. 회로 기판(1400)은 제 1 층간 유전체층(1401), 및 와이어 트레이스(1403), 제 2 층간 유전체층(1402), 캡 필름층(1404), 및 비아 충진 물질(1408)을 포함한다. 제 3 층간 유전체층(1510)이 캡 필름층(1404) 상에 증착된다. 제 2 캡 필름층(1512)이 제 3 층간 유전체층(1510) 상에 증착된다. 트렌치(1514)는 예를 들어 트렌치 포토-에치 및 세정 프로세스를 수행함으로써 캡 필름층(1512) 및 제 3 층간 유전체층(1510) 내에 한정된다. 자기 터널 접합(MTJ) 셀(1516)은 트렌치(1514) 내에 증착된다. MTJ 셀(1516)은 바닥 비아 충진 물질(1408)에 결합되는 바닥 전극(1518), 바닥 전극(1518)에 결합되는 MTJ 스택(1520), 및 MTJ 스택(1520)에 결합되는 상부 전극(1522)을 포함한다. 상부 전극(1522) 상에서 포토-레지스트 층(1524)이 패터닝된다. 트렌치(1514) 내에 있지 않는 과잉 물질을 제거하기 위해 포토 레지스트층(1524), 상부 전극(1522), MTJ 스택(1520), 및 바닥 전극(1518)에 역 포토-에칭 프로세스가 적용된다.

이러한 특정 예에서, 트렌치 깊이(d)를 갖도록 트렌치(1514)가 한정된다. 바닥 전극(1518)의 두께는 상대 MTJ 셀 깊이(c)로 한정된다. 이러한 특정 예에서, MTJ 셀 깊이(c)는 트렌치 깊이(d) 마이너스 바닥 전극(1518)의 두께와 거의 같다.

일반적으로, 트렌치(1514) 내에 MTJ 셀(1516)을 제조함으로써, 트렌치(1514)의 디멘션(dimension)들은 MTJ 셀(1516)의 디멘션들을 한정한다. 또한, 트렌치(1514)는 MTJ 셀(1516)의 디멘션들을 한정하기 때문에, MTJ 셀(1516) 상에서 임계적이고(critical) 고가의 포토-에치 프로세스를 수행하지 않고도 MTJ 셀(1516)이 형성될 수 있어, MTJ 셀(1516)과 관련하여 산화, 코너 라운딩 및 다룬 부식-관련 문제들이 감소된다.

도 16은 캡 필름층에서의 중단을 위한 역 포토 레지스트 스트립 및 MTJ CMP 프로세싱 이후 도 15의 회로 기판(1400)의 단면도(1600)이다. 회로 기판(1400)은 제 1 층간 유전체층(1401), 와이어 트레이스(1403), 제 2 층간 유전체층(1402), 제 1 캡층(1404)을 포함한다. 단면도(1600)는 제 2 층간 유전체층(1510), 제 2 캡층(1512) 및 MTJ 구조물(1516)을 포함한다. MTJ 구조물(1516)은 MTJ 셀 깊이(d)를 가지며 트렌치 깊이(d)를 가지는 트렌치(1514) 내에 형성된다. MTJ 구조물(1516)은 비아 충진 물질(1408)에 결합되는 바닥 전극(1518), MTJ 스택(1520), 및 상부 전극(1522)을 포함한다. 포토 레지스트 스트립 프로세스가 적용되며 실질적으로 평탄한 표면(1630)을 생성하기 위해 MTJ 구조물(1516)의 일부분들을 제거하도록 MTJ 화학적-기계적 평탄화(CMP) 프로세스가 적용된다. CMP 프로세스는 제 2 캡 필름층(1512)에서 중단된다.

도 17은 포토 레지스트 스핀 온 및 패터닝되고, MTJ 측벽 에치가 수행된 이후, 도 16의 17-17 선을 따라 취한 도 16의 회로 기판(1400)의 단면도(1700)이다. 회로 기판(1400)은 제 1 층간 유전체층(1401), 와이어 트레이스(1403), 제 2 층간 유전체층(1402), 제 1 캡 필름층(1404), 및 비아 충진 물질(1408)을 포함한다. 제 3 층간 유전체층(1510) 및 제 2 캡층(1512)이 제 2 캡층(1404) 상에 증착된다. 제 2 캡층(1512) 및 제 2 층간 유전체층(1510)에 트렌치(1514)가 한정된다. 바닥 전극(1518), MTJ 스택(1520), 및 상부 전극(1522)이 트렌치(1514) 내에 형성된다. 화학적-기계적 평탄화(CMP) 프로세스가 실질적으로 평탄한 표면(1630)을 생성하기 위해 적용된다. 포토 레지스트층이 스핀 온되고 포토-에치 프로세스를 사용하여 프로세스 패턴 개구(1752)가 한정된다. 포토-에치 프로세스는 MTJ 셀(1516)로부터 측벽을 제거하여 (상부도로부터) 실질적으로 u자 형상 MTJ 셀(1516)이 생성된다.

도 18은 프로세스 개구(1752)내에 층간 유전체 물질을 증착한 이후, 화학적-기계적 평탄화(CMP) 프로세스를 수행한 이후, 그리고 제 3 캡층(1744)을 증착한 이후, 도 17에 예시된 회로 기판(1400)의 단면도(1800)이다. 회로 기판(1400)은 제 1 층간 유전체층(1401), 와이어 트레이스(1403), 제 2 층간 유전체층(1402), 제 1 캡 필름층(1404), 및 비아 충진 물질(1408)을 포함한다. 제 1 캡 필름층(1404) 상에 제 3 층간 유전체층(1510) 및 제 2 캡층(1512)이 증착된다. 제 2 캡층(1512) 및 제 2 층간 유전체층(1510)에 트렌치(1514)가 한정된다. 바닥 전극(1518), MTJ 스택(1520), 및 상부 전극(1522)이 트렌치(1514) 내에 형성된다. 실질적으로 평탄한 표면(1630)을 복구시키기 위해 화학적-기계적 평탄화(CMP) 프로세스가 적용된다. 포토-에치 프로세스를 사용하여 프로세스 개구(1752)가 한정된다. 포토-에치 프로세스는 MTJ 셀(1516)로부터 측벽을 제거하여 (상부도로부터) 실질적으로 u자 형상 MTJ 셀(1516)이 생성된다. 프로세스 개구(1752)는 층간 유전체 물질(1848)로 충진되며, 실질적으로 평탄한 표면(1630)이 복구되도록 CMP 프로세스가 수행되며 실질적으로 평탄한 표면(1630) 상에 제 3 캡층(1744)이 증착된다.

도 19는 다른 회로소자(circuitry)에 결합될 수 있는 회로 기판(1400)의 단면도(1900)이다. 회로 기판(1400)은 제 1 층간 유전체층(1401), 와이어 트레이스(1403), 제 2 층간 유전체층(1402), 제 1 캡 필름층(1404), 및 비아 충진 물질(1408)을 포함한다. 제 3 층간 유전체층(1510) 및 제 2 캡층(1512)은 제 1 캡 필름층(1404) 상에 증착된다. 제 2 캡층(1512) 및 제 2 층간 유전체층(1510)에 트렌치(1514)가 한정된다. 바닥 전극(1518), MTJ 스택(1520), 및 상부 전극(1522)이 트렌치(1514) 내에 형성된다. 실질적으로 평탄한 표면(1630)을 복원시키기 위해 화학적-기계적 평탄화(CMP) 프로세스가 적용된다. 제 3 캡층(1744) 및 제 4 층간 유전체층(1746)이 증착된다. 제 4 층간 유전체층(1746) 및 제 3 캡층(1744)을 관통하는 비아(1960)를 한정하기 위해 포토-에치 프로세스가 적용된다. 비아(1960)는 전도성 물질로 충진되며 비아 화학적-기계적 평탄화 프로세스가 적용된다. 금속 와이어 트레이스(1962)가 제 4 층간 유전체층(1746) 상에 증착 및 패터닝되고 제 5 층간 유전체층(1948)이 증착된다. 다마신 프로세스가 사용되면, 비아 및 금속 와이어는 제 5 층간 유전체층(1948) 및 제 4 층간 유전체층(1746)에서의 트렌치 패터닝, 구리 도금, 및 구리 CMP와 조합될 수 있다. 특정 실시예에서, 회로 디바이스의 평탄화를 위해 또 다른 화학적-기계적 평탄화 프로세스가 수행될 수 있다. 이 단계에서, 와이어 트레이스(1403) 및 와이어 트레이스(1962)가 다른 회로소자에 결합될 수 있고, 하나 이상의 데이터 값들을 저장하기 위해 MTJ 셀(1516)이 사용될 수 있다.

도 20은 자기 터널 접합(MTJ) 셀을 형성하는 방법을 예시하는 특정 실시예의 흐름도이다. 2002에서, 캡 필름은 기판의 층간 유전체층 상에 증착된다. 2004로 진행되어, 포토-에치 프로세스, 포토-레지스트 스트립 프로세스, 및 세정 프로세스를 이용하여 비아가 한정된다. 2006으로 이어져, 전도성 물질로 비아 또는 개구가 충진되며 과잉 전도성 물질을 제거하기 위해, 기판 상에서 비아 화학적-기계적 평탄화(CMP) 프로세스가 수행된다. 2008로 이동하여, 층간 유전체층(IDL) 및 캡 필름층이 증착된다. 2010으로 이어져, 포토-에칭, 포토 레지스트 스트립핑 및 세정에 의해 트렌치가 한정된다.

2012로 진행되어, 바닥 전극이 증착된다. 2014로 이어져, 자기 터널 접합(MTJ) 스택을 형성하기 위해, 자기 필름 및 터널 배리어층들을 포함하는 다수의 자기 터널 접합(MTJ) 필름층들이 증착된다. 2016으로 이어져, MTJ 셀을 형성하기 위해 MTJ 스택 상에 상부 전극이 증착된다. 2018로 진행되어, 트렌치 바로 위에 있지 않은 과잉 물질을 제거하기 위해 역 트렌치 포토-에치 프로세스가 수행된다. 2020에서, 포토-레지스트가 스트립되고 과잉 물질을 제거하기 위해 MTJ 화학적-기계적 평탄화(CMP) 프로세스가 수행되고 캡 필름층에서 중단된다. 2022로 진행되어, MTJ 스택의 하나의 측벽을 제거하기 위해 MTJ 스택은 포토-에칭된다. 특정 실시예에서, MTJ 스택의 포토-에칭은 프로세스 윈도우 또는 개구를 한정한다. 방법은 2024로 진행된다.

도 21로 가서, 2024에서 상기 방법은 2126으로 진행되며 포토 레지스트가 스트립되고, 층간 유전체층이 증착되고 산화물 화학적-기계적 평탄화(CMP)가 수행되며, 캡 필름층이 증착된다. 2128로 이동하여, (얕은 트렌치에 대해) 수평 X 및 Y 방향 또는 (깊은 트렌치에 대해) 수평 X-방향 및 수직 Z-방향에서 자기 고정층을 어닐링하기 위해 MTJ 스택 상에서 자기 어닐링 프로세스가 수행된다. 2130으로 진행되어, 층간 유전체층 및 캡 필름층이 증착된다. 2132로 이어져, 비아가 포토-에칭 및 충진되고 비아 화학적-기계적 평탄화(CMP) 프로세스가 수행된다. 2134로 진행되어, 와이어 트레이스를 형성하기 위해 금속층을 증착하고 상기 층을 포토-에칭함으로써 또는 트렌치를 형성, 포토-에칭, 도금 및 화학적-기계적 평탄화(CMP) 프로세스를 수행함으로써 금속 와이어가 한정된다. 다마신 프로세스가 이용된다면, 2132에서의 비아 프로세싱 및 2134에서의 금속 와이어 프로세싱은 한정된 트렌치 포토/에치, 포토 레지스트 스트립, 구리 도금, 및 구리 CMP 프로세스로서 조합될 수 있다. 방법은 2136에서 종료된다.

도 22는 자기 터널 접합(MTJ) 구조물을 형성하는 방법의 제 2 특정 실시예의 흐름도이다. 일반적으로 상기 방법은 기판에 트렌치를 형성하는 단계, 트렌치 내에 MTJ 구조물을 증착하는 단계, 및 MTJ 구조물 상에서 포토-에치 프로세스를 수행하지 않고 MTJ 구조물을 평탄화시키는 단계를 포함한다. 2202에서, 층간 유전체층 상에 캡 필름이 증착된다. 2204로 진행되어, 포토-에치 프로세스, 포토-레지스트 스트립 프로세스 및 캡 필름 및 층간 유전체 층들 상에서의 세정 프로세스를 이용하여 비아가 한정된다. 2206으로 이어져, 비아 내에 전도성 물질이 증착되며 기판을 평탄화시키기 위해 화학적-기계적 평탄화(CMP) 프로세스가 수행된다. 2208로 이동하여, ILD 필름층 및 캡 필름층이 증착될 수 있다. 2210으로 이어져, 기판에 트렌치가 한정된다. 트렌치는 MTJ 구조물 상에서의 포토-에칭 프로세스를 수행하지 않고 MTJ 구조물을 결정하는 디멘션들을 갖는다.

2212로 진행하여, 기판에 트렌치를 형성한 후, 자기 터널 접합(MTJ) 구조물이 트렌치 내에 증착된다. MTJ 구조물은 바닥 전극, 고정층, 터널 배리어층, 프리층, 및 상부 전극을 포함한다. 또한, MTJ 구조물은 바닥 전극과 고정층 사이에 반강자성층을 포함할 수 있다. 또한, 추가의 층들, 이를 테면 시드층, 버퍼층, 스페이서층 또는 다른 층들이 적용될 수 있다.

2214로 진행하여, 트렌치 바로 위에 있지 않은 물질을 제거하기 위해 역 트렌치 포토 에칭 프로세스가 적용될 수 있다. 2216으로 이동하여, MTJ 구조물 상에서 포토-에치 프로세스를 수행하지 않고도 MTJ 구조물이 평탄화된다. 예를 들어, 임계적/고가의 포토-에치 프로세스가 MTJ 구조물 상에서 수행되지 않는다. MTJ 구조물의 평탄화는 과잉 물질을 제거하기 위한 CMP 프로세스의 수행을 포함할 수 있다. 실질적으로 평탄한 표면을 한정하기 위해 증착된 물질이 기판으로부터 제거될 수 있다.

2218로 이어져, 고정층에 의해 보유된 자기장의 배향을 한정하기 위해 자기 어닐링 프로세스가 수행될 수 있다. 자기 어닐링 프로세스는 3차원(3D) 어닐링 프로세스일 수 있다. 모든 MTJ 층들은 프리층이 기록 전류를 통해 변경되도록 허용하면서 자기 어닐링 프로세스, 고정층 피닝을 통해 어닐링될 수 있다. 상기 방법은 2220에서 종료된다.

도 23은 자기 터널 접합(MTJ) 구조물을 형성하는 방법에 대한 제 3 특정 실시예의 흐름도이다. 2302에서, 기판에 트렌치가 한정된다. 기판은 층간 유전체층 및 캡 필름층을 포함할 수 있다. 2304-2314로 이어져, MTJ 구조물이 트렌치내에 증착된다. MTJ 구조물을 증착하는 단계는 트렌치 내에 바닥 전극을 증착하는 단계(2304); 바닥 전극 상에 반강자성층을 증착하는 단계(2306); 반강자성층 상에 제 1 자기층을 증착하는 단계(2308); 예를 들어 MgO 또는 AlO와 같이, 터널 배리어를 형성하기 위해 금속 산화물 물질을 증착하는 단계(2310); 터널 배리어 상에 제 2 자기층을 증착하는 단계(2312); 및 제 2 자기층 상에 상부 전극을 증착하는 단계(2314)를 포함할 수 있다.

2319으로 진행되어, 트렌치 바로 위에 있지 않은 과잉 물질은 저해상도 포토 에치 프로세스를 사용하여 제거된다. 2318로 진행되어, MTJ 구조물 및 기판이 평탄화된다. MTJ 구조물 및 기판을 평탄화는 MTJ 구조물로부터 과잉 물질을 제거하기 위한 화학적-기계적 평탄화(CMP) 프로세스의 수행 및 캡 필름층에서의 중단을 포함할 수 있다. CMP 프로세스는 MTJ 구조물 상에서 포토-에칭 프로세스를 수행하지 않고 수행될 수 있다. 예를 들어, 임계적/고가의 포토-에치가 MTJ 구조물 상에서 수행되지 않을 수 있다.

2320으로 이어져, 자기장의 배향을 고정하기 위해 선택된 층 상에서 자기 어닐링 프로세스가 수행되며, 상기 선택된 층은 고정층을 포함한다. 자기 어닐링 프로세스는 3차원(3D) 어닐링 프로세스일 수 있다. 다수의 MTJ 층들은 프리층이 기록 전류를 통해 변경될 수 있게 허용하면서 자기 어닐링 프로세스, 고정층 피닝을 통해 어닐링될 수 있다. 2322로 이동하여, MTJ 구조물에 적어도 2개의 전기적 접속부들이 형성된다. 상기 방법은 2324에서 종료된다.

도 24는 자기 터널 접합(MTJ) 구조물을 형성하는 방법에 대한 제 4 특정 실시예의 흐름도이다. 2402에서, 기판에 트렌치가 한정되며, 기판은 층간 유전체층 및 캡 필름층을 포함하는 기판 물질을 포함하고, 트렌치는 캡 필름층을 통해 층간 유전체층 속으로 연장된다. 트렌치는 MTJ 구조물의 형상을 한정할 수 있다. 트렌치는 실질적으로 타원형 형상, 실질적으로 직사각형 형상 또는 대안적인 형상을 가질 수 있다. 2404로 이어져, 트렌치 내에 바닥 전극이 증착된다. 2406으로 이동하여, MTJ 구조물이 바닥 전극상에 증착되며, MTJ 구조물은 제 1 강자성층, 터널 배리어층, 및 제 2 강자성층을 포함한다. 또한, MTJ 구조물은 다른 층들, 이를 테면 바닥 전극과 제 1 강자성층 사이에 반강자성층을 포함할 수 있다. 2408로 진행되어, MTJ 구조물 상에 상부 전극이 증착된다.

2410으로 이어져, 실질적으로 평탄한 표면을 생성하기 위해 MTJ 구조물 및 기판 상에서 역 트렌치 포토-에칭 프로세스 및 평탄화 프로세스가 수행된다. 평탄화 프로세스의 수행은 MTJ 구조물 및 기판상에서의 화학적-기계적 평탄화(CMP) 프로세스의 수행을 포함할 수 있다. 따라서, 임계적이거나 고가일 수 있는 MTJ 구조물 상에서의 포토-에치 프로세스를 수행하지 않고 MTJ 구조물이 형성될 수 있다. 상기 방법은 2412에서 종료된다.

도 25는 다수의 MTJ 셀들을 포함하는 메모리 디바이스를 포함하는 대표적인 무선 통신 디바이스(2500)의 블록도이다. 통신 디바이스(2500)는 MTJ 셀들의 메모리 어레이(2532) 및 MTJ 셀들의 어레이(2566)를 포함하는 자기-저항식 랜덤 액세스 메모리(MRAM)를 포함하며, 이들은 디지털 신호 프로세서(DSP)(2510)와 같은 프로세서에 결합된다. 또한, 통신 디바이스(2500)는 DSP(2510)에 결합되는 MTJ 셀들의 캐시 메모리 디바이스(2564)를 포함한다. MTJ 셀들의 캐시 메모리 디바이스(2564), MTJ 셀들의 메모리 어레이(2532) 및 다수의 MTJ 셀들을 포함하는 MRAM 디바이스(2566)는 도 3-24와 관련하여 개시된 것처럼, 프로세스에 따라 형성된 MTJ 셀들을 포함할 수 있다.

또한, 도 25는 디지털 신호 프로세서(2510) 및 디스플레이(2528)에 결합된 디스플레이 제어기(2526)를 도시한다. 또한, 코더/디코더(CODEC)(2534)는 디지털 신호 프로세서(2510)에 결합될 수 있다. 스피커(2536) 및 마이크로폰(2538)이 CODEC(2534)에 결합될 수 있다.

또한, 도 25는 무선 제어기(2540)가 디지털 신호 프로세서(2510) 및 무선 안테나(2542)에 결합될 수 있다는 것을 나타낸다. 특정 실시예에서, 입력 디바이스(2530) 및 전원장치(2544)는 온-칩 시스템(2522)에 결합된다. 또한, 특정 실시예에서, 도 25에 예시된 것처럼, 디스플레이(2528), 입력 디바이스(2530), 스피커(2536), 마이크로폰(2538), 무선 안테나(2542) 및 전원장치(2544) 온-칩 시스템(2522) 외부에 제공된다. 그러나 각각은 온-칩 시스템(2522)의 콤포넌트, 이를 테면 인터페이스 또는 제어기에 결합될 수 있다.

*본 발명에 공개된 실시예들과 관련하여 개시된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이둘의 조합으로 구현될 수 있다는 것을 당업자들은 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환성을 명확히 예시하기 위해, 다양한 예시적인 콤포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들을 일반적으로 이들의 기능과 관련하여 앞서 개시했다. 이러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 전체 시스템에 부과되는 설계 제약들 및 특정 애플리케이션에 따라 좌우된다. 당업자들은 각각의 특정 애플리케이션에 대해 다양한 방식으로 개시된 기능을 구현할 수 있으나, 이러한 구현의 결정이 본 발명의 범주의 이탈로서 해석되서는 안된다.

공개된 실시예들의 상기 설명은 당업자들이 공개된 실시예들을 구성 또는 사용하는 것을 가능케 하기 위해 제공된다. 이러한 실시예들에 대한 다양한 변경을 당업자들은 쉽게 인식할 것이며, 본 발명에 정의되는 일반적 원리들은 본 발명의 범주 또는 사상을 이탈하지 않고 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 본 발명에 도시된 실시예들로 제한되지 않는 것이 아니라, 하기 청구항들에 의해 정의된 것처럼 신규한 특징들 및 원리들에 따라 가능한 광범위한 범주를 따른다.

본 발명에 공개된 실시예들과 관련하여 개시된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이둘의 조합으로 구현될 수 있다는 것을 당업자들은 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환성을 명확히 예시하기 위해, 다양한 예시적인 콤포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들을 일반적으로 이들의 기능과 관련하여 앞서 개시했다. 이러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 전체 시스템에 부과되는 설계 제약들 및 특정 애플리케이션에 따라 좌우된다. 당업자들은 각각의 특정 애플리케이션에 대해 다양한 방식으로 개시된 기능을 구현할 수 있으나, 이러한 구현의 결정이 본 발명의 범주의 이탈로서 해석되서는 안된다.

본 발명에 공개된 실시예들과 관련하여 개시된 알고리즘 또는 방법의 단계들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 이 둘의 조합물에서 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, PROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 이동식 디스크, CD-ROM, 또는 업계에 공지된 임의의 다른 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기록할 수 있도록 프로세서에 결합된다. 대안적으로, 저장 매체는 프로세서와 일체형일 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 이산 콤포넌트들로서 상주할 수 있다.

Claims

자기 터널 접합(magnetic tunnel junction; MTJ) 셀로서,
기판(602) 내의 트렌치;
상기 트렌치 내의 MTJ 구조물 ― 상기 트렌치는 상기 MTJ 구조물의 형상을 결정하는 치수들을 가짐 ― 을 포함하고,
상기 MTJ 구조물은,
상기 트렌치의 측부 표면 및 바닥 표면을 덮도록 상기 트렌치 내에 증착된 바닥 전극 (606);
상기 트렌치 내의 바닥 전극 위에 증착되는 MTJ 스택 ― 상기 MTJ 스택은 고정층, 터널 배리어 및 프리층을 포함함 ―; 및
상기 MTJ 스택에 연결되는 상기 트렌치 내의 중앙 전극(610)을 포함하고,
상기 트렌치 내의 상기 MTJ 스택은 적어도 두 개의 대향하는 수직 측벽들(616, 620) 및 바닥 벽(770)을 형성하고, 상기 수직 측벽들(616, 620) 및 상기 바닥 벽(770)은 각각 독립적인 자기 도메인(622, 624, 772)을 규정하고,
상기 수직 측벽들(616, 620)의 자기 도메인들이 수직 방향으로 배향되도록 상기 MTJ 스택(616, 620)의 각각의 외측 측면의 너비(a, b)는 상기 MTJ 스택의 깊이(c) 보다 작은,
자기 터널 접합 셀.
제 1 항에 있어서,
상기 수직 측벽들 및 상기 바닥 벽은 상기 중앙 전극 주위에 위치되는,
자기 터널 접합 셀.
제 1 항 또는 제 2 항에 있어서,
상기 바닥 벽은 수평 자기 도메인을 규정하는,
자기 터널 접합 셀.
제 1 항에 있어서,
상기 MTJ 구조물은 제 3 수직 측벽을 포함하고,
상기 MTJ 구조물은 평면 보기에서 U자 형상인,
자기 터널 접합 셀.
제 1 항에 있어서,
상기 MTJ 구조물은 제 4 수직 측벽을 포함하고,
상기 MTJ 구조물은 평면 보기에서 직사각형 형상인,
자기 터널 접합 셀.
제 5 항에 있어서,
상기 제 4 수직 측벽은 수직 방향으로 배향된 독립적인 자기 도메인을 규정하는,
자기 터널 접합 셀.