CN101960630A - 形成磁隧道结结构的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 104
- 230000005291 magnetic effect Effects 0.000 title claims abstract description 78
- 239000000758 substrate Substances 0.000 claims abstract description 109
- 230000008569 process Effects 0.000 claims abstract description 48
- 238000000151 deposition Methods 0.000 claims abstract description 33
- 230000004888 barrier function Effects 0.000 claims abstract description 17
- 238000005516 engineering process Methods 0.000 claims description 63
- 238000005530 etching Methods 0.000 claims description 36
- 230000008021 deposition Effects 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 230000005290 antiferromagnetic effect Effects 0.000 claims description 9
- 230000005294 ferromagnetic effect Effects 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 239000000126 substance Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 233
- 230000005381 magnetic domain Effects 0.000 description 83
- 239000010408 film Substances 0.000 description 14
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 238000012856 packing Methods 0.000 description 7
- 238000000059 patterning Methods 0.000 description 6
- 238000000427 thin-film deposition Methods 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 230000005303 antiferromagnetism Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 235000013290 Sagittaria latifolia Nutrition 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 235000015246 common arrowhead Nutrition 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003628 erosive effect Effects 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 238000011284 combination treatment Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000010023 transfer printing Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
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Abstract
在特定说明性实施例中，揭示一种形成磁隧道结(MTJ)装置的方法，其包括在衬底(1400)中形成沟槽(1514)。所述方法进一步包括在所述沟槽内沉积磁隧道结(MTJ)结构(1516)。所述MTJ结构包括底部电极(1518)、固定层、隧道势垒层、自由层及顶部电极(1522)。所述方法还包括平坦化所述MTJ结构。在特定实例中，使用化学机械平坦化(CMP)工艺平坦化所述MTJ结构。
Description
技术领域
本发明大体来说涉及一种形成磁隧道结(MTJ)结构的方法。
背景技术
一般来说，便携式计算装置及无线通信装置的普遍采用增加了对高密度且低功率的非易失性存储器的需求。由于工艺技术已得到改进，所以有可能制造基于磁隧道结(MTJ)装置的磁阻式随机存取存储器(MRAM)。传统的自旋转矩隧道(STT)结装置通常形成为扁平堆叠结构。所述装置通常具有具单一磁域的二维磁隧道结(MTJ)单元。MTJ单元通常包括底部电极、反铁磁性层、固定层(即，由携载具有由反铁磁性(AF)层固定或钉扎的定向的磁场的铁磁性材料形成的参考层)、隧道势垒层(即，隧穿氧化物层)、自由层(即，携载具有可变化定向的磁场的第二铁磁性层)及顶部电极。MTJ单元用在自由层中诱发的磁场来表示位值。自由层的磁场相对于固定层所携载的固定磁场的方向的方向确定位值。
通常，磁隧道结(MTJ)单元是通过沉积多个材料层、通过将图案界定到所述层上及通过根据所述图案选择性地移除所述层的部分而形成。常规的MTJ单元经形成以维持长度(a)与宽度(b)的大于1的纵横比，以便维持磁性各向同性对准。常规地，通过控制MTJ图案的精确度及通过执行MTJ光及蚀刻工艺来维持MTJ单元的纵横比。在特定例子中，硬掩模可用以精确地转印且界定MTJ图案。不幸的是，MTJ堆叠可包括基本上为金属薄膜且具有相对较低的蚀刻速率的磁性薄膜，因此硬掩模可能需要相对较厚。为了进行高级图案临界尺寸(CD)控制，高级图案化薄膜(APF)层及底部抗反射涂敷(BARC)层包括于MTJ光及蚀刻工艺中。然而，在这些额外层增加工艺复杂性(在额外沉积工艺方面及在额外的层光/蚀刻及清洗工艺方面)的同时，MTJ单元结构可能经历侵蚀，此可导致非所要斜坡(slope)、圆角化(corner rounding)及非所要的薄膜损失。此损伤可影响MTJ结构的接触电阻且甚至可能暴露或损伤MTJ结。
发明内容
在特定说明性实施例中，揭示一种形成磁隧道结(MTJ)装置的方法，其包括在衬底中形成沟槽。所述方法进一步包括在所述沟槽内沉积磁隧道结(MTJ)薄膜。所述MTJ薄膜包括底部电极、固定层、隧道势垒层、自由层及顶部电极。所述方法还包括平坦化所述MTJ结构。在特定实例中，使用化学机械平坦化(CMP)工艺来平坦化所述MTJ结构。
在另一特定实施例中，揭示一种形成磁隧道结(MTJ)装置的方法，其包括在衬底中界定沟槽及在所述沟槽内沉积磁隧道结(MTJ)薄膜。所述方法还包括使用低分辨率光及蚀刻工具移除不直接在所述沟槽上方的过量材料，且平坦化所述MTJ结构及所述衬底。
在又一特定实施例中，揭示一种形成磁隧道结(MTJ)装置的方法，其包括在衬底中界定沟槽。所述衬底包括半导体材料且具有层间电介质层及罩盖薄膜层，其中所述沟槽延伸穿过所述罩盖薄膜层且进入所述层间电介质层中。所述方法进一步包括在所述沟槽内沉积底部电极及在所述底部电极上沉积MTJ薄膜。所述MTJ薄膜包括第一铁磁性层、隧道势垒层及第二铁磁性层。所述方法还包括在所述MTJ薄膜上沉积顶部电极且可包括对所述MTJ结构及所述衬底执行反向沟槽光蚀刻工艺及化学机械平坦化(CMP)工艺以产生大体上平面的表面。
由所揭示的形成磁隧道结(MTJ)结构的方法的实施例提供的一个特定优点为可通过使用沟槽界定所述MTJ结构的尺寸而不光/蚀刻所述MTJ结构来减少氧化、侵蚀及圆角化。一般来说，沟槽形成于氧化物基底衬底中，其比MTJ金属薄膜较容易光蚀刻。此外，精确地光蚀刻氧化物基底衬底比精确地光蚀刻金属层容易。替代地，可使用反向沟槽光蚀刻工艺及化学机械平坦化(CMP)工艺来移除过量材料，而不引入侵蚀、圆角化或可能影响MTJ结构的性能的其它问题。
提供另一特定优点，其在于用于形成MTJ结构的工艺窗口得到改进(即，扩大)，且MTJ工艺及所得MTJ结构的整体可靠性也得到改进。
本发明的其它方面、优点及特征将在查看包括以下部分的整个申请案之后变得显而易见：“附图说明”、“具体实施方式”及“权利要求书”。
附图说明
图1为磁隧道结(MTJ)单元的代表性实例的图；
图2为电路装置的框图，所述电路装置包括包括顶部电极、MTJ堆叠及底部电极的磁隧道结(MTJ)单元的代表性实施例；
图3为电路装置的特定说明性实施例的俯视图，所述电路装置包括具有大体上矩形形状的磁隧道结(MTJ)单元；
图4为沿着图3中的线4-4截取的图3的电路装置的横截面图；
图5为电路装置的第二特定说明性实施例的俯视图，所述电路装置包括具有大体上椭圆形状的磁隧道结(MTJ)单元；
图6为电路装置的第三特定说明性实施例的俯视图，所述电路装置包括磁隧道结(MTJ)单元；
图7为沿着图6中的线7-7截取的图6的电路装置的横截面图；
图8为包括衬底的存储器装置的特定说明性实施例的俯视图，所述衬底具有适合于存储多个位的磁隧道结单元；
图9为沿着图8中的线9-9截取的图8的电路装置的横截面图；
图10为沿着图8中的线10-10截取的图8的电路装置的横截面图；
图11为包括衬底的存储器装置的另一特定说明性实施例的俯视图，所述衬底具有适合于存储多个位的磁隧道结单元；
图12为沿着图11中的线12-12截取的图11的电路装置的横截面图；
图13为沿着图11中的线13-13截取的图11的电路装置的横截面图；
图14为在沉积罩盖薄膜之后及在通孔光/蚀刻、光致抗蚀剂剥除、通孔填充及通孔化学机械平坦化(CMP)工艺之后的电路衬底的横截面图；
图15为在层间电介质层沉积、罩盖薄膜沉积、沟槽光/蚀刻工艺、底部电极沉积、磁隧道结(MTJ)薄膜沉积、顶部电极沉积及反向光/蚀刻处理之后的图14的电路衬底的横截面图；
图16为在进行反向光致抗蚀剂剥除及MTJ CMP处理以于罩盖薄膜层处停止之后的图15的电路衬底的横截面图；
图17为在旋涂光致抗蚀剂之后及在进行光蚀刻以移除MTJ堆叠的侧壁从而提供工艺开口之后的沿着图16中的线17-17截取的图16的电路衬底的横截面图；
图18为在用IDL材料及氧化物填充工艺开口及停止于罩盖层处的CMP工艺之后的图17的电路衬底的横截面图；
图19为在沉积第一IDL层、通孔处理及顶部迹线(wire trace)的金属薄膜沉积及图案化之后沿着图18中的线19-19截取的图18的电路衬底的横截面图；
图20到图21说明形成磁隧道结(MTJ)单元的方法的特定说明性实施例的流程图；
图22为形成MTJ单元的方法的第二特定说明性实施例的流程图；
图23为形成MTJ单元的方法的第三特定说明性实施例的流程图；
图24为形成MTJ单元的方法的第四特定说明性实施例的流程图；及
图25为包括具有多个MTJ单元的存储器装置的代表性无线通信装置的框图。
具体实施方式
图1为磁隧道结(MTJ)单元100的一部分的特定实施例的横截面图，所述单元可根据相对于图3到图24描述的方法及实施例而形成。MTJ单元100包括MTJ堆叠102，其具有自由层104、隧道势垒层106、固定(钉扎)层108及反铁磁性(AF)层126。MTJ堆叠102耦合到位线110。此外，MTJ堆叠102经由底部电极116及开关118耦合到源极线114。字线112耦合到开关118的控制终端以选择性地启动开关118以便允许写入电流124从位线110流到源极线114。在所展示的实施例中，固定层108包括具有固定定向的磁域122。自由层104包括可经由写入电流124编程的磁域120。如所示，写入电流124适合于将自由层104处的磁域120的定向编程到零状态(即，磁域120及122以相同方向定向)。为了将1值写入到MTJ单元100，将写入电流124反向，从而使自由层104处的磁域120的定向翻转方向，以使得磁域120在与磁域122的方向相反的方向上延伸。
图2为MTJ单元200的另一特定实施例的横截面图，所述单元包括合成固定层结构且可根据相对于图3到图24描述的方法及实施例而形成。明确地说，MTJ单元200包括MTJ堆叠202，其包括自由层204、隧道势垒层206及固定层208。MTJ堆叠的自由层204经由缓冲层230耦合到顶部电极210。在此实例中，MTJ堆叠202的固定层208经由反铁磁性层238耦合到底部电极216。另外，固定层208包括第一钉扎(固定)层236、缓冲层234及第二钉扎(固定)层232。第一钉扎层236及第二钉扎层232具有在合成固定层结构中以相反方向定向的相应磁域，从而增加MTJ堆叠202的总电阻且平衡杂散磁场。在特定实施例中，此杂散场减小可平衡MTJ堆叠202的磁场。在其它实施例中，可包括额外层，例如一个或一个以上种子层(seed layer)；缓冲层；杂散场平衡层；连接层；性能增强层，例如合成固定层、合成自由(SyF)层或双自旋过滤器(DSF)；或其任一组合。
图3为电路装置300的特定说明性实施例的俯视图，所述电路装置包括具有大体上矩形形状的磁隧道结(MTJ)单元304。电路装置300包括具有MTJ单元304的衬底302。MTJ单元304包括底部电极306、MTJ堆叠308、中心电极310及通孔312。MTJ单元304具有第一侧壁314、第二侧壁316、第三侧壁318及第四侧壁320。第二侧壁316包括用以表示第一数据值的第二磁域322，且第四侧壁320包括用以表示第二数据值的第四磁域324。底部壁(未图示)可包括用以表示另一数据值的底部磁域446(参见图4)。视特定实施方案而定，第一侧壁314及第三侧壁318还可携载磁域。
MTJ单元304具有长度(a)及宽度(b)。长度(a)对应于第二侧壁316及第四侧壁320的长度。宽度(b)对应于第一侧壁314及第三侧壁318的长度。在此特定实例中，MTJ单元304的长度(a)大于宽度(b)。
图4为沿图3中的线4-4截取的图3的电路装置300的横截面图400。图400包括以横截面展示的衬底302，其包括MTJ单元304、通孔312、顶部电极310、MTJ堆叠308及底部电极306。衬底302包括第一层间电介质层432、第一罩盖层434、第二层间电介质层436、第二罩盖层438、第三罩盖层440及第三层间电介质层442。
沟槽形成于第二罩盖层438及第二层间电介质层436中以接纳底部电极306、MTJ堆叠308及顶部电极310。所述沟槽具有沟槽深度(d)，且MTJ堆叠308具有近似等于所述沟槽深度(d)减去底部电极306的厚度的深度(c)。底部通孔444延伸穿过第一罩盖层434及第一层间电介质层432且耦合到底部电极306。通孔312从衬底302的表面430延伸穿过第三层间电介质层442及第三罩盖层440且耦合到顶部电极310。表面430可为大体上平面的表面。
图5为电路装置500的第二特定说明性实施例的俯视图，所述电路装置包括具有大体上椭圆形状的磁隧道结(MTJ)单元504。电路装置500包括具有MTJ单元504的衬底502。MTJ单元504包括底部电极506、MTJ堆叠508、顶部电极510及从一表面(例如，图4中所说明的表面430)延伸到顶部电极510的通孔512。MTJ单元504包括适合于分别携载独立磁域522及524的第一侧壁516及第二侧壁518。独立磁域522及524中的每一者的相应定向可表示相应数据值。另外，MTJ单元504可包括适合于携载另一独立磁域的底部壁(例如，图4的底部域446)，所述磁域可表示另一数据值。
MTJ单元504包括长度(a)及宽度(b)，其中长度(a)大于宽度(b)。在特定实施例中，图4的横截面图还可表示沿着图5中的线4-4截取的横截面。在此实例中，MTJ单元504可形成于具有深度(d)的沟槽内，以使得MTJ单元504具有深度(c)，如图4中所说明。在此特定实例中，可形成MTJ单元504以使得长度(a)大于宽度(b)，且宽度(b)比沟槽深度(d)或MTJ单元深度(c)大得多。或者，可形成MTJ单元504以使得MTJ单元504具有比MTJ单元深度(c)大的沟槽深度(d)，MTJ单元深度(c)又大于长度(a)，如图6及图7中所说明。
图6为包括磁隧道结(MTJ)单元604的电路装置600的第三特定说明性实施例的俯视图。电路装置600包括具有MTJ单元604的衬底602。MTJ单元604包括底部电极606、MTJ堆叠608、中心电极610及通孔612。MTJ单元604具有第一侧壁614、第二侧壁616、第三侧壁618及第四侧壁620。第二侧壁616包括适合于表示第一数据值的第二磁域622，且第四侧壁620包括适合于表示第二数据值的第四磁域624。如图7中所描绘，底部壁770可包括底部磁域772。视特定实施方案而定，第一侧壁614及第三侧壁618也可携载磁域。
MTJ单元604具有长度(a)及宽度(b)。长度(a)对应于第二侧壁616及第四侧壁620的长度。宽度(b)对应于第一侧壁614及第三侧壁618的长度。在此特定实例中，MTJ单元604的长度(a)大于宽度(b)。
图7为沿图6中的线7-7截取的图6的电路装置的横截面图。图700包括以横截面展示的衬底602，其包括MTJ单元604、通孔612、顶部电极610、MTJ堆叠608及底部电极606。衬底602包括第一层间电介质层732、第一罩盖层734、第二层间电介质层736、第二罩盖层738、第三罩盖层740及第三层间电介质层742。
沟槽形成于第二罩盖层738及第二层间电介质层736中以接纳底部电极606、MTJ堆叠608及顶部电极610。所述沟槽具有沟槽深度(d)，且MTJ堆叠608具有近似等于沟槽深度(d)减去底部电极606的厚度的深度(c)。底部通孔744从底部表面790延伸穿过第一罩盖层734及第一层间电介质层732且耦合到底部电极606。通孔612从衬底602的顶部表面780延伸穿过第三层间电介质层742及第三罩盖层740且耦合到顶部电极610。顶部表面780可为大体上平面的表面。
在特定实施例中，沟槽深度(d)大于MTJ单元深度(c)，所述两者均大于MTJ单元604的长度(a)。在此特定实例中，磁域622及624垂直地定向(即，在侧壁的深度(d)的方向上，与水平地在侧壁的长度(a)的方向上相反)。
图8为包括衬底802的存储器装置800的特定说明性实施例的俯视图，衬底802具有适合于存储多个数据位的磁隧道结(MTJ)单元804。磁隧道结(MTJ)单元804包括底部电极806、MTJ堆叠808及中心电极810。MTJ单元804具有长度(a)及宽度(b)，其中长度(a)大于宽度(b)。衬底802包括耦合到中心电极810的顶部通孔836且包括耦合到底部电极806的底部通孔832。衬底802还包括耦合到顶部通孔836的第一迹线834及耦合到底部通孔832的第二迹线830。衬底802包括工艺开口838。
MTJ堆叠808包括携载具有固定定向的固定磁域的固定(钉扎)磁性层、隧道势垒层及具有可经由写入电流而变化或编程的磁域的自由磁性层。MTJ堆叠808还可包括反铁磁性层以钉扎固定磁性层。在特定实施例中，MTJ堆叠808的固定磁性层可包括一个或一个以上层。另外，MTJ堆叠808可包括其它层。MTJ单元804包括用以携载第一磁域822的第一侧壁812、用以携载第二磁域824的第二侧壁814及用以携载第三磁域826的第三侧壁816。MTJ单元804还包括用以携载第四磁域972的底部壁970(参见图9)。第一磁域822、第二磁域824、第三磁域826及第四磁域972是独立的。在特定实施例中，第一磁域822、第二磁域824、第三磁域826及第四磁域972经配置以表示相应数据值。一般来说，磁域822、824、826及972的定向由所存储的数据值来确定。举例来说，“0”值用第一定向来表示，而“1”值用第二定向来表示。
图9为沿着图8中的线9-9截取的图8的电路装置800的横截面图900。图900包括衬底802，其具有第一层间电介质层950、第二层间电介质层952、第一罩盖层954、第三层间电介质层956、第二罩盖层958、第三罩盖层960、第四层间电介质层962及第五层间电介质层964。衬底802具有第一表面980及第二表面990。衬底802还包括包括MTJ堆叠808的MTJ结构804。底部电极806、MTJ堆叠808及顶部电极810安置于衬底802中的沟槽内。所述沟槽具有深度(d)。
衬底802包括安置于第二表面990处的第二迹线830。第二迹线830耦合到从第二迹线830延伸到底部电极806的一部分的底部通孔832。衬底802还包括安置于第一表面980处的第一迹线834。第一迹线834耦合到从第一迹线834延伸到中心电极810的顶部通孔836。中心电极810耦合到MTJ堆叠808。衬底802还包括工艺开口838，其可通过选择性地移除MTJ结构804的一部分及将层间电介质材料沉积在工艺开口838内、继之以氧化物CMP而形成。
在特定实施例中，MTJ堆叠808包括携载第二磁域824的第二侧壁814。第二磁域824适合于表示第二数据值。MTJ堆叠808还包括具有底部磁域972的底部壁970，底部磁域972适合于表示第四数据值。在特定实例中，可通过将电压施加到第一迹线834及通过将第二迹线830处的电流与参考电流相比较而从MTJ堆叠808读取数据值。或者，可通过将写入电流施加到第一迹线834及第二迹线830中的一者而将数据值写入到MTJ堆叠808。在特定实施例中，图8中所说明的MTJ堆叠808的长度(a)及宽度(b)大于沟槽深度(d)，且第二侧壁814所携载的磁域824在大体上平行于衬底802的第一表面980的方向上及在图8中所说明的宽度(b)的方向上延伸。在此特定图中，磁域824在与图9的页面视图正交的方向上延伸(如由箭头头部(“·”)所指示的从页面向外，或如由箭头尾部(“*”)所指示的进入页面中)。
图10为沿着图8中的线10-10截取的图8的电路装置800的横截面图1000。图1000包括衬底802，其具有第一层间电介质层950、第二层间电介质层952、第一罩盖层954、第三层间电介质层956、第二罩盖层958、第三罩盖层960、第四层间电介质层962及第五层间电介质层964。衬底802具有第一表面980及第二表面990。衬底802包括具有底部电极806、MTJ堆叠808及中心电极810的MTJ结构804。衬底802包括安置于第一表面980处且在第一表面980处图案化的第一迹线834。第一迹线834耦合到从第一迹线834延伸到中心电极810的顶部通孔836。衬底802还包括位于第二表面990处的第二迹线830。第二迹线830耦合到从第二迹线830延伸到底部电极806的一部分的底部通孔832。MTJ堆叠808包括用以携载第一磁域826的第一侧壁816、用以携载第三磁域822的第三侧壁812及用以携载底部磁域972的底部壁970。在此特定图中，磁域826、822及972在与图10的页面视图正交的方向上延伸(如由箭头头部(“·”)所指示的从页面向外，或如由箭头尾部(“*”)所指示的进入页面中)。
在特定实施例中，MTJ堆叠808适合于存储达四个唯一数据值。第一数据值可用第一磁域822来表示，第二数据值可用第二磁域824来表示，第三数据值可用第三磁域826来表示，且第四数据值可用底部磁域972来表示。在另一特定实施例中，可包括第四侧壁以携载可表示第五数据值的第四磁域。
图11为包括衬底1102的存储器装置1100的特定说明性实施例的俯视图，衬底1102具有在深沟槽中的适合于存储多个数据值(例如，多个位)的磁隧道结(MTJ)单元1104。磁隧道结(MTJ)单元1104包括底部电极1106、MTJ堆叠1108及中心电极1110。MTJ单元1104具有长度(a)及宽度(b)，其中长度(a)大于宽度(b)。衬底1102包括耦合到中心电极1110的顶部通孔1136且包括耦合到底部电极1106的底部通孔1132。衬底1102还包括耦合到底部通孔1132的第一迹线1134及耦合到顶部通孔1136的第二迹线1130。衬底1102包括工艺开口1138。
MTJ堆叠1108包括可由反铁磁性层钉扎且携载具有固定定向的固定磁域的固定(钉扎)磁性层、隧道势垒层及具有可经由写入电流而变化或编程的磁域的自由磁性层。在特定实施例中，MTJ堆叠1108的固定磁性层可包括一个或一个以上层。另外，MTJ堆叠1108可包括其它层。MTJ单元1104包括用以携载第一磁域1122的第一侧壁1112、用以携载第二磁域1124的第二侧壁1114及用以携载第三磁域1126的第三侧壁1116。MTJ单元1104还可包括用以携载第四磁域1272的底部壁1270(参见图12)。第一磁域1122、第二磁域1124、第三磁域1126及第四磁域1272是独立的。在特定实施例中，第一磁域1122、第二磁域1124、第三磁域1126及第四磁域1272经配置以表示相应数据值。一般来说，磁域1122、1124、1126及1272的定向由所存储的数据值来确定。举例来说，“0”值用第一定向来表示，而“1”值用第二定向来表示。
图12为沿着图11中的线12-12截取的图11的电路装置1100的横截面图1200。图1200包括衬底1102，其具有第一层间电介质层1250、第二层间电介质层1252、第一罩盖层1254、第三层间电介质层1256、第二罩盖层1258、第三罩盖层1260、第四层间电介质层1262及第五层间电介质层1264。衬底1102具有第一表面1280及第二表面1290。衬底1102还包括包括MTJ堆叠1108的MTJ结构1104。底部电极1106、MTJ堆叠1108及顶部电极1110安置于衬底1102中的沟槽内。所述沟槽具有深度(d)。在此例子中，深度(d)大于侧壁1114的宽度(b)。
衬底1102包括安置于第一表面1280处且在第一表面1280处图案化的第二迹线1130。第二迹线1130耦合到从第二迹线1130延伸到中心电极1110的顶部通孔1136。中心电极1110耦合到MTJ堆叠1108。衬底1102还包括安置于第二表面1290处的第一迹线1134。第一迹线1134耦合到从第一迹线1134延伸到底部电极1106的一部分的底部通孔1132。衬底1102进一步包括工艺开口1138，其可通过选择性地移除MTJ堆叠1108的一部分及将层间电介质材料沉积在工艺开口1138内、继之以氧化物CMP工艺而形成。
在特定实施例中，MTJ堆叠1108包括携载第二磁域1124的第二侧壁1114。第二磁域1124适合于表示第二数据值。MTJ堆叠1108还包括具有底部磁域1272的底部壁1270，底部磁域1272适合于表示第四数据值。在特定实例中，可通过将电压施加到第二迹线1130及通过将第一迹线1134处的电流与参考电流相比较而从MTJ堆叠1108读取数据值。或者，可通过在第一迹线1134与第二迹线1130之间施加写入电流而将数据值写入到MTJ堆叠1108。在特定实施例中，图11中所说明的MTJ堆叠1108的长度(a)及宽度(b)小于沟槽深度(d)，且由第二侧壁1114携载的磁域1124在大体上垂直于衬底1102的第一表面1280的方向上且在深度(d)的方向上延伸。
图13为沿着图11中的线13-13截取的图11的电路装置1100的横截面图1300。图1300包括衬底1102，其具有第一层间电介质层1250、第二层间电介质层1252、第一罩盖层1254、第三层间电介质层1256、第二罩盖层1258、第三罩盖层1260、第四层间电介质层1262及第五层间电介质层1264。衬底1102具有第一表面1280及第二表面1290。衬底1102包括具有底部电极1106、MTJ堆叠1108及中心电极1110的MTJ结构1104。衬底1102包括安置于第二表面1290处且在第二表面1290处图案化的第一迹线1134。第一迹线1134耦合到从第一迹线1134延伸到底部电极1106的一部分的底部通孔1132。衬底1102还包括位于第一表面1280处的第二迹线1130。第二迹线1130耦合到从第二迹线1130延伸到中心电极1110的顶部通孔1136。
MTJ堆叠1108包括用以携载第一磁域1126的第一侧壁1116、用以携载第三磁域1122的第三侧壁1112及用以携载底部磁域1272的底部壁1270。在此特定图中，沟槽深度(d)大于MTJ堆叠1108的长度(a)及宽度(b)，且第一磁域1122及第三磁域1126在大体上垂直于第一表面1280的方向上延伸。长度(a)大于MTJ堆叠1108的宽度(b)，且第四磁域1172在大体与页面视图正交的方向上延伸(如由箭头头部(“·”)所指示从页面向外，或如由箭头尾部(“*”)所指示进入页面中)。
在特定实施例中，MTJ堆叠1108适合于存储高达四个唯一数据值。第一数据值可用第一磁域1122来表示，第二数据值可用第二磁域1124来表示，第三数据值可用第三磁域1126来表示，且第四数据值可用底部磁域1272来表示。在另一特定实施例中，可包括第四侧壁以携载可表示第五数据值的第四磁域。
图14为在沉积罩盖薄膜之后及在通孔光蚀刻、光致抗蚀剂剥除、通孔填充及通孔化学机械平坦化(CMP)工艺之后的电路衬底1400的横截面图。电路衬底1400包括第一层间电介质层1401及迹线1403，安置于第一层间电介质层1401的顶部上的第二层间电介质层1402及安置于层间电介质层1402的顶部上的罩盖薄膜层1404。在特定实施例中，通过将光致抗蚀剂旋涂到罩盖薄膜层1404上来涂覆光致抗蚀(photo-resistive)层。应用光蚀刻工艺以通过所述光致抗蚀层在罩盖层1404及层间电介质1402中界定图案。在蚀刻之后剥除所述光致抗蚀层以暴露穿过罩盖薄膜层1404及层间电介质层1402的开口或通孔1406。将导电材料或通孔填充材料1408沉积到开口1406中，且执行通孔CMP工艺以平坦化电路衬底1400。
图15为在层间电介质层沉积、罩盖薄膜沉积、沟槽光蚀刻工艺、沟槽光致抗蚀剂剥除、底部电极沉积、磁隧道结(MTJ)薄膜沉积、顶部电极沉积及反向光蚀刻处理之后的图14的电路衬底1400的横截面图1500。电路衬底1400包括第一层间电介质层1401及迹线1403，第二层间电介质层1402、罩盖薄膜层1404及通孔填充材料1408。第三层间电介质层1510沉积到罩盖薄膜层1404上。第二罩盖薄膜层1512沉积到第三层间电介质层1510上。举例来说，通过执行沟槽光蚀刻及清洗工艺，在罩盖薄膜层1512及第三层间电介质层1510内界定沟槽1514。磁隧道结(MTJ)单元1516沉积在沟槽1514内。MTJ单元1516包括耦合到底部通孔填充材料1408的底部电极1518、耦合到底部电极1518的MTJ堆叠1520及耦合到MTJ堆叠1520的顶部电极1522。在顶部电极1522上图案化光致抗蚀剂层1524。将反向光蚀刻工艺应用于光致抗蚀剂层1524、顶部电极1522、MTJ堆叠1520及底部电极1518以移除不在沟槽1514内的过量材料。
在此特定实例中，沟槽1514经界定以具有沟槽深度(d)。底部电极1518的厚度界定相对MTJ单元深度(c)。在特定实例中，MTJ单元深度(d)近似等于沟槽深度(d)减去底部电极1518的厚度。
一般来说，通过在沟槽1514内制造MTJ单元1516，沟槽1514的尺寸界定MTJ单元1516的尺寸。此外，由于沟槽1514界定MTJ单元1516的尺寸，所以可在不对MTJ单元1516执行关键且昂贵的光蚀刻工艺的情况下而形成MTJ单元1516，从而减少关于MTJ单元1516的氧化、圆角化及其它侵蚀有关问题。
图16为在进行反向光致抗蚀剂剥除及MTJ CMP处理以停止于罩盖薄膜层处之后的图15的电路衬底1400的横截面图1600。电路衬底1400包括第一层间电介质层1401、迹线1403、第二层间电介质层1402及第一罩盖层1404。图1600包括第二层间电介质层1510、第二罩盖层1512及MTJ结构1516。MTJ结构1516具有MTJ单元深度(d)且形成于具有沟槽深度(d)的沟槽1514中。MTJ结构1516包括耦合到通孔填充材料1408的底部电极1518、MTJ堆叠1520及顶部电极1522。应用光致抗蚀剂剥除工艺，且应用MTJ化学机械平坦化(CMP)工艺以移除MTJ结构1516的部分以产生大体上平面的表面1630。在第二罩盖薄膜层1512处停止CMP工艺。
图17为在旋涂且图案化光致抗蚀剂及执行MTJ侧壁蚀刻之后的沿着图16中的线17-17截取的图16的电路衬底1400的横截面图1700。电路衬底1400包括第一层间电介质层1401、迹线1403、第二层间电介质层1402、第一罩盖薄膜层1404及通孔填充材料1408。第三层间电介质层1510及第二罩盖层1512沉积于第二罩盖层1404上。沟槽1514界定于第二罩盖层1512及第二层间电介质层1510中。底部电极1518、MTJ堆叠1520及顶部电极1522形成于沟槽1514内。应用化学机械平坦化(CMP)工艺以产生大体上平面的表面1630。旋涂光致抗蚀剂层且使用光蚀刻工艺界定工艺图案开口1752。光蚀刻工艺从MTJ单元1516移除侧壁，从而形成大体上u形的MTJ单元1516(从俯视图看)。
图18为在将层间电介质材料沉积在工艺开口1752内之后、在执行化学机械平坦化(CMP)工艺之后及在沉积第三罩盖层1744之后的图17中所说明的电路衬底1400的横截面图1800。电路衬底1400包括第一层间电介质层1401、迹线1403、第二层间电介质层1402、第一罩盖薄膜层1404及通孔填充材料1408。第三层间电介质层1510及第二罩盖层1512沉积于第一罩盖薄膜层1404上。沟槽1514界定于第二罩盖层1512及第二层间电介质层1510中。底部电极1518、MTJ堆叠1520及顶部电极1522形成于沟槽1514内。应用化学机械平坦化(CMP)工艺以恢复大体上平面的表面1630。使用光蚀刻工艺界定工艺开口1752。光蚀刻工艺从MTJ单元1516移除侧壁，从而形成大体上u形的MTJ单元1516(从俯视图看)。工艺开口1752是用层间电介质材料1848来填充，执行CMP工艺以恢复大体上平面的表面1630，且在大体上平面的表面1630上沉积第三罩盖层1744。
图19为可耦合到其它电路的电路衬底1400的横截面图1900。电路衬底1400包括第一层间电介质层1401、迹线1403、第二层间电介质层1402、第一罩盖薄膜层1404及通孔填充材料1408。第三层间电介质层1510及第二罩盖层1512沉积于第一罩盖薄膜层1404上。沟槽1514界定于第二罩盖层1512及第二层间电介质层1510中。底部电极1518、MTJ堆叠1520及顶部电极1522形成于沟槽1514内。应用化学机械平坦化(CMP)工艺以恢复大体上平面的表面1630。沉积第三罩盖层1744及第四层间电介质层1746。应用光蚀刻工艺以界定穿过第四层间电介质层1746及第三罩盖层1744的通孔1960。用导电材料填充通孔1960且应用通孔化学机械平坦化工艺。在第四层间电介质层1746上沉积且图案化金属迹线1962，且沉积第五层间电介质层1948。如果使用镶嵌工艺，则可将通孔及金属线组合到第五层间电介质层1948及第四层间电介质层1746中的沟槽图案化、镀铜及铜CMP中。在特定实施例中，可执行另一化学机械平坦化工艺以平坦化电路装置。在此阶段，迹线1403及迹线1962可耦合到其它电路，且MTJ单元1516可用以存储一个或一个以上数据值。
图20为形成磁隧道结(MTJ)单元的方法的特定说明性实施例的流程图。在2002处，将罩盖薄膜沉积到衬底的层间电介质层上。前进到2004，使用光蚀刻工艺、光致抗蚀剂剥除工艺及清洗工艺界定通孔。继续到2006，用导电材料填充通孔或开口，且对所述衬底执行通孔化学机械平坦化(CMP)工艺以移除过量的导电材料。移动到2008，沉积层间电介质层(IDL)及罩盖薄膜层。继续到2010，通过光蚀刻、剥除光致抗蚀剂及清洗界定沟槽。
进行到2012，沉积底部电极。继续到2014，沉积包括磁性薄膜及隧道势垒层的多个磁隧道结(MTJ)薄膜层，以形成磁隧道结(MTJ)堆叠。继续到2016，在所述MTJ堆叠上沉积顶部电极以形成MTJ单元。前进到2018，执行反向沟槽光蚀刻工艺以移除不直接在所述沟槽上方的过量材料。在2020处，剥除光致抗蚀剂，且执行MTJ化学机械平坦化(CMP)工艺以移除过量材料，在所述罩盖薄膜层处停止。进行到2022，对所述MTJ堆叠进行光蚀刻以移除所述MTJ堆叠的一个侧壁。在特定实施例中，所述MTJ堆叠的光蚀刻界定工艺窗口或开口。所述方法前进到2024。
转到图21，在2024处，方法前进到2126，且剥除光致抗蚀剂，沉积层间电介质层，执行氧化物化学机械平坦化(CMP)工艺，且沉积罩盖薄膜层。移动到2128，对MTJ堆叠执行磁退火工艺以在水平X及Y方向上(针对浅沟槽)或在水平X方向及垂直Z方向上(针对深沟槽)将固定磁性层退火。进行到2130，沉积层间电介质层及罩盖薄膜层。继续到2132，光蚀刻且填充通孔，且执行通孔化学机械平坦化(CMP)工艺。前进到2134，通过沉积金属层及光蚀刻所述层以形成迹线或通过形成沟槽、光蚀刻、电镀及执行化学机械平坦化(CMP)工艺来界定金属线。如果使用镶嵌工艺，则可将2132处的通孔处理及2134处的金属线处理组合为沟槽光/蚀刻界定、光致抗蚀剂剥除、镀铜及铜CMP工艺。所述方法终止于2136。
图22为形成磁隧道结(MTJ)结构的方法的第二特定实施例的流程图。所述方法通常包括在衬底中形成沟槽、在所述沟槽内沉积MTJ结构及在不对所述MTJ结构执行光蚀刻工艺的情况下平坦化所述MTJ结构。在2202处，将罩盖薄膜沉积到衬底的层间电介质层上。前进到2204，使用光蚀刻工艺、光致抗蚀剂剥除工艺及清洗工艺在罩盖薄膜及层间电介质层上界定通孔。继续到2206，在通孔内沉积导电材料，且执行化学机械平坦化(CMP)工艺以平坦化所述衬底。移动到2208，可沉积ILD薄膜层及罩盖薄膜层。继续到2210，在所述衬底中界定沟槽。所述沟槽具有在不对所述MTJ结构执行光蚀刻工艺的情况下确定所述MTJ结构的尺寸。
进行到2212，在于所述衬底中形成沟槽之后，在所述沟槽内沉积磁隧道结(MTJ)结构。所述MTJ结构包括底部电极、固定层、隧道势垒层、自由层及顶部电极。所述MTJ结构还可包括在所述底部电极与所述固定层之间的反铁磁性层。还可涂覆额外层，例如，种子层、缓冲层、间隔层或其它层。
前进到2214，可应用反向沟槽光蚀刻工艺以移除不直接在所述沟槽上方的材料。移动到2216，在不对所述MTJ结构执行光蚀刻工艺的情况下平坦化所述MTJ结构。举例来说，不对所述MTJ结构执行关键/昂贵的光蚀刻工艺。平坦化所述MTJ结构可包括执行CMP工艺以移除过量材料。可从所述衬底消除所沉积的材料以界定大体上平面的表面。
继续到2218，可执行磁退火工艺以界定由固定层携载的磁场的定向。所述磁退火工艺可为三维(3D)退火工艺。可经由磁退火工艺将所有MTJ层退火，从而在允许可经由写入电流修改自由层的同时钉扎所述固定层。所述方法终止于2220。
图23为形成磁隧道结(MTJ)结构的方法的第三特定实施例的流程图。在2302处，在衬底中界定沟槽。所述衬底可包括层间电介质层及罩盖薄膜层。继续到2304到2314，在所述沟槽内沉积MTJ结构。沉积所述MTJ结构可包括：在2304处，在所述沟槽内沉积底部电极；在2306处，在所述底部电极上沉积反铁磁性层；在2308处，在所述反铁磁性层上沉积第一磁性层；在2310处，沉积金属氧化物材料以形成隧道势垒，例如MgO或A1O；在2312处，在所述隧道势垒上沉积第二磁性层；及在2314处，在所述第二磁性层上沉积顶部电极。
进行到2316，使用低分辨率光蚀刻工艺移除不直接在所述沟槽上方的过量材料。前进到2318，平坦化所述MTJ结构及所述衬底。平坦化所述MTJ结构及所述衬底可包括执行化学机械平坦化(CMP)工艺以从所述MTJ结构移除过量材料且在罩盖薄膜层处停止。可对所述MTJ结构执行CMP工艺而不执行光蚀刻工艺。举例来说，可不对所述MTJ结构执行关键/昂贵的光蚀刻。
继续到2320，对选定层执行磁退火工艺以固定磁场的定向，所述选定层包括固定层。所述磁退火工艺可为三维(3D)退火工艺。可经由磁退火工艺将多个MTJ层退火，从而在允许可经由写入电流修改自由层的同时钉扎所述固定层。移动到2322，形成到所述MTJ结构的至少两个电连接。所述方法终止于2324。
图24为形成磁隧道结(MTJ)结构的方法的第四特定实施例的流程图。在2402处，在衬底中界定沟槽，所述衬底包括半导体材料，所述衬底具有层间电介质层及罩盖薄膜层，其中所述沟槽延伸穿过所述罩盖薄膜层且进入到所述层间电介质层中。所述沟槽可界定所述MTJ结构的形状。所述沟槽可具有大体上的椭圆形状、大体上的矩形形状或替代形状。继续到2404，在所述沟槽内沉积底部电极。移动到2406，在所述底部电极上沉积MTJ结构，所述MTJ结构包括第一铁磁性层、隧道势垒层及第二铁磁性层。所述MTJ结构还可包括其它层，例如在所述底部电极与所述第一铁磁性层之间的反铁磁性层。进行到2408，在所述MTJ结构上沉积顶部电极。
继续到2410，对所述MTJ结构及所述衬底执行反向沟槽光蚀刻工艺及平坦化工艺以产生大体上平面的表面。执行平坦化工艺可包括对所述MTJ结构及所述衬底执行化学机械平坦化(CMP)工艺。因此可不对所述MTJ结构执行光蚀刻工艺而形成所述MTJ结构，所述光蚀刻工艺可为关键或昂贵的。所述方法终止于2412。
图25为包括具有多个MTJ单元的存储器装置的代表性无线通信装置2500的框图。通信装置2500包括MTJ单元的存储器阵列2532及包括MTJ单元的阵列的磁阻式随机存取存储器(MRAM)2566，所述两者耦合到处理器，例如数字信号处理器(DSP)2510。通信装置2500还包括MTJ单元的高速缓冲存储器装置2564，其耦合到DSP 2510。MTJ单元的高速缓冲存储器装置2564、MTJ单元的存储器阵列2532及包括多个MTJ单元的MRAM装置2566可包括根据工艺形成的MTJ单元，如相对于图3到图24所描述。
图25还展示显示器控制器2526，其耦合到数字信号处理器2510及显示器2528。编码器/解码器(编解码器(CODEC))2534还可耦合到数字信号处理器2510。扬声器2536及麦克风2538可耦合到CODEC 2534。
图25还指示，无线控制器2540可耦合到数字信号处理器2510及无线天线2542。在特定实施例中，输入装置2530及电源2544耦合到芯片上系统2522。此外，在特定实施例中，如图25中所说明，显示器2528、输入装置2530、扬声器2536、麦克风2538、无线天线2542及电源2544在芯片上系统2522外部。然而，每一者可耦合到芯片上系统2522的一组件，例如接口或控制器。
所属领域的技术人员应进一步了解，结合本文中所揭示的实施例所描述的各种说明性逻辑块、配置、模块、电路及算法步骤可实施为电子硬件、计算机软件或两者的组合。为清楚地说明硬件与软件的此互换性，已在上文中就功能性对各种说明性组件、块、配置、模块、电路及步骤加以大体描述。所述功能性实施为硬件还是软件取决于特定应用及强加于整个系统上的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但所述实施方案决策不应被解释为导致脱离本发明的范围。
提供所揭示实施例的先前描述以使任何所属领域的技术人员能够制造或使用所揭示的实施例。对所述实施例的各种修改对所属领域的技术人员来说将为显而易见的，且本文中所界定的一般原理可在不脱离本发明的精神或范围的情况下适用于其它实施例。因此，不希望将本发明限于本文中所展示的实施例，而是应赋予其与如由所附权利要求书所界定的原理及新颖特征相一致的最广范围。
所属领域的技术人员应进一步了解，结合本文中所揭示的实施例所描述的各种说明性逻辑块、配置、模块、电路及算法步骤可实施为电子硬件、计算机软件或两者的组合。为清楚地说明硬件与软件的此互换性，已在上文中就功能性对各种说明性组件、块、配置、模块、电路及步骤加以大体描述。所述功能性实施为硬件还是软件取决于特定应用及强加于整个系统上的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但所述实施方案决策不应被解释为导致脱离本发明的范围。
结合本文中所揭示的实施例所描述的方法或算法的步骤可以硬件、由处理器执行的软件模块或两者的组合直接体现。软件模块可驻留于RAM存储器、快闪存储器、ROM存储器、PROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体经耦合到处理器，以使得处理器可从存储媒体读取信息及将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体。处理器及存储媒体可驻留于ASIC中。ASIC可驻留于计算装置或用户终端中。在替代方案中，处理器及存储媒体可作为离散组件而驻留于计算装置或用户终端中。
提供所揭示实施例的先前描述以使任何所属领域的技术人员能够制造或使用所揭示的实施例。对所述实施例的各种修改对所属领域的技术人员来说将为显而易见的，且本文中所界定的一般原理可在不脱离本发明的精神或范围的情况下适用于其它实施例。因此，不希望将本发明限于本文中所展示的实施例，而是应赋予其与如由所附权利要求书所界定的原理及新颖特征相一致的最广范围。
Claims (20)
1.一种形成磁隧道结装置的方法，所述方法包含：
在衬底中形成沟槽；
在所述沟槽内沉积磁隧道结(MTJ)结构，所述MTJ结构包括底部电极、固定层、隧道势垒层、自由层及顶部电极；以及
在不对所述MTJ结构执行光蚀刻工艺的情况下平坦化所述MTJ结构。
2.根据权利要求1所述的方法，其中平坦化所述MTJ结构包含执行化学机械平坦化(CMP)工艺以移除过量材料。
3.根据权利要求1所述的方法，其进一步包含应用反向光蚀刻工艺以移除不直接在所述沟槽上方的材料。
4.根据权利要求1所述的方法，其中平坦化所述MTJ结构包含从所述衬底消除所沉积的材料以界定大体上平面的表面。
5.根据权利要求1所述的方法，其中在不使用MTJ光蚀刻工艺的情况下形成所述MTJ结构。
6.根据权利要求1所述的方法，其进一步包含执行磁退火工艺以界定由所述固定层携载的磁场的定向。
7.根据权利要求1所述的方法，其中所述形成所述沟槽包含：
将罩盖薄膜层沉积到所述衬底的层间电介质层上；
对所述罩盖薄膜层及层间电介质层执行光/蚀刻/光致抗蚀剂剥除工艺以界定通孔；
在所述通孔内沉积导电材料；
执行化学机械平坦化(CMP)工艺以平坦化所述衬底；
沉积罩盖薄膜层；以及
在所述衬底中界定所述沟槽，所述沟槽具有在不对所述MTJ结构执行光蚀刻工艺的情况下确定所述MTJ结构的尺寸。
8.一种形成磁隧道结装置的方法，所述方法包含：
在衬底中界定沟槽；
在所述沟槽内沉积磁隧道结(MTJ)结构；
使用低分辨率光蚀刻工艺移除不直接在所述沟槽上方的过量材料；以及
平坦化所述MTJ结构及所述衬底。
9.根据权利要求8所述的方法，其中沉积所述MTJ结构包含：
在所述沟槽内沉积底部电极；
在所述沟槽内的底部电极上沉积反磁性层；
在所述反铁磁性层上沉积第一磁性层；
沉积金属氧化物材料以形成隧道势垒；
在所述隧道势垒上沉积第二磁性层；以及
在所述第二磁性层上沉积顶部电极。
10.根据权利要求8所述的方法，其进一步包含对选定层执行磁退火工艺以固定磁场的定向，所述选定层包含固定层。
11.根据权利要求8所述的方法，其进一步包含形成到所述MTJ结构的至少两个电连接。
12.根据权利要求8所述的方法，其中平坦化所述MTJ结构及所述衬底包含在不对所述MTJ结构执行光蚀刻工艺的情况下执行化学机械平坦化(CMP)工艺。
13.根据权利要求8所述的方法，其中所述衬底包含层间电介质层及罩盖薄膜层。
14.根据权利要求13所述的方法，其中平坦化所述MTJ结构及所述衬底包含执行化学机械平坦化(CMP)工艺以从所述MTJ结构移除过量材料并且在所述罩盖薄膜层处停止。
15.一种形成磁隧道结装置的方法，所述方法包含：
在衬底中界定沟槽，所述衬底包含半导体材料，所述衬底具有层间电介质层及罩
盖薄膜层，其中所述沟槽延伸穿过所述罩盖薄膜层且进入到所述层间电介质层中；
在所述沟槽内沉积底部电极；
在所述底部电极上沉积MTJ结构，所述MTJ结构包括第一铁磁性层、隧道势垒层及第二铁磁性层；
在所述MTJ结构上沉积顶部电极；以及
对所述MTJ结构及所述衬底执行反向沟槽光蚀刻工艺及平坦化工艺以产生大体上平面的表面。
16.根据权利要求15所述的方法，其中在不对所述MTJ结构执行光蚀刻工艺的情况下形成所述MTJ结构。
17.根据权利要求15所述的方法，其中执行所述平坦化工艺包含对所述MTJ结构及所述衬底执行化学机械平坦化(CMP)工艺。
18.根据权利要求15所述的方法，其中所述沟槽界定所述MTJ结构的形状。
19.根据权利要求18所述的方法，其中所述沟槽具有大体上椭圆形形状。
20.根据权利要求18所述的方法，其中所述沟槽具有大体上矩形形状。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/041,957 | 2008-03-04 | ||
| US12/041,957 US7579197B1 (en) | 2008-03-04 | 2008-03-04 | Method of forming a magnetic tunnel junction structure |
| PCT/US2009/034836 WO2009111197A1 (en) | 2008-03-04 | 2009-02-23 | Method of forming a magnetic tunnel junction structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101960630A true CN101960630A (zh) | 2011-01-26 |
| CN101960630B CN101960630B (zh) | 2013-12-04 |
Family
ID=40640358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009801076344A Active CN101960630B (zh) | 2008-03-04 | 2009-02-23 | 形成磁隧道结结构的方法 |
Country Status (12)
| Country | Link |
|---|---|
| US (1) | US7579197B1 (zh) |
| EP (3) | EP2410588B1 (zh) |
| JP (1) | JP5450460B2 (zh) |
| KR (2) | KR101504613B1 (zh) |
| CN (1) | CN101960630B (zh) |
| BR (1) | BRPI0908753B1 (zh) |
| CA (3) | CA2896421C (zh) |
| ES (1) | ES2540876T3 (zh) |
| MX (1) | MX2010009471A (zh) |
| RU (1) | RU2459317C2 (zh) |
| TW (1) | TWI383526B (zh) |
| WO (1) | WO2009111197A1 (zh) |
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2008
- 2008-03-04 US US12/041,957 patent/US7579197B1/en active Active
-
2009
- 2009-02-23 CA CA2896421A patent/CA2896421C/en not_active Expired - Fee Related
- 2009-02-23 RU RU2010140357/28A patent/RU2459317C2/ru not_active IP Right Cessation
- 2009-02-23 KR KR1020137007515A patent/KR101504613B1/ko active IP Right Grant
- 2009-02-23 EP EP11186235.5A patent/EP2410588B1/en not_active Not-in-force
- 2009-02-23 EP EP14172443.5A patent/EP2804230A1/en not_active Withdrawn
- 2009-02-23 CA CA2991389A patent/CA2991389A1/en not_active Abandoned
- 2009-02-23 KR KR1020107022129A patent/KR101575852B1/ko active IP Right Grant
- 2009-02-23 ES ES11186235.5T patent/ES2540876T3/es active Active
- 2009-02-23 BR BRPI0908753-2A patent/BRPI0908753B1/pt active IP Right Grant
- 2009-02-23 CA CA2716630A patent/CA2716630C/en not_active Expired - Fee Related
- 2009-02-23 CN CN2009801076344A patent/CN101960630B/zh active Active
- 2009-02-23 WO PCT/US2009/034836 patent/WO2009111197A1/en active Application Filing
- 2009-02-23 EP EP09716406A patent/EP2263271A1/en not_active Withdrawn
- 2009-02-23 MX MX2010009471A patent/MX2010009471A/es active IP Right Grant
- 2009-02-23 JP JP2010549717A patent/JP5450460B2/ja active Active
- 2009-03-04 TW TW098107006A patent/TWI383526B/zh active
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| KR20130043237A (ko) | 2013-04-29 |
| TW201004006A (en) | 2010-01-16 |
| JP5450460B2 (ja) | 2014-03-26 |
| KR101575852B1 (ko) | 2015-12-08 |
| CA2896421A1 (en) | 2009-09-11 |
| ES2540876T3 (es) | 2015-07-14 |
| BRPI0908753B1 (pt) | 2019-05-07 |
| RU2459317C2 (ru) | 2012-08-20 |
| EP2410588A2 (en) | 2012-01-25 |
| CA2716630C (en) | 2018-03-06 |
| EP2410588A3 (en) | 2012-03-21 |
| CA2896421C (en) | 2016-03-29 |
| EP2263271A1 (en) | 2010-12-22 |
| KR20100126784A (ko) | 2010-12-02 |
| WO2009111197A1 (en) | 2009-09-11 |
| EP2804230A1 (en) | 2014-11-19 |
| BRPI0908753A2 (pt) | 2018-03-27 |
| CA2991389A1 (en) | 2009-09-11 |
| KR101504613B1 (ko) | 2015-03-23 |
| US7579197B1 (en) | 2009-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |