CN101051620A - 半导体器件的制造方法和用于该方法的掩膜 - Google Patents
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Abstract
本发明公开了一种半导体器件的制造方法，包括：提供一半导体衬底，在衬底上确定存储单元区和周边电路区，仅在周边电路区曝光和蚀刻形成浅沟槽结构，化学气相沉积高致密的氧化硅，进行氧化硅的反向蚀刻，在存储单元区的氧化硅层形成网格状伪沟槽结构，之后实施化学机械研磨达到平整的表面。本发明还相应公开了一种用于形成伪沟槽结构的掩膜，所述掩膜图形为网格状图形，其网格宽度能够进行相应的调整以达到和周边电路区的浅沟槽结构相似的图形密度。本发明在研磨存储单元区和周边电路区表面时，不会出现周边电路区的氧化层已经被研磨掉而在存储单元区的氧化层还出现氧化物残留的现象，从而提高了晶片表面的平坦一致性。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件隔离结构的制造方法和用于该方法的掩膜。
背景技术
半导体集成电路通常包含有源区和位于有源区之间的隔离区，这些隔离区在制造有源器件之前形成。现有技术中形成隔离区域的方法主要有局部氧化隔离工艺(LOCOS)或浅沟槽隔离工艺(STI)。LOCOS工艺是在晶片表面淀积一层氮化硅，然后再进行刻蚀，对部分凹进区域进行氧化生长氧化硅。有源器件在氮化硅所确定的区域生成。对于隔离技术来说，局部氧化隔离在电路中的有效局部氧化隔离仍然存在问题。其中一个问题就是在氮化硅边缘生长的“鸟嘴”(bird’s beak)现象，其是由于在氧化的过程中氮化硅和硅之间的热膨胀性能不同造成的。这个“鸟嘴”占用了实际的空间，增大了电路的体积。性能方面，在氧化过程中，对晶片产生应力破坏。因此LOCOS工艺只适用于大尺寸器件的设计和制造。
随着半导体工艺进入深亚微米时代，0.18μm以下的元件例如MOS电路的有源区隔离层已大多采用浅沟槽隔离工艺(STI)来制作，如美国专利US5,872,058公开的技术方案中所描述的。在这种工艺中，先在衬底上形成浅沟槽，元件之间用刻蚀的浅沟槽隔开，再利用化学气相淀积(CVD)在浅沟槽中填入介电质，例如氧化硅或氮化硅、氮氧化硅。在侧壁氧化和填入介电质之后，利用化学机械研磨(CMP)的方法使晶片表面平坦化。由于深亚微米元件的浅沟槽的深宽比(Aspect Ratio)比较高，所以一般采用高密度等离子化学气相淀积法(High-Density-Plasma CVD，HDP-CVD)来填充氧化硅。由于深亚微米元件的浅沟槽的深宽比(Aspect Ratio)比较高，所以一般采用高密度等离子化学气相淀积法(High-Density-Plasma CVD，HDP-CVD)来填充氧化硅。
在半导体器件的设计过程中，在衬底表面的某些区域有源区(Active AreaAA)用于数据的存储，这里称之为存储单元区(cell area)下同；而有些区域有源区用于周边控制电路，这里称之为周边电路区(peri area)下同。器件通常是在有源区中形成，因此存储单元区(cell area)也是器件密集的区域，而周边电路区(peri area)也是器件的非密集区。通常在存储单元区(cell area)和周边电路区(peri area)的AA之间都形成浅沟槽隔离(shallow trench isolationSTI)结构以起到有源区之间的绝缘和隔离作用。在存储单元区(cell area)形成STI隔离结构虽然有助于密集区中AA之间的绝缘和隔离，但密集区的STI隔离结构无疑会占用密集区的有效面积，降低密集区的有效利用率和器件的集成度。因此，随着集成电路制造业的进一步发展，为了满足高集成度的要求，一些特殊设计的器件例如某些CMOS存储器件，仅希望在衬底的非密集区(即周边电路区)形成STI隔离结构，而在密集区(即存储单元区)采用其它的隔离方法取代STI结构进行隔离和绝缘。在本发明中将这种器件称为局部STI器件。图1A至图1D为说明现有局部STI器件的制造过程剖面图。图中，衬底100和200的表面区域分别对应周边电路区和存储单元区，在周边电路区和存储单元区都分布具有有源区，差别仅在于有源区密度的不同。如图1A和图1A’所示，在上述器件的制造过程中，首先在衬底100和200表面生长缓冲垫氧化层110(pad oxide)，然后再生长一层氮化硅(SIN)120。随后，在周边电路区，即衬底100对应的区域，利用刻蚀工艺形成沟槽130。沟槽130形成之后利用HDP-CVD在STI沟槽中淀积介电层140，例如高致密的氧化硅，厚度为：在浅沟槽处的介电层高于氮化硅上表面400-1500，如图1B所示。然后利用化学机械研磨(CMP)的方法使晶片表面平坦化。这里需要说明的是，上述过程是在衬底表面的预先设计确定的密集区100(即存储单元区)和非密集区200(即周边电路区)上同时进行的。即，在衬底100上淀积介电层140，填充沟槽130的同时，衬底200上也同时被淀积了介电层140(如图1B’所示)。在接下来的工艺步骤中，在衬底100的沟槽130两侧刻蚀介电层140以形成对应AA的窗口150(如图1C所示)。而与此同时，在衬底200对应的密集区并不作任何处理。在接下来的工艺过程中，对衬底的全部区域(包括衬底100的非密集区和衬底200的密集区)同时进行CMP。比较图1C和图1C’可以看出，由于密集区(即存储单元区)的介电层140未作任何处理(图1C’)，其中的介电质总量远大于非密集区(即周边电路区)的介电层140(图1C)，因此在CMP过程中，这两个区域的对于CMP的反应特性和研磨速率是不同的，非周边电路区的研磨速率大于存储单元区的研磨速率，导致在周边电路区CMP研磨至SIN层120形成STI(图1D)时，在存储单元区还残留部分的介电层140(图1D’)。这种现象对于STI的CMP工艺后晶片表面的最小单位面积的平坦一致性会造成极为不利的影响，在后续的磷酸去除氮化硅时，存储单元区残留部分的介电层140会阻止磷酸去除氮化硅，留下介电层140和氮化硅残留。
发明内容
因此，本发明的目的在于提供一种半导体器件的制造方法，器件的非密集区(即周边电路区)形成STI沟槽后，在沟槽两侧刻蚀介电层以形成有源区(AA)窗口的同时，在密集区(即存储单元区)的介电层中刻蚀伪沟槽以形成相应的伪有源区(AA)窗口，使非密集区(即周边电路区)和密集区(即存储单元区)的介电层图形密度相类似，使得在之后的CMP过程中，密集区和非密集区对于CMP能够表现出相同的反应特性和研磨速率，从而在CMP之后两个区域的平坦度达到较高的一致性。
本发明的另一个目的在于提供一种用于在氧化层反向刻蚀第二区域(即存储单元区)形成伪沟槽时的掩膜，掩膜图形为网格状图形，网格宽度能够进行相应的调整以达到和周边电路区的浅沟槽结构相似的图形密度。
为达到上述目的，本发明提供了一种半导体器件的制造方法，包括：
提供一半导体衬底；
在衬底上淀积绝缘层；
在所述绝缘层表面确定存储单元区和周边电路区；
在所述周边电路区形成浅沟槽隔离结构；
在存储单元区和周边电路区沉积介电层；
刻蚀所述存储单元区和周边电路区；
研磨所述介电层。
仅在所述周边电路区形成浅隔离沟槽。
所述介电层为高致密的氧化硅。
反向刻蚀所述存储单元区的氧化层以形成网格状伪沟槽结构。
所述存储单元区网格状伪沟槽的密度和周边电路区的浅沟槽结构的图形密度相似。
所述绝缘层包括缓冲垫氧化层和氮化硅层。
在所述浅沟槽处的氧化层高于氮化硅上表面400-1500。
所述缓冲垫氧化层的厚度为50-150。
所述氮化硅层的厚度为500-2000。
所述研磨包括采用高选择性磨粉浆的化学机械研磨和采用低选择性磨粉浆的化学机械研磨。
本发明还提供了一种用于形成所述存储单元区氧化层中伪沟槽结构的掩膜，所述掩膜的图形为网格状图形。
所述掩膜图形的网格宽度能够进行相应的调整以达到和周边电路区的浅沟槽结构相似的图形密度。
与现有技术相比，本发明具有以下优点：
本发明的半导体器件制造方法对现有STI-CMP工艺进行了改进，在晶片表面的器件密集区(即存储单元区)和非密集区(即周边电路区)形成缓冲垫氧化层和SIN层，在器件非密集区(即周边电路区)刻蚀形成STI沟槽并在晶片表面淀积填充沟槽的氧化层之后，本发明的方法在器件周边电路区刻蚀沟槽两侧氧化层以形成有源区窗口的同时，在器件的存储单元区上的氧化层中应用网格状的掩膜刻蚀出伪沟槽结构，掩膜图形的网格宽度能够进行相应的调整以达到和周边电路区的浅沟槽结构相似的图形密度，使周边电路区和存储单元区的介电层图形密度相类似，这样在化学机械研磨(CMP)对表面进行平坦化时，周边电路区和存储单元区的氧化层对CMP的反应特性就趋于一致，使得使CMP在周边电路区和存储单元区的研磨速率趋于一致，不会在存储单元区出现氧化物残留的现象，从而提高了晶片表面的平坦一致性。本发明的用于在器件密集区形成伪沟槽的掩膜，掩膜图形的网格宽度能够进行相应的调整以达到和周边电路区的浅沟槽结构相似的图形密度，使周边电路区和存储单元区的介电层图形密度相类似，进一步确保了器件存储单元区和周边电路区对CMP反应特性的一致性。
附图说明
图1A至图1D为说明现有局部STI器件的制造过程剖面图；
图2A至图2F为说明本发明的局部STI器件的制造过程剖面图；
图3为本发明的掩膜图形示意图；
图4为本发明半导体器件制造方法的流程图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
STI沟槽隔离结构作为元器件之间的隔离技术应用于集成电路中，利用掩膜、光刻和刻蚀等工艺在衬底上形成沟槽，元器件之间用STI沟槽隔开以便彼此绝缘。在某些特使设计的器件中，为了提高图形密度和器件的集成度，只在周边电路区形成STI隔离结构，而在存储单元区，用其他隔离方式代替STI进行隔离和绝缘。在上述器件中，为了保证单位面积的表面平坦度一直性，本发明的半导体器件制造方法在周边电路区刻蚀介电层形成有源区窗口的同时，在存储单元区的介电层中刻蚀伪沟槽，掩膜为网格状结构，掩膜图形的网格宽度能够进行相应的调整以达到和周边电路区的浅沟槽结构相似的图形密度，使周边电路区和存储单元区的介电层图形密度相类似，这样在利用CMP对表面进行平坦化时，周边电路区和存储单元区对CMP的反应特性趋于一致，使得CMP在周边电路区和存储单元区的研磨速率趋于一致，不会在密集区出现氧化物残留的现象，从而提高了晶片表面的平坦一致性。下面详细说明。
图2A至图2F为说明本发明的局部STI器件的制造过程剖面图。如图2A和图2A’所示，在衬底表面分布着大量的有源区(AA)用于形成各种半导体器件，图2A中的衬底100对应着有源区分布比较稀疏的区域，即非密集区，也就是周边电路区；图2A’中衬底200对应着有源区分布比较密集的区域，即密集区，也就是存储单元区。在衬底的这些区域的表面首先形成缓冲垫氧化层110，厚度约为50-150，在缓冲垫氧化层上利用化学气相淀积等方法形成一层厚度约500-2000的氮化硅层120。然后在有源区之间形成STI隔离结构进行绝缘和隔离，本发明的半导体器件制造方法仅在周边电路区形成STI隔离结构，利用刻蚀工艺在衬底100表面刻蚀出沟槽130，如图2A所示。在接下来的工艺步骤中，利用HDP-CVD工艺，在周边电路区和存储单元区同时淀积介电层140，例如高致密氧化硅，所述介电层的厚度为：在浅沟槽处的介电层高于氮化硅上表面400-1500，如图2B和图2B’所示。此时在衬底表面的AA周边电路区和存储单元区都覆盖了氧化硅层140，覆盖在周边电路区上的氧化硅层140同时填充进STI沟槽使得氧化层表面出现凹陷沟槽130。
随后，按照工艺要求需要对介电层进行局部刻蚀，通过刻蚀一定深度露出对应AA的窗口，以便在后续的化学机械研磨(CMP)过程中减小研磨量，缩短研磨时间。如图2C所示，利用刻蚀工艺在衬底100上的周边电路区的沟槽130两侧刻蚀出对应AA的窗口150，刻蚀的深度小于氧化硅层140的厚度，窗口的底部距氮化硅层120有一定距离。同时，如图2C’所示，在衬底200上的存储单元区的氧化层140中利用反向刻蚀工艺刻蚀出网格状的沟槽150，由于150并不是实际意义上具有隔离作用的沟槽，因此本文中称之为伪沟槽。伪沟槽150的数量可以根据存储单元区的面积而定。用于形成存储单元区的伪沟槽结构所用的掩膜为网格状结构，掩膜图形的网格宽度能够进行相应的调整以达到和周边电路区的浅沟槽结构相似的图形密度，使周边电路区和存储单元区的介电层图形密度相类似。沟槽150的刻蚀深度与图2C所示的周边电路区的窗口150的深度相同。
为了形成存储单元区的网格状伪沟槽结构，本发明提供了一种用于制造伪沟槽结构的掩膜，该掩膜图形为网格状图形，如图3所示。所述掩膜图形310具有众多的网格320，其数量可根据密集区面积的大小确定。网格320的形状可以为正方形或长方形，其宽度D能够进行相应的调整以达到和周边电路区的浅沟槽结构相似的图形密度。利用图4所示掩膜310，通过光刻、刻蚀等工艺在密集区上形成的网格状沟槽150，使周边电路区和存储单元区的介电层图形密度相类似。
至此，通过上述工艺步骤的处理，在衬底表面的周边电路区STI沟槽上的氧化层中刻蚀出了对应AA的窗口，在存储单元区覆盖的氧化层中形成了网格状伪沟槽结构，分别如图2C和图2C’所示。在接下来的工艺步骤中，利用CMP工艺，并采用高选择性磨浆粉(High Selectivity Slurry)，在晶片表面的周边电路区和存储单元区同时研磨氧化硅层140。在实施该步骤化学机械研磨时，研磨台的转速为70转每分钟到130转每分钟之间，研磨头的转速为70转每分钟到130转每分钟之间，研磨头的压力为2.0磅每平方英寸到5.0磅每平方英寸之间。本发明的半导体器件的制造方法在存储单元区的氧化层中形成网格状伪沟槽结构，其目的就在于使存储单元区和周边电路区的氧化硅层具有相同或相似的立体结构和相同或相似的图形密度，也就是使存储单元区伪沟槽150之间的棱状结构160和周边电路区AA窗口150与沟槽130之间的棱状结构160对于CMP具有同样的反应特性。这样，CMP过程中，在周边电路区的棱状结构160被研磨的同时，存储单元区的棱状结构160也以同样的速度被研磨，使得存储单元区和周边电路区的氧化硅层对于CMP的研磨粉浆呈现出相同或相近的阻尼系数和反应特性，从而使CMP在两个区域的研磨速率趋于一致。因此，如图2D和图2D’所示，当CMP研磨到周边电路区AA窗口150底部和存储单元区伪沟槽150的底部时，两个区域上的氧化层140研磨总量趋于一致，两个区域的氧化层140表面是平坦的。
在接下来的工艺步骤中，利用CMP工艺，并采用低选择性磨浆粉(LowSelectivity Slurry)继续研磨存储单元区和周边电路区的氧化层140直至露出氮化硅层120，并保证一定的氮化硅去除量(100-500)以确保氮化硅层120上不再残留介电层。如图2E和图2E’所示，两个区域氮化硅层120的表面是平坦的。在实施该步骤化学机械研磨时，研磨台的转速为50转每分钟到100转每分钟之间，研磨头的转速为50转每分钟到100转每分钟之间，研磨头的压力为2.0磅每平方英寸到5.0磅每平方英寸之间。
之后，去除氮化硅层120和缓冲垫氧化层110，直至露出衬底100和200的表面，如图2F和图2F’所示，在整个衬底上获得了十分平坦的研磨后表面。
图4为本发明半导体器件制造方法的流程图。如图4所示，本发明的半导体器件的制造方法，首先在衬底上存储单元区和周边电路区的表面形成缓冲垫氧化层(S101)；然后在所述缓冲垫氧化层上形成氮化硅层(S102)。在周边电路区形成STI隔离结构(S103)，在存储单元区和周边电路区淀积介电层(S104)；在存储单元区和周边电路区同时进行介电层的反向刻蚀形成伪沟槽结构(S105)，然后化学机械研磨介电层(S106)，最后刻蚀氮化硅层(S107)。其中，氮化硅层的厚度为：500-2000；缓冲垫氧化层的厚度为50-150；介电层为高致密氧化硅，其厚度为：在浅沟槽处的介电层高于氮化硅上表面400-1500。用于形成密集区的伪沟槽结构所用的掩膜为网格状结构，掩膜图形的网格宽度能够进行相应的调整以达到和周边电路区的浅沟槽结构相似的图形密度。步骤S106中研磨介电层采用高选择性磨粉浆的化学机械研磨，研磨氮化硅层采用低选择性磨粉浆的化学机械研磨。所述化学气相淀积工艺为高密度等离子化学气相淀积(HDP-CVD)工艺。
本发明的半导体器件制造方法和掩膜在化学机械研磨(CMP)对存储单元区和周边电路区表面的氧化层进行研磨时，两个区域的氧化层对CMP的反应特性趋于一致，使得CMP在存储单元区和周边电路区的研磨速率趋于一致，因此不会出现周边电路区的氧化层已经被研磨掉而在存储单元区的氧化层还出现氧化物残留的现象，从而提高了晶片表面的平坦一致性。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (24)
1、一种半导体器件的制造方法，包括：
提供一半导体衬底，在衬底表面淀积绝缘层；
在所述绝缘层表面确定第一区域和第二区域；
在所述第一区域形成浅沟槽结构；
在所述第一区域和第二区域上淀积介电层；
刻蚀所述第一区域和第二区域上的介电层；
研磨所述介电层。
2、如权利要求1所述的方法，其特征在于：所述第一区域为有源区的非密集区。
3、如权利要求2所述的方法，其特征在于：所述有源区的非密集区为周边电路区。
4、如权利要求1所述的方法，其特征在于：所述第二区域为有源区的密集区。
5、如权利要求4所述的方法，其特征在于：所述有源区的密集区为存储单元区。
6、如权利要求1所述的方法，其特征在于：所述绝缘层包括氮化硅层和缓冲垫氧化硅层。
7、如权利要求1所述的方法，其特征在于：所述介电层为高致密的氧化硅。
8、如权利要求7所述的方法，其特征在于：所述氧化硅层中具有伪沟槽结构。
9、如权利要求8所述的方法，其特征在于：所述伪沟槽结构为网格状结构。
10、如权利要求1或9所述的方法，其特征在于：所述网格状结构的网格密度和所述浅沟槽结构的密度相似。
11、如权利要求1或6所述的方法，其特征在于：所述介电层在浅沟槽处的介电层高于氮化硅上表面400-1500。
12 如权利要求3所述的方法，其特征在于：仅在所述周边电路区形成所述浅沟槽。
13、一种半导体器件的制造方法，包括：
提供一半导体衬底；
在衬底上淀积绝缘层；
在所述绝缘层表面确定存储单元区和周边电路区；
在所述周边电路区形成浅沟槽隔离结构；
在存储单元区和周边电路区沉积介电层；
刻蚀所述存储单元区和周边电路区；
研磨所述介电层。
14、如权利要求13所述的方法，其特征在于：仅在所述周边电路区形成浅隔离沟槽。
15、如权利要求13所述的方法，其特征在于：所述介电层为高致密的氧化硅。
16、如权利要求15所述的方法，其特征在于：反向刻蚀所述存储单元区的氧化层以形成网格状伪沟槽结构。
17、如权利要求14或16所述的方法，其特征在于：所述存储单元区网格状伪沟槽的密度和周边电路区的浅沟槽结构的图形密度相似。
18、如权利要求13所述的方法，其特征在于：所述绝缘层包括缓冲垫氧化层和氮化硅层。
19、如权利要求15或18所述的方法，其特征在于：在所述浅沟槽处的氧化层高于氮化硅上表面400-1500。
20、如权利要求18所述的方法，其特征在于：所述缓冲垫氧化层的厚度为50-150。
21、如权利要求18所述的方法，其特征在于：所述氮化硅层的厚度为500-2000。
22、如权利要求13所述的方法，其特征在于：所述研磨包括采用高选择性磨粉浆的化学机械研磨和采用低选择性磨粉浆的化学机械研磨。
23、一种用于形成所述存储单元区氧化层中伪沟槽结构的掩膜，其特征在于：所述掩膜的图形为网格状图形。
24、如权利要求23所述的掩膜，其特征在于：所述掩膜图形的网格宽度能够进行相应的调整以达到和周边电路区的浅沟槽结构相似的图形密度。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |