CN102543702B

CN102543702B - 金属栅极的形成方法

Info

Publication number: CN102543702B
Application number: CN201010604678.2A
Authority: CN
Inventors: 蒋莉
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-12-23
Filing date: 2010-12-23
Publication date: 2014-05-07
Anticipated expiration: 2030-12-23
Also published as: CN102543702A

Abstract

一种金属栅极的形成方法，包括以下步骤：提供半导体衬底，所述半导体衬底上依次形成有牺牲氧化层和多晶硅栅极，所述多晶硅栅极两侧的半导体衬底上具有侧墙；在所述半导体衬底上形成层间介质层，所述层间介质层表面与多晶硅栅极顶部齐平；去除所述多晶硅栅极和牺牲氧化层，形成沟槽；在层间介质层及侧墙上形成金属层，且所述金属层填充满沟槽；在金属层上形成保护层；研磨保护层及金属层至露出层间介质层，形成金属栅极，对所述保护层的研磨速率小于金属层。本发明的形成方法有效防止了在金属层研磨中关键尺寸较大的金属栅极出现凹陷的缺陷，提高了半导体器件的电性能和可靠性。

Description

金属栅极的形成方法

技术领域

本发明涉及一种半导体制造工艺，特别是一种金属栅极的形成方法。

背景技术

随着半导体制造技术的迅速发展，芯片的特征尺寸也不断缩小，传统的多晶硅栅极引起的漏电流和功耗急剧增加。为了解决多晶硅栅极带来的严重问题，对于32纳米及以下的工艺中，目前采用高k介质材料作为栅介质层，金属材料作为栅极，使得漏电流和功耗得到很好的控制。

现有的制造高k介质层金属栅极工艺，常见的有如美国专利US20100109088中介绍的一种制造方法：先在衬底上利用浅沟槽隔离技术定义出有源区，接着用硬掩膜定义出pFET有源区，并对pFET有源区进行刻蚀。在刻蚀区域外延生长一层SiGe，至与衬底表面平齐。去除硬掩膜，然后在衬底上形成栅材料层。图形化处理，并形成金属栅极堆叠。对有源区进行离子植入，并形成金属栅极堆叠侧墙(spacers)，最后在衬底上形成源极和漏极。

现有的另一种制备工艺如图1至图4。如图1所示，提供半导体衬底(未示出)，所述半导体衬底的表面区域分为周边电路区II和核心单元区I；所述半导体衬底上形成有牺牲氧化层102、多晶硅栅极101a、101b；多晶硅栅极101a、101b两侧半导体衬底上的具有侧墙(spacer)104；在半导体衬底上还形成有层间介质层(ILD)103，所述层间介质层103与多晶硅栅极101a、101b及侧墙104表面齐平。其中在核心单元区I，由于器件密集度高，因此多晶硅栅极101a相对也比较密集，多晶硅栅极101a的关键尺寸(CD)也较小；而在周边电路区II，由于器件密集度低，多晶硅栅极101b分布稀疏，且关键尺寸较大。如图2所示，去除多晶硅栅极101a、101b和牺牲氧化层102至露出半导体衬底，形成沟槽；由于周边电路区II的多晶硅栅极101b关键尺寸大于核心单元区I的多晶硅栅极101a的关键尺寸，因此去除多晶硅栅极101a、101b后，在周边电路区II形成的沟槽尺寸大于在核心单元区I形成的沟槽尺寸。

如图3所示，在层间介质层上形成金属层105，并将金属层105填充满所述沟槽；在形成完金属层105后，金属层105不是平坦的，由于在周边电路区II内沟槽尺寸大于核心单元区I内沟槽尺寸，因此位于周边电路区II的沟槽内的金属层105高度低于核心单元区I的沟槽内金属层105。

如图4所示，研磨金属层105至露出层间介质层103，在核心单元区I形成金属栅极105a，在周边电路区II形成金属栅极105b。其中周边电路区II的金属栅极105b出现了凹陷106。

由于周边电路区是有源器件非密集区，因此在周边电路区形成的金属栅极关键尺寸比较大，通常会大于10微米，对沟槽内的金属栅极进行研磨后，周边电路区的金属栅极会出现很严重的凹陷，凹陷深度可达到300埃以上。例如，要形成总高度为400～600埃的铝金属栅极，300埃的凹陷使金属栅极的厚度变小导致金属栅极电阻率严重变化，引起半导体器件失效。

发明内容

本发明解决的问题是提供一种金属栅极的形成方法，防止在有源器件非密集区的金属栅极出现凹陷引起栅极的电阻率严重变化，避免出现半导体器件失效问题。

为解决上述问题，本发明采用如下技术方案：

一种金属栅极的形成方法，包括：提供半导体衬底，所述半导体衬底上依次形成有牺牲氧化层和多晶硅栅极，所述多晶硅栅极两侧的半导体衬底上具有侧墙；在所述半导体衬底上形成层间介质层，所述层间介质层表面与多晶硅栅极顶部齐平；去除所述多晶硅栅极和牺牲氧化层，形成沟槽；在层间介质层及侧墙上形成金属层，且所述金属层填充满沟槽；在金属层上形成保护层；研磨保护层及金属层至露出层间介质层，形成金属栅极，对所述保护层的研磨速率小于金属层。

优选的，所述研磨保护层及金属层的方法为化学机械研磨法。

优选的，所述化学机械研磨法采用的研磨液为氧化铝研磨液。

优选的，所述保护层为氧化铝层。

优选的，所述氧化铝层采用热氧化法形成。

优选的，所述氧化铝层厚度为10～100埃。

优选的，所述研磨液对金属层与氧化铝层的研磨速率比为3∶1～10∶1。

优选的，所述保护层为氮化物金属层。

优选的，所述氮化物金属层材料为TaN或TiN。

优选的，所述氮化物金属层厚度为50～500埃。

优选的，所述氮化物金属层采用化学气相沉积法形成。

优选的，所述研磨液对金属层与氮化物金属层的研磨速率比为3∶1～10∶1。

与现有技术相比，本发明具有以下优点：

由于在金属层上沉积了一层保护层，在对保护层和金属层进行研磨时，研磨保护层的速率比研磨金属层的速率慢。当在核心单元区研磨至金属层时，在周边电路区还未开始研磨或可能刚开始研磨保护层；当周边电路区研磨完保护层时，在核心单元区金属层的高度小于等于周边电路区金属层的高度，因此在研磨结束后，周边电路区的沟槽内金属层凹陷情况大大改善，有效防止金属栅极因凹陷而厚度变小，导致电阻率发生严重变化，避免半导体器件失效。

附图说明

图1至图4是现有工艺制备金属栅极的剖面示意图；

图5是本发明的形成方法的具体实施例流程图；

图6至图12是本发明形成金属栅极的第一实施例剖面示意图；

图13至图19是本发明形成金属栅极的第二实施例剖面示意图。

具体实施方式

在现有形成金属栅极的工艺中，核心单元区的器件密集度高，栅极的关键尺寸比较小，而周边电路区的器件密集度低，栅极的关键尺寸也比较大，由于负载效应(loading effect)的影响，周边电路区与核心单元区之间的外延生长速度不同，使得在形成金属层时，周边电路区的金属层高度比核心单元区的金属层高度低；后续研磨金属层至露出核心单元区的层间介质层时，周边电路区的金属层会被过度研磨，使得周边电路区的金属栅极出现凹陷，金属栅极厚度变小，引起金属栅极电阻率严重变化，导致半导体器件失效。

发明人针对上述技术问题，经过对原因的分析，不断研究发现先在金属层上形成研磨速率小于金属层的保护层，然后再对保护层和金属层进行化学机械研磨至露出层间介质层，形成金属栅极，可以避免出现上述凹陷。其原因在于：由于负载效应的影响，核心单元区的金属层比周边电路区的厚；当在金属层上形成保护层后进行化学机械研磨时，核心单元区上的保护层受到的研磨压力比周边电路区上的保护层受到的压力大，使得核心单元区上的保护层研磨速率更快。当在核心单元区研磨至金属层时，在周边电路区还未开始研磨或可能刚开始研磨保护层；当周边电路区研磨完保护层时，在核心单元区金属层的高度小于等于周边电路区金属层的高度，因此在研磨结束后，周边电路区的沟槽内金属层凹陷情况大大改善，有效防止金属栅极因厚度变小而引起电阻率发生严重变化的问题，避免了半导体器件发生失效。

图5为本发明的形成方法的具体实施例流程图。执行步骤S501，提供半导体衬底；所述半导体衬底上依次形成有牺牲氧化层和多晶硅栅极，所述多晶硅栅极两侧的半导体衬底上具有侧墙。执行步骤S502，在所述半导体衬底上形成层间介质层；所述层间介质层表面与多晶硅栅极顶部齐平。执行步骤S503去除多晶硅栅极和牺牲氧化层，形成沟槽。执行步骤S504，在层间介质层上形成金属层，且所述金属层填充满沟槽。执行步骤S505，在金属层上形成保护层。执行步骤S506，研磨保护层及金属层至露出层间介质层，形成金属栅极。

下面结合附图对本发明的具体实施方式做详细的说明。

第一实施例

如图6至图12为本发明形成金属栅极的第一实施例示意图。如图6所示，提供半导体衬底200；所述半导体衬底200表面区域分成核心单元区I和周边电路区II；在所述半导体衬底200上依次形成有牺牲氧化层202和多晶硅栅极201a、201b。其中在核心单元区I，由于器件密集度高，因此多晶硅栅极201a相对也比较密集，多晶硅栅极201a的关键尺寸(CD)也较小；而在周边电路区II，由于器件密集度低，多晶硅栅极101b分布稀疏，且关键尺寸较大。具体形成多晶硅栅极201a、201b的工艺如下：用化学气相沉积法在半导体衬底200上形成牺牲氧化层202；用化学气相沉积法在牺牲氧化层202上形成多晶硅层；在所述多晶硅层上形成第一光刻胶层(未示出)，经曝光显影，定义出栅极图形；以第一光刻胶层为掩膜，沿栅极图形刻蚀多晶硅和牺牲氧化层至露出半导体衬底200，形成多晶硅栅极201a、201b。

如图7所示，在所述多晶硅栅极201a、201b两侧的半导体衬底200上形成侧墙203。具体形成工艺如下：用化学气相沉积法在半导体衬底200上形成包围多晶硅栅极201a、201b的氧化硅层；用化学气相沉积法在氧化硅层上形成氮化硅层；然后采用回蚀法刻蚀氮化硅层和氧化硅层，去除半导体衬底200上的氮化硅层和氧化硅层，保留多晶硅栅极201a、201b两侧的氧化硅层和氮化硅层，形成侧墙203。

如图8所示，在半导体衬底200上形成层间介质层204，所述层间介质层204的表面与多晶硅栅极201及侧墙203顶部齐平。具体形成工艺如下：用化学气相沉积法在半导体衬底200上形成层间介质层204，所述层间介质层204覆盖多晶硅栅极201a、201b及侧墙203；采用化学机械研磨工艺对层间介质层204进行平坦化至露出多晶硅栅极201a、201b。

本实施例中，所述层间介质层204的材料为含硅氧化物，形成所述层介质层204的方法为高密度等离子(HDP：high density plasma)生长方法或高深宽比(HARP：high aspect ratio process)生长方法。

如图9所示，去除多晶硅栅极201a、201b和牺牲氧化层202，形成沟槽。

本实施例中，由于周边电路区II的多晶硅栅极201b关键尺寸大于核心单元区I的多晶硅栅极201a的关键尺寸，因此去除多晶硅栅极201a、201b后，在周边电路区II形成的沟槽尺寸大于在核心单元区I形成的沟槽尺寸。

如图10所示，在层间介质层204上形成金属层205。

本实施例中，金属层205的材料为铝金属。由于负载效应(loading effect)的影响，在形成完金属层205后，金属层205不是平坦的，由于在周边电路区II内沟槽尺寸大于核心单元区I内沟槽尺寸，因此位于周边电路区II的沟槽内的金属层205高度低于核心单元区I的沟槽内金属层205。

如图11所示，在金属层上形成保护层207。所述保护层207包含位于周边电路区II的保护层207b和位于核心单元区I的保护层207a。

本实施例中，保护层207为氧化铝层，厚度为10～100埃，形成方法为热氧化法，即对金属层207表面通入O2或O3，并加热，使金属层207表面氧化成致密的氧化铝层作为保护层207。由于核心单元区I的保护层207a所在的金属层205高度比周边电路区II上的保护层207b所在的金属层高度高，受到的研磨压力更大，因此，保护层207a的研磨速率更快。

如图12所示，研磨保护层207和金属层205至露出层间介质层204，形成金属栅极205a、205b；所述周边电路区II的金属栅极205b没有出现凹陷。

本实施例中，研磨液采用氧化铝研磨液，所述氧化铝研磨液对金属层205和保护层207的研磨速率比为3∶1～10∶1。由于位于核心单元区I上的保护层207a所在的金属层205高度比位于周边电路区II上的保护层207b所在的金属层205高度高，在研磨过程中保护层207a受到的研磨压力比保护层207b大，因此，保护层207a的研磨速率更快，使得研磨保护层207a至露出金属层时，保护层207b才刚开始研磨或只研磨一部分。又由于保护层207的研磨速率比金属层205的研磨速率慢，因此，在继续研磨的过程中，核心单元区I上的金属层205去除得更快，使得当周边电路区II上的保护层207b完全去除时，核心单元区I上金属层205的厚度刚好与周边电路区II上金属层205的厚度一致或略低，避免了继续研磨金属层205至露出层间介质层204形成金属栅极205a、205b时，因周边电路区II的金属栅极205b与核心单元区I的金属栅极205a的高度不一致而出现凹陷缺陷。

第二实施例

图13至图19为本发明形成金属栅极的第二实施例示意图。如图13所示，提供半导体衬底300；所述半导体衬底的表面区域分为核心单元区I周边电路区II；所述半导体衬底300上形成有牺牲氧化层302和多晶硅栅极301a、301b。其中在核心单元区I，由于器件密集度高，因此多晶硅栅极201a相对也比较密集，多晶硅栅极201a的关键尺寸(CD)也较小；而在周边电路区II，由于器件密集度低，多晶硅栅极301b分布稀疏，且关键尺寸较大。具体形成多晶硅栅极301a、301b的工艺如第一实施例所述。

如图14所示，在多晶硅栅极301a、301b的两侧半导体衬底300上形成侧墙303。具体形成工艺如第一实施例所述。

如图15所示，在所述半导体衬底300上形成层间介质层304，所述层间介质层304与多晶硅栅极301a、301b和侧墙303表面齐平。

如图16所示，用干法刻蚀法去除多晶硅栅极301a、301b，用湿法刻蚀法去除牺牲氧化层302，形成沟槽。

如图17所示，在半导体衬底300上形成金属层305，并填充满所述沟槽。

本实施例中，由于负载效应(loading effect)的影响，在形成完金属层305后，金属层305不是平坦的，由于在周边电路区II内沟槽尺寸大于核心单元区I内沟槽尺寸，因此位于周边电路区II的沟槽内的金属层305高度低于核心单元区I的沟槽内金属层305，形成凹陷。

如图18所示，在金属层305上形成保护层307。

本实施例中，保护层307的材料为含氮的金属化合物，如TaN、TiN，所述保护层307的厚度为50～500埃，所述金属层305与保护层307的研磨速率比为3∶1～10∶1。所述保护层307的形成方法可以采用常规的沉积工艺，如化学气相沉积法(CVD)、等离子体增强化学气相沉积法(PECVD)或物理气相沉积(PVD)。

如图19所示，用化学机械研磨法研磨保护层307和金属层305至露出层间介质层304，形成金属栅极305a、305b；所述周边电路区II的金属栅极305b没有出现凹陷。

本实施例中，研磨液采用氧化铝研磨液，所述氧化铝研磨液对金属层205和保护层207的研磨速率比为3∶1～10∶1。由于位于核心单元区I上的保护层207a所在的金属层205高度比位于周边电路区II上的保护层207b所在的金属层205高度高，在研磨过程中保护层207a受到的研磨压力比保护层207b大，因此，保护层207a的研磨速率更快，使得研磨保护层207a至露出金属层时，保护层207b才刚开始研磨或只研磨一部分。又由于金属层205的研磨速率比保护层207的研磨速率快，因此，在继续研磨的过程中，核心单元区I上的金属层205去除得更快，使得当周边电路区II上的保护层207b完全去除时，核心单元区I上金属层205的厚度刚好与周边电路区II上金属层205的厚度一致或略低，避免了继续研磨金属层205至露出层间介质层204形成金属栅极205a、205b时，因周边电路区II的金属栅极205b与核心单元区I的金属栅极205a的高度不一致而出现凹陷缺陷。

本发明提供的金属栅极形成方法，通过在金属层上形成保护层，使得研磨金属层后，获得表面平坦的金属栅极，解决了因负载效应引起的关键尺寸较大的金属栅极凹陷而使金属栅极厚度变小，引起金属栅极电阻率严重变化的问题，避免了半导体器件发生失效。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种金属栅极的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面区域分成核心单元区和周边电路区；所述半导体衬底上依次形成有牺牲氧化层和多晶硅栅极，所述多晶硅栅极两侧的半导体衬底上具有侧墙；其中在核心单元区的多晶硅栅极的关键尺寸小于在周边电路区的多晶硅栅极的关键尺寸；

在所述半导体衬底上形成层间介质层，所述层间介质层表面与多晶硅栅极顶部齐平；

去除所述核心单元区和周边电路区的多晶硅栅极和牺牲氧化层，形成沟槽；

在层间介质层及侧墙上形成金属层，且所述金属层填充满沟槽；

在金属层上形成保护层；

研磨保护层及金属层至露出层间介质层，形成核心单元区和周边电路区的金属栅极，对所述保护层的研磨速率小于金属层。

2.根据权利要求1所述的形成方法，其特征在于，所述研磨保护层及金属层的方法为化学机械研磨法。

3.根据权利要求2所述的形成方法，其特征在于，所述化学机械研磨法采用的研磨液为氧化铝研磨液。

4.根据权利要求1所述的形成方法，其特征在于，所述保护层为氧化铝层。

5.根据权利要求4所述的形成方法，其特征在于，所述氧化铝层采用热氧化法形成。

6.根据权利要求5所述的形成方法，其特征在于，所述氧化铝层厚度为10～100埃。

7.根据权利要求3或4所述的形成方法，其特征在于，所述研磨液对金属层与氧化铝层的研磨速率比为3:1～10:1。

8.根据权利要求1所述的形成方法，其特征在于，所述保护层为氮化物金属层。

9.根据权利要求8所述的形成方法，其特征在于，所述氮化物金属层材料为TaN或TiN。

10.根据权利要求9所述的形成方法，其特征在于，所述氮化物金属层厚度为50～500埃。

11.根据权利要求8所述的形成方法，其特征在于，所述氮化物金属层采用化学气相沉积法形成。

12.根据权利要求3或8所述的形成方法，其特征在于，所述研磨液对金属层与氮化物金属层的研磨速率比为3:1～10:1。