CN110473829A - 层间膜的制造方法 - Google Patents
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Abstract
本发明公开了一种层间膜的制造方法，包括步骤：步骤一、提供形成有图形结构的半导体衬底；步骤二、采用填充能力强第一生长工艺形成第一绝缘层将图形间隔区填充并延伸到图形间隔区外，填充同时会形成封闭式空洞；步骤三、以图形结构为研磨终点进行第一次化学机械研磨，在图形结构区域会形成蝶形缺陷同时空洞被打开；步骤四、采用第二生长工艺形成第二绝缘层，第二绝缘层将空洞完全填充同时第二绝缘层的硬度高于第一绝缘层的硬度；步骤五、以图形结构为研磨终点进行第二次化学机械研磨，利用第二绝缘层的硬度提高的特点消除蝶形缺陷。本发明能消除图形间隔区中填充层间膜形成的空洞，还能使图形间隔区顶部的层间膜表面的碟状缺陷降低或消除。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种层间膜的制造方法。
背景技术
如图1A至图1H所示，是现有层间膜的制造方法的各步骤中的器件结构图，现有层间膜的制造方法包括如下步骤：
步骤一、如图1A所示，提供一半导体衬底101，在所述半导体衬底101上形成有半导体器件的图形结构，各所述图形结构之间的区域为图形间隔区。
通常，所述半导体衬底101为硅衬底。
所述半导体器件为具有HKMG的MOS晶体管。HKMG具有高介电常数(HK)的栅介质层以及金属栅(MG)，故本领域中通常缩写为HKMG。
所述层间膜108为第零层层间膜(IDL0)108。通常，所述半导体器件会形成多层金属，其中各层金属层之间需要通过层间膜进行隔离。现有方法中，HKMG采用后栅极形成(Gate last)工艺实现，HKMG之间的层间膜即为第零层层间膜，HKMG完成之后，在HKMG表面和第零层层间膜的表面将会形成第一层层间膜，之后在第一层层间膜的表面形成第一层金属层，第一层金属层形成的栅极会通过穿过第一层层间膜的接触孔和HKMG的金属栅连接，第一层金属层形成的源极或漏极会通过穿过第一层层间膜和第零层层间膜的接触孔和对应的源区或漏区连接。
Gate last中，需要先形成伪栅极结构，通过伪栅极结构定义出器件的源漏区，之后再去除所述伪栅极结构，之后再在所述伪栅极结构去除的区域形成金属栅。所以，图1A所示结构中，所述图形结构为伪栅极结构，所述伪栅极结构包括叠加而成的栅介质层103和多晶硅栅104。
在所述多晶硅栅104的侧面形成有侧墙105。所述侧墙105的材料为氧化硅或氮化硅。
在进行后续步骤二之前还包括形成接触刻蚀停止层(CESL)106的步骤，所述接触刻蚀停止层106覆盖在所述多晶硅栅104的侧墙105侧面、所述多晶硅栅104的顶部表面和所述图形间隔区的表面。所述接触刻蚀停止层106的材料为氮化硅。
在所述多晶硅栅104两侧的所述半导体器件形成有对应的MOS晶体管的源区和漏区。
所述MOS晶体管所述MOS晶体管分为核心区的MOS晶体管和输入输出区的MOS晶体管，所述输入输出区的MOS晶体管的所述图形结构的尺寸大于所述核心区的MOS晶体管的所述图形结构的尺寸。所述核心区的MOS晶体管形成于核心区对应的有源区中，所述输入输出区的MOS晶体管形成于输入输出区对应的有源区中，各所述有源区之间通过场氧如浅沟槽场氧102隔离。
各所述MOS晶体管包括PMOS管和NMOS管。图1A中显示了，核心区的NMOS管201，核心区的PMOS管202，输入输出区的NMOS管203，输入输出区的PMOS管204。所述PMOS管的源区或漏区中包括嵌入式锗硅层108，如PMOS管202中都包括嵌入式锗硅层108。
图1A所示，各所述MOS晶体管之间的间距并不相等。
步骤二、如图1D所示，形成层间膜108，层间膜108将所述图形间隔区完全填充并延伸到所述图形间隔区外的所述图形结构的表面。
随着半导体制造工艺节点的不断缩小，所述图形间隔区的宽度会越来越小，现有技术中，层间膜108的材料通常采用氧化硅，28nm至22nm工艺节点中通常采用HARP工艺形成所述层间膜108。HARP工艺是现有技术中引入的比HDPCVD填孔能力更强的工艺，HARP工艺主要使用大流量的TEOS和O3作为反应气体，采用亚常压化学气相淀积(SACVD)实现，HARP工艺中不采用等离子体。
但是，随着技术节点微缩，栅极间距也逐渐减小，往往还需要采用沉积-刻蚀-沉积(DED)方式来形成所述层间膜108。DED中的D是指沉积即采用HARP工艺沉积，E表示刻蚀。通过DED能提高填充对图形间隔区的填充能力，但仍会在较窄的区域产生大量空洞(Void)。虽然上述空洞位于氧化硅中下层，但后续经介电层零化学机械研磨(ILD0CMP)、多晶硅刻蚀移除(DPR)后，空洞仍会暴露出来。进而经铝栅极沉积和化学机械研磨后，在空洞内会发生铝的残留；若进一步研磨，则可能破坏底部的硅锗层而造成芯片的电性异常。上述现象将结合现有方法的工艺步骤进行详细说明。
其中DED的工艺步骤包括：
如图1B所示，采用HARP工艺进行第一次沉积形成层间膜子层108a。可以看出，在较窄的所述图形间隔区中容易形成空洞301a。
之后，如图1C所示，进行刻蚀工艺对所述层间膜子层108a进行一定的回刻，回刻后所述层间膜子层108a会减薄且对应的空洞301a会打开或开口变大，开口变大后的空洞如标记301b所示。
之后，如图1D所示，进行采用HARP工艺进行第二次沉积在层间膜子层108a之上再叠加一层层间膜子层从而形成层间膜108。可以看出，现有方法中采用DED之后，依然不可避免的会形成封闭的空洞302。
图1E是图1D中具有一个空洞302的区域的放大图，具有对应于核心区的NMOS管201和核心区的PMOS管202的形成区域的放大图。
步骤三、如图1F所示，以所述图形结构为停止层对所述层间膜108进行化学机械研磨(CMP)并形成由填充于所述图形间隔区中的所述层间膜108，这里的停止层主要是覆盖在所述图形结构表面的所述所述接触刻蚀停止层106。
由图1F所示可知，空洞302在CMP之后会打开，打开后的空洞单独用标记302a表示。
同时，由于在进行CMP之前，所述层间膜108的表面不平整，在CMP完成之后，所述层间膜108的表面也容易产生蝶形缺陷，特别是对应所述图形结构之间的间距较大的所述图形间隔区顶部的所述层间膜108的蝶形凹陷缺陷更加明显。
步骤四、根据Gate last工艺可知，如图1F所示，接着进行去除所述多晶硅栅104工艺即进行DPR工艺。
步骤五、如图1G所示，形成功函数层109。如图1H所示，接着形成金属栅110，并对所述金属栅110进行金属CMP，金属CMP之后，由填充于所述多晶硅栅104去除区域的金属组成最后的所述金属栅110。
但是，由图1H所示可知，在所述空洞302a的区域中会产生金属残留,如标记109a和110a所示。
同时，由于存在所述层间膜108的凹陷表面组成的蝶形缺陷，故在蝶形缺陷处也会有金属残留。
残留金属显然会影响器件的性能。而为了消除残留金属的影响，唯一的方法是接着在进行CMP，对所述层间膜108和所述金属栅110都进行减薄，但是这样容易发生所述嵌入式锗硅层108暴露的风险，所述嵌入式锗硅层108暴露暴露后会对的所述半导体器件的电学性能产生不利影响。同时，为了消除残留金属而增加的CMP也带来的成本的增加。
发明内容
本发明所要解决的技术问题是提供一种层间膜的制造方法，能消除图形间隔区中填充层间膜形成的空洞，还能使图形间隔区顶部的层间膜表面的碟状缺陷降低或消除。
为解决上述技术问题，本发明提供的层间膜的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底上形成有半导体器件的图形结构，各所述图形结构之间的区域为图形间隔区。
步骤二、采用第一生长工艺形成第一绝缘层，所述第一绝缘层将所述图形间隔区填充并延伸到所述图形间隔区外的所述图形结构的表面，在所述图形间隔区中会形成有由所述第一绝缘层填充形成的封闭式空洞；所述第一生长工艺填充能力大于后续的第二生长工艺以利于通过所述第一绝缘层将图形间隔区填充。
步骤三、以所述图形结构为研磨终点进行第一次化学机械研磨，所述第一化学机械研磨后所述图形结构顶部的所述第一绝缘层被去除，所述图形间隔区中的所述第一绝缘层的顶部表面研磨到低于或等于所述图形结构的顶部表面并会形成蝶形缺陷，同时所述空洞被打开。
步骤四、采用所述第二生长工艺形成第二绝缘层，所述第二绝缘层叠加在所述第一绝缘层的表面并延伸到所述图形结构表面且所述第二绝缘层将所述空洞完全填充，所述第二生长工艺使所形成的所述第二绝缘层的硬度高于所述第一绝缘层的硬度。
步骤五、以所述图形结构为研磨终点进行第二次化学机械研磨，所述第二化学机械研磨后所述图形结构顶部的所述第二绝缘层被去除，同时，利用所述第二绝缘层的硬度提高的特点使所述图形间隔区中的所述第二绝缘层的顶部表面和所述图形结构顶部表面趋于相平并消除所述蝶形缺陷，由填充于所述图形结构区域中所述第一绝缘层和所述第二绝缘层叠加形成层间膜。
进一步的改进是，步骤一中所述半导体衬底为硅衬底。
进一步的改进是，所述半导体器件为具有HKMG的MOS晶体管。
进一步的改进是，所述层间膜为第零层层间膜。
进一步的改进是，所述图形结构为伪栅极结构，所述伪栅极结构包括叠加而成的栅介质层和多晶硅栅。
进一步的改进是，在所述多晶硅栅的侧面形成有侧墙。
进一步的改进是，在形成所述第一绝缘层之前还包括形成接触刻蚀停止层的步骤，所述接触刻蚀停止层覆盖在所述多晶硅栅的侧墙侧面、所述多晶硅栅的顶部表面和所述图形间隔区的表面。
进一步的改进是，所述第二绝缘层的材料为氧化层。
进一步的改进是，所述第二生长工艺采用HDPCVD工艺。
进一步的改进是，所述第一绝缘层的材料为氧化层。
进一步的改进是，所述第一生长工艺采用HARP工艺。
进一步的改进是，步骤五形成所述层间膜之后，还包括步骤：
步骤六、去除所述多晶硅栅。
步骤七、进行金属栅的沉积。
步骤八、进行金属的化学机械研磨对所述金属栅进行平坦化。
进一步的改进是，在所述多晶硅栅两侧的所述半导体器件形成有对应的MOS晶体管的源区和漏区。
进一步的改进是，所述MOS晶体管所述MOS晶体管分为核心区的MOS晶体管和输入输出区的MOS晶体管，所述输入输出区的MOS晶体管的所述图形结构的尺寸大于所述核心区的MOS晶体管的所述图形结构的尺寸。
进一步的改进是，各所述MOS晶体管包括PMOS管和NMOS管，所述PMOS管的源区或漏区中包括嵌入式锗硅层。
本发明中，首先采用填充能力较强的第一生长工艺形成的第一绝缘层来填充图形间隔区，但是随着工艺节点的不断降低，采用第一生长工艺不可避免会在图形间隔区中形成封闭的空洞；本发明在对第一绝缘层进行第一次化学机械研磨之后将封闭的空洞打开，之后采用第二生长工艺形成第二绝缘层，第二绝缘层能对打开的空洞进行很好的填充，同时第二生长工艺使第二绝缘层的硬度增加，这样在进行第二次化学机械研磨之后，能减小或消除较软的第一绝缘层所形成的蝶形缺陷，所以和现有技术相比，本发明能消除图形间隔区中填充层间膜形成的空洞，同时能使图形间隔区顶部的层间膜表面的碟状缺陷降低或消除。
本发明的层间膜特别适用于第零层层间膜，在栅极后形成(gate last)的HKMG工艺中，第零层层间膜位于伪栅极结构之间，在伪栅结构去除后形成HKMG的金属栅时，经过金属栅对应的金属CMP之后能够将HKMG区域外的金属全部去除，所以本发明能确保无金属残留，本发明即消除了空洞中的金属残留，也消除了碟状缺陷中的金属残留；同时，本发明能避免为了去除金属残留而进行额外的CMP，能避免进行额外CMP时造成对半导体器件的源漏区特别是PMOS管的嵌入锗硅层产生影响，从而能避免对半导体器件的电学性能产生不利影响。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1H是现有层间膜的制造方法的各步骤中的器件结构图；
图2是本发明实施例层间膜的制造方法的流程图；
图3A-图3D是本发明实施例方法各步骤中的器件结构图。
具体实施方式
如图2所示，是本发明实施例层间膜的制造方法的流程图；如图3A至图3D所示，是本发明实施例方法各步骤中的器件结构图，本发明实施例层间膜的制造方法包括如下步骤：
步骤一、如图3A所示，提供一半导体衬底1，在所述半导体衬底1上形成有半导体器件的图形结构，各所述图形结构之间的区域为图形间隔区。
本发明实施例中，所述半导体衬底1为硅衬底。
所述半导体器件为具有HKMG的MOS晶体管。层间膜为第零层层间膜。通常，所述半导体器件会形成多层金属，其中各层金属层之间需要通过层间膜进行隔离。本发明实施例中，HKMG采用Gate last工艺实现，HKMG之间的层间膜即为第零层层间膜，HKMG完成之后，在HKMG表面和第零层层间膜的表面将会形成第一层层间膜，之后在第一层层间膜的表面形成第一层金属层，第一层金属层形成的栅极会通过穿过第一层层间膜的接触孔和HKMG的金属栅连接，第一层金属层形成的源极或漏极会通过穿过第一层层间膜和第零层层间膜的接触孔和对应的源区或漏区连接。
所述图形结构为伪栅极结构，所述伪栅极结构包括叠加而成的栅介质层3和多晶硅栅4。
在所述多晶硅栅4的侧面形成有侧墙5。所述侧墙5的材料为氧化硅或氮化硅。
在进行后续步骤二的形成第一绝缘层8之前还包括形成接触刻蚀停止层6的步骤，所述接触刻蚀停止层6覆盖在所述多晶硅栅4的侧墙5侧面、所述多晶硅栅4的顶部表面和所述图形间隔区的表面。所述接触刻蚀停止层6的材料为氮化硅。
在所述多晶硅栅4两侧的所述半导体器件形成有对应的MOS晶体管的源区和漏区。
所述MOS晶体管所述MOS晶体管分为核心区的MOS晶体管和输入输出区的MOS晶体管，所述输入输出区的MOS晶体管的所述图形结构的尺寸大于所述核心区的MOS晶体管的所述图形结构的尺寸。所述核心区的MOS晶体管形成于核心区对应的有源区中，所述输入输出区的MOS晶体管形成于输入输出区对应的有源区中，各所述有源区之间通过场氧如浅沟槽场氧2隔离。
各所述MOS晶体管包括PMOS管和NMOS管。图3A中显示了，核心区的NMOS管401，核心区的PMOS管402，输入输出区的NMOS管403，输入输出区的PMOS管404。所述PMOS管的源区或漏区中包括嵌入式锗硅层7，如PMOS管402中都包括嵌入式锗硅层7。
步骤二、如图3A所示，采用第一生长工艺形成第一绝缘层8，所述第一绝缘层8将所述图形间隔区填充并延伸到所述图形间隔区外的所述图形结构的表面，在所述图形间隔区中会形成有由所述第一绝缘层8填充形成的封闭式空洞9；所述第一生长工艺填充能力大于后续的第二生长工艺以利于通过所述第一绝缘层8将图形间隔区填充。
图3A中，所述第一绝缘层8的底部表面都和接触刻蚀停止层6相接触。
所述第一绝缘层7a的材料为氧化层。所述第一生长工艺采用HARP工艺。HARP工艺是现有技术中引入的比HDPCVD填孔能力更强的工艺，HARP工艺主要使用大流量的TEOS和O3作为反应气体，采用亚常压化学气相淀积(SACVD)实现，HARP工艺中不采用等离子体。
步骤三、如图3B所示，以所述图形结构为研磨终点进行第一次化学机械研磨，所述第一化学机械研磨后所述图形结构顶部的所述第一绝缘层8被去除，所述图形间隔区中的所述第一绝缘层8的顶部表面研磨到低于或等于所述图形结构的顶部表面并会形成蝶形缺陷，同时所述空洞9被打开。图3B中，所述第一化学机械研磨后的所述第一绝缘层单独用标记8a表示，被打开的所述空洞单独用标记9a表示。
步骤四、如图3C所示，采用所述第二生长工艺形成第二绝缘层10，所述第二绝缘层10叠加在所述第一绝缘层8的表面并延伸到所述图形结构表面且所述第二绝缘层10将所述空洞9完全填充，所述第二生长工艺使所形成的所述第二绝缘层10的硬度高于所述第一绝缘层8的硬度。
本发明实施例中，所述第二绝缘层7b的材料为氧化层。所述第二生长工艺采用HDPCVD工艺。所述HDPCVD工艺是现有工艺中采用的高密度等离子体化学气相淀积工艺。
步骤五、如图3D所示，以所述图形结构为研磨终点进行第二次化学机械研磨，所述第二化学机械研磨后所述图形结构顶部的所述第二绝缘层10被去除，同时，利用所述第二绝缘层10的硬度提高的特点使所述图形间隔区中的所述第二绝缘层10的顶部表面和所述图形结构顶部表面趋于相平并消除所述蝶形缺陷。。图3D中，所述第二化学机械研磨后的所述第二绝缘层单独用标记10a表示。由填充于所述图形结构区域中所述第一绝缘层8a和所述第二绝缘层10a叠加形成层间膜。
步骤五形成所述层间膜之后，还包括步骤：
步骤六、去除所述多晶硅栅4。
步骤七、进行金属栅的沉积。
步骤八、进行金属的化学机械研磨对所述金属栅进行平坦化。
本发明实施例中，首先采用填充能力较强的第一生长工艺形成的第一绝缘层8来填充图形间隔区，但是随着工艺节点的不断降低，采用第一生长工艺不可避免会在图形间隔区中形成封闭的空洞9；本发明实施例在对第一绝缘层8进行第一次化学机械研磨之后将封闭的空洞9打开，之后采用第二生长工艺形成第二绝缘层10，第二绝缘层10能对打开的空洞9进行很好的填充，同时第二生长工艺使第二绝缘层10的硬度增加，这样在进行第二次化学机械研磨之后，能减小或消除较软的第一绝缘层8所形成的蝶形缺陷，所以和现有技术相比，本发明实施例能消除图形间隔区中填充层间膜形成的空洞9，同时能使图形间隔区顶部的层间膜表面的碟状缺陷降低或消除。
本发明实施例的层间膜特别适用于第零层层间膜，在栅极后形成(gate last)的HKMG工艺中，第零层层间膜位于伪栅极结构之间，在伪栅结构去除后形成HKMG的金属栅时，经过金属栅对应的金属CMP之后能够将HKMG区域外的金属全部去除，所以本发明实施例能确保无金属残留，本发明实施例即消除了空洞9中的金属残留，也消除了碟状缺陷中的金属残留；同时，本发明实施例能避免为了去除金属残留而进行额外的CMP，能避免进行额外CMP时造成对半导体器件的源漏区特别是PMOS管的嵌入锗硅层产生影响，从而能避免对半导体器件的电学性能产生不利影响。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种层间膜的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底上形成有半导体器件的图形结构，各所述图形结构之间的区域为图形间隔区；
步骤二、采用第一生长工艺形成第一绝缘层，所述第一绝缘层将所述图形间隔区填充并延伸到所述图形间隔区外的所述图形结构的表面，在所述图形间隔区中会形成有由所述第一绝缘层填充形成的封闭式空洞；所述第一生长工艺填充能力大于后续的第二生长工艺以利于通过所述第一绝缘层将图形间隔区填充；
步骤三、以所述图形结构为研磨终点进行第一次化学机械研磨，所述第一化学机械研磨后所述图形结构顶部的所述第一绝缘层被去除，所述图形间隔区中的所述第一绝缘层的顶部表面研磨到低于或等于所述图形结构的顶部表面并会形成蝶形缺陷，同时所述空洞被打开；
步骤四、采用所述第二生长工艺形成第二绝缘层，所述第二绝缘层叠加在所述第一绝缘层的表面并延伸到所述图形结构表面且所述第二绝缘层将所述空洞完全填充，所述第二生长工艺使所形成的所述第二绝缘层的硬度高于所述第一绝缘层的硬度；
步骤五、以所述图形结构为研磨终点进行第二次化学机械研磨，所述第二化学机械研磨后所述图形结构顶部的所述第二绝缘层被去除，同时，利用所述第二绝缘层的硬度提高的特点使所述图形间隔区中的所述第二绝缘层的顶部表面和所述图形结构顶部表面趋于相平并消除所述蝶形缺陷，由填充于所述图形结构区域中所述第一绝缘层和所述第二绝缘层叠加形成层间膜。
2.如权利要求1所述的层间膜的制造方法，其特征在于：步骤一中所述半导体衬底为硅衬底。
3.如权利要求2所述的层间膜的制造方法，其特征在于：所述半导体器件为具有HKMG的MOS晶体管。
4.如权利要求3所述的层间膜的制造方法，其特征在于：所述层间膜为第零层层间膜。
5.如权利要求4所述的层间膜的制造方法，其特征在于：所述图形结构为伪栅极结构，所述伪栅极结构包括叠加而成的栅介质层和多晶硅栅。
6.如权利要求5所述的层间膜的制造方法，其特征在于：在所述多晶硅栅的侧面形成有侧墙。
7.如权利要求6所述的层间膜的制造方法，其特征在于：在形成所述第一绝缘层之前还包括形成接触刻蚀停止层的步骤，所述接触刻蚀停止层覆盖在所述多晶硅栅的侧墙侧面、所述多晶硅栅的顶部表面和所述图形间隔区的表面。
8.如权利要求7所述的层间膜的制造方法，其特征在于：所述第二绝缘层的材料为氧化层。
9.如权利要求8所述的层间膜的制造方法，其特征在于：所述第二生长工艺采用HDPCVD工艺。
10.如权利要求8所述的层间膜的制造方法，其特征在于：所述第一绝缘层的材料为氧化层。
11.如权利要求10所述的层间膜的制造方法，其特征在于：所述第一生长工艺采用HARP工艺。
12.如权利要求7所述的层间膜的制造方法，其特征在于：步骤五形成所述层间膜之后，还包括步骤：
步骤六、去除所述多晶硅栅；
步骤七、进行金属栅的沉积；
步骤八、进行金属的化学机械研磨对所述金属栅进行平坦化。
13.如权利要求7所述的层间膜的制造方法，其特征在于：在所述多晶硅栅两侧的所述半导体器件形成有对应的MOS晶体管的源区和漏区。
14.如权利要求13所述的层间膜的制造方法，其特征在于：所述MOS晶体管所述MOS晶体管分为核心区的MOS晶体管和输入输出区的MOS晶体管，所述输入输出区的MOS晶体管的所述图形结构的尺寸大于所述核心区的MOS晶体管的所述图形结构的尺寸。
15.如权利要求13所述的层间膜的制造方法，其特征在于：各所述MOS晶体管包括PMOS管和NMOS管，所述PMOS管的源区或漏区中包括嵌入式锗硅层。
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