CN104681487B - 用于嵌入hk‑mg工艺中的分裂栅极存储器的cmp制造方案 - Google Patents

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Abstract

本发明提供了一种半导体器件，包括衬底、至少一个逻辑器件和分裂栅极存储器器件。至少一个逻辑器件位于衬底上。分裂栅极存储器器件位于衬底上并包括存储器栅极和选择栅极。存储器栅极和选择栅极彼此相邻且彼此电隔离。选择栅极的顶部高于存储器栅极的顶部。本发明还涉及用于嵌入HK‑MG工艺中的分裂栅极存储器的CMP制造方案。

Description

用于嵌入HK-MG工艺中的分裂栅极存储器的CMP制造方案
技术领域
本发明涉及用于嵌入HK-MG工艺中的分裂栅极存储器的CMP制造方案。
背景技术
随着集成电路器件持续按比例缩小，因为HK-MG器件的性能优于传统多晶硅基器件，所以高k金属栅极(HK-MG)技术对于后45nm代而言已成为关键技术。在HK-MG器件中，通过用金属材料制造栅电极并用高k电介质制造栅极电介质，从而制造集成电路器件。
然而，为了将分裂栅极存储器整合到HK-MG工艺中，将抛光凹陷引入到分裂栅极存储器区域中。分裂栅极存储器区域中的抛光凹陷在存储器区域中导致了金属残留，从而引发了存储器阵列短路问题。
发明内容
为了解决现有技术中的问题，本发明提供了一种半导体器件，包括：衬底；至少一个逻辑器件，位于所述衬底上；以及分裂栅极存储器器件，位于所述衬底上，所述分裂栅极存储器器件包括彼此相邻且彼此电隔离的存储器栅极和选择栅极，其中，所述选择栅极的顶部高于所述存储器栅极的顶部。
在上述半导体器件中，其中，所述选择栅极的顶部与所述至少一个逻辑器件的顶部处于基本相同的高度。
在上述半导体器件中，其中，所述选择栅极的顶部与所述存储器栅极的顶部之间的高度差大于所述选择栅极的高度的10％。
在上述半导体器件中，其中，所述至少一个逻辑器件具有高k金属栅极结构。
在上述半导体器件中，其中，所述选择栅极由多晶硅形成。
在上述半导体器件中，其中，所述分裂栅极存储器器件进一步包括位于所述存储器栅极与所述选择栅极之间的中间结构。
在上述半导体器件中，其中，所述分裂栅极存储器器件进一步包括位于所述存储器栅极与所述选择栅极之间的中间结构；其中，所述中间结构包括依次堆叠的底层、捕获层和顶层。
在上述半导体器件中，其中，所述分裂栅极存储器器件进一步包括位于所述存储器栅极与所述选择栅极之间的中间结构；其中，所述中间结构包括氧化物/氮化物/氧化物堆叠结构。
根据本发明的另一个方面，提供了一种用于制造半导体器件的方法，包括：提供衬底；在所述衬底上形成至少一个逻辑器件，其中，所述至少一个逻辑器件包括伪栅极；在所述衬底上形成分裂栅极存储器器件，其中，所述分裂栅极存储器器件包括彼此相邻且彼此电隔离的存储器栅极和选择栅极，且所述选择栅极的顶部与所述存储器栅极的顶部在相同的高度；形成介电层，以覆盖所述至少一个逻辑器件和所述分裂栅极存储器器件；抛光所述介电层，以暴露所述选择栅极的顶部和所述伪栅极的顶部；以及由金属栅极替换所述伪栅极。
在上述方法中，其中，形成所述分裂栅极存储器器件的操作包括：形成的所述选择栅极的顶部高于所述伪栅极的顶部。
在上述方法中，其中，形成所述分裂栅极存储器器件的操作包括：形成所述选择栅极的顶部和所述储存器栅极的顶部之间的高度差，其中，所述高度差大于所述选择栅极的高度的10％。
在上述方法中，其中，由所述金属栅极替换所述伪栅极的操作形成具有高k金属栅极结构的所述至少一个逻辑器件。
在上述方法中，其中，形成所述分裂栅极存储器器件的操作包括：由多晶硅形成所述选择栅极。
在上述方法中，其中，形成所述分裂栅极存储器器件的操作包括：由多晶硅形成所述选择栅极；其中，形成所述至少一个逻辑器件的操作包括：由多晶硅形成所述伪栅极。
在上述方法中，其中，形成所述分裂栅极存储器器件的操作进一步包括：在所述选择栅极上形成硬掩模。
在上述方法中，其中，形成所述分裂栅极存储器器件的操作进一步包括：在所述选择栅极上形成硬掩模；其中，抛光所述介电层的操作包括：抛光所述硬掩模。
在上述方法中，其中，抛光所述介电层的操作包括：使用化学机械抛光工艺抛光所述介电层。
在上述方法中，其中，形成所述分裂栅极存储器器件的操作包括：在所述存储器栅极与所述选择栅极之间形成中间结构，其中，所述中间结构包括依次堆叠的底层、捕获层和顶层。
根据本发明的又一个方面，提供了一种用于制造半导体器件的方法，包括：提供衬底；在所述衬底上形成至少一个逻辑器件；其中，所述至少一个逻辑器件包括伪栅极；在所述衬底上形成分裂栅极存储器器件，其中，所述分裂栅极存储器器件包括彼此相邻且彼此电隔离的存储器栅极和选择栅极，且所述选择栅极的顶部高于所述存储器栅极的顶部；形成介电层，以覆盖所述至少一个逻辑器件和所述分裂栅极存储器器件；抛光所述介电层，以暴露所述选择栅极的顶部和所述伪栅极的顶部；去除所述伪栅极，以在所述至少一个逻辑器件中形成凹陷；形成填充所述凹陷并覆盖所述介电层、所述分裂栅极存储器器件和所述至少一个逻辑器件的金属层；以及抛光所述金属层，以暴露所述选择栅极的顶部。
在上述方法中，其中，抛光所述金属层的操作包括：使用化学机械抛光工艺抛光所述金属层。
附图说明
为更完整地理解本发明及其优势，现结合附图参照以下描述，其中：
图1为根据各个实施例的半导体器件的示意性截面图；
图2A至图2E为根据各个实施例的示出用于制造半导体器件的方法的中间阶段的示意性截面图；
图3为根据各个实施例的用于制造半导体器件的方法的流程图；以及
图4为根据一些实施例的用于制造半导体器件的方法的流程图。
具体实施方式
下面详细讨论所公开实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用所公开主题的具体方式，而并非限制不同实施例的范围。本发明可在各个实例中重复参考标号和/或字母。这种重复是出于简化和清楚的目的而并非自身表示所公开的各个实施例和/或结构之间的关系。正如本文所使用的，术语“和/或”包括相关列举物品的一个或多个的任何和全部组合。
在传统的分裂栅极存储器中，由于针对良好保持性能的绝缘考虑，存储器栅极隔离高于选择栅极。因此，当分裂栅极存储器被集成到HK-MG工艺中时，选择栅极低于逻辑区域上的逻辑器件、SRAM器件、IO器件或HV器件。在金属栅极替换工艺期间，为了进行平坦化，要对在覆盖分离栅极存储器和逻辑区域上器件的层间介电层实施抛光操作。然而，由于选择栅极低于逻辑区域上的器件，因此在分裂栅极存储器上方的层间介电层中诱发产生了凹陷。因此，在抛光层间介电层之后，将金属层沉积到层间介电层上，然后抛光金属层的操作中，金属层的一部分保留在分裂栅极存储器上方的层间介电层中，从而导致存储器阵列短路。
本发明的实施例旨在为CMP制造方案提供一种分裂栅极存储器结构，以能够在分裂栅极存储器上方不产生凹陷的情况下，将分裂栅极存储器嵌入到HK-MG工艺中。分裂栅极存储器结构包括选择栅极和高于该选择栅极的存储器栅极。在一些实施例中，选择栅极和该逻辑区域中的器件基本位于同一高度。
图1为根据各个实施例的半导体器件的示意性截面图。如图1所示，半导体器件100包括衬底102、分裂栅极存储器器件110及诸如至少一个MOS器件的至少一个逻辑器件。半导体器件100包括存储器区域106和逻辑区域108。分裂栅极存储器器件110设置在存储器区域106中，且至少一个逻辑器件设置在逻辑区域108中。在一些实施例中，至少一个逻辑器件包括至少一个高压(HV)器件、至少一个SRAM器件、至少一个IO器件或至少一个核心器件。在图1中所示的实施例中，至少一个逻辑器件包括HV器件112及两个MOS器件114和116。
衬底102为半导体衬底。衬底102由单晶半导体材料或化合物半导体材料制成。此外，衬底102为块状衬底或绝缘体上半导体(SOI)衬底。在一些实施例中，衬底102为硅衬底。在另外的实施例中，碳、锗、镓、砷、氮、铟、磷等也被用作衬底102的材料。
分裂栅极存储器器件110设置在存储器区域106中以及衬底102的表面104上。分裂栅极存储器器件110包括存储器栅极120和选择栅极118。存储器栅极120位于选择栅极118的外侧上并邻近选择栅极118。存储器栅极120与选择栅极118电隔离。在本发明中，选择栅极118被升高至高于存储器栅极120，即，选择栅极118的顶部122高于存储器栅极120的顶部124。在一些实施例中，选择栅极118的顶部122与存储器栅极120的顶部124之间的高度差大于选择栅极118的高度H1的10％。在另外的实施例中，选择栅极118与存储器栅极120由多晶硅形成。
在一些实施例中，分裂栅极存储器器件110包括位于存储器栅极120与选择栅极118之间的中间结构144。在一些示例性实施例中，中间结构144包括依次堆叠的底层138、捕获层140和顶层142。在另外的示例性实施例中，中间结构144包括氧化物/氮化物/氧化物堆叠结构，其包括氧化物底层、氮化物捕获层和氧化物顶层。
诸如HV器件112及MOS器件114和116的至少一个逻辑器件设置在逻辑区域108中和衬底102的表面104上。在一些实施例中，选择栅极118的顶部122与至少一个逻辑器件的顶部基本处于同一高度，至少一个逻辑器件的顶部诸如为HV器件112的顶部132、MOS器件114的顶部134或MOS器件116的顶部136。在另外的实施例中，HV器件112的顶部132、MOS器件114的顶部134与MOS器件116的顶部136基本处于同一高度。此外，至少一个逻辑器件具有高k金属栅极结构。例如，HV器件112包括金属栅极126、覆盖层162、高k介电层160和氧化物层158；MOS器件114包括金属栅极128、覆盖层156、高k介电层154和界面层152；且MOS器件116包括金属栅极130、覆盖层150、高k介电层148和界面层146。在一些实施例中，金属栅极126、128和130由相同材料形成。在另外的实施例中，金属栅极126、128和130由不同材料形成。
半导体器件100包括介电层164。介电层164为层间介电(ILD)层。介电层164位于衬底102的表面104上并位于任意两个相邻器件之间，诸如位于分裂栅极存储器器件110和HV器件112之间、位于HV器件112和MOS器件114之间及位于MOS器件114和116之间。在一些实施例中，介电层164由氧化物形成。
参照图2A至图2E，图2A至图2E为根据各个实施例的示出用于制造半导体器件的方法的中间阶段的示意性截面图。如图2A中所示，提供了衬底102。衬底102为半导体衬底。衬底102由单晶半导体材料或化合物半导体材料组成。此外，衬底102为块状衬底或绝缘体上半导体衬底。在一些实施例中，衬底102为硅衬底。在另外的实施例中，碳、锗、镓、砷、氮、铟、磷等也被用作衬底102的材料。
诸如HV器件112及MOS器件114和116的至少一个逻辑器件在衬底102的表面104上形成。HV器件112及MOS器件114和116被形成为分别包括伪栅极166、168和170。在一些实施例中，伪栅极166的顶部176、伪栅极168的顶部178和伪栅极170的顶部180基本处于同一高度。在另外的实施例中，伪栅极166的顶部176高于伪栅极168的顶部178和伪栅极170的顶部180。伪栅极166、168和170可由相同材料或不同材料形成。在一些示例性实施例中，伪栅极166、168和170由多晶硅形成。
此外，至少一个逻辑器件的结构包括高k介电层。例如，HV器件112进一步包括覆盖层162、高k介电层160和氧化物层158；MOS器件114进步一包括覆盖层156、高k介电层154和界面层152；且MOS器件116进一步包括覆盖层150、高k介电层148和界面层146。在一些实施例中，高k介电层160、154和148由相同材料形成。在另外的实施例中，高k介电层160、154和148由不同材料形成。
包括存储器栅极120和选择栅极118的分裂栅极存储器器件110形成在衬底102的表面104上。存储器栅极120邻近选择栅极118的外侧形成。存储器栅极120和选择栅极118彼此电隔离。通常，因为选择栅极118通过光刻工艺制造且存储器栅极120通过间隔件工艺制造，所以选择栅极118具有平坦表面，且存储器栅极120具有倾斜表面。在一些实施例中，选择栅极118和存储器栅极120由多晶硅形成。
选择栅极118的顶部122高于存储器栅极120的顶部124。在一些实施例中，选择栅极118的顶部122与存储器栅极120的顶部124之间的高度差大于选择栅极118的高度H1的10％。选择栅极118的顶部122与顶部176、178和180处于相似或基本相同的高度。在一些实施例中，伪栅极166的顶部176、伪栅极168的顶部178和伪栅极170的顶部180基本处于相同高度，且选择栅极118的顶部122与顶部176、178和180基本处于相同高度。在其他实施例中，伪栅极166的顶部176高于伪栅极168的顶部178和伪栅极170的顶部180，且选择栅极118的顶部122与顶部176、178和180之一基本处于相同高度。
在一些实施例中，分裂栅极存储器器件110的结构包括位于存储器栅极120和选择栅极118之间的中间结构144。在一些示例性实施例中，中间结构144包括依次堆叠的底层138、捕获层140和顶层142。在其他示例性实施例中，中间结构144包括氧化物/氮化物/氧化物堆叠结构，其包括氧化物底层、氮化捕获层和氧化物顶层。此外，分裂栅极存储器器件110的结构包括硬掩模172。硬掩模172形成在选择栅极118的顶部122上以防止在后续操作中诸如硅化镍(NiSi)的金属硅化物形成在选择栅极118上。在一些实施例中，硬掩模172由硅化镍形成。
此外，接触蚀刻停止层(CESL)176可选择性地形成以覆盖分裂栅极存储器器件110、HV器件112与MOS器件114和116。如图2A中所示，随后形成介电层164以覆盖衬底102的表面104、分裂栅极存储器器件、HV器件112及MOS器件114和116，并介于任意两个相邻器件之间，诸如位于分裂栅极存储器器件110和HV器件112之间、HV器件112和MOS器件114之间及MOS器件114和116之间。介电层164为层间介电层。介电层164的材料不同于接触蚀刻停止层176的材料。在一些实施例中，介电层164由氧化物形成。
如图2B中所示，抛光介电层164以暴露选择栅极118的顶部122、伪栅极166的顶部176、伪栅极168的顶部178和伪栅极170的顶部180。在一些实施例中，使用CMP工艺对介电层164进行抛光。另外，抛光停止于由多晶硅形成的选择栅极118的顶部122上。在抛光介电层164的操作中包括抛光硬掩模172。在抛光操作期间，因为选择栅极118的顶部122高于存储器栅极120，选择栅极118的顶部122与顶部176、178和180处于相似或基本相同的高度，所以并未在分裂栅极存储器器件110上方的介电层164中产生抛光凹陷。
如图2C中所示，去除伪栅极166、168和170，以在HV器件112与MOS器件114和116中形成相应的凹槽182、184和186。可是使用任何合适的蚀刻工艺去除伪栅极166、168和170。如图2D中所示，形成金属层188以填充凹槽182、184和186并覆盖介电层164、分裂栅极存储器器件110、HV器件112及MOS器件114和116。可以使用任何合适的金属材料和工艺形成金属层188。
抛光金属层188以暴露选择栅极118的顶部122。因此，如图2E中所示，分别在凹槽182、184和186中形成金属栅极126、128和130以替换伪栅极166、168和170。在一些实施例中，使用CMP工艺抛光金属层188。在分别利用金属栅极126、128和130替换伪栅极166、168和170的操作之后，HV器件112及MOS器件114和116中的每一个均包括高k金属栅极结构。例如，HV器件112包括位于高k介电层160上的金属栅极126；MOS器件114包括位于高k介电层156上的金属栅极128；且MOS器件116包括位于高k介电层148上的金属栅极130。此外，选择栅极118的顶部122、HV器件112的顶部132、MOS器件114的顶部134和MOS器件116的顶部136基本处于相同高度。
因为在分裂栅极存储器器件110上方的介电层164中未产生抛光凹陷，所以在分别使用金属栅极126、128和130替换伪栅极166、168和170的操作之后，存储器区域106中的介电层164上无金属残留。因此，这样能够防止存储器阵列短路的发生。
结合图2A、图2B和图2E参照图3，图3为根据各个实施例的用于制造半导体器件的方法的流程图。该方法开始于操作200，提供衬底102。在操作202中，在衬底102的表面104上形成诸如HV器件112及MOS器件114和116的至少一个逻辑器件。HV器件112及MOS器件114和116分别包括伪栅极166、168和170。在操作204中，在衬底102的表面104上形成分裂栅极存储器器件110。分裂栅极存储器器件110包括存储器栅极120和选择栅极122。存储器栅极120位于选择栅极118的外侧上并邻近选择栅极118。选择栅极118具有平坦表面，而存储器栅极120具有倾斜表面。选择栅极118的顶部122高于存储器栅极120的顶部124。在一些实施例中，选择栅极118的顶部122与伪栅极166的顶部176、伪栅极168的顶部178和伪栅极170的顶部180处于相似高度或基本相同高度。此外，选择栅极118和存储器栅极120由多晶硅形成。在操作206中，如图2A中所示，形成介电层164以覆盖衬底102的表面104、分裂栅极存储器器件、HV器件112及MOS器件114和116。介电层164可以使用任何合适的工艺和诸如氧化硅的介电材料形成。在操作208中，如图2B中所示，抛光介电层164以暴露选择栅极118的顶部122、伪栅极166的顶部176、伪栅极168的顶部178和伪栅极170的顶部180。在一些实施例中，使用CMP工艺抛光介电层164。在操作210中，通过金属栅极126、128和130替换伪栅极166、168和170，以完成均包括HK-MG结构的HV器件112及MOS器件114和116。
结合图2A至图2E参照图4，图4为根据一些实施例的用于制造半导体器件的方法的流程图。该方法开始于操作300，提供衬底102。在操作302中，在衬底102的表面104上形成诸如HV器件112及MOS器件114和116的至少一个逻辑器件。HV器件112及MOS器件114和116分别包括伪栅极166、168和170。在操作304中，在衬底102的表面104上形成分裂栅极存储器器件110。分裂栅极存储器器件110包括存储器栅极120和选择栅极122。存储器栅极120位于选择栅极118的外侧并邻近选择栅极118。选择栅极118具有平坦表面，而存储器栅极120具有倾斜表面。选择栅极118的顶部122高于存储器栅极120的顶部124。在一些实施例中，选择栅极118的顶部122与伪栅极166的顶部176、伪栅极168的顶部178和伪栅极170的顶部180处于相似高度或基本相同高度。此外，选择栅极118和存储器栅极120由多晶硅形成。在操作306中，如图2A中所示，形成介电层164以覆盖衬底102的表面104、分裂栅极存储器器件、HV器件112及MOS器件114和116。介电层164可是使用任何合适的工艺和诸如氧化硅的介电材料形成。在操作308中，如图2B中所示，抛光介电层164以暴露选择栅极118的顶部122、伪栅极166的顶部176、伪栅极168的顶部178和伪栅极170的顶部180。在一些实施例中，使用CMP工艺抛光介电层164。在操作310中，如图2C中所示，去除伪栅极166、168和170以分别在HV器件112及MOS器件114和116中形成凹槽182、184和186。可以使用任何合适的蚀刻工艺去除伪栅极166、168和170。在操作312中，如图2D中所示，形成金属层188以填充凹槽182、184和186并覆盖介电层164、分裂栅极存储器器件110、HV器件112及MOS器件114和116。在操作314中，如图2E中所示，抛光金属层188以暴露选择栅极118的顶部122来形成金属栅极126、128和130，从而分别替换伪栅极166、168和170。
根据实施例，本发明公开了一种半导体器件，包括衬底、至少一个逻辑器件和分裂栅极存储器器件。至少一个逻辑器件位于衬底上。分裂栅极存储器器件位于衬底上并包括存储器栅极和选择栅极。存储器栅极和选择栅极彼此相邻且彼此电隔离。选择栅极的顶部高于存储器栅极的顶部。
根据另一个实施例，本发明公开了一种用于制造半导体器件的方法。在该方法中，提供了衬底。将包括伪栅极的至少一个逻辑器件形成在衬底上。将包括存储器栅极和选择栅极的分裂栅极存储器器件形成在衬底上。存储器栅极和选择栅极彼此相邻且彼此电隔离，且选择栅极的顶部和存储器栅极的顶部在基本相同的高度。形成介电层以覆盖至少一个逻辑器件和分裂栅极存储器器件。抛光介电层以暴露选择栅极的顶部和伪栅极的顶部。通过金属栅极替换伪栅极。
根据又一个实施例，本发明公开了一种用于制造半导体器件的方法。在该方法中，提供了衬底。将包括伪栅极的至少一个逻辑器件形成在衬底上。将包括存储器栅极和选择栅极的分裂栅极存储器器件形成在衬底上。存储器栅极和选择栅极彼此相邻且彼此电隔离，且选择栅极的顶部高于存储器栅极的顶部。形成介电层以覆盖至少一个逻辑器件和分裂栅极存储器器件。抛光介电层以暴露选择栅极的顶部和伪栅极的顶部。去除伪栅极以在至少一个逻辑器件中形成凹槽。形成金属层以填充该凹槽并覆盖介电层、分裂栅极存储器器件和至少一个逻辑器件。抛光金属层以暴露选择栅极的顶部。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。
而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (19)

1.一种半导体器件，包括：
衬底；
至少一个逻辑器件，位于所述衬底上，所述至少一个逻辑器件具有高k金属栅极结构；
分裂栅极存储器器件，位于所述衬底上，所述分裂栅极存储器器件包括彼此相邻且彼此电隔离的存储器栅极和选择栅极，其中，所述选择栅极的顶部高于所述存储器栅极的顶部，以及
介电层，位于所述衬底上并位于所述至少一个逻辑器件和所述分裂栅极存储器器件之间，其中，所述介电层的顶面和所述选择栅极的顶面共面。
2.根据权利要求1所述的半导体器件，其中，所述选择栅极的顶部与所述至少一个逻辑器件的顶部处于基本相同的高度。
3.根据权利要求1所述的半导体器件，其中，所述选择栅极的顶部与所述存储器栅极的顶部之间的高度差大于所述选择栅极的高度的10％。
4.根据权利要求1所述的半导体器件，其中，所述选择栅极由多晶硅形成。
5.根据权利要求1所述的半导体器件，其中，所述分裂栅极存储器器件进一步包括位于所述存储器栅极与所述选择栅极之间的中间结构。
6.根据权利要求5所述的半导体器件，其中，所述中间结构包括依次堆叠的底层、捕获层和顶层。
7.根据权利要求5所述的半导体器件，其中，所述中间结构包括氧化物/氮化物/氧化物堆叠结构。
8.一种用于制造半导体器件的方法，包括：
提供衬底；
在所述衬底上形成至少一个逻辑器件，其中，所述至少一个逻辑器件包括伪栅极；
在所述衬底上形成分裂栅极存储器器件，其中，所述分裂栅极存储器器件包括彼此相邻且彼此电隔离的存储器栅极和选择栅极；
形成介电层，以覆盖所述至少一个逻辑器件和所述分裂栅极存储器器件；
抛光所述介电层，以暴露所述选择栅极的顶部和所述伪栅极的顶部，其中，所述选择栅极的顶部高于所述存储器栅极的顶部；以及
由金属栅极替换所述伪栅极。
9.根据权利要求8所述的用于制造半导体器件的方法，其中，形成所述分裂栅极存储器器件的操作包括：形成的所述选择栅极的顶部高于所述伪栅极的顶部。
10.根据权利要求8所述的用于制造半导体器件的方法，其中，形成所述分裂栅极存储器器件的操作包括：形成所述选择栅极的顶部和所述储存器栅极的顶部之间的高度差，其中，所述高度差大于所述选择栅极的高度的10％。
11.根据权利要求8所述的用于制造半导体器件的方法，其中，由所述金属栅极替换所述伪栅极的操作形成具有高k金属栅极结构的所述至少一个逻辑器件。
12.根据权利要求8所述的用于制造半导体器件的方法，其中，形成所述分裂栅极存储器器件的操作包括：由多晶硅形成所述选择栅极。
13.根据权利要求12所述的用于制造半导体器件的方法，其中，形成所述至少一个逻辑器件的操作包括：由多晶硅形成所述伪栅极。
14.根据权利要求8所述的用于制造半导体器件的方法，其中，形成所述分裂栅极存储器器件的操作进一步包括：在所述选择栅极上形成硬掩模。
15.根据权利要求14所述的用于制造半导体器件的方法，其中，抛光所述介电层的操作包括：抛光所述硬掩模。
16.根据权利要求8所述的用于制造半导体器件的方法，其中，抛光所述介电层的操作包括：使用化学机械抛光工艺抛光所述介电层。
17.根据权利要求8所述的用于制造半导体器件的方法，其中，形成所述分裂栅极存储器器件的操作包括：在所述存储器栅极与所述选择栅极之间形成中间结构，其中，所述中间结构包括依次堆叠的底层、捕获层和顶层。
18.一种用于制造半导体器件的方法，包括：
提供衬底；
在所述衬底上形成至少一个逻辑器件；其中，所述至少一个逻辑器件包括伪栅极；
在所述衬底上形成分裂栅极存储器器件，其中，所述分裂栅极存储器器件包括彼此相邻且彼此电隔离的存储器栅极和选择栅极；
形成介电层，以覆盖所述至少一个逻辑器件和所述分裂栅极存储器器件；
抛光所述介电层，以暴露所述选择栅极的顶部和所述伪栅极的顶部，其中，在抛光所述介电层之后，所述选择栅极的顶部高于所述存储器栅极的顶部；
去除所述伪栅极，以在所述至少一个逻辑器件中形成凹陷；
形成填充所述凹陷并覆盖所述介电层、所述分裂栅极存储器器件和所述至少一个逻辑器件的金属层；以及
抛光所述金属层，以暴露所述选择栅极的顶部。
19.根据权利要求18所述的用于制造半导体器件的方法，其中，抛光所述金属层的操作包括：使用化学机械抛光工艺抛光所述金属层。
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