KR101508441B1 - 기판에 임베디드된 플로팅 게이트를 갖는 메모리 디바이스들 - Google Patents

기판에 임베디드된 플로팅 게이트를 갖는 메모리 디바이스들 Download PDF

Info

Publication number
KR101508441B1
KR101508441B1 KR20130135674A KR20130135674A KR101508441B1 KR 101508441 B1 KR101508441 B1 KR 101508441B1 KR 20130135674 A KR20130135674 A KR 20130135674A KR 20130135674 A KR20130135674 A KR 20130135674A KR 101508441 B1 KR101508441 B1 KR 101508441B1
Authority
KR
South Korea
Prior art keywords
dielectric layer
layer
charge storage
over
semiconductor substrate
Prior art date
Application number
KR20130135674A
Other languages
English (en)
Other versions
KR20140148274A (ko
Inventor
웨이쳉 우
해리학레이 창
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20140148274A publication Critical patent/KR20140148274A/ko
Application granted granted Critical
Publication of KR101508441B1 publication Critical patent/KR101508441B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Abstract

임베디드 플래시 메모리 디바이스는 게이트 스택을 포함하고, 상기 게이트 스택은 반도체 기판 내의 리세스 내로 연장하는 저부 유전체 층; 및 저부 유전체 층 위의 전하 저장 층을 포함한다. 상기 전하 저장 층은 리세스 내의 부분을 포함한다. 게이트 스택을 추가로 전하 저장 층 위의 상부 유전체 층, 및 상기 상부 유전체 층 위에 금속 게이트를 포함한다. 소스 및 드레인 영역들은 기판 내에 있고 게이트 스택의 대향하는 측면들 상에 있다.

Description

기판에 임베디드된 플로팅 게이트를 갖는 메모리 디바이스들{MEMORY DEVICES WITH FLOATING GATE EMBEDDED IN SUBSTRATE}
본 발명은 임베디드 메모리 디바이스 및 이를 형성하는 방법들에 관한 것이다.
전하들을 저장하기 위해 유전체 트랩핑 층들 또는 플로팅 층들을 이용하는 플래시 메모리들은 종종 시스템-온-칩(System-On-Chip; SOC) 기술에서 이용되고 다른 집적 회로들과 함께 동일한 칩 상에 형성된다. 예를 들어, 고-전압(High-Voltage; HV) 회로들, 입력/출력(IO) 회로들, 코어 회로들 및 정적 랜덤 액세스 메모리(SRAM) 회로들은 종종 플래시 메모리들과 동일한 칩 상에 집적된다. 각각의 플래시 메모리들은 종종 임베디드 메모리들로서 지칭되는데, 그 이유는 다른 회로들을 갖지 않는 칩들 상에 형성되는 플래시 메모리들에 비해 이들은 다른 회로들이 형성되는 칩에 임베디드되기 때문이다. 플래시 메모리들은 HV 회로 디바이스들, IO 회로 디바이스들, 코어 회로 디바이스들 및 SRAM 회로 디바이스들과 상이한 구조들을 갖는다. 그러므로 다른 타입들의 디바이스들과 함께 메모리 디바이스들의 임베디드는 기술이 진보하면 도전과제들에 직면한다.
몇몇 실시예들에 따라, 임베디드 플래시 메모리 디바이스는 게이트 스택을 포함하고, 상기 게이트 스택은 반도체 기판 내의 리세스 내로 연장하는 저부 유전체 층; 및 저부 유전체 층 위의 전하 저장 층을 포함한다. 상기 전하 저장 층은 리세스 내에 일부를 포함한다. 게이트 스택을 추가로 전하 저장 층 위의 상부 유전체 층, 및 상기 상부 유전체 층 위에 금속 게이트를 포함한다. 소스 및 드레인 영역들은 기판 내에 있고 게이트 스택의 대향하는 측면들 상에 있다.
다른 실시예들에 따라, 임베디드 플래시 메모리 디바이스의 게이트 스택은 상기 반도체 기판 내의 리세스의 측벽들 및 저부 상에 연장하는 저부 실리콘 산화물 층; 및 상기 저부 실리콘 산화물 층 위의 전하 저장 층을 포함한다. 전하 저장 층 대부분은 리세스에 임베디드된다. 게이트 스택은 추가로 전하 저장 층 위의 상부 산화물 층; 상기 상부 산화물 층과 접촉하고 그 위의 하이-k 유전체 층; 하이-k 유전체 층에 접촉하고 그 위에 있는 금속 캐핑 층; 및 하이-k 유전체 층 위의 금속 게이트를 포함한다.
또 다른 실시예에 따라, 방법은 반도체 기판의 디바이스 영역에 리세스를 형성하도록 반도체 기판을 리세싱하는 단계; 저부 유전체 층을 형성하는 단계 - 상기 저부 유전체 층은 상기 리세스의 측벽들 및 저면 상에서 연장함 - ; 상기 저부 유전체 층 위에 전하 저장 층을 형성하는 단계 - 상기 전하 저장 층의 일부는 상기 리세스 내에 있음 - ; 상기 전하 저장 층 위에 상부 유전체 층을 형성하는 단계; 상기 상부 유전체 층 위에 금속 게이트를 형성하는 단계; 및 상기 반도체 기판 내에 있고 상기 전하 저장층의 대향하는 측면들에 있는 소스 및 드레인 영역들을 형성하는 단계를 포함한다.
본 실시예들 및 그의 이점들의 보다 완전한 이해를 위해, 첨부 도면들과 함께 행해지는 이하의 설명들을 이제 참조한다.
도 1 내지 도 18은 몇몇 예시적인 실시예들에 따라 임베디드 메모리 디바이스들 및 다른 타입의 디바이스들을 제조하는데 있어서 중간의 스테이지들의 횡단면뷰들.
도 19 및 도 20은 몇몇 예시적인 실시예들에 따라 임베디드 메모리 디바이스들을 제조하는데 있어서 중간 스테이지들의 횡단면뷰들(여기서 복수의 임베디드 메모리 디바이스들의 전하 저장 층들은 이산 리세스들에 형성됨).
도 21 및 도 22는 몇몇 예시적인 실시예들에 따라 임베디드 메모리 디바이스들의 제조에 있어서 중간 스테이지들의 횡단면뷰들(여기서 복수의 임베디드 메모리 디바이스들의 전하 저장 층들은 동일한 연속적인 리세스들에 형성됨).
본 개시의 실시예들의 제조 및 이용은 아래에서 상세히 논의된다. 그러나 본 개시는 매우 다양한 특유의 맥락들에서 실현될 수 있는 다수의 응용 가능한 개념들을 제공한다는 것이 인지되어야 한다. 논의된 특유의 실시예들은 단지 예시적이며 본 개시의 범위를 제한하지 않는다.
임베디드 메모리 디바이스 및 이를 형성하는 방법들은 다양한 예시적인 실시예들에 따라 제공된다. 임베디드 메모리 디바이스를 형성하는 중간 스테이지들이 예시된다. 실시예들의 변동들이 논의된다. 다양한 뷰들 및 예시적인 실시예들 전체에 걸쳐서, 유사한 참조 번호들은 유사한 엘리먼트들을 지정하는데 이용된다.
도 1을 참조하면, 반도체 웨이퍼(2)의 부분인 반도체 기판(20)이 제공된다. 몇몇 실시예들에서, 반도체 기판(20)은 결정질 실리콘을 포함한다. 탄소, 게르마늄, 갈륨, 붕소, 비소, 질소, 인듐, 인 등과 같이 다른 흔히 이용되는 물질들이 또한 반도체 기판(20)에 포함될 수 있다. 반도체 기판(20)은 벌크 기판 또는 절연체 상의 반도체(SOI) 기판일 수 있다. 몇몇 예시적인 실시예들에서, 반도체 기판(20)은 Si1 - zGez를 포함하며, 여기서 값 z는 SiGe의 게르마늄의 원자 백분율이며 0 및 1을 포함하고 이들 범위에 있는 임의의 값일 수 있다. 예를 들어, 값 z가 0일 때, 반도체 기판(20)은 결정질 실리콘 기판을 포함한다. 값 z가 1일 때, 반도체 기판(20)은 결정질 게르마늄 기판을 포함한다. 기판(20)은 또한 실리콘 기판 상의 III-V 화합물 반도체 또는 실리콘 기판 상의 실리콘 게르마늄(또는 게르마늄) 층을 포함하는 화합물 구조를 가질 수 있다.
반도체 기판(20)은 영역들(100, 200, 300 및 400)의 부분들을 포함한다. 몇몇 실시예들에 따라, 영역들(100, 200, 300 및 400)은 임베디드 플래시 메모리 영역, 고-전압(High-Voltage; HV) 영역, 입력/출력(IO) 영역 및 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 영역/번용 디바이스 영역을 각각 포함한다. 임베디드 플래시 메모리 영역(100)은 그 내부에 임베디드 플래시 메모리 셀들(이를 테면 도 18, 20 및 22의 156)을 형성하기 위해 이용된다. HV 영역(200)은 그 내부에 HV 디바이스(이를 테면, 도 18의 256)를 형성하기 위해 이용된다. IO 영역(300)은 그 내부에 IO 디바이스들(이를 테면, 도 18의 356)을 형성하기 위해 이용된다. 코어/SRAM 영역(400)은 그 내부에 코어 디바이스들 및/또는 SRAM 셀들(이를테면, 도 18의 456)을 형성하기 위해 이용된다. 때때로 로직 디바이스들이라 지칭되는 코어 디바이스들은 그 내부에 어떠한 메모리 어레이도 포함하지 않고, SRAM 어레이들의 주변 영역들에 있거나 있지 않을 수 있다. 예를 들어, 코어 디바이스들은 영역(100)의 플래시 메모리 어레이 또는 SRAM 어레이들(영역(400)의) 디코더 회로 또는 드라이버 회로에 있을 수 있다. HV 디바이스들에는 영역 SRAM/코어 영역(400)에서 디바이스들의 양의 전력 공급 전압(Vdd2)보다 높은 양의 전력 공급 전압(Vdd1)이 공급되고 이를 인내하도록 구성된다. 예를 들어, 전력 공급 전압(Vdd2)은 약 1V보다 낮을 수 있고, 전력 공급 전압(Vdd1)은 약 1.5V 내지 약 3.3V일 수 있다. 영역들(100, 200, 300 및 400)의 기판(20)의 부분들이 단절된 것으로 도시되지만, 이들은 동일한 연속적인 기판(20)의 부분들이다.
도 2를 참조하면, 리세스(4)가 예를 들어, 기판(20)을 에칭함으로써 기판(20)에 형성된다. 리세스(4)의 깊이(D1)는 후속 단계에서 리세스(4)에 형성될 전하 저장층(10)(도 5)의 두께에 근접하다. 몇몇 예시적인 실시예들에서, 깊이(D1)는 약 100nm 내지 약 200nm 사이에 있지만, 상이한 깊이들이 채택될 수 있다.
도 3에서 도시된 바와 같이, 저부 유전체 층(6)이 기판(20) 상에 형성된다. 몇몇 실시예들에서, 저부 유전체 층(6)은 기판(20) 상의 열적 산화(thermal oxidation)를 수행함으로써 형성될 수 있는 실리콘 산화물로 형성된다. 대안적인 실시예들에서, 저부 유전체 층(6)은 실리콘 산질화물 또는 전하들의 낮은 누설량을 갖는 다른 유전체 물질들을 포함한다. 몇몇 실시예들에서, 저부 유전체 층(6)의 두께(T1)는 약 20 Å 내지 약 50 Å이다. 그러나 설명 전체에 걸쳐서 인용되는 값들은 단지 예들이며 상이한 값들로 변경될 수 있다는 것이 인지된다. 대안적인 실시예들에서, 저부 유전체 층(6)은 증착을 통해 형성된다. 저부 유전체 층(6)은 유사한 두께들을 갖는 수직 부분들 및 수평 부분들을 갖는 컨포멀 층(conformal layer)일 수 있으며, 예를 들어, 그 차이는 수직 부분들 및 수평 부분들의 두께 중 어느 하나의 20퍼센트보다 작다.
도 4를 참조하면, 블랭킷 전하 저장 층(8)이 형성된다. 몇몇 실시예들에서, 전하 저장층(8)은 폴리실리콘, 금속 등과 같은 전도성 물질로 형성된다. 대안적인 실시예들에서, 전하 저장층(8)은 고 트랩 밀도(high trap density)를 갖는 유전체 물질로 형성된다. 몇몇 예시적인 실시예에서, 전하 트래핑 층(24)은 실리콘 질화물(SiN)을 포함한다. 전하 저장층(8)은 리세스(4)의 비워진(unfilled) 부분을 충진한다.
다음으로, 도 5를 참조하면, 화학 기계적 폴리싱(CMP)과 같은 평탄화는 전하 저장층(8)의 초과 부분들을 제거하기 위해 수행된다. 전하 저장층(8)의 잔여 부분은 이하 전하 저장층(10)(때때로 플로팅 게이트로서 지칭됨)으로서 지칭된다. CMP 동안, 부분들이 기판(20) 위에 형성되는 저부 유전체 층(6)의 부분들(6A)은 CMP 정지층으로서 이용된다. 이에 따라, 전하 저장층(10)의 상면은 저부 유전체 층(6)의 부분들(6A)의 상면과 동일 평면이다. CMP 이후, 전하 저장층(10)의 상면(10A)은 기판 부분들(200/300/400)의 상면들(20B)보다 약간 높으며, 예를 들어, 높이 차이(H)는 약 5 nm 내지 약 50nm이다. 대안적인 실시예들에서, 전하 저장층(10)의 상면(10A)은 기판 부분들(200/300/400)의 상면들(20B)보다 약간 낮다. 전하 저장층(10) 대부분은 기판(20)에 임베디드되며 작은 부분이 기판(20) 위에 있을 수 있다. 예를 들어, 높이 차이(H)는 전하 저장층(10)의 높이(H1)의 약 40퍼센트보다 작을 수 있다.
도 6은 단일층 또는 혼성층일 수 있는 상부 유전체 층(12)의 형성을 예시한다. 몇몇 실시예들에서, 상부 유전체 층(12)은 실리콘 산화물 층, 실리콘 산질화물 층 등일 수 있는 단일 층이다. 대안적인 실시예들에서, 상부 유전체 층(12)은 복수의 유전체 층들을 포함하는 혼성층이다. 예를 들어, 도 6은 유전체층(12)이 산화물-질화물-산화물(ONO) 구조를 포함할 수 있는 3-층 구조를 갖는다는 것을 예시하며, 층들(22, 24 및 28)은 각각 실리콘 산화물 층, 실리콘 질화물층 및 실리콘 산화물 층이다.
도 7을 참조하면, 저부 유전체 층(6) 및 상부 유전체 층(12)은 에칭 단계에서 패터닝된다. 저부 유전체 층(6) 및 상부 유전체 층(12)의 부분들은 영역들(200, 300 및 400)로부터 제거된다. 영역(100)의 저부 유전체 층(6) 및 상부 유전체 층(12)의 일부가 제거되지 않은 채로 남아있다. 패터닝 이후에, 도 8에서 도시된 바와 같이, HV 유전체 층(26)은 영역들(200, 300 및 400)에 형성된다. HV 유전체 층(26)의 두께(T2)는 약 50 Å 내지 약 300 Å일 수 있다.
몇몇 실시예들에 따라, HV 유전체 층(26)은 기판(20)을 산화함으로써 열적 산화를 이용하여 형성된다. 이에 따라, HV 유전체 층(26)은 영역들(200, 300 및 400)에 형성되고 영역(100)에는 형성되지 않는다. 대안적인 실시예들에서, HV 유전체 층(26)은 플라즈마 강화 CVD(Plasma Enhance CVD; PECVD), 저압 CVD(Low Pressure CVD; LPCVD), 원자층 증착(Atomic Layer Deposition; ALD) 등과 같은 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 형성된다. 이들 실시예들에서, HV 유전체 층(26)은 실리콘 산화물, 실리콘 산질화물 등을 포함할 수 있다. HV 유전체 층(26) 및 유전체 층(28)의 유전 상수는 몇몇 실시예들에서, 약 3.8일 수 있다.
도 9에서 도시된 바와 같이, HV 유전체 층(26)이 패터닝되고 영역들(300 및 400)로부터 제거된다. 이어서, 도 10을 참조하면, IO 유전체 층(30)이 형성된다. 몇몇 실시예들에서, IO 유전체 층(30)은 실리콘 산화물을 포함한다. 대안적으로, IO 유전체 층(30)은 실리콘 산질화물을 포함한다. IO 유전체 층(30)의 두께(T3)는 몇몇 실시예들에서 HV 유전체 층(26)의 두께(T2)보다 작을 수 있는 약 20 Å 내지 약 70 Å일 수 있다. 유사하게, IO 유전체 층(30)은 기판(20)의 열적 산화, 증착 등을 통해 형성될 수 있다. IO 유전체 층(30)의 형성 이후에, IO 유전체 층(30)은 영역(400)으로부터 제거된다.
도 11을 참조하면, 계면층(32)이 기판(20) 상에 형성된다. 계면층(32)은 화학 산화물, 열적 산화물 등을 포함할 수 있다. 몇몇 실시예들에서, 계면층(32)은 기판(20)의 노출된 표면 부분을 산화함으로써 형성된다. 대안적인 실시예들에서, 계면층(32)은 화학물질, 예를 들어, 오존수 또는 과산화수소와 같은 산화제를 이용하여 기판의 표면 부분을 처리함으로써 형성된다. 결과적인 계면층(32)은 실리콘 산화물을 포함하는 화학적 산화물 층으로서 지칭된다. 계면층(32)의 두께(T4)는 몇몇 실시예들에서, IO 유전체 층(30)의 두께(T3)보다 작을 수 있는 약 8 Å 내지 약 20 Å일 수 있다.
도 12를 참조하면, 하이-k 유전체 층(34), 캐핑 층(36) 및 더미 게이트 층(38)이 순차적으로 형성되고 영역들(100, 200, 300 및 400)에서 동시에 형성된다. 이에 따라, 층들(34, 36 및 38) 각각은 영역들(100, 200, 300 및 400)에서 동일한 두께 및 동일한 물질을 갖는다. 더미 게이트 층(38)은 몇몇 예시적인 실시예들에서 폴리실리콘으로 형성될 수 있다. 하이-k 유전체 층(34)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, Yb, Pr, Nd, Gd, Er, Dy, 또는 이들의 조합들의 산화물 또는 실리케이트(Silicate)를 포함할 수 있다. 하이-k 유전체 층(34)의 예시적인 물질들은 MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz 등을 포함하고, 값들(X, Y 및 Z)은 0 내지 1이다. 하이-k 유전체 층(34)의 두게는 약 0.5nm 내지 약 10nm일 수 있다. 하이-k 유전체 층(34)의 형성 방법들은 분자-빔 증착(Molecular-Beam Deposition ;MBD), 원자층 층작(Atomic Layer Deposition ;ALD), 물리적 기상 증착(Physical Vapor Deposition ;PVD) 등을 포함할 수 있다.
하이-k 유전체 층(34) 위에, 캐핑 층(36)이 형성될 수 있다. 몇몇 실시예들에서, 캐핑 층(36)은 티타늄 질화물(TiN)을 포함한다. 대안적인 실시예들에서, 캐핑 층(36)의 예시적인 물질들은 TaC, TaN, TaAlN, TaSiN과 같은 탄탈륨-함유 물질 및/또는 티타늄-함유 물질들 및 이들의 조합들을 포함한다. 더미 게이트 층(38)은 이어서 캐핑층(36) 위에 형성된다.
도 13 내지 도 18은 게이트-라스트 접근법(gate-last approach)을 이용하여 영역들(100, 200, 300 및 400)에서 디바이스들의 형성을 예시하며, 여기서 디바이스들의 게이트들은 대체 게이트들로서 지칭된다. 도 13을 참조하면, 층들(12, 26, 30, 32, 34, 36, 및 38)이 패터닝되어 영역들(100, 200, 300 및 400)에서 각각 층 스택들(140, 240, 340 및 440)을 형성한다. 패터닝 이후에, 경하게 도핑된 소스 및 드레인 영역들(도시되지 않음) 및/또는 패킷 영역들(도시되지 않음)은 하나 또는 모든 층 스택들(140, 240, 340 및 440)에 인접하게 형성될 수 있다.
이어서, 도 14를 참조하면, 게이트 스페이서들(42)은 층 스택들(140, 240, 340 및 440)의 측벽들 상에 형성된다. 몇몇 실시예들에서, 게이트 스페이서들(42)은 실리콘 질화물을 포함할 수 있지만, 다른 유전체 물질들이 또한 이용될 수 있다. 게이트 스페이서들(42)의 형성은 블랭킷 층(들)을 형성하는 것 및 블랭킷 층의 수평 부분을 제거하기 위해 이방성 에칭을 수행하는 것을 포함한다. 블랭킷 층의 잔여 부분들은 게이트 스페이서들(42)을 형성한다.
도 15는 소스 및 드레인 영역들(44)의 형성을 예시하며, 이는 대안적으로는, 이하 소스/드레인 영역들(44)로서 지칭된다. 소스/드레인 영역들(44)은 주입 또는 에피택시를 통해 형성될 수 있다. 소스/드레인 영역들(44)의 형성 상세들은 여기서 논의되지 않는다.
도 16은 인-실리케이트 유리(Phospho-Silicate Glass; PSG), 보로-실리케이트 유리(Boro-Silicate Glass; BSG), 붕소-도핑 인-실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG) 등과 같은 유전체 물질로 형성되는 층간 유전체(ILD)(46)의 형성을 예시한다. ILD(46)는 층 스택들(140, 240, 340 및 440)의 상면 보다 높은 상면을 갖는다. CMP는 이어서 도 17에서 도시된 바와 같이 ILD(46)의 상면 및 층 스택들의 상면들이 평평하도록 수행될 수 있다.
도 18을 참조하면, 폴리실리콘 층(38)(도 17)의 잔여 부분들은 예를 들어, 에칭을 통해 제거되고 대체 게이트들로 대체된다. 대체 게이트들은 금속 게이트 전극들(152, 252, 352 및 452)을 포함한다. 금속 게이트 전극들(152, 252, 352 및 452)은 단일 층 구조 또는 참조 부호(148 및 150)를 이용하여 개략적으로 예시되는 복수의 층들을 포함하는 다중-층 구조를 가질 수 있다. 금속 게이트 전극(152)은 임베디드 플래시 메모리(156)의 게이트 전극을 형성한다. 금속 게이트 전극(252)은 HV 디바이스(트랜지스터)(256)의 게이트 전극을 형성한다. 금속 게이트 전극(352)은 IO 디바이스(트랜지스터)(356)의 게이트 전극을 형성한다. 금속 게이트 전극(452)은 코어 또는 SRAM 디바이스(트랜지스터)(456)의 게이트 전극을 형성한다. 게이트 전극들(152, 252, 352 및 452)은 Cu, W, Co, Ru, Al, TiN, TaN, TaC, 이들의 조합들 및 이들의 다중층들과 같은 금속 또는 금속 합금들을 포함할 수 있다.
후속 단계들에서, 접촉 개구들(도시되지 않음)은 ILD(46)에 형성되어 아래 놓이는 소스/드레인 영역들(44)을 노출한다. 소스/드레인 규화물들 및 소스/드레인 접촉 플러그들(도시되지 않음)은 소스/드레인 영역들(44)에 전기적으로 결합하도록 형성될 수 있다. 메모리 디바이스(156), HV 트랜지스터(256), IO 트랜지스터(356) 및 코어/SRAM 트랜지스터(456)의 형성이 이어서 마무리된다.
메모리 영역(100)에서, 동일한 구조, 예를 들어, 도 18의 메모리 디바이스(156)의 구조를 갖는 복수의 메모리 디바이스들이 존재할 수 있다. 복수의 메모리 디바이스들(156)은 플래시 메모리 디바이스들의 복수의 로우들 및 컬럼들을 포함하는 어레이로서 배열될 수 있다. 도 19는 복수의 메모리 디바이스들(156)이 형성되는 디바이스 영역(100)의 횡단면뷰를 예시한다. 몇몇 실시예들에 따라, 리세싱 단계가 도 2에서 도시된 기판(20)의 리세싱 시에, 이산 리세스들(4)이 형성된다. 이산 리세스들(4)은 도 19의 구조의 상면뷰에서 어레이를 형성할 수 있다. 리세스들(4) 각각은 임베디드 플래시 메모리 디바이스들 중 하나의 전하 저장 층을 형성하는데 이용된다. 이산 리세스들(4) 간의 기판(20)의 부분들은 에칭되지 않고 이에 따라 리세스들(4)의 저면보다 높은 상면들(20A)을 갖는다.
이들 실시예들에 따른 후속 단계들에서, 도 3 내지 도 18에서 도시된 프로세스 단계들은 복수의 메모리 디바이스들(156)을 형성하도록 수행되고 결과적인 구조는 도 20에서 도시된다. 디바이스들(256, 356 및 456)은 도 20에서 도시되지 않고, 도 18에서와 동일하다. 도 20에서 도시된 바와 같이, 전하 저장 층들(10) 및 각각의 저부 유전체 층들(6)은 기판(20)에서 이산 리세스들(4)(도 19)에 형성된다. 기판(20)은 이에 따라 전하 저장 층(10) 각각에 인접하고 그의 대향하는 측면들 상에 에칭되지 않은 부분들을 포함한다. 이들 실시예들에서, 디바이스 영역(100)에서, 이웃하는 디바이스들(156) 간의 기판(20)의 몇몇 부분들은 영역들(200, 300 및 400)에서 기판(20)의 부분들의 상면들(20B)(도 18)과 동일 평면에 있는 상면들(20A)(도 18에서 또한 도시됨)을 가질 수 있다.
대안적인 실시예들에 따라, 전하 저장 층들을 배치하기 위해 이산 리세스들을 형성하는 대신, 전하 저장 층들(10)을 형성하기 위해 이용되는 리세스들(4) 간의 반도체 기판의 부분들이 또한 에칭된다. 메모리가 형성되는 디바이스 영역(100)의 기판(20) 전체가 리세스된다. 도 21은 복수의 메모리 디바이스들(156)이 형성되는 리세스(4)와 디바이스 영역(100)의 횡단면뷰를 예시한다. 몇몇 실시예들에 따라, 단계가 도 2에서 도시되는 기판(20)의 리세싱 시에, 디바이스 영역(100)의 기판의 블록이 리세스된다. 기판(20)의 상면이 리세싱 이전에 있었던 점선(20B)이 예시된다. 20B에 의해 표현되는 레벨은 영역들(200, 300 및 400)(도 18)에서 기판(20)의 부분들의 상면의 레벨이다. 영역(100)에서 기판(20)의 부분의 리세스된 상면은 20B보다 더 낮은 20A로서 표기된다.
이 실시예들에 따라 후속 단계들에서, 도 3 내지 도 18에서 도시된 프로세스 단계들은 복수의 메모리 디바이스들(156)을 형성하도록 수행되고 결과적인 구조가 도 22에서 도시되며, 도 18에서와 동일하다. 디바이스들(256, 356 및 456)은 도 22에서 도시되지 않고 도 18에서와 동일하다. 도 22에서 도시된 바와 같이, 전하 저장 층들(10) 및 각각의 저부 유전체 층들(6)은 복수의 메모리 디바이스들(156) 전체에 걸쳐서 확장하는 리세스(4)에 형성된다. 이 실시예들에서 기판(20)은 전하 저장 층들(10) 각각에 인접하고 그의 대향하는 측면들 상에 부분들을 포함하지 않는다. 오히려, 디바이스 영역(100)에서, 전하 저장층(10) 및 저부 유전체 층들(6)은 영역들(200/300/400)에서 기판(20)의 부분들의 상면(20B) 보다 낮은 상면(20A) 위에 있으며, 여기서 상면들(20B)은 도 18에서 또한 도시된다.
본 개시의 실시예들에 따라, 임베디드 플래시 메모리(156)(도 13 및 도 16)에서, 플로팅 게이트들이 기판(20)에 적어도 부분적으로 형성된다. 플로팅 게이트들은 매우 큰 두께들을 갖기 때문에, 플로팅 게이트들이 기판 위에 형성되는 경우, 임베디드 플래시 메모리 디바이스들의 게이트 스택들은 HV 트랜지스터들, IO 트랜지스터 및 코어/SRAM 트랜지스터들과 같은 다른 트랜지스터들의 게이트 스택들보다 훨씬 높을 것이다. 이는 프로세스 곤란성을 초래한다. 예를 들어, 대체 게이트들의 형성에 있어서 CMP는 수행되지 않을 수 있는데, 그 이유는 임베디드 플래시 메모리 디바이스들의 전체 더미 게이트들이 CMP 시에 제거되게 할 수 있기 때문이다. 기판들에 플래시 메모리 디바이스들의 플로팅 게이트들을 임베디드함으로써, 플래시 메모리 디바이스들의 게이트 스택들의 높이들이 감소되고, 후속 CMP가 수행될 수 있다.
또한, 하이-k 유전체 층(34)은 결과적인 임베디드 플래시 메모리(156)의 블록킹 층을 형성하기 위해 상부 유전체 층(12) 위에 형성된다. 블로킹 층의 이중층 구조를 통해, 하이-k 유전체 및 상부 유전체 층의 두께는 메모리 디바이스들의 전하 보유 능력을 희생함 없이 감소될 수 있다. 다른 한편, 메모리 디바이스(156)에서 금속 게이트들의 형성을 통해, 상이한 임베디드 플래시 메모리 디바이스들의 문턱 전압들 간의 오정합이 감소된다. 이는 상이한 문턱 전압 레벨들을 갖는 플래시 메모리 디바이스들의 형성에 대해 유리하다. 작은 오정합을 통해, 문턱 전압들의 상이한 레벨들은 서로로부터 명확히 구분될 수 있다.
몇몇 실시예들에 따라, 임베디드 플래시 메모리 디바이스는 게이트 스택을 포함하고, 상기 게이트 스택은 반도체 기판 내의 리세스 내로 연장하는 저부 유전체 층; 및 저부 유전체 층 위의 전하 저장 층을 포함한다. 상기 전하 저장 층은 리세스 내의 부분을 포함한다. 게이트 스택을 추가로 전하 저장 층 위의 상부 유전체 층, 및 상기 상부 유전체 층 위에 금속 게이트를 포함한다. 소스 및 드레인 영역들은 기판 내에 있고 게이트 스택의 대향하는 측면들 상에 있다.
다른 실시예들에 따라, 임베디드 플래시 메모리 디바이스의 게이트 스택은 상기 반도체 기판 내의 리세스의 측벽들 및 저부 상에 연장하는 저부 실리콘 산화물 층; 및 상기 저부 실리콘 산화물 층 위의 전하 저장 층을 포함한다. 전하 저장 층 대부분은 리세스에 임베디드된다. 게이트 스택은 추가로 전하 저장 층 위의 상부 산화물 층; 상기 상부 산화물 층과 접촉하고 그 위의 하이-k 유전체 층; 하이-k 유전체 층에 접촉하고 그 위에 있는 금속 캐핑 층; 및 하이-k 유전체 층 위의 금속 게이트를 포함한다.
또 다른 실시예에 따라, 방법은 반도체 기판의 디바이스 영역에 리세스를 형성하도록 반도체 기판을 리세싱하는 단계; 저부 유전체 층을 형성하는 단계 - 상기 저부 유전체 층은 상기 리세스의 측벽들 및 저면 상에서 연장함 - ; 상기 저부 유전체 층 위에 전하 저장 층을 형성하는 단계 - 상기 전하 저장 층의 일부는 상기 리세스 내에 있음 - ; 상기 전하 저장 층 위에 상부 유전체 층을 형성하는 단계; 상기 상부 유전체 층 위에 금속 게이트를 형성하는 단계; 및 상기 반도체 기판 내에 있고 상기 전하 저장층의 대향하는 측면들에 있는 소스 및 드레인 영역들을 형성하는 단계를 포함한다.
실시예들 및 그들의 이점들이 상세히 기술되었지만, 다양한 변경들, 대체들, 및 변형들이 첨부된 청구항들에 의해 정의된 바와 같은 본 실시예의 사상 및 범위로부터 벗어남 없이 여기에서 이루어질 수 있다는 것이 이해되어야 한다. 또한, 본 출원의 범위는 본 명세서에서 기술된 프로세스, 기계, 제조, 물질의 조성, 수단, 방법들 및 단계들의 조성물의 특정한 실시예들로 제한되도록 의도되지 않는다. 당업자가 본 개시로부터 쉽게 이해되는 바와 같이, 여기서 기술된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는 현재 존재하는 또는 추후에 개발되는 프로세스, 기계, 제조, 물질의 조성, 수단, 방법들, 또는 단계들의 조성물이 본 개시에 따라 활용될 수 있다. 이에 따라, 첨부된 청구항들은 이러한 프로세스들, 기계들, 제조, 물질의 조성, 수단, 방법, 또는 단계들의 조성물들을 그 자신의 범위 내에 포함하도록 의도된다. 또한, 각각의 청구항은 별개의 실시예를 구성하며 다양한 청구항들 및 실시예들의 조합은 본 개시의 범위 내에 있다.

Claims (10)

  1. 디바이스에 있어서,
    반도체 기판; 및
    제 1 게이트 스택, 및 상기 반도체 기판 내에 있고 상기 제 1 게이트 스택의 대향하는 측면들 상에 있는 제 1 소스 및 드레인 영역들을 포함하는 임베디드(embedded) 플래시 메모리 디바이스; 및
    제 2 게이트 스택을 포함하는 트랜지스터를 포함하고,
    상기 제 1 게이트 스택은,
    상기 반도체 기판 내의 리세스(recess) 내로 연장하는 저부 유전체 층;
    상기 저부 유전체 층 위의 전하 저장 층 - 상기 전하 저장 층은 상기 리세스 내에 일부를 포함함 - ;
    상기 전하 저장 층 위의 상부 유전체 층;
    상기 상부 유전체 층 위의 제 1 하이-k 유전체 층; 및
    상기 제 1 하이-k 유전체 층 위의 제 1 금속 게이트를 포함하고,
    상기 제 2 게이트 스택은,
    상기 반도체 기판 위의 유전체 층;
    상기 유전체 층 위의 제 2 하이-k 유전체 층으로서, 상기 제 1 하이-k 유전체 층과 상기 제 2 하이-k 유전체 층은 동일한 물질로 형성되되 동일한 두께를 갖는 것인, 상기 제 2 하이-k 유전체 층; 및
    상기 제 2 하이-k 유전체 층 위의 제 2 금속 게이트로서, 상기 제 1 금속 게이트와 상기 제 2 금속 게이트는 동일한 물질로 형성되되 동일한 두께를 갖는 것인, 상기 제 2 금속 게이트를 포함하는 것인, 디바이스.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 상부 유전체 층은,
    제 1 산화물 층;
    상기 제 1 산화물 층 위의 질화물 층; 및
    상기 질화물 층 위의 제 2 산화물 층
    을 포함하는 것인 디바이스.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 상부 유전체 층 위에 놓이고 상기 제 1 금속 게이트 아래 놓이는 제 1 금속 캐핑(capping) 층
    을 더 포함하는 디바이스.
  6. 제 1 항에 있어서,
    상기 임베디드 플래시 메모리 디바이스는 복수의 임베디드 플래시 메모리 디바이스들을 포함하는 메모리 어레이에 포함되고, 상기 반도체 기판은 상기 복수의 임베디드 플래시 메모리 디바이스들 중 2개의 이웃하는 임베디드 플래시 메모리 디바이스들의 전하 저장 층들 사이에서 이 전하 저장 층들과 동일 평면에 있는 중간 부분을 포함하는 것인 디바이스.
  7. 제 1 항에 있어서,
    상기 임베디드 플래시 메모리 디바이스는 복수의 임베디드 플래시 메모리 디바이스들을 포함하는 메모리 어레이에 포함되고, 상기 복수의 임베디드 플래시 메모리 디바이스들 중 2개의 이웃하는 임베디드 플래시 메모리 디바이스들의 전하 저장 층들 사이에서 상기 반도체 기판은 내부에 어떠한 부분도 포함하지 않는 것인 디바이스.
  8. 디바이스에 있어서,
    반도체 기판; 및
    제 1 게이트 스택을 포함하는 임베디드 플래시 메모리 디바이스; 및
    제 2 게이트 스택을 포함하는 트랜지스터를 포함하고,
    상기 제 1 게이트 스택은,
    상기 반도체 기판 내의 리세스의 측벽들 및 저부 상에서 연장하는 저부 실리콘 산화물 층;
    상기 저부 실리콘 산화물 층 위의 전하 저장 층 - 상기 전하 저장 층 대부분은 상기 리세스 내에 임베디드됨 - ;
    상기 전하 저장 층 위의 상부 산화물 층;
    상기 상부 산화물 층에 접촉하고 상기 상부 산화물 층 위에 있는 제 1 하이-k 유전체 층;
    상기 제 1 하이-k 유전체 층에 접촉하고 상기 제 1 하이-k 유전체 층 위에 있는 제 1 금속 캐핑 층; 및
    상기 제 1 하이-k 유전체 층 위의 제 1 금속 게이트를 포함하고,
    상기 제 2 게이트 스택은,
    상기 반도체 기판 위의 유전체 층;
    상기 유전체 층 위의 제 2 하이-k 유전체 층으로서, 상기 제 1 하이-k 유전체 층과 상기 제 2 하이-k 유전체 층은 동일한 물질로 형성되되 동일한 두께를 갖는 것인, 상기 제 2 하이-k 유전체 층; 및
    상기 제 2 하이-k 유전체 층 위의 제 2 금속 게이트로서, 상기 제 1 금속 게이트와 상기 제 2 금속 게이트는 동일한 물질로 형성되되 동일한 두께를 갖는 것인, 상기 제 2 금속 게이트를 포함하는 것인, 디바이스.
  9. 반도체 기판의 제 1 디바이스 영역 내에 리세스를 형성하기 위해 상기 반도체 기판을 리세싱하는 단계;
    상기 리세스의 측벽들 및 저면 상에서 연장하는 저부 유전체 층을 형성하는 단계;
    상기 저부 유전체 층 위에 전하 저장 층 - 상기 전하 저장 층의 일부는 상기 리세스 내에 있음 - 을 형성하는 단계;
    상기 전하 저장 층 위에 상부 유전체 층을 형성하는 단계;
    상기 반도체 기판의 제 2 디바이스 영역 위에 유전체 층을 형성하는 단계;
    상기 상부 유전체 층 위에 제 1 하이-k 유전체 층을 형성하고 상기 유전체 층 위에 제 2 하이-k 유전체 층을 형성하는 단계로서, 상기 제 1 하이-k 유전체 층과 상기 제 2 하이-k 유전체 층은 동일한 물질로 형성되되 동일한 두께를 갖는 것인, 상기 제 1 하이-k 유전체 층과 상기 제 2 하이-k 유전체 층 형성 단계;
    상기 제 1 하이-k 유전체 층 위에 제 1 금속 게이트를 형성하고 상기 제 2 하이-k 유전체 층 위에 제 2 금속 게이트를 형성하는 단계로서, 상기 제 1 금속 게이트와 상기 제 2 금속 게이트는 동일한 물질로 형성되되 동일한 두께를 갖는 것인, 상기 제 1 금속 게이트와 상기 제 2 금속 게이트 형성 단계; 및
    상기 반도체 기판 내에 있고 상기 전하 저장층의 대향하는 측면들 상에 있는 소스 및 드레인 영역들을 형성하는 단계를 포함하는 방법.
  10. 반도체 기판의 제 1 디바이스 영역 내에 리세스를 형성하기 위해 상기 반도체 기판을 리세싱하는 단계;
    상기 리세스의 측벽들 및 저면 상에서 연장하는 저부 유전체 층을 형성하는 단계;
    상기 저부 유전체 층 위에 전하 저장 층 - 상기 전하 저장 층의 일부는 상기 리세스 내에 있음 - 을 형성하는 단계;
    상기 전하 저장 층 위에 상부 유전체 층을 형성하는 단계;
    상기 상부 유전체 층 위에 하이-k 유전체 층을 형성하는 단계;
    상기 하이-k 유전체 층 위에 금속 게이트를 형성하는 단계; 및
    상기 전하 저장 층의 대향하는 측면들 상에, 그리고 상기 반도체 기판 내에 소스 및 드레인 영역들을 형성하는 단계를 포함하고,
    상기 저부 유전체 층은 상기 반도체 기판의 상면 위의 부분을 더 포함하고,
    상기 전하 저장층을 형성하는 단계는,
    상기 저부 유전체 층 위에 블랭킷(blanket) 전하 저장 층을 형성하는 단계; 및
    상기 블랭킷 전하 저장 층에 대해 화학 기계적 폴리싱(Chemical Mechanical Polish; CMP)을 수행하는 단계를 포함하고,
    상기 반도체 기판의 상면 위의 상기 저부 유전체 층의 부분은 CMP 정지층으로서 이용되고, 상기 CMP 이후에 상기 블랭킷 전하 저장 층의 잔여 부분은 상기 전하 저장 층을 형성하는 것인 방법.
KR20130135674A 2013-06-21 2013-11-08 기판에 임베디드된 플로팅 게이트를 갖는 메모리 디바이스들 KR101508441B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/924,331 US9230977B2 (en) 2013-06-21 2013-06-21 Embedded flash memory device with floating gate embedded in a substrate
US13/924,331 2013-06-21

Publications (2)

Publication Number Publication Date
KR20140148274A KR20140148274A (ko) 2014-12-31
KR101508441B1 true KR101508441B1 (ko) 2015-04-07

Family

ID=52110189

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130135674A KR101508441B1 (ko) 2013-06-21 2013-11-08 기판에 임베디드된 플로팅 게이트를 갖는 메모리 디바이스들

Country Status (2)

Country Link
US (5) US9230977B2 (ko)
KR (1) KR101508441B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220142783A (ko) 2021-04-15 2022-10-24 한양대학교 산학협력단 문턱 전압이 제어된 반도체 소자 및 그 제조방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6470419B2 (ja) * 2015-01-22 2019-02-13 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 低電圧論理デバイス及び高電圧論理デバイスと共に分割ゲートメモリセルアレイを形成する方法
JP6343721B2 (ja) * 2015-01-23 2018-06-13 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 金属ゲートを備えた自己整合型分割ゲートメモリセルアレイ及び論理デバイスの形成方法
EP3248214B1 (en) * 2015-01-23 2021-12-01 Silicon Storage Technology Inc. Method of forming self-aligned split-gate memory cell array with metal gates and logic devices
US10269822B2 (en) 2015-12-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate uniform tunneling dielectric of embedded flash memory cell
FR3046696A1 (fr) * 2016-01-12 2017-07-14 St Microelectronics Crolles 2 Sas Procede de fabrication de puce electronique
US10741569B2 (en) * 2017-06-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10714634B2 (en) 2017-12-05 2020-07-14 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal control gates and method of making same
US11968829B2 (en) 2022-03-10 2024-04-23 Silicon Storage Technology, Inc. Method of forming memory cells, high voltage devices and logic devices on a semiconductor substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060049590A (ko) * 2004-06-15 2006-05-19 가부시끼가이샤 도시바 비휘발성 반도체 메모리 소자 및 그의 제조 방법
KR20060091332A (ko) * 2005-02-14 2006-08-21 주식회사 엑셀반도체 매립된 플로팅 게이트 구조를 갖는 플래쉬 메모리 셀 및 그제조 방법
KR20070002320A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 소노스 소자의 제조방법
KR20080050459A (ko) * 2005-08-31 2008-06-05 마이크론 테크놀로지, 인크. 리세스된 플로팅 게이트를 갖는 플래시 메모리

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3600393B2 (ja) * 1997-02-10 2004-12-15 株式会社東芝 半導体装置及びその製造方法
TW385550B (en) * 1998-05-27 2000-03-21 United Microelectronics Corp Electrically erasable programmable read only flash memory
KR100370129B1 (ko) * 2000-08-01 2003-01-30 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
JP4151229B2 (ja) * 2000-10-26 2008-09-17 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
US6958513B2 (en) * 2003-06-06 2005-10-25 Chih-Hsin Wang Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells
KR100493061B1 (ko) * 2003-06-20 2005-06-02 삼성전자주식회사 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치
US20060231909A1 (en) * 2004-01-06 2006-10-19 Hann-Jye Hsu Method of manufacturing an non-volatile memory device
US7091089B2 (en) * 2004-06-25 2006-08-15 Freescale Semiconductor, Inc. Method of forming a nanocluster charge storage device
US7091130B1 (en) * 2004-06-25 2006-08-15 Freescale Semiconductor, Inc. Method of forming a nanocluster charge storage device
US20060000081A1 (en) 2004-06-30 2006-01-05 Canon Kabushiki Kaisha Manufacturing method for electronic device with functional thin film
US20060199335A1 (en) * 2005-03-04 2006-09-07 Freescale Semiconductor, Inc. Electronic devices including non-volatile memory structures and processes for forming the same
US7492001B2 (en) * 2005-03-23 2009-02-17 Spansion Llc High K stack for non-volatile memory
US7364969B2 (en) * 2005-07-01 2008-04-29 Freescale Semiconductor, Inc. Semiconductor fabrication process for integrating formation of embedded nonvolatile storage device with formation of multiple transistor device types
US20070020840A1 (en) * 2005-07-25 2007-01-25 Freescale Semiconductor, Inc. Programmable structure including nanocrystal storage elements in a trench
US7592224B2 (en) * 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
TWI300931B (en) * 2006-06-20 2008-09-11 Macronix Int Co Ltd Method of operating non-volatile memory device
US8541832B2 (en) * 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
US8598646B2 (en) * 2011-01-13 2013-12-03 Spansion Llc Non-volatile FINFET memory array and manufacturing method thereof
KR101478601B1 (ko) 2011-06-28 2015-01-05 하나 마이크론(주) 반도체 패키지 및 이의 제조 방법
US8946806B2 (en) * 2011-07-24 2015-02-03 Globalfoundries Singapore Pte. Ltd. Memory cell with decoupled channels
KR101394647B1 (ko) 2012-04-03 2014-05-13 주식회사 네패스 반도체 패키지 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060049590A (ko) * 2004-06-15 2006-05-19 가부시끼가이샤 도시바 비휘발성 반도체 메모리 소자 및 그의 제조 방법
KR20060091332A (ko) * 2005-02-14 2006-08-21 주식회사 엑셀반도체 매립된 플로팅 게이트 구조를 갖는 플래쉬 메모리 셀 및 그제조 방법
KR20070002320A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 소노스 소자의 제조방법
KR20080050459A (ko) * 2005-08-31 2008-06-05 마이크론 테크놀로지, 인크. 리세스된 플로팅 게이트를 갖는 플래시 메모리

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220142783A (ko) 2021-04-15 2022-10-24 한양대학교 산학협력단 문턱 전압이 제어된 반도체 소자 및 그 제조방법

Also Published As

Publication number Publication date
US20240147716A1 (en) 2024-05-02
US20140374815A1 (en) 2014-12-25
KR20140148274A (ko) 2014-12-31
US10163919B2 (en) 2018-12-25
US11903191B2 (en) 2024-02-13
US20160133636A1 (en) 2016-05-12
US20190148391A1 (en) 2019-05-16
US9230977B2 (en) 2016-01-05
US20210233921A1 (en) 2021-07-29

Similar Documents

Publication Publication Date Title
US9929168B2 (en) Embedded memory and methods of forming the same
US11903191B2 (en) Embedded flash memory device with floating gate embedded in a substrate
KR102593797B1 (ko) 접합된 3차원 메모리 디바이스 및 캐리어 기판을 소스 층으로 대체함으로써 이를 제조하는 방법
US20240107750A1 (en) Semiconductor device including insulating element and method of making
JP6338631B2 (ja) スプリットゲートフラッシュ技術におけるインターディジテートキャパシタ
KR101605240B1 (ko) Hk 내장된 플래시 메모리 및 이의 형성 방법
CN107437550B (zh) Nvm存储器hkmg集成技术
KR20200037087A (ko) 개선된 강유전체 랜덤 액세스 메모리(FeRAM)에 관한 방법 및 구조
US11515332B2 (en) Ferroelectric memory device and method of forming the same
US11508735B2 (en) Cell manufacturing
US20100190315A1 (en) Method of manufacturing semiconductor memory device
US20220384486A1 (en) Method of forming memory device
US20100065898A1 (en) Integrated circuit semiconductor device having different gate stacks in cell region and core/peripheral region and method of manufacturing the same
US11647635B2 (en) Ferroelectric memory device and method of forming the same
US20220367515A1 (en) Ferroelectric memory device and method of forming the same
CN107851581A (zh) 存储器单元、半导体集成电路装置及半导体集成电路装置的制造方法
TWI690058B (zh) 積體電路、其包含記憶體裝置及其製造方法
US11950427B2 (en) Ferroelectric memory device and method of forming the same
TW202240851A (zh) 製作半導體裝置的方法
TW201714277A (zh) 半導體結構及其製造方法
TWI767629B (zh) 半導體元件及其形成方法
US20240081078A1 (en) Memory device and method of forming the same
EP4280839A1 (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20180309

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190314

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200313

Year of fee payment: 6