FR3046696A1 - Procede de fabrication de puce electronique - Google Patents

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Philippe Garnier
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Abstract

L'invention concerne un procédé de fabrication d'une puce électronique, comprenant les étapes suivantes : a) délimiter des zones actives de cellules mémoire (5) et des zones actives de transistors (11, 13) dans une partie supérieure d'une plaquette, et former des grilles flottantes (15) sur les zones actives de cellules mémoire ; b) déposer un tricouche oxyde-nitrure-oxyde de silicium (21) ; c) déposer une couche de protection ; d) retirer les parties de la couche de protection et du tricouche situées sur des portions de ladite surface comprenant les zones actives de transistors ; e) former des couches diélectriques (27, 29) sur la surface de l'ensemble ; et f) enlever les portions desdites couches diélectriques recouvrant les parties non retirées de la couche de protection.

Description

PROCÉDÉ DE FABRICATION DE PUCE ÉLECTRONIQUE
Domaine
La présente demande concerne le domaine des puces électroniques, et plus particulièrement des puces à mémoire non volatile embarquée, c'est-à-dire des puces comprenant à la fois des cellules de mémoire non volatile et des circuits électroniques comportant des transistors.
Exposé de l'art antérieur
Dans une puce à mémoire non volatile embarquée, des transistors MOS cohabitent avec des cellules mémoire. Les performances et la fiabilité de ces composants dépendent fortement des caractéristiques des diélectriques de leurs grilles. Cependant, les procédés utilisés pour réaliser des diélectriques optimisés pour des transistors et des diélectriques optimisés pour des cellules mémoire dans une même puce posent divers problèmes de mise en oeuvre. On souhaite donc un procédé permettant de réaliser dans une même puce des transistors et des cellules mémoire dotés de diélectriques optimisés. Résumé
Ainsi, un mode de réalisation prévoit un procédé de fabrication d'une puce électronique, comprenant les étapes suivantes : a) délimiter des zones actives de cellules mémoire et des zones actives de transistors dans une partie supérieure d'une plaquette, et former des grilles flottantes sur les zones actives de cellules mémoire ; b) déposer un tricouche oxyde-nitrure-oxyde de silicium ; c) déposer une couche de protection ; d) retirer les parties de la couche de protection et du tricouche situées sur des portions de ladite surface comprenant les zones actives de transistors ; e) former des couches diélectriques sur la surface de l'ensemble ; et f) enlever les portions desdites couches diélectriques recouvrant les parties non retirées de la couche de protection.
Selon un mode de réalisation, l'étape e) comprend les étapes suivantes : el) former une première couche d'oxyde de silicium sur la surface de l'ensemble ; et e2) former une deuxième couche d'un matériau à haute permittivité.
Selon un mode de réalisation, la deuxième couche est un empilement comprenant une couche de silicate d'hafnium surmontant une couche d'oxynitrure de silicium.
Selon un mode de réalisation, la deuxième couche a une épaisseur comprise entre 1,5 et 3 nm.
Selon un mode de réalisation, les zones actives de transistors sont des zones actives de premiers transistors et des zones actives de deuxièmes transistors, comprenant en outre entre les étapes el) et e2) les étapes suivantes : enlever les portions de la première couche d'oxyde de silicium recouvrant des zones actives des premiers transistors ; et oxyder thermiquement 1'ensemble de la surface pour former une couche d'oxyde en partie supérieure des zones actives des premiers transistors.
Selon un mode de réalisation, le procédé comprend en outre entre les étapes e) et f) une étape de dépôt d'une couche métallique sur les couches diélectriques, suivie d'une étape d'élimination des parties de la couche métallique situées au-dessus de portions non retirées de la couche de protection.
Selon un mode de réalisation, le procédé comprend après l'étape f) une étape d'élimination du reste de la couche de protection.
Selon un mode de réalisation, la couche de protection a une épaisseur comprise entre 3 et 500 nm.
Selon un mode de réalisation, la couche de protection est en silicium amorphe.
Selon un mode de réalisation, la couche de protection est en silicium polycristallin.
Une autre mode de réalisation prévoit une puce électronique comprenant : des portions d'un tricouche oxyde-nitrure-oxyde de silicium, chacune étant disposée sur une grille flottante de cellules mémoire ; et des portions d'un matériau à haute permittivité dont chacune est disposée sur une zone active de transistor.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures 1 à 7 sont des vues schématiques en coupe illustrant des étapes d'un exemple de procédé de fabrication d'une puce à mémoire non volatile embarquée.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments qui sont utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "haut", "bas", etc., ou relative, tels que les termes "dessus", "supérieur", etc., il est fait référence à l'orientation de l'élément concerné dans les figures.
Les figures 1 à 7 sont des vues schématiques en coupe illustrant des étapes d'un mode de réalisation d'un procédé de fabrication d'une puce à mémoire non volatile embarquée. La puce comporte des cellules de mémoire non volatile, des transistors dits transistors basse tension, et des transistors dits transistors moyenne tension dont la tension de fonctionnement est supérieure à celle des transistors basse tension. Par souci de simplification, la réalisation d'une seule cellule mémoire, d'un seul transistor basse tension et d'un seul transistor moyenne tension est illustrée. A l'étape illustrée en figure 1, des zones actives ont été délimitées dans la partie supérieure d'une plaquette semiconductrice 1 par des tranchées d'isolement 3. Parmi ces zones actives, on trouve des zones actives 5 de cellules mémoire situées dans des portions 7 de la plaquette 1. Dans des portions 9 de la plaquette 1, se situent des zones actives 11 de transistors moyenne tension et des zones actives 13 de transistors basse tension. Ces diverses zones actives sont dopées de façon choisie. A titre d'exemple, la plaquette est du type silicium sur isolant (SOI), c'est-à-dire comprenant une couche semiconductrice mince supérieure sur une couche isolante recouvrant un support. Les zones actives peuvent alors être formées dans la couche supérieure.
Une grille flottante 15 est formée sur chaque zone active de cellule mémoire 5. Chaque grille flottante 15 comprend une région conductrice 19 surmontant une portion de couche diélectrique 17 recouvrant la zone active. La région conductrice 19 peut être en silicium polycristallin dopé.
Un tricouche 21 d'oxyde-nitrure-oxyde de silicium ou tricouche 0N0, c'est à dire l'empilement d'une couche 22 d'oxyde de silicium, d'une couche 23 de nitrure de silicium, et d'une couche supérieure 24 d'oxyde de silicium, recouvre la surface supérieure de l'ensemble. A titre d'exemple, la couche 22 d'oxyde de silicium a une épaisseur comprise entre 2 et 5 nm. La couche 23 de nitrure de silicium peut avoir une épaisseur comprise entre 4 et 7 nm. La couche 24 d'oxyde de silicium peut avoir une épaisseur comprise entre 2 et 6 nm. Le tricouche 21 est destiné à constituer l'isolant intergrilles de la cellule mémoire. A l'étape représentée en figure 2, une couche de protection 25 en silicium est déposée sur le tricouche 21. A titre d'exemple, la couche de protection 25 est en silicium amorphe. Dans ce cas, l'épaisseur de la couche de protection 25 peut être comprise entre 3 et 500 nm. A titre de variante, la couche de protection 25 est en silicium polycristallin. Dans ce cas, l'épaisseur de la couche de protection 25 peut être comprise entre 3 et 500 nm. A l'étape représentée en figure 3, on retire les parties du tricouche 21 et de la couche de protection situées dans les portions 9 où se trouvent les zones actives 11 et 13 de transistors. Pour cela, un masque peut être réalisé par lithographie sur les portions 7. Les parties de la couche de protection 25 situées au-dessus des portions 9 peuvent être gravées par plasma, ou encore peuvent être gravées en milieu humide dans des solutions d'ammoniaque et d'acide fluorhydrique. Les parties du tricouche 21 situées sur les portions 9 peuvent ensuite être gravées en milieu humide dans une solution d'acide fluorhydrique ou par une combinaison d'une gravure en milieu humide et d'une gravure par plasma.
On note qu'à l'étape de la figure 3, les parties du tricouche 21 situés sur les portions 7, où se trouvent les zones actives de cellules mémoire, sont protégées par la couche de protection 25. A l'étape représentée en figure 4, une couche diélectrique 27 est formée sur la surface supérieure de l'ensemble. L'épaisseur de la couche diélectrique 27 est plus faible sur les zones actives de transistors basse tension que sur les zones actives des transistors moyenne tension. A titre d'exemple, l'épaisseur de la couche 27 sur les zones actives de transistors basse tension est comprise entre 1 et 1,5 nm. L'épaisseur de la couche 27 située sur les zones actives de transistors moyenne tension peut être comprise entre 3 et 5 nm. A titre d'exemple, la couche 27 est formée par les étapes suivantes : - déposer une première couche d'oxyde de silicium sur la surface de l'ensemble, ou oxyder thermiquement la surface de 1'ensemble ; - graver les parties de cette première couche situées sur une portion 28 de la plaquette dans laquelle se trouvent les transistors basse tension, par exemple par une solution d'acide fluorhydrique ; et - former dans la portion 28 une deuxième couche d'oxyde plus fine que la première couche, par exemple par oxydation thermique. A titre de variante, la première couche d'oxyde de silicium peut être nitrurée avant l'étape de gravure. Dans une autre variante, l'étape de gravure peut en même temps retirer les parties de la première couche d'oxyde situées sur les restes de la couche de protection 25.
Une couche diélectrique 29 est déposée ensuite sur la surface de l'ensemble. A titre d'exemple, la couche diélectrique 29 est un empilement comprenant une couche d'un matériau dit à haute permittivité diélectrique en silicate d'hafnium nitruré ou non (HfSiON) surmontant une couche d'oxynitrure de silicium (SiON), empilement dont la permittivité est supérieure à la permittivité de l'oxyde de silicium. L'empilement fomant la couche diélectrique 29 peut avoir une épaisseur comprise entre 1,5 et 3 nm.
Une couche métallique 31 est déposée ensuite sur la surface de l'ensemble. A titre d'exemple, la couche métallique 31 est en nitrure de titane TiN et peut aussi comporter d'autres éléments comme du lanthane ou de l'aluminium. L'épaisseur de la couche peut être comprise entre 3 et 10 nm.
Grâce à la protection assurée par la couche de protection 25, le tricouche 21 restant en place au-dessus des zones actives de cellules mémoire n'est en contact avec aucune des couches diélectriques 27, 29 ou métallique 31. A l'étape représentée en figure 5, on retire les parties des couches 27, 29 et 31 situées sur les portions restantes de la couche de protection 25. A titre d'exemple, cette étape est réalisée par gravure humide après masquage des portions 9 de la plaquette. La couche métallique 31 peut être gravée par une solution aqueuse chauffée d'ammoniaque et de peroxyde d'hydrogène. La couche métallique 31 peut aussi être gravée par une solution de peroxyde d'hydrogène et d'acide chlorhydrique ou sulfurique. Les couches diélectriques 27 et 29 peuvent être gravées par une solution d'acide fluorhydrique. A l'étape illustrée en figure 6, on retire les portions restantes de la couche de protection 25. A titre d'exemple, cette étape peut être réalisée par gravure humide avec le même masque qu'à l'étape de la figure 5. Lorsque la couche 25 est en silicium amorphe, elle peut être éliminée par une étape de gravure par une solution d'ammoniaque, cette étape pouvant être suivie d'une étape de gravure par une solution d'acide fluorhydrique.
La gravure du silicium polycristallin ou amorphe est bien sélective par rapport à la couche d'oxyde supérieure d'oxyde de silicium du tricouche 21. De ce fait, la couche de protection peut être éliminée sans endommager le tricouche 0N0 ni en modifier les propriétés. A l'étape illustrée en figure 7, une couche conductrice 40, par exemple en silicium polycristallin dopé, est déposée sur la surface de l'ensemble. A titre d'exemple, l'épaisseur de la couche en silicium polycristallin 40 peut être comprise entre 40 et 100 nm. Des parties de la couche 40 et des parties de la couche 31 sont gravées de manière à isoler électriquement des portions de la couche 40 au-dessus des zones actives. Des portions 42 sont situées au-dessus des zones actives 5 de cellules mémoire, des portions 44 sont situées au-dessus des zones actives 11 de transistors moyenne tension, et des portions 46 sont situées au-dessus des zones actives 13 de transistors basse tension.
Dans la structure obtenue, on trouve sur chaque zone active 5 de cellule mémoire, de bas en haut : - une grille flottante 15 comprenant une région conductrice 19 sur une portion de couche diélectrique 17 ; - une portion du tricouche diélectrique 21 constituant un diélectrique intergrilles ; et - une portion 42 qui constitue la grille de commande de la cellule mémoire.
Sur chaque zone active 11 ou 13 de transistor, on trouve un empilement de grille comprenant de bas en haut : - une portion de couche diélectrique 27, plus épaisse pour les transistors moyenne tension que pour les transistors basse tension ; - une portion de couche d'un matériau diélectrique 29 à haute permittivité ; et - une grille conductrice comprenant une portion de la couche métallique 31 et une portion de couche de silicium poly-cristallin 44 ou 46.
Selon un avantage, les portions de tricouche 21 des cellules mémoire obtenues n'ont pas été en contact avec des matériaux métalliques ou avec le matériau diélectrique de la couche 29. Aucun matériau n'a pu venir altérer les propriétés du tricouche et en particulier de sa couche supérieure. De plus, les portions de tricouche 21 des cellules mémoire n'ont pas été en contact avec l'oxygène lors de phases d'oxydation thermique. En outre, grâce à la sélectivité de la gravure de la couche de protection, l'épaisseur de la couche supérieure du tricouche n'est pas modifiée au cours du procédé. De ce fait, le tricouche diélectrique des cellules mémoire formées conserve toutes les caractéristiques, telles que l'épaisseur ou la composition, du tricouche 21 déposé à l'étape illustrée en figure 1.
En outre, dans les transistors, les caractéristiques telles que l'épaisseur ou la composition des couches diélectriques 27 et 29 et métallique 31 sont fixées indépendamment des caractéristiques du tricouche 21 des cellules mémoire. En particulier, on peut former, à côté des cellules mémoire, des transistors dont les diélectriques de grille comprennent des matériaux à haute permittivité.
Le procédé permet donc avantageusement de réaliser dans une même puce des diélectriques de grilles de transistors et des diélectriques de séparation entre grilles de cellules mémoires, tout en maîtrisant de manière particulièrement fiable les caractéristiques de ces diélectriques, ce qui améliore leurs performances.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, dans les modes de réalisation décrits ci-dessus, des cellules mémoire comprenant des portions de tricouche 0N0 sont fabriquées dans et sur les portions 7 de la plaquette et des transistors sont formés dans et sur les portions 9. Des modes de réalisation sont possibles dans lesquels des portions du tricouche 0N0 sont utilisées dans des transistors formés dans et sur les portions 7, par exemple des transistors de tension plus élevée que les transistors moyenne tension.
En outre, bien que les transistors basse tension et moyenne tension fabriqués dans les modes de réalisation décrits ci-dessus comprennent un empilement particulier de portions de couches diélectriques 27, 29 et métallique 31 sous la couche conductrice 40, d'autres empilements sont possibles. En particulier, la couche métallique 31 peut être omise.
De plus, dans les modes de réalisation décrits ci-dessus, une étape d'enlèvement des restes de la couche de protection 25 est prévue et illustrée en figure 6. La couche de protection peut être en silicium polycristallin dopé, tout comme la couche conductrice 40, et dans ce cas l'étape illustrée en figure 6 peut être omise. A l'étape illustrée en figure 7, la couche de protection 25 devient alors partie intégrante de la couche conductrice 40. Les restes de la couche de protection 25 sont conservés, et ainsi le tricouche n'est pas modifié au cours du procédé.
En outre, dans le mode de réalisation décrit, la plaquette dans et sur laquelle les transistors et les cellules mémoire sont formées est de type SOI. D'autres modes de réalisation sont possibles, dans lesquels la plaquette est en matériau semiconducteur massif. Dans le cas où la plaquette est du type SOI, la couche d'isolant et la couche mince supérieure peuvent être enlevées à certains emplacements pour y former par exemple des cellules mémoire sur silicium massif.

Claims (11)

  1. REVENDICATIONS
    1. Procédé de fabrication d'une puce électronique, comprenant les étapes suivantes : a) délimiter des zones actives de cellules mémoire (5) et des zones actives de transistors (11, 13) dans une partie supérieure d'une plaquette (1), et former des grilles flottantes (15) sur les zones actives de cellules mémoire ; b) déposer un tricouche oxyde-nitrure-oxyde de silicium (21) ; c) déposer une couche de protection (25) ; d) retirer les parties de la couche de protection et du tricouche situées sur des portions (9) de ladite surface comprenant les zones actives de transistors ; e) former des couches diélectriques (27, 29) sur la surface de l'ensemble ; et f) enlever les portions desdites couches diélectriques recouvrant les parties non retirées de la couche de protection.
  2. 2. Procédé selon la revendication 1, dans lequel l'étape e) comprend les étapes suivantes : el) former une première couche (27) d'oxyde de silicium sur la surface de l'ensemble ; et e2) former une deuxième couche (29) d'un matériau à haute permittivité.
  3. 3. Procédé selon la revendication 2, dans lequel la deuxième couche (29) est un empilement comprenant une couche de silicate d'hafnium surmontant une couche d'oxynitrure de silicium.
  4. 4. Procédé selon la revendication 2 ou 3, dans lequel la deuxième couche (29) a une épaisseur comprise entre 1,5 et 3 nm.
  5. 5. Procédé selon l'une quelconque des revendications 2 à 4, dans lequel les zones actives de transistors sont des zones actives de premiers transistors (13) et des zones actives de deuxièmes transistors (11), comprenant en outre entre les étapes el) et e2) les étapes suivantes : enlever les portions de la première couche d'oxyde de silicium recouvrant des zones actives des premiers transistors ; et oxyder thermiquement l'ensemble de la surface pour former une couche d'oxyde en partie supérieure des zones actives des premiers transistors.
  6. 6. Procédé selon l'une quelconque des revendications 1 à 5, comprenant en outre entre les étapes e) et f) une étape de dépôt d'une couche métallique (31) sur les couches diélectriques (27, 29) , suivie d'une étape d'élimination des parties de la couche métallique situées au-dessus de portions non retirées de la couche de protection (25).
  7. 7. Procédé selon l'une quelconque des revendications 1 à 6, comprenant après l'étape f) une étape d'élimination du reste de la couche de protection (25).
  8. 8. Procédé selon l'une quelconque des revendications 1 à 1, dans lequel la couche de protection (25) a une épaisseur comprise entre 3 et 500 nm.
  9. 9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel la couche de protection (25) est en silicium amorphe.
  10. 10. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel la couche de protection (25) est en silicium polycristallin.
  11. 11. Puce électronique comprenant : des portions d'un tricouche oxyde-nitrure-oxyde de silicium (21), chacune étant disposée sur une grille flottante de cellules mémoire (15) ; et des portions d'un matériau à haute permittivité (29) dont chacune est disposée sur une zone active de transistor (11, 13) .
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