FR3089343A1 - Procede de realisation d’un transistor fet - Google Patents

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Abstract

Procédé de réalisation d’un transistor FET (100), comprenant :- réalisation d’un canal du transistor, comprenant au moins un nanofil (124) semi-conducteur disposé sur un substrat (102, 104) et comprenant des première et deuxième faces latérales (139.1, 139.2) opposées ;- réalisation d’au moins deux grilles factices, chacune disposée contre l’une des première et deuxième faces latérales du canal ; - gravure d’une première des deux grilles factices, formant un premier emplacement de grille contre la première face latérale du canal ;- réalisation d’une première grille (145) dans le premier emplacement de grille et contre la première face latérale du canal ;- gravure d’une deuxième des deux grilles factices, formant un deuxième emplacement de grille contre la deuxième face latérale du canal ; - réalisation d’une deuxième grille (148) dans le deuxième emplacement de grille et contre la deuxième face latérale du canal. La figure pour l’abrégé : figure 13.

Description

Description
Titre de l’invention : PROCEDE DE REALISATION D’UN TRANSISTOR FET
DOMAINE TECHNIQUE ET ART ANTÉRIEUR [0001] L’invention concerne le domaine des transistors LET utilisés pour des applications logiques à hautes performances et faible consommation de la microélectronique, ayant des performances électriques améliorées par rapport à l’état de l’art actuel et dont la tension de seuil soit facilement ajustable.
[0002] Le transistor EinEET (« Lin Eield-Effect Transistor », ou transistor à effet de champ à ailette) est aujourd’hui l’architecture de transistor LET qui permet de répondre aux spécifications des nœuds technologiques CMOS les plus avancées. Le transistor EinEET comporte un canal réalisé sous la forme d’une ou plusieurs portions de silicium en forme de « doigts » ou « d’ailettes » en relief. Cette géométrie particulière permet, par rapport à un transistor MOSEET classique, d’augmenter le niveau de courant par unité de surface obtenu dans le transistor tout en maintenant un bon contrôle électrostatique du canal et donc un faible niveau de fuite à l’état OLE, ou bloqué, du transistor. Un transistor EinEET peut être fabriqué sur un substrat bulk, ou massif, ou sur un substrat SOI. Le bon contrôle électrostatique du canal obtenu avec ce type de transistor autorise la réalisation de grilles ayant de plus petites longueurs que pour les transistors MOSEET ayant une architecture planaire, tout en conservant des performances électriques identiques voire supérieures à celles des transistors MOSEET planaires. Ainsi, un transistor EinEET peut être réalisé avec une longueur de grille pouvant atteindre environ 15 à 20 nm.
[0003] La tension de seuil d’un transistor EinEET est ajustée par le choix du métal de grille, en fonction de son travail de sortie. Par contre, un ajustement de la tension de seuil du transistor EinEET via un ajustement des dimensions géométriques (largeur et hauteur) du ou des doigts du transistor EinEET est critique et peut s’avérer incompatible avec les contraintes liées à la conservation d’un bon contrôle électrostatique, qui se traduit par un faible DIBL («Drain-induced barrier lowering », ou abaissement de la barrière de potentiel induite par le drain) et une faible pente sous le seuil. Ainsi, la réalisation, sur un même substrat ou une même puce, de plusieurs transistors EinEET fonctionnant avec des tensions de seuil différentes implique donc de réaliser différents empilements de grille (diélectrique + métal) de façon locale sur la puce ou le substrat avec différents matériaux suivant les applications visées par les différents circuits embarqués sur la puce ou le substrat.
[0004] En outre, pour des faibles longueurs de grille, par exemple inférieures à environ 15 nm, le contrôle électrostatique obtenu avec un transistor FinFET devient insuffisant. Pour de telles longueurs de grille, il est possible d’utiliser un transistor de type GAAFET (« Gate-All-Around Field-Effect Transistor », ou transistor à effet de champ à grille enrobante). Dans un tel transistor, la grille enrobe ou entoure un ou plusieurs nanofils de silicium qui forment le canal du transistor, ce qui augmente la surface de contact entre la grille et le canal du transistor et permet l’obtention d’un excellent contrôle électrostatique et une augmentation du courant de drain par unité de surface tout en gardant un plus faible courant de fuite à l’état OFF qu’un transistor FinFET ayant une même longueur de grille. Comme pour les transistors FinFET, il n’est toutefois pas possible de réaliser sur un même substrat plusieurs transistors fonctionnant avec des tensions de seuil différentes sans avoir à réaliser différents empilements de grille (diélectrique + métal) de façon locale avec différents matériaux. Comme pour le FinFET, le seul moyen d’obtenir sur un même substrat plusieurs transistors ayant des tensions de seuil différentes les unes des autres est de réaliser des empilements de grille différents pour les transistors destinés à ne pas avoir la même tension de seuil.
[0005] Le document US 2015/194489 Al décrit un autre type de transistor comprenant plusieurs nanofils de silicium entre lesquels sont disposées des portions de matériau diélectrique à forte permittivité. Ce transistor comporte donc une structure de type FinFET, avec une grille présente sur trois côtés de l’empilement formé par les nanofils et les portions diélectriques, facilitant la gravure de la grille, mais dans laquelle, par rapport à un transistor FinFET classique, un courant de drain plus important et un courant de fuite réduit sont obtenus via un meilleur contrôle électrostatique. Ce transistor permet donc de conserver la simplicité de fabrication d’un transistor FinFET, avec une gravure de la grille standard, tout en conservant les avantages (en termes de propriétés de transport) d’un transistor GAAFET. Toutefois, comme pour les transistors FinFET et GAAFET, le seul moyen de fournir une solution à multiple tensions de seuil est de réaliser des empilements de grille différents suivant la tension de seuil souhaitée pour les transistors.
[0006] Un transistor FDSOI (« Fully-Depleted Silicon On Insulator », ou silicium sur isolant totalement dépiété) a une structure qui, grâce à une polarisation depuis une face arrière du transistor, permet de moduler sa tension de seuil. Par contre, le transistor FDSOI n’offre pas les performances d’un transistor FinFET ou GAAFEET pour des faibles longueurs de grille, par exemple moins de 15 nm.
Exposé de l'invention [0007] Un but de la présente invention est de proposer un procédé de réalisation d’un transistor FET cumulant les avantages des structures des transistors FDSOI et
GAAFET, ou FDSOI et FinFET, c’est-à-dire dont la tension de seuil soit modulable tout en ayant des performances comparables à celles d’un transistor FinFET ou GAAFET, même pour des faibles longueurs de grille, par exemple inférieures à environ 15 nm.
[0008] Pour cela, il est proposé un procédé de réalisation d’un transistor FET, comprenant au moins la mise en œuvre des étapes de :
- réalisation d’un canal du transistor FET, comprenant au moins un nanofil de semiconducteur disposé sur un substrat et comprenant des première et deuxième faces latérales opposées sensiblement perpendiculaires à une face du substrat sur laquelle le canal est disposé et sensiblement parallèles à une direction de circulation d’un courant de conduction destiné à traverser le canal lorsque le transistor FET est dans un état passant ;
- réalisation d’au moins deux grilles factices, chacune disposée contre l’une des première et deuxième faces latérales du canal ;
- gravure d’une première des deux grilles factices, ou grilles temporaires (« dummy gate » en anglais), formant au moins un premier emplacement de grille contre la première face latérale du canal ;
- réalisation d’au moins une première grille dans le premier emplacement de grille et au moins contre la première face latérale du canal ;
- gravure d’une deuxième des deux grilles factices, formant au moins un deuxième emplacement de grille contre la deuxième face latérale du canal ;
- réalisation d’au moins une deuxième grille dans le deuxième emplacement de grille et au moins contre la deuxième face latérale du canal.
[0009] Avec ce procédé de réalisation, il est possible de réaliser un transistor FET dont le canal comporte au moins un nanofil de semi-conducteur, avec une grille au moins partiellement enrobante permettant de maintenir un fort niveau de courant de conduction traversant le canal. En outre, ce procédé propose de réaliser deux grilles distinctes autour du canal du transistor, l’une (par exemple la première) pouvant servir de grille avant, c’est-à-dire déclenchant le passage ou le blocage du courant à travers le canal du transistor, et l’autre (par exemple la deuxième) pouvant avoir un rôle similaire à celui de la grille arrière d’un transistor FDSOI, c’est-à-dire modulant le contrôle électrostatique du canal et donc la tension de seuil du transistor, les caractéristiques de ces deux grilles (matériaux, épaisseurs) étant indépendantes d’une grille à l’autre. Une modulation de la tension de seuil du transistor est donc possible non seulement en choisissant les matériaux et les épaisseurs de ces matériaux formant le diélectrique de grille et le matériau conducteur de grille de cette deuxième grille indépendamment de ceux de la première grille, mais également grâce à la possibilité de moduler la valeur d’un potentiel électrique appliqué sur la deuxième grille.
[0010] Par exemple, indépendamment de l’épaisseur du diélectrique de la première grille, l’épaisseur du diélectrique de la deuxième grille (qui permet de moduler la tension de seuil du transistor) peut être choisie suffisamment fine pour favoriser un bon contrôle de la deuxième grille sur une partie des flancs latéraux du canal. Le diélectrique de grille de la deuxième grille a une épaisseur qui peut être aisément ajustée et qui peut notamment être très fine, contrairement à l’épaisseur du diélectrique enterré d’un transistor LDSOI qui peut difficilement être inférieure à 20 nm sans engendrer une forte variabilité.
[0011] Cette indépendance des caractéristiques des première et deuxième grilles l’une par rapport à l’autre est obtenue notamment grâce à la mise en œuvre séquentielle des étapes de réalisation de ces grilles, la première grille étant réalisée avant la deuxième grille.
[0012] Sur la nature des matériaux conducteurs de grille des première et deuxième grilles, un travail de sortie différent peut être obtenu entre les première et deuxième grilles afin d’ajuster une tension de seuil désirée. Une dissymétrie peut être créée par les deux grilles entre les deux flancs latéraux du canal. Cette dissymétrie peut être générée par un changement d’épaisseur entre les diélectriques de grille des première et deuxième grilles.
[0013] Le procédé peut être mis en œuvre pour réaliser des transistors LET de type n et/ou p. [0014] De manière avantageuse, chacune des deux grilles peut être polarisée indépendamment l’une de l’autre. En variante, il est possible que les deux grilles soient connectées ensemble.
[0015] Ce procédé peut être mis en œuvre pour créer une plateforme à multiple tensions de seuil comprenant plusieurs groupes de transistors LET ayant des tensions de seuil différentes.
[0016] La direction de circulation du courant de conduction destiné à traverser le canal lorsque le transistor LET est dans un état passant correspond à la direction de circulation du courant circulant dans le canal entre le drain et la source ou de la source vers le drain selon la conductivité du transistor (n ou p).
[0017] Selon un mode de réalisation avantageux, le procédé peut être tel que :
- le canal comporte plusieurs nanofils superposés les uns au-dessus des autres ;
- chaque nanofil comporte des première et deuxième faces latérales formant les première et deuxième faces latérales du canal.
[0018] Ce mode de réalisation avantageux permet notamment la réalisation d’un transistor GAAEET dans lequel, via l’augmentation du nombre de nanofils superposés, le niveau de courant par unité de surface pouvant être atteint dans le canal est plus important.
[0019] La réalisation du canal peut comporter la mise en œuvre des étapes de :
- réalisation, sur le substrat, d’un empilement alterné de premières couches de semi conducteur et d’au moins une deuxième couche de matériau configuré pour être gravé sélectivement par rapport au semi-conducteur des premières couches ;
- réalisation, sur l’empilement, d’un masque de gravure dont le motif, dans un plan parallèle au substrat, correspond à celui du canal ;
- gravure de l’empilement selon le motif du masque de gravure, telle que des portions restantes des premières couches de semi-conducteur forment les nanofils.
[0020] Le plan parallèle au substrat correspond à un plan parallèle aux faces principales du substrat, c’est-à-dire les deux faces du substrat ayant les plus grandes dimensions et qui forment généralement les faces supérieure et inférieure du substrat. Le canal du transistor est réalisé sur l’une de ces faces principales du substrat, à savoir la face supérieure.
[0021] La réalisation des deux grilles factices peut comporter la mise en œuvre des étapes de :
- dépôt d’au moins un matériau sacrificiel recouvrant le substrat et le canal ;
- planarisation du matériau sacrificiel avec arrêt sur le masque de gravure ;
- gravure du matériau sacrificiel telle qu’au moins deux portions restantes du matériau sacrificiel forment les deux grilles factices.
[0022] Le procédé peut comporter en outre, après la gravure de l’empilement, la mise en œuvre d’une étape de gravure d’au moins une portion restante de la deuxième couche disposée entre les nanofils.
[0023] Dans ce cas, le procédé peut comporter en outre, entre la gravure de ladite au moins une portion restante de la deuxième couche disposée entre les nanofils et la réalisation des deux grilles factices, la mise en œuvre d’une étape de réalisation d’au moins une portion de matériau diélectrique entre les nanofils. Cette portion de matériau diélectrique réalisée entre les nanofils après la gravure de la portion restante de la deuxième couche disposée entre les nanofils sert notamment à empêcher le dépôt du matériau sacrificiel, utilisé pour la réalisation des grilles factices, entre les nanofils.
[0024] La réalisation de la première grille peut comporter la mise en œuvre des étapes suivantes :
- dépôt d’un premier diélectrique de grille à forte permittivité dans le premier emplacement de grille et au moins contre la première face latérale du canal ;
- dépôt d’un premier matériau conducteur de grille dans le premier emplacement de grille et contre le premier diélectrique de grille ;
[0025] et la réalisation de la deuxième grille peut comporter la mise en œuvre des étapes suivantes :
- dépôt d’un deuxième diélectrique de grille dans le deuxième emplacement de grille et au moins contre la deuxième face latérale du canal ;
- dépôt d’un deuxième matériau conducteur de grille dans le deuxième emplacement de grille et contre le deuxième diélectrique de grille.
[0026] Le premier diélectrique de grille peut avoir une forte permittivité et correspondre donc à un diélectrique dit « High-K », c’est-à-dire dont la permittivité diélectrique a une valeur supérieure à celle de la permittivité diélectrique du SiO2 qui est égale à environ 3,9.
[0027] La portion de matériau diélectrique peut comporter au moins un matériau diélectrique dont la permittivité relative est supérieure à 3,9, et la portion de matériau diélectrique peut être conservée lors de la mise en œuvre des étapes de réalisation des première et deuxième grilles.
[0028] Le procédé peut comporter en outre, entre la réalisation de ladite au moins une portion de matériau diélectrique entre les nanofils et le dépôt du premier diélectrique de grille, la mise en œuvre d’une étape de gravure de ladite au moins une portion de matériau diélectrique entre les nanofils, et dans lequel le premier diélectrique de grille est déposé également entre les nanofils, contre des parois des nanofils qui sont sensiblement perpendiculaires aux faces latérales du canal.
[0029] Le procédé peut comporter en outre, avant la réalisation de la deuxième grille, une étape de détermination de la nature du ou des matériaux destinés à former le deuxième diélectrique de grille et de l’épaisseur du deuxième diélectrique de grille, en fonction de la valeur d’au moins une tension de seuil du transistor LET.
[0030] Le procédé peut être tel que :
- le canal comporte un premier et un deuxième empilements de nanofils disposés sur le substrat l’un à côté de l’autre, les nanofils de chacun des premier et deuxième empilements étant superposés les uns au-dessus des autres ;
- les nanofils de chacun des premier et deuxième empilements comportent chacun des première et deuxième faces latérales formant les première et deuxième faces latérales du canal ;
- la deuxième grille est disposée entre les premier et deuxième empilements de nanofils et contre les deuxièmes faces latérales des nanofils des premier et deuxième empilements ;
- la première grille comporte au moins deux parties distinctes, l’une des deux parties de la première grille étant disposée contre les premières faces latérales des nanofils du premier empilement, et l’autre des deux parties de la première grille étant disposée contre les premières faces latérales des nanofils du deuxième empilement.
[0031] Dans ce cas, la première grille peut être réalisée en formant une structure interdigitée.
[0032] Selon une autre réalisation, le procédé peut être tel que :
- le canal comporte plusieurs premiers et deuxièmes empilements de nanofils disposés sur le substrat les uns à côté des autres, les nanofils de chacun des premiers et deuxièmes empilements étant superposés les uns au-dessus des autres ;
- les nanofils de chacun des premiers et deuxièmes empilements comportent chacun des première et deuxième faces latérales ;
- la deuxième grille comporte plusieurs parties distinctes chacune disposée entre un des premiers empilements de nanofils et un des deuxièmes empilements de nanofils et contre les deuxièmes faces latérales des nanofils desdits un des premiers empilements et un des deuxièmes empilements ;
- la première grille comporte plusieurs parties distinctes chacune disposée contre les premières faces latérales des nanofils d’un des premiers et deuxièmes empilements ou contre les premières faces latérales des nanofils d’un des premiers empilements et d’un des deuxièmes empilements.
[0033] Là encore, la première grille peut être réalisée sous la forme d’une structure interdigitée.
[0034] Le substrat peut comporter une couche diélectrique et une couche électriquement conductrice telles que la couche diélectrique soit disposée entre le canal et la couche électriquement conductrice, et l’une des première et deuxième grilles peut être reliée électriquement à la couche électriquement conductrice. Cette couche électriquement conductrice, par exemple formée par dopage sous une couche diélectrique enterrée d’un substrat de type semi-conducteur sur isolant, peut ainsi permettre la prise de contact électrique de l’une de deux grilles depuis la face arrière, l’autre grille pouvant être reliée électriquement à un contact électrique directement depuis la face avant du transistor.
[0035] Le substrat peut être de type semi-conducteur sur isolant, par exemple SOI.
Brève description des dessins [0036] La présente invention sera mieux comprise à la lecture de la description d’exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels :
[0037] [fig.l] [0038] [fig.2] [0039] [fig.3] [0040] [fig.4] [0041] [fig.5] [0042] [fig.6] [0043] [fig.7] [0044] [fig.8] [0045] [fig.9] [0046] [fig. 10] [0047] [0048] [0049] [0050] [0051] [0052] [0053] [0054] [0055] [0056] [0057] [0058] [0059] [0060] [0061] [0062] [0063] [0064] [0065] [0066] [0067] [0068] [0069] [0070] [fig-11] [fig. 12] [fig-13] représentent les étapes d’un procédé de réalisation d’un transistor FET à tension de seuil modulable, selon un premier mode de réalisation ;
[fig. 14] et [fig. 15] représentent chacune un transistor FET obtenu en mettant en œuvre un procédé de réalisation d’un transistor FET à tension de seuil modulable respectivement selon un deuxième et un troisième modes de réalisation ;
[fig· 16] [fig. 17] [fig.18] [fig. 19] [fig.20] [fig.21] représentent des caractéristiques obtenues avec un exemple de réalisation particulier du transistor FET formé par la mise en œuvre d’un procédé de réalisation d’un transistor FET à tension de seuil modulable selon le deuxième mode de réalisation ;
[fig.22] et [fig.23] représentent une partie des étapes d’un procédé de réalisation d’un transistor FET à tension de seuil modulable, selon un quatrième mode de réalisation.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ciaprès portent les mêmes références numériques de façon à faciliter le passage d’une figure à l’autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n’étant pas exclusives les unes des autres et peuvent se combiner entre elles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
On se réfère tout d’abord aux figures 1 à 13 qui représentent les étapes d’un procédé de réalisation d’un transistor FET 100 à tension de seuil modulable, selon un premier mode de réalisation.
Comme représenté sur la figure 1, le transistor 100 est réalisé à partir d’un substrat de type semi-conducteur sur isolant, ici SOI. Le substrat SOI comporte une couche support 102 de semi-conducteur sur laquelle est disposée une couche diélectrique enterrée 104, ou BOX (« Buried OXide » en anglais), et une couche superficielle 106 de semi-conducteur.
[0071] La couche support 102 comporte par exemple du silicium, et son épaisseur est par exemple égale à plusieurs centaines de microns.
[0072] La couche diélectrique enterrée 104 comporte par exemple un oxyde de semiconducteur, avantageusement du SiO2. L’épaisseur de la couche diélectrique enterrée 104 est par exemple comprise entre environ 25 nm et 145 nm.
[0073] Le semi-conducteur de la couche superficielle 106 correspond à celui souhaité pour réaliser un ou l’un des nanofils destinés à former le canal du transistor 100. Dans le premier mode de réalisation décrit ici, ce semi-conducteur correspond à du silicium. En variante, ce semi-conducteur peut être du SiGe, avec dans ce cas une couche de silicium qui est formée ultérieurement sur la couche superficielle 106 et qui sert à réaliser le nanofil ou l’un des nanofils du transistor 100. L’épaisseur de la couche 106 est par exemple comprise entre environ 4 nm et 25 nm.
[0074] Dans le premier mode de réalisation, le transistor 100 comporte un canal destiné à être formé de plusieurs nanofils de semi-conducteur superposés les uns au-dessus des autres. Un empilement alterné de couches du semi-conducteur de ces nanofils (incluant la couche superficielle 106) et d’un autre matériau configuré pour être gravé sélectivement vis-à-vis de ce semi-conducteur est formé sur la couche diélectrique enterrée 104. Dans le premier mode de réalisation décrit ici, le semi-conducteur des nanofils correspond à du silicium, et le matériau configuré pour être gravé sélectivement visà-vis du silicium correspond à du SiGe. Sur la figure 1, cet empilement comporte la couche superficielle 106 et des couches 110 (trois couches 110.1 - 110.3 dans cet exemple) de silicium destinées à former les nanofils du canal du transistor 100, et des couches 108 (trois couches 108.1 - 108.3 dans cet exemple) de SiGe qui serviront à former les espacements entre les nanofils du canal du transistor 100. Sur l’exemple de la figure 1, la couche 108.1 est disposée entre la couche superficielle 106 et la couche 110.1, et chacune des couches 108.2 et 108.3 est disposée entre deux des couches
110.1 - 110.3. L’empilement de couches 106, 108 et 110 forme un super-réseau Si/ SiGe.
[0075] Le nombre de couches formant cet empilement alterné de couches 106, 108 et 110 est choisi en fonction du nombre de nanofils superposés destinés à former le canal du transistor 100. Dans le premier mode de réalisation décrit ici, le canal du transistor 100 est destiné à être formé de quatre nanofils superposés, et l’empilement réalisé comporte donc la couche 106 et trois couches 110.1 - 110.3 chacune destinée à former l’un des nanofils.
[0076] De manière générale, le transistor 100 comporte un nombre de nanofils superposés compris entre environ 2 et 8.
[0077] La concentration en germanium dans le SiGe des couches 108 est telle qu’une bonne sélectivité de gravure vis-à-vis du silicium des couches 106 et 110 soit obtenue, et est par exemple comprise entre environ 20 % et 45 %, et est par exemple égale à 20 %, 30 % ou 45 %. Plus la concentration en germanium dans le SiGe des couches 108 est importante, plus la sélectivité de gravure de ce SiGe vis-à-vis du silicium des couches 106 et 110 est importante.
[0078] Les couches 108 et 110 sont par exemple réalisées par épitaxie à partir de la couche superficielle 106. L’épaisseur de chacune des couches 108, 110 de l’empilement est par exemple comprise entre environ 5 nm et 20 nm, et est par exemple égale à environ 10 nm. Dans le mode de réalisation décrit ici, l’épaisseur totale de l’empilement formé par les couches 106, 108 et 110 est par exemple égale à environ 84 nm.
[0079] Une première couche d’arrêt de gravure 112 est ensuite déposée sur l’empilement de couches 106, 108 et 110. Cette couche 112 comporte par exemple du HfO2ou du SiO2, par exemple formé par dépôt tel qu’un dépôt PVD (dépôt physique en phase vapeur), CVD (dépôt chimique en phase vapeur) ou encore ALD (dépôt par couche atomique), à une température égale à environ 300°C, et a par exemple une épaisseur égale à environ 4 nm.
[0080] Un masque dur, destiné à former une séparation entre les deux grilles du transistor 100, est ensuite réalisé sur cet empilement. Une couche 114 de matériau adapté pour former un tel masque dur, par exemple du nitrure de semi-conducteur tel que du SiN, est tout d’abord déposée sur l’empilement (voir figure 2). L’épaisseur de la couche 114 est par exemple égale à environ 55 nm, ou plus généralement comprise entre environ 40 nm et 100 nm. Le dépôt mis en œuvre pour former cette couche 114 est par exemple de type LPCVD (dépôt chimique en phase vapeur basse pression), et est mis en œuvre à une température par exemple égale à environ 778°C.
[0081] Comme représenté sur les figures 3 et 4 (la figure 3 correspond à une vue en coupe selon un axe AA visible sur la figure 4, la figure 4 correspond à une vue de dessus de la structure réalisée), des étapes de lithographie et de gravure à travers les couches 114, 112, 110, 108, 106 et une partie de l’épaisseur de la couche 104 sont mises en œuvre, selon un motif (dans le plan (X,Y) parallèle au plan principal du substrat) correspondant à celui des nanofils et éventuellement d’au moins une partie des régions de source et de drain du transistor 100. La portion restante de la couche 114 forme un masque dur 116. Comme cela est visible sur la figure 4, le motif gravé dans l’empilement de couches 114, 112, 110, 108, 106 et 104, dans le plan (X,Y), comporte une partie centrale 118 dans laquelle sont formés les nanofils du canal du transistor 100. Les extrémités de la partie centrale 118 sont reliées à deux parties 120, 122 de dimensions plus importantes (selon l’axe Y, qui appartient au plan principal du substrat et qui est sensiblement perpendiculaire à la future direction de circulation du courant dans les nanofils) et destinées à la réalisation des source et drain du transistor 100. En variante, il est possible que les parties 120, 122 n’aient pas des dimensions plus importantes, selon l’axe Y, que celles de la partie centrale 118.
[0082] Les portions restantes des couches 106 et 110 forment notamment des nanofils 124 superposés (quatre nanofils 124.1 - 124.4 dans cet exemple) espacés les uns des autres par des portions 126 (trois portions 126.1 - 126.3 dans cet exemple) correspondant aux portions restantes des couches 108. La portion restante de la couche 112 porte la référence 128 sur la figure 3. Cette gravure est prolongée à travers une partie de l’épaisseur de la couche diélectrique enterrée 104 telle qu’une partie 130 de la couche 104 ait, sur la partie de l’épaisseur gravée de la couche 104, un motif similaire à celui du masque 116 et des portions restantes des autres couches 112, 110, 108, 106.
[0083] La largeur de la partie centrale 118 (dimension selon l’axe Y), définissant la dimension critique du transistor 100 et qui correspond à la largeur des nanofils 124, est ici égale à environ 20 nm, et peut par exemple être comprise entre environ 10 nm et 50 nm. La longueur de la partie centrale 118 (dimension selon l’axe X), définissant la longueur des nanofils 124, est par exemple comprise entre environ 10 nm et 500 nm.
[0084] Comme représenté sur la figure 5, les portions 126 de SiGe localisées dans la partie centrale 118, entre les nanofils 124, sont gravées sélectivement par rapport au semiconducteur des nanofils 124, libérant ainsi ces nanofils 124 les uns par rapport aux autres. Cette gravure sélective correspond avantageusement à une gravure chimique, par exemple mise en œuvre avec de l’acide acétique. Les nanofils 124 sont maintenus à leurs extrémités par des plots de semi-conducteur formés par les parties de l’empilement de couches 106, 108 et 110 se trouvant dans les parties 120, 122 et dans lesquelles le SiGe des couches 108 n’est pas gravé. Cette gravure du matériau des portions 126 forme des espaces vides 132 (trois espaces vides 132.1 - 132.3 dans cet exemple) entre les nanofils 124.
[0085] Un matériau diélectrique est ensuite déposé de manière conforme sur l’ensemble de la structure réalisée, puis est gravé (par exemple par une gravure humide) afin de conserver uniquement des portions 134 (trois portions 134.1 - 134.3 dans cet exemple) du matériau diélectrique qui remplissent les espaces vides 132 entre les nanofils 124 (voir figure 6). Le matériau diélectrique des portions 134 correspond par exemple à un oxyde ou du nitrure de semi-conducteur, comme par exemple du SiO2 ou du SiN.
[0086] Une deuxième couche d’arrêt de gravure 136, comprenant par exemple du TEOS (orthosilicate de tétraéthyle) et dont l’épaisseur est par exemple comprise entre 2 et 10 nm, est déposée sur l’ensemble de la structure réalisée, recouvrant ainsi la couche 104, les flancs latéraux des nanofils 124, des portions diélectriques 134, de la portion 128 et du masque dur 116, ainsi que la face supérieure du masque dur 116.
[0087] Des grilles factices 138, ou grilles temporaires (« dummy gate » en anglais), sont ensuite réalisées des deux côtés de rempilement des nanofils 124 et des portions 134, c’est-à-dire contre des première et deuxième faces latérales 139.1, 139.2 du canal du transistor 100 (avec la couche 136 interposée entre ces grilles factices 138 et l’empilement des nanofils 124 et des portions 134). Ces première et deuxième faces latérales 139.1, 139.2 (qui sont parallèles au plan (X,Z) sur la figure 7) sont opposées, sensiblement perpendiculaires à une face du substrat sur laquelle le canal est disposé (face parallèle au plan (X,Y) sur la figure 7) et sensiblement parallèles à une direction de circulation d’un courant de conduction destiné à traverser le canal lorsque le transistor 100 est passant (direction parallèle à l’axe X sur la figure 7).
[0088] Pour la réalisation des grilles factices 138, une couche de matériau destinée à former ces grilles factices 138 est tout d’abord déposée sur toute la structure réalisée à ce stade du procédé, recouvrant la deuxième couche d’arrêt de gravure 136, y compris sur l’empilement 116+124+128+134. Cette couche a une épaisseur supérieure à la somme des épaisseurs de l’empilement formé des nanofils 124, des portions 134, de la portion 128, du masque dur 116 et de la couche 136. Dans l’exemple de réalisation décrit ici, cette couche a une épaisseur égale à environ 380 nm et plus généralement comprise entre environ 100 nm et 500 nm. En outre, le matériau de cette couche correspond par exemple à du silicium polycristallin ou tout autre matériau pouvant être gravé sélectivement par rapport au matériau diélectrique qui sera utilisé par la suite pour former une isolation autour du transistor 100.
[0089] Cette couche destinée à former les grilles factices 138 est ensuite planarisée, par exemple en mettant en œuvre une CMP (planarisation mécano-chimique), avec arrêt sur la deuxième couche d’arrêt de gravure 136 (plus précisément sur la partie de cette couche 136 localisée au sommet de l’empilement 116+124+128+134. La réalisation de grilles factices 138 est achevée en mettant en œuvre une lithographie et une gravure, avec arrêt sur la deuxième couche d’arrêt de gravure 136, selon le motif souhaité pour ces grilles factices 138. A l’issue de ces étapes, deux grilles factices 138.1, 138.2 disposées de part et d’autre de l’empilement des nanofils 124 et des portions 134 et du masque dur 116, et chacune contre une des faces latérales 139.1, 139.2 du canal, sont obtenues (voir la figure 7). Ces deux grilles factices 138.1, 138.2 sont séparées l’une de l’autre par l’empilement des nanofils 124 et des portions 134 ainsi que par le masque dur 116 et la couche 136.
[0090] Comme représenté sur la figure 8, un diélectrique d’isolation 140, également appelé PMD (« Primary Metal Dielectric » en anglais) est ensuite formé autour des éléments du transistor précédemment réalisés. Ce diélectrique d’isolation 140 correspond par exemple à du SiO2. Ce diélectrique d’isolation 140 est par exemple réalisé par un dépôt sous la forme d’une couche épaisse (épaisseur supérieure à celle des grilles factices 138) puis une planarisation avec arrêt sur la couche 136.
[0091] Une première des deux grilles factices 138.1, 138.2 est ensuite gravée (la première grille factice 138.1 sur la figure 9). Cette gravure est sélective vis-à-vis des matériaux des nanofils 124, des portions 134, du masque dur 116 et du diélectrique d’isolation 140, et correspond, dans l’exemple de réalisation décrit ici, à une gravure chimique mise en œuvre par exemple avec une solution de TMAH (hydroxyde de tétraméthylammonium). Afin que la deuxième grille factice 138.2 ne soit pas gravée lors de cette étape de gravure, un masque est par exemple réalisé au-dessus de cette deuxième grille factice 138.2 afin de la protéger. Les portions de la couche 136 se trouvant contre les flancs latéraux de l’empilement 116+124+128+134 et contre la couche 104 sont également gravées. Comme représenté sur la figure 9, à l’issue de cette gravure, un espace vide est présent à l’emplacement précédemment occupé par la première grille factice 138.1, cet espace vide formant un premier emplacement de grille 142.1 qui permettra de former ensuite une première grille contre la première face latérale 139.1 du canal du transistor 100.
[0092] Les portions 134 sont accessibles depuis ce premier emplacement de grille 142.1 et sont gravées, par exemple par la mise en œuvre d’une gravure humide (figure 10). Cette gravure forme des espaces vides 143 entre les nanofils 124 (trois espaces vides
143.1 - 143.3 sur l’exemple de la figure 10).
[0093] Une première grille 145 est ensuite réalisée dans le premier emplacement de grille
142.1 et dans les espaces vides 143 entre les nanofils 124. Un premier diélectrique de grille 144 de cette première grille 145 est tout d’abord déposé de manière conforme contre les parois du premier emplacement de grille 142.1 et des espaces vides 143 entre les nanofils 124 (voir figure 10). Ce premier diélectrique de grille 144 est formé d’un ou plusieurs matériaux diélectriques superposés, déposés notamment contre la première face latérale 139.1 formée par les premières faces latérales des nanofils 124 ainsi que contre les parois supérieures et inférieures des nanofils 124 accessibles depuis les espaces vides 143. Le premier diélectrique de grille 144 comporte par exemple un matériau diélectrique à forte permittivité (également appelé diélectrique High-K, et dont la permittivité diélectrique est par exemple supérieure à environ 3,9), comme par exemple du HfO2 et/ou de l’Al2O3, et a par exemple une épaisseur comprise entre environ 1 nm et 5 nm. Selon un exemple de réalisation, le premier diélectrique de grille 144 comporte une première couche de SiO2 d’épaisseur égale à environ 0,7 nm et d’une deuxième couche de HfO2 d’épaisseur égale à environ 1,7 nm.
[0094] La première grille 145 comporte également un premier matériau conducteur de grille 146, par exemple formé d’un ou plusieurs matériaux électriquement conducteurs tel qu’un ou plusieurs métaux, est ensuite déposé dans l’espace restant du premier emplacement de grille 142.1 et des espaces vides 143, en recouvrant le premier diélectrique de grille 144. Le premier matériau conducteur de grille 146 comporte par exemple du TiN et/ou du TaN et/ou du W. Ce premier matériau conducteur de grille 146 de la première grille 145 est ici formé par un dépôt puis une planarisation (par exemple une CMP) avec arrêt sur le diélectrique d’isolation 140 et sur la couche 136.
[0095] La deuxième grille factice 138.2 est ensuite gravée. Comme pour la gravure de la première grille factice 138.1, la gravure de la deuxième grille factice 138.2 est sélective vis-à-vis des matériaux des nanofils 124 et du masque dur 116, et est par exemple similaire à celle mise en œuvre pour la gravure de la première grille factice
138.1 (gravure humide TMAH). Un masque de gravure est réalisé au-dessus de la première grille 145 afin que la première grille 145 ne soit pas impactée par cette gravure. . Les portions de la couche 136 se trouvant contre les flancs latéraux de l’empilement 116+124+128+134 et contre la couche 104 sont également gravées. Comme représenté sur la figure 12, à l’issue de cette gravure, un deuxième emplacement de grille 142.2 est formé par l’espace vide obtenu à l’emplacement précédemment occupé par la deuxième grille factice 138.2. La deuxième face latérale
139.2 du canal du transistor 100 est accessible depuis ce deuxième emplacement de grille 142.2 et fait partie des parois de ce deuxième emplacement de grille 142.2.
[0096] Comme représenté sur la figure 13, une deuxième grille 148 est réalisée dans le deuxième emplacement de grille 142.2. Cette deuxième grille 148 est formée d’un deuxième diélectrique de grille 150 et un deuxième matériau conducteur de grille 152. Cette deuxième grille 148 est réalisée notamment contre la deuxième face latérale
139.2 du canal qui correspond aux deuxièmes faces latérales des nanofils 124.
[0097] Contrairement à la première grille 145 dont la fonction est similaire à celle d’une grille avant d’un transistor FET, c’est-à-dire servant à déclencher le passage ou le blocage du courant à travers le canal du transistor 100, la deuxième grille 148 du transistor 100 peut servir à moduler le contrôle électrostatique des nanofils 124 et donc à moduler la valeur de la tension de seuil du transistor 100 afin d’augmenter le niveau de courant à faible tension de seuil (augmentation des performances du transistor 100) ou de réduire le courant de fuite à plus forte tension de seuil du transistor 100 (baisse de la consommation du transistor 100). Ainsi, les matériaux et les épaisseurs du deuxième diélectrique de grille 150 et du deuxième matériau conducteur de grille 152 sont adaptés en fonction de la gamme de valeurs dans laquelle la tension de seuil du transistor 100 est destinée à être modulée. Par exemple, le deuxième diélectrique de grille 150 comporte du HfO2, ou plus généralement un matériau diélectrique de constante diélectrique comprise entre environ 3 et 20, et son épaisseur est par exemple comprise entre environ 1 nm et 10 nm, ou avantageusement comprise entre environ 1 nm et 5 nm. Le métal formant le deuxième matériau conducteur de grille 152 est notamment choisi en fonction de la valeur de son travail de sortie, ce métal pouvant être similaire ou non au premier matériau conducteur de grille 146 de la première grille
145.
[0098] Le transistor 100 est ensuite achevé en réalisant des contacts électriques reliés aux première et deuxième grilles 145, 148 et qui sont localisés, dans le premier mode de réalisation décrit ici, en face avant du transistor 100. Ainsi, le premier potentiel électrique appliqué sur le contact électrique relié à la première grille 145 déclenche ou bloque, en fonction de sa valeur, le passage du courant à travers le canal du transistor 100 formé par les nanofils 124. Le deuxième potentiel électrique appliqué sur le contact électrique relié à la deuxième grille 148 module, en fonction de sa valeur, la tension de seuil du transistor 100.
[0099] Bien que ce transistor 100 fonctionne avantageusement en appliquant des potentiels électriques distincts sur les première et deuxième grilles 145, 148, il est toutefois possible d’appliquer un même potentiel électrique sur les première et deuxième grilles 145, 148, ou encore de relier électriquement entre elles les première et deuxième grilles 145, 148, par exemple lorsque la tension de seuil du transistor 100 n’a pas à être modulée.
[0100] Dans le premier mode de réalisation décrit ci-dessus, le transistor 100 comporte un seul empilement de plusieurs nanofils 124.
[0101] Selon un deuxième mode de réalisation, le transistor 100 comporte plusieurs empilements de nanofils disposés les uns à côté des autres. La figure 14 représente un exemple de réalisation d’un tel transistor 100 selon ce deuxième mode de réalisation. Sur cette figure 14, le transistor 100 comporte deux empilements de nanofils 124.1-124.4 et 124.5-124.8 formés sur le substrat l’un à côté de l’autre, les nanofils 124 de chacun des premier et deuxième empilements étant superposés les uns audessus des autres. Chacun de ces deux empilements de nanofils est surmonté par un masque dur 116.1, 116.2.
[0102] Dans ce deuxième mode de réalisation, les nanofils 124 de chacun des premier et deuxième empilements comportent chacun des première et deuxième faces latérales formant des premières et deuxièmes faces latérales du canal du transistor 100.
[0103] La deuxième grille 148 est ici disposée entre les premier et deuxième empilements de nanofils 124 et contre les deuxièmes faces latérales des nanofils 124 de ces deux empilements qui forment les deuxièmes faces latérales du canal du transistor 100.
[0104] De plus, dans ce deuxième mode de réalisation, la première grille comporte deux parties distinctes 145.1, 145.2 chacune réalisée d’un côté d’un des empilements de nanofils 124.1-124.4 et 124.5-124.8 opposé à celui où est formée la deuxième grille 148. Chacune de ces deux parties 145.1, 145.2 comporte un premier diélectrique de grille 144.1, 144.2 et un premier matériau conducteur de grille 146.1, 146.2, par exemple similaires à ceux précédemment décrits en lien avec le premier mode de réalisation. L’une de ces deux parties 145.1 de la première grille est disposée contre les premières faces latérales des nanofils d’un des deux empilements de nanofils 124 et entre les nanofils de cet empilement. L’autre des deux parties 145.2 de la première grille est disposée contre les premières faces latérales des nanofils de l’autre des deux empilements de nanofils 142 entre les nanofils de cet empilement.
[0105] Les contacts électriques reliés aux première et deuxième grilles 145, 148 sont représentés schématiquement sur la figure 14, les deux parties 145.1, 145.2 de la première grille étant reliées électriquement entre elles au niveau de la face avant du transistor 100. La deuxième grille 148 est également reliée électriquement à un contact électrique au niveau de la face avant du transistor 100.
[0106] En variante, il est possible que la première grille 145 soit formée entre les deux empilements de nanofils 124, et que la deuxième grille 148 comporte deux parties distinctes chacune réalisée d’un côté d’un des empilements de nanofils 124 opposé à celui où est formée la première grille.
[0107] Comme pour le premier mode de réalisation, lorsque la tension de seuil du transistor 100 n’est pas destinée à être modulée, les deux parties 145.1, 145.2 de la première grille et la deuxième grille 148 peuvent être reliées électriquement entre elles ou un même potentiel électrique peut être appliqué sur les deux parties 145.1, 145.2 de la première grille et la deuxième grille 148.
[0108] Le transistor 100 selon le deuxième mode de réalisation est réalisé en mettant en œuvre des étapes analogues à celles précédemment décrites pour la réalisation du transistor 100 selon le premier mode de réalisation.
[0109] La figure 15 représente le transistor 100 selon un troisième mode de réalisation.
[0110] Dans ce troisième mode de réalisation, le transistor 100 comporte plusieurs premiers et deuxièmes empilements de nanofils 124 disposés sur le substrat les uns à côté des autres, les nanofils 124 de chacun de ces empilements étant superposés les uns audessus des autres. Dans l’exemple de réalisation décrit ici, le transistor 100 comporte deux premiers empilements de nanofils 124.1-124.4 et 124.9-124.12 et deux deuxièmes empilements de nanofils 124.5-124.8 et 124.13-124.16, et chacun de ces premiers et deuxièmes empilements comprend quatre nanofils superposés.
[0111] La première grille comporte plusieurs parties distinctes chacune disposée contre les premières faces latérales des nanofils d’un des premiers empilements ou contre les premières faces latérales des nanofils d’un des premiers empilements et d’un des deuxièmes empilements. Sur l’exemple de réalisation représenté sur la figure 15, la première grille comporte une première partie 145.1 formée notamment contre les premières faces latérales du premier empilement de nanofils 124.1-124.4 et entre ces nanofils. La première grille comporte également une deuxième partie 145.2 formée entre le deuxième empilement de nanofils 124.5-124.8 et le premier empilement de nanofils 124.9-124.12 et commune à ces deux empilements. Cette deuxième partie
145.2 de la première grille est disposée notamment contre les premières faces latérales des nanofils 124.5-124.8 et 124.9-124.12 et entre ces nanofils. Enfin, la première grille comporte une troisième partie formée d’un côté du deuxième empilement de nanofils 124.13-124.16, contre les premières faces latérales de ces nanofils 124.13-124.16 et entre ces nanofils. En outre, chacune des parties 145.1-145.3 de la première grille comporte un premier diélectrique de grille 144.1-144.3 et un premier matériau conducteur de grille 146.1-146.3, par exemple similaires à ceux précédemment décrits en lien avec le premier mode de réalisation.
[0112] La deuxième grille comporte également plusieurs parties distinctes chacune disposée entre un des premiers empilements de nanofils et un des deuxièmes empilements de nanofils. Sur l’exemple représenté sur la figure 15, la deuxième grille comporte une première partie 148.1 formée entre les premier et deuxième empilements de nanofils 124.1-124.4 et 124.5-124.8 et commune à ces deux empilements, et contre les deuxièmes faces latérales de ces nanofils. La deuxième grille comporte également une deuxième partie 148.2 formée entre les premier et deuxième empilements de nanofils 124.9-124.12 et 124.13-124.16 et commune à ces deux empilements, et contre les deuxièmes faces latérales de ces nanofils. En outre, chacune des parties 148.1, 148.2 de la deuxième grille comporte un deuxième diélectrique de grille 150.1, 150.2 et un deuxième matériau conducteur de grille 152.1, 152.2, par exemple similaires à ceux précédemment décrits en lien avec le premier mode de réalisation.
[0113] Les trois parties 145.1-145.3 de la première grille sont reliées électriquement entre elles et à un même contact électrique formé en face avant du transistor 100. Les deux parties 148.1, 148.2 de la deuxième grille sont reliées électriquement entre elles par l’intermédiaire d’une couche électriquement conductrice 154 formée sous la couche diélectrique enterrée 104, par exemple par un fort dopage d’une partie supérieure de la couche 102, et par l’intermédiaire d’un contact électrique 156 traversant la diélectrique d’isolation 140 et rendant accessible électriquement la deuxième grille depuis la face avant du transistor 100.
[0114] Une telle couche électriquement conductrice 154 formée sous la couche diélectrique enterrée 104 peut être présente quel que soit le mode de réalisation du transistor 100, et être reliée électriquement à l’une ou l’autre des deux grilles du transistor 100.
[0115] Le transistor 100 selon le troisième mode de réalisation est réalisé en mettant en œuvre des étapes analogues à celles précédemment décrites pour la réalisation du transistor 100 selon le premier mode de réalisation.
[0116] Dans les deuxième et troisième modes de réalisation précédemment décrits, la première grille 145 est réalisée sous la forme d’une grille interdigitée.
[0117] Dans les différents modes de réalisation précédemment décrits, le transistor 100 est réalisé à partir d’un substrat de type semi-conducteur sur isolant. En variante, il est possible que le transistor 100 soit réalisé à partir d’un substrat massif, ou « bulk », comprenant une couche épaisse de semi-conducteur, par exemple de silicium. Dans ce cas, préalablement à la mise en œuvre des étapes formant le ou les empilements de nanofils 124, des régions d’isolation par exemple de type STI (tranchées d’isolation peu profondes) sont réalisées dans la couche épaisse de semi-conducteur afin d’isoler électriquement le ou les empilements de nanofils 124 réalisés sur cette couche épaisse de semi-conducteur.
[0118] Les caractéristiques obtenues avec un exemple de réalisation particulier du transistor 100 selon le deuxième mode de réalisation sont décrites ci-dessous. Dans cet exemple de réalisation particulier, chacun des nanofils 124 a une hauteur H (dimension selon l’axe Z de la figure 14, et qui correspond à l’épaisseur des couches 106 et 110 à partir desquelles les nanofils 124 sont réalisés) égale à 7 nm et une largeur W (dimension selon l’axe Y de la figure 14, et qui correspond à la dimension parallèle au plan principal du substrat et sensiblement perpendiculaire à la direction de circulation du courant dans ces nanofils 124) égale à 10 nm. Le premier diélectrique de grille 144 de la première grille 145 est formé d’une première couche de SiO2 d’épaisseur égale à 0,7 nm et d’une deuxième couche de HfO2 d’épaisseur égale à 1,7 nm. Le deuxième diélectrique de grille 150 de la deuxième grille 148 est formé d’une couche de SiO2 d’épaisseur égale à 5 nm. Les conducteurs de grille 146, 152 des première et deuxième grilles sont ici de nature similaire l’un par rapport à l’autre et correspondent par exemple à un matériau de type midgap, tel que du TiN.
[0119] Les courbes 202, 204, 206 et 208 visibles sur la figure 16 représentent la valeur de la tension de seuil (valeur sur l’axe des ordonnées) d’un tel transistor 100 en fonction de la valeur du potentiel électrique appliqué sur la deuxième grille 148 (valeur sur l’axe des abscisses), pour différentes valeurs de la largeur W des nanofils 124 : W = 10 nm pour la courbe 202 ; W = 15 nm pour la courbe 204 ; W = 20 nm pour la courbe 206 ; W = 25 nm pour la courbe 208.
[0120] Les courbes 210, 212, 214 et 216 visibles sur la figure 16 représentent la valeur du courant loff du transistor 100 à l’état bloqué (valeur sur l’axe des ordonnées, avec une échelle logarithmique) d’un tel transistor 100 en fonction de la valeur du potentiel électrique appliqué sur la deuxième grille 148 (valeur sur l’axe des abscisses), pour différentes valeurs de la largeur W des nanofils 124 : W = 10 nm pour la courbe 210 ; W = 15 nm pour la courbe 212 ; W = 20 nm pour la courbe 214 ; W = 25 nm pour la courbe 216.
[0121] Les courbes 218, 220, 222 et 224 visibles sur la figure 16 représentent la valeur du courant de drain ID du transistor 100 à l’état passant (valeur sur l’axe des ordonnées) d’un tel transistor 100 en fonction de la valeur du potentiel électrique appliqué sur la deuxième grille 148 (valeur sur l’axe des abscisses), pour différentes valeurs de la largeur W des nanofils 124 : W = 10 nm pour la courbe 218 ; W = 15 nm pour la courbe 220 ; W = 20 nm pour la courbe 222 ; W = 25 nm pour la courbe 224.
[0122] Les différentes courbes représentées sur la figure 16 montrent que la modulation de la tension de seuil du transistor 100 par l’intermédiaire de la deuxième grille 148 est d’autant plus importante que la largeur W des nanofils 124 est faible. Ces courbes montrent également que la modification de la tension de seuil réalisée grâce à la deuxième grille 148 permet d’obtenir une forte variation du courant loff et du courant I D du transistor 100.
[0123] Les points de mesure représentés sur la figure 17 montrent les valeurs du courant loff (avec une échelle logarithmique sur l’axe des ordonnées) en fonction du courant ID obtenues dans ce même transistor 100 pour différentes valeurs du potentiel électrique appliqué sur la deuxième grille 148, et pour une largeur W des nanofils 124 égale à 10 nm. Ces mesures montrent qu’il est possible, en choisissant la valeur adéquate du potentiel électrique appliqué sur le deuxième grille 148, d’abaisser la valeur du courant loff du transistor 100 à l’état bloqué d’un facteur supérieur à 10 (en choisissant par exemple un potentiel électrique appliqué sur la deuxième grille 148 de valeur égale à environ -1 V), ou d’augmenter la valeur du courant ID du transistor 100 à l’état passant de plus de 40 % (en choisissant par exemple un potentiel électrique appliqué sur la deuxième grille 148 de valeur égale à environ +1 V).
[0124] La figure 18 représente, avec une échelle logarithmique, la caractéristique IDs(VGs) d’un tel transistor 100 pour différentes valeurs de la tension appliquée sur la deuxième grille (de 1,2 V à - IV). La figure 19 représente cette même caractéristique avec une échelle linéaire.
[0125] Les courbes 226, 228, 230, 232 et 234 visibles sur la figure 20 représentent la valeur du courant loff (valeur sur l’axe des ordonnées, avec une échelle logarithmique) d’un tel transistor 100 en fonction de la valeur du potentiel électrique appliqué sur la deuxième grille 148 (valeur sur l’axe des abscisses), pour une largeur W des nanofils 124 égale à 10 nm et pour différentes valeurs de l’épaisseur du deuxième diélectrique de grille 150 : 1 nm pour la courbe 226 ; 2 nm pour la courbe 228 ; 3 nm pour la courbe 230 ; 4 nm pour la courbe 232 ; 5 nm pour la courbe 234.
[0126] Les courbes 236, 238, 240, 242 et 244 visibles sur la figure 21 représentent la valeur de la tension de seuil (valeur sur l’axe des ordonnées) du transistor 100 en fonction de la valeur du potentiel électrique appliqué sur la deuxième grille 148 (valeur sur l’axe des abscisses), pour une largeur W des nanofils 124 égale à 10 nm et pour différentes valeurs de l’épaisseur du deuxième diélectrique de grille 150 : 1 nm pour la courbe 236 ; 2 nm pour la courbe 238 ; 3 nm pour la courbe 240 ; 4 nm pour la courbe 242 ; 5 nm pour la courbe 244. Ces courbes montrent que la tension de seuil obtenue est d’autant plus importante que l’épaisseur du deuxième diélectrique de grille 150 est réduite.
[0127] Un procédé de réalisation d’un transistor FET 100 à tension de seuil modulable selon un quatrième mode de réalisation est décrit ci-dessous en lien avec les figures 22 à 23.
[0128] Les étapes précédemment décrites en lien avec les figures 1 à 5 sont tout d’abord mises en œuvre.
[0129] Un matériau diélectrique à forte permittivité diélectrique, c’est-à-dire ayant une permittivité relative eR supérieure à celle du SiO2 qui est égale à 3,9, est ensuite déposé de manière conforme sur l’ensemble de la structure réalisée, puis est gravé (par exemple par une gravure humide) afin de conserver uniquement des portions 158 (trois portions 158.1 - 158.3 dans cet exemple) du matériau diélectrique qui remplissent les espaces vides 132 entre les nanofils 124 (voir figure 22). Le matériau diélectrique à forte permittivité des portions 158 correspond par exemple à du TiO2 (eR = 80) et/ou du HfO2 (ε R = 80) et/ou du ZrO2 (eR = 25) et/ou du Ta2O5 (eR = 22) et/ou de l’Al2O3 (eR = 9) et/ou du Si3N4 (eR = 7) et/ou du HfSiON (eR = 20) et/ou du SrTiO3 (eR = 2000) et/ou de l’Y2O 3 (eR = 15). De manière avantageuse, le matériau diélectrique formant les portions 158 a une permittivité relative comprise entre environ 20 et 80. Cette forte permittivité relative du matériau diélectrique des portions 158 permet de favoriser la pénétration des lignes de champs dans le semi-conducteur des nanofils 124.
[0130] La deuxième couche d’arrêt de gravure 136 est ensuite déposée sur l’ensemble de la structure réalisée, recouvrant ainsi la couche 104, les flancs latéraux des nanofils 124, des portions diélectriques 158, de la portion 128 et du masque dur 116, ainsi que la face supérieure du masque dur 116.
[0131] Les étapes précédemment décrites en lien avec les figures 7 à 9 sont ensuite mises en œuvre afin de former les grilles factices 138 et le diélectrique d’isolation 140, et graver la première grille factice 138.1.
[0132] La première grille 145 est ensuite réalisée comme précédemment décrit en lien avec le premier mode de réalisation. Toutefois, contrairement au premier mode de réalisation dans lequel les portions diélectriques 134 sont gravées afin que des parties de la première grille 145 s’étendent entre les nanofils, les portions diélectriques 158 présentes entre les nanofils 124 sont conservées lors de la réalisation de la première grille 145.
[0133] Le transistor 100 est ensuite achevé en mettant en œuvre les étapes précédemment décrites en lien avec les figures 12 à 13 pour former la deuxième grille 148, tout en conservant les portions diélectriques 158 entre les nanofils 124.
[0134] Les variantes de réalisation précédemment décrites en lien avec les premier, deuxième et troisièmes modes de réalisation peuvent s’appliquer à ce quatrième mode de réalisation.
[0135] Le procédé de réalisation du transistor 100 précédemment décrit est avantageusement mis en œuvre pour former simultanément sur un même substrat plusieurs transistors 100. Quel que soit le mode de réalisation, la tension de seuil de chacun transistor 100 peut être modulée dynamiquement en modifiant la valeur du potentiel électrique appliqué sur l’une des deux grilles du transistor (la deuxième grille 148 dans les exemples précédemment décrits).
[0136] Le procédé de réalisation mis en œuvre pour réaliser les transistors 100 permet également de réaliser des transistors de structure identique, avec des matériaux de grilles et des épaisseurs de matériaux de grilles similaires d’un transistor à l’autre, mais qui sont destinés à fonctionner avec des tensions de seuil de valeurs différentes les uns des autres. Dans ce cas, des potentiels électriques de valeurs différentes seront appliqués sur les deuxièmes grilles de ces transistors afin que ces transistors fonctionnent avec une tension de seuil de valeurs différentes les uns des autres.

Claims (1)

  1. Revendications [Revendication 1] Procédé de réalisation d’un transistor FET (100), comprenant au moins la mise en œuvre des étapes de : - réalisation d’un canal du transistor FET (100), comprenant au moins un nanofil (124) de semi-conducteur disposé sur un substrat (102, 104) et comprenant des première et deuxième faces latérales (139.1, 139.2) opposées sensiblement perpendiculaires à une face du substrat (102, 104) sur laquelle le canal est disposé et sensiblement parallèles à une direction de circulation d’un courant de conduction destiné à traverser le canal lorsque le transistor FET (100) est dans un état passant ; - réalisation d’au moins deux grilles factices (138.1, 138.2), chacune disposée contre l’une des première et deuxième faces latérales (139.1, 139.2) du canal ; - gravure d’une première des deux grilles factices (138.1), formant au moins un premier emplacement de grille (142.1) contre la première face latérale (139.1) du canal ; - réalisation d’au moins une première grille (145) dans le premier emplacement de grille (142.1) et au moins contre la première face latérale (139.1) du canal ; - gravure d’une deuxième des deux grilles factices (138.2), formant au moins un deuxième emplacement de grille (142.2) contre la deuxième face latérale (139.2) du canal ; - réalisation d’au moins une deuxième grille (148) dans le deuxième emplacement de grille (142.2) et au moins contre la deuxième face latérale (139.2) du canal. [Revendication 2] Procédé selon la revendication 1, dans lequel : - le canal comporte plusieurs nanofils (124) superposés les uns audessus des autres ; - chaque nanofil (124) comporte des première et deuxième faces latérales formant les première et deuxième faces latérales (139.1, 139.2) du canal. [Revendication 3] Procédé selon la revendication 2, dans lequel la réalisation du canal comporte la mise en œuvre des étapes de : - réalisation, sur le substrat (102, 104), d’un empilement alterné de premières couches (106, 110) de semi-conducteur et d’au moins une deuxième couche (108) de matériau configuré pour être gravé sélectivement par rapport au semi-conducteur des premières couches (106,
    110) ; - réalisation, sur l’empilement, d’un masque de gravure (116) dont le motif, dans un plan parallèle au substrat (102, 104), correspond à celui du canal ; - gravure de l’empilement selon le motif du masque de gravure (116), telle que des portions restantes des premières couches (106, 110) de semi-conducteur forment les nanofils (124). [Revendication 4] Procédé selon la revendication 3, dans lequel la réalisation des deux grilles factices (138.1, 138.2) comporte la mise en œuvre des étapes de : - dépôt d’au moins un matériau sacrificiel recouvrant le substrat (102, 104) et le canal ; - planarisation du matériau sacrificiel avec arrêt sur le masque de gravure (116); - gravure du matériau sacrificiel telle qu’au moins deux portions restantes du matériau sacrificiel forment les deux grilles factices (138.1, 138.2). [Revendication 5] Procédé selon l’une des revendications 3 et 4, comportant en outre, après la gravure de l’empilement, la mise en œuvre d’une étape de gravure d’au moins une portion restante (126) de la deuxième couche (108) disposée entre les nanofils (124). [Revendication 6] Procédé selon la revendication 5, comportant en outre, entre la gravure de ladite au moins une portion restante (126) de la deuxième couche (108) disposée entre les nanofils (124) et la réalisation des deux grilles factices (138.1, 138.2), la mise en œuvre d’une étape de réalisation d’au moins une portion (134, 158) de matériau diélectrique entre les nanofils (124). [Revendication 7] Procédé selon l’une des revendications précédentes, dans lequel la réalisation de la première grille (145) comporte la mise en œuvre des étapes suivantes : - dépôt d’un premier diélectrique de grille (144) à forte permittivité dans le premier emplacement de grille (142.1) et au moins contre la première face latérale (139.1) du canal ; - dépôt d’un premier matériau conducteur de grille (146) dans le premier emplacement de grille (142.1) et contre le premier diélectrique de grille (144) ; et dans lequel la réalisation de la deuxième grille (148) comporte la mise en œuvre des étapes suivantes : - dépôt d’un deuxième diélectrique de grille (150) dans le deuxième em-
    placement de grille (142.2) et au moins contre la deuxième face latérale (139.2) du canal ; - dépôt d’un deuxième matériau conducteur de grille (152) dans le deuxième emplacement de grille (142.2) et contre le deuxième diélectrique de grille (150). [Revendication 8] Procédé selon la revendication 6, dans lequel la portion de matériau diélectrique (158) comporte au moins un matériau diélectrique dont la permittivité relative est supérieure à 3,9, et dans lequel la portion de matériau diélectrique (158) est conservée lors de la mise en œuvre des étapes de réalisation des première et deuxième grilles (145, 148). [Revendication 9] Procédé selon les revendications 6 et 7, comportant en outre, entre la réalisation de ladite au moins une portion (134) de matériau diélectrique entre les nanofils (124) et le dépôt du premier diélectrique de grille (144), la mise en œuvre d’une étape de gravure de ladite au moins une portion (134) de matériau diélectrique, et dans lequel le premier diélectrique de grille (144) est déposé également entre les nanofils (124), contre des parois des nanofils (124) qui sont sensiblement perpendiculaires aux faces latérales (139.1, 139.2) du canal. [Revendication 10] Procédé selon l’une des revendications 7 et 9, comportant en outre, avant la réalisation de la deuxième grille (148), une étape de détermination de la nature du ou des matériaux destinés à former le deuxième diélectrique de grille (150) et de l’épaisseur du deuxième diélectrique de grille (150), en fonction de la valeur d’au moins une tension de seuil du transistor FET (100). [Revendication 11] Procédé selon l’une des revendications précédentes, dans lequel : - le canal comporte un premier et un deuxième empilements de nanofils (124.1 - 124.8) disposés sur le substrat (102, 104) l’un à côté de l’autre, les nanofils (124.1 - 124.8) de chacun des premier et deuxième empilements étant superposés les uns au-dessus des autres ; - les nanofils (124.1 - 124.8) de chacun des premier et deuxième empilements comportent chacun des première et deuxième faces latérales formant les première et deuxième faces latérales (139.1, 139.2) du canal ; - la deuxième grille (148) est disposée entre les premier et deuxième empilements de nanofils (124.1 - 124.8) et contre les deuxièmes faces latérales (139.2) des nanofils (124.1-124.8) des premier et deuxième empilements ; - la première grille comporte au moins deux parties (145.1, 145.2)
    [Revendication 12] [Revendication 13] [Revendication 14] distinctes, l’une des deux parties (145.1) de la première grille étant disposée contre les premières faces latérales (139.1) des nanofils (124.1
    - 124.4) du premier empilement, et l’autre des deux parties (145.2) de la première grille étant disposée contre les premières faces latérales (139.1) des nanofils (124.5 - 124.-8) du deuxième empilement.
    Procédé selon l’une des revendications 1 à 10, dans lequel :
    - le canal comporte plusieurs premiers et deuxièmes empilements de nanofils (124.1 - 124.16) disposés sur le substrat (102, 104) les uns à côté des autres, les nanofils (124.1 - 124.16) de chacun des premiers et deuxièmes empilements étant superposés les uns au-dessus des autres ;
    - les nanofils (124.1 - 124.16) de chacun des premiers et deuxièmes empilements comportent chacun des première et deuxième faces latérales ;
    - la deuxième grille comporte plusieurs parties (148.1, 148.2) distinctes chacune disposée entre un des premiers empilements de nanofils (124.1
    - 124.4, 124.9 - 124.12) et un des deuxièmes empilements de nanofils (124.5 - 124.8, 124.13 - 124.16) et contre les deuxièmes faces latérales (139.2) des nanofils (124.1 - 124.16) desdits un des premiers empilements et un des deuxièmes empilements ;
    - la première grille comporte plusieurs parties (145.1 - 145.3) distinctes chacune disposée contre les premières faces latérales (139.1) des nanofils (124.1 - 124.4, 124.13 - 124.16) d’un des premiers et deuxièmes empilements ou contre les premières faces latérales (139.1) des nanofils (124.5 - 124.12) d’un des premiers empilements et d’un des deuxièmes empilements.
    Procédé selon l’une des revendications précédentes, dans lequel le substrat comporte une couche diélectrique (104) et une couche électriquement conductrice (154) telles que la couche diélectrique (104) soit disposée entre le canal et la couche électriquement conductrice (154), et dans lequel l’une des première et deuxième grilles (145, 148) est reliée électriquement à la couche électriquement conductrice (154).
    Procédé selon l’une des revendications précédentes, dans lequel le substrat est de type semi-conducteur sur isolant.
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