WO2007010029A1 - Dispositif microelectronique dote de transistors surmontes d'une couche piezoelectrique - Google Patents

Dispositif microelectronique dote de transistors surmontes d'une couche piezoelectrique Download PDF

Info

Publication number
WO2007010029A1
WO2007010029A1 PCT/EP2006/064491 EP2006064491W WO2007010029A1 WO 2007010029 A1 WO2007010029 A1 WO 2007010029A1 EP 2006064491 W EP2006064491 W EP 2006064491W WO 2007010029 A1 WO2007010029 A1 WO 2007010029A1
Authority
WO
WIPO (PCT)
Prior art keywords
piezoelectric
gate
layer
transistor
microelectronic device
Prior art date
Application number
PCT/EP2006/064491
Other languages
English (en)
Inventor
Jérôme LOLIVIER
Maud Vinet
Thierry Poiroux
Original Assignee
Commissariat A L'energie Atomique
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US11/996,406 priority Critical patent/US7968945B2/en
Application filed by Commissariat A L'energie Atomique filed Critical Commissariat A L'energie Atomique
Priority to EP06792540A priority patent/EP1908113A1/fr
Publication of WO2007010029A1 publication Critical patent/WO2007010029A1/fr

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate

Definitions

  • the present invention relates to the field of integrated circuits, and more particularly to that of transistors, and aims to present a microelectronic device having one or more transistors with improved electrical performance, and for which the limitations related to the effect tunnel are reduced.
  • This device uses means, in particular piezoelectric means capable of inducing a mechanical stress, of a kind and / or scalable amplitude (s), on the channel of the latter.
  • piezoelectric means may be formed over the grids and at least a portion of the respective active regions of the transistors, or between the grids and at least a portion of the respective channel structures of the transistors.
  • a constrained channel is generally formed of a first semiconductor layer on which a mechanical stress, voltage or compression is applied via a second layer underlying, or located on, said semiconductor layer .
  • the second layer may be formed for example based on a crystalline semiconductor material with a mesh parameter different from said first semiconductor material, or a dielectric material.
  • CMOS complementary metal-oxide-semiconductor
  • NMOS transistor channels NMOS transistor channels
  • epitaxially-based SiGe-based layers may be employed to allow a bi-axial compression stress to be applied to the PMOS transistor channels.
  • US 5,883,419 discloses a microelectronic device comprising a transistor, having a piezoelectric material based layer, located between the gate and the channel of the transistor.
  • the transistor channel is formed based on MoC, a metal material and piezoresistive, and is likely to be constrained, when applying a voltage on the gate of piezoelectric material.
  • the object of the present invention is to present a microelectronic device comprising means for applying a mechanical stress of the type and / or scalable amplitude (s) on the channels of the transistors. These means give the transistors improvements, especially in terms of electrical performance.
  • the present invention relates in particular to a microelectronic device comprising:
  • At least one first transistor having at least one source region, at least one drain region, at least one structure forming at least one channel, connecting the source region and the drain region and at least one gate
  • the device further comprising: means in particular of piezoelectric type, resting on at least a portion of the gate and above at least a portion of at least one of said source region and / or drain, capable of inducing a mechanical stress or several types of different mechanical stresses on the channel of the transistor.
  • types different, it refers to forces that the piezoelectric means are likely to induce or exert on the channel, meaning and / or different directions.
  • the piezoelectric type means are capable, depending in particular on their state of polarization, of inducing at least a first type of stress, for example a stress in tension, and at least a second type of mechanical stress, for example a constraint. in compression, on the transistor channel.
  • the piezoelectric type means are capable, depending in particular on their state of polarization, of inducing at least a first stress of a first intensity, and at least a second mechanical stress of a second intensity different from the first intensity.
  • Said piezoelectric means may comprise at least one thin layer based on piezoelectric material situated above at least one portion of the source of said first transistor and resting on at least a portion of the gate of the first transistor.
  • the layer based on piezoelectric material, and said portion of the source may be separated by an intermediate layer, for example based on an insulating material.
  • the intermediate layer may be designed to attenuate the mechanical stress exerted by the piezoelectric layer.
  • the intermediate layer may also serve as an etch stop layer.
  • the intermediate layer can also be used to electrically isolate the source and the piezoelectric layer.
  • the layer based on piezoelectric material can rest on the source region and be in contact with the latter.
  • said piezoelectric layer may cover at least partially at least one side of the gate.
  • Said piezoelectric layer may possibly cover the sides of the grid and thus allow to act as spacers.
  • the piezoelectric layer can be asymmetrical with respect to a normal to a main plane of the substrate passing through the gate. This can help focus a mechanical stress induced by the piezoelectric layer on a given area of the channel of the first transistor.
  • the piezoelectric layer may possibly be situated, mainly or solely, on the source region and on at least a portion of the gate of the first transistor. This may make it possible to concentrate a mechanical stress on the input, or on an area of the channel of the first transistor, located near the source region.
  • the magnitude and / or the type of mechanical stress induced by the piezoelectric means on the channel of the first transistor may be dependent or controlled by the bias state of the first transistor.
  • the microelectronic device may further comprise:
  • At least one first contact or contact pad in contact with the source region and able to be connected to polarization means of the source region
  • At least a second contact or contact pad in contact with the gate and adapted to be connected to means for biasing the gate, the first contact and the second contact being in contact with the piezoelectric layer.
  • the magnitude and / or the type of mechanical stress induced by the piezoelectric means on the channel of the first transistor may be dependent or controlled by the state of polarization of the gate and the source of the first transistor.
  • the latter may furthermore comprise:
  • At least a third contact or third contact pad disjoint from the piezoelectric layer, and adapted to be connected to means for biasing the drain region.
  • the magnitude and / or the type of mechanical stress induced by the piezoelectric means on the channel of the first transistor may be independent of the bias of the drain of the first transistor.
  • microelectronic device may furthermore comprise:
  • means for biasing the drain region means for biasing the source region and means for biasing the gate being electrically connected to the piezoelectric layer via the first contact or contact pad and the second contact respectively of contact.
  • the piezoelectric means used according to the invention are capable of applying several different types of constraints, they can make it possible to improve both the operation of PMOS transistors and NMOS transistors, this for each of the respective states “passing” or “blocked” that these transistors are likely to adopt.
  • this device in which the first transistor is a PMOS transistor, this device can furthermore comprise:
  • At least one second NMOS transistor respectively provided with at least one source region and at least one drain region formed in second semiconductor regions of the substrate with at least one channel structure connecting the region source and the drain region and at least one gate resting on the channel, piezoelectric type means resting on at least a portion of the gate and above at least a portion of at least one said second semiconductor regions, capable of inducing a mechanical stress on the channel of the second transistor.
  • microelectronic device comprising:
  • the device further comprising: piezoelectric type means situated under the gate, between the gate and the substrate, the piezoelectric type means being able to induce a mechanical stress or several types of different mechanical stresses on the transistor channel.
  • the piezoelectric means may comprise at least one layer based on piezoelectric material, the layer based on piezoelectric material being located between the gate and at least one gate dielectric layer resting on the channel structure.
  • the piezoelectric means may comprise at least one layer based on piezoelectric material, the layer based on piezoelectric material being situated between at least one gate dielectric layer and the channel structure.
  • the piezoelectric means may comprise at least one layer based on piezoelectric material in contact with the gate and the channel structure.
  • the piezoelectric layer may be able to act as gate dielectric.
  • the piezoelectric means may comprise at least a layer of piezoelectric and semiconductor material belonging to the channel structure.
  • the semiconductor piezoelectric material may for example be AsGa.
  • the invention also relates to a method for producing a microelectronic device comprising steps of: a) forming on a substrate of at least a first transistor provided respectively with at least one source region, at least one region of drain, as well as at least one channel structure, connecting the source region and the drain region and at least one gate on the channel structure, b) forming at least one piezoelectric layer above at least one a portion of said source and drain region and resting on at least a portion of the grid.
  • the latter may further comprise, after step b), a step c) of forming at least one first conductive pad in contact with the source region and the piezoelectric layer, and which may be for example intended to be connected to means for biasing the source, and at least one second conductive pad in contact with the gate and with the piezoelectric layer, and which may be for example intended to be connected to polarization means of the gate.
  • the method for producing the microelectronic device may further comprise, at the step c): the formation of at least one third conductive pad in contact with the drain region and advantageously disjoint or not in contact with the piezoelectric layer, and which may be for example intended to be connected to means of polarization of the transistor source.
  • the invention also relates to a method for producing a microelectronic device comprising the steps of: a) forming on a substrate at least a first transistor having at least one source region and at least one drain region as well as at least one semiconductor structure, connecting the source region and the drain region, b) forming at least one piezoelectric layer above and at least opposite the semiconductor structure, c ) forming at least one gate above and at least opposite the piezoelectric layer and the semiconductor structure.
  • the piezoelectric layer may be based on at least one semiconductor material, for example AsGa and be formed on the semiconductor structure, the semiconductor structure and the piezoelectric layer. being intended to form a channel for said transistor.
  • the grid may be formed on the piezoelectric layer.
  • the piezoelectric layer may be formed on the semiconductor structure, so as to be in contact with the semiconductor structure.
  • the method may further comprise: forming at least one gate dielectric layer prior to step c).
  • FIGS. 1A and 1B illustrate examples of microelectronic devices according to the invention, equipped with transistors and piezoelectric means, capable of modulating the state of constraint of the channel of these transistors
  • FIGS. 2A, 2B, 2C, 2D illustrate different modes of operation of a device according to the invention
  • FIGS. 3A to 3D illustrate, in a sectional view, the steps of an exemplary method for producing a microelectronic device according to the invention
  • FIGS. 4A to 4B illustrate, in a sectional view, the steps of another example of process for producing a microelectronic device according to the invention
  • FIGS. 5, 6, 7, 8 illustrate variants of microelectronic devices equipped with at least one transistor and piezoelectric means, able to modulate the state of stress of the channel of this transistor
  • This device firstly comprises a substrate 100, which may be of the semiconductor-on-insulator type, for example of the SOI (SOI) type, provided with a first layer of silicon-on-insulator.
  • a substrate 100 which may be of the semiconductor-on-insulator type, for example of the SOI (SOI) type, provided with a first layer of silicon-on-insulator.
  • support for example based on sapphire or semiconductor, covered by an insulating layer, for example based on SiO 2, itself covered by a semiconductor layer 102, able to act as an active layer.
  • the semiconductor layer 102 may for example be based on at least a semiconductor material among the following materials: Si, Ge, SiGe, GaAs.
  • a first active zone of a transistor T 1 for example in MOS technology (MOS for Metal Oxide semiconductor or "metal oxide semiconductor"), is formed.
  • This first active zone comprises a first doped region, able to act as a source region 104 of the transistor Ti, a second doped region, able to act as a drain region 108 of the transistor Ti, and at least one structure channel 112, connecting the source region 104 and the drain region 108.
  • the transistor Ti also comprises at least one gate 116 resting on a gate dielectric layer 113 116.
  • the transistor Ti may for example be a write transistor a cell of a dynamic memory DRAM (DRAM for dynamic random access memory).
  • the microelectronic device also comprises means, in particular of the piezoelectric type, for exerting or inducing a mechanical stress on the channel structure 112, in particular a constraint of magnitude as well as of variable type.
  • magnitude reference is made to an intensity of forces that these piezoelectric means are likely to induce or exert on the channel.
  • Type means the nature of the forces, for example shear forces or compressive forces, or the direction (s) and direction (s) of forces, which such piezoelectric means are likely to induce or cause. exercise on the canal.
  • these piezoelectric means are suitable, in particular when they are in a first state of polarization to exert a first type of forces, or to induce a first type of constraint, for example a voltage constraint, on the channel structure 112 of the transistor Ti, and are also suitable, in particular when they are in a second state of polarization different from the first state, to exert a second type of forces, or to inducing a second type of stress, for example a compressive stress, on the channel structure 112 of the transistor T 1 .
  • the piezoelectric means may comprise a layer 120 based on piezoelectric material formed above, for example on the gate 116 and above, for example on the first active zone.
  • the piezoelectric layer 120 may be arranged to at least partially cover the source region 104, as well as at least partially the upper face of the gate 116 of the transistor Ti.
  • the piezoelectric layer 120 may optionally be arranged, as in FIG. 1A, so as to cover the drain region 108 of the transistor Ti.
  • the piezoelectric layer 120 may be optionally continuous on the transistor Ti and arranged so as to cover the sidewalls or side faces of the gate 116.
  • the layer 120 in addition to making it possible to induce a stress on the channel 112, the layer 120 enables to form spacers ("spacers" according to the English terminology) for the grid 116.
  • the piezoelectric layer 120 may be formed on the first active zone, in particular on the source 104 and drain 108 regions, and in direct contact with these regions 104, 108.
  • the piezoelectric layer 120 can be formed above the first active area, in particular above the source 104 and drain 108 regions, and be separated from the source and drain regions by a thin intermediate layer, for example based on a insulating material. This intermediate layer may be a layer for attenuating the mechanical stress exerted by the piezoelectric layer 120.
  • the intermediate layer may also serve as an etch stop layer. According to one possibility, the intermediate layer can also serve to electrically isolate the source and the piezoelectric layer 120.
  • the insulating intermediate layer may for example be based on TeOS thermal oxide, and of thickness for example between 1 nanometer and 15 nanometers.
  • the piezoelectric layer 120 may have a thickness for example between 1 nanometer and 1 micrometer or for example between 10 nanometers and 300 nanometers, or a thickness to apply a stress of the order of 1 GPa or between 0.5 GPa and 5 GPa.
  • the piezoelectric layer 120 may be based on a piezoelectric material, such as, for example, PbZrTiO 3 or PZT (PZT for lead-zirconate titanate) or BaSrTiO 3 or BST (barium-strontium-titanate oxide), or ZnO, or LiNbO 3 .
  • PbZrTiO 3 or PZT PZT for lead-zirconate titanate
  • BaSrTiO 3 or BST barium-strontium-titanate oxide
  • ZnO or LiNbO 3
  • the magnitude as well as the nature of the forces, compression or shear, or stress, in tension or compression, that the layer 120 is likely to exert or induce on the channel structure 112, can be modulated depending on how the layer 120 of piezoelectric material is polarized.
  • the device may also comprise conductive pads 142, 144, 146, in contact respectively with the source region 104, the gate 116, and the drain region 108 of the transistor T 1 , and inserted into the piezoelectric layer 120.
  • These pads conductors 142, 144, 146 are used to connect or electrically connect source biasing means, gate biasing means, drain biasing means (not shown), respectively, to the source region, the grid, to the drain region.
  • the conductive pads 142, 144, 146 also make it possible to connect all of said biasing means respectively to the piezoelectric layer 120.
  • the piezoelectric layer 120 is likely to deform and applying or inducing at least two different types of constraints on the channel 112.
  • the intensity of the forces or the magnitude of the stress, as well as the direction and / or directions of the forces or the nature of the stress, that the layer 120 is capable of applying or inducing on the channel 112, can be slaved or modulated by the respective potentials Vs, Vg, Vd, applied by the biasing means on the electrodes of the transistor T 1 .
  • the device is capable of adopting at least a first polarization state or a first set of values for the potentials Vs, Vg, Vd, for which the piezoelectric layer 120 extends and applies or induces a first type of constraint on the channel 112 of the transistor Ti, for example a voltage stress.
  • the device is also capable of adopting at least a second polarization state or a second set of values for the potentials Vs, Vg, Vd, for which the piezoelectric layer 120 retracts or compresses and applies or induces a second type of constraint on the channel 112 of the transistor T 1, for example a compressive stress.
  • the drain contact conductive pad 146 may be electrically isolated from the piezoelectric layer 120 by means of a spacer (not shown) based on insulating material, for example Si 3 N 4 .
  • the stress induced by the piezoelectric layer 120 on the channel structure 112 is independent of the potential Vd applied to the drain 108, and is modulated only as a function of the value of potentials Vs, Vg, applied respectively, by polarization means (not shown) of the source 104, and the gate 116 of the transistor 110.
  • piezoelectric type means making it possible to apply a modulable mechanical stress on the channel structure 112 of the transistor Ti, but arranged in a different manner.
  • These means comprise in particular a piezoelectric layer denoted 220, of thickness and composition which may be similar or equal to those of the layer 120, but arranged with respect to the transistor Ti, in a different manner with respect to the piezoelectric layer 120.
  • the piezoelectric layer 220 is asymmetrical with respect to an axis ⁇ , orthogonal to a main plane of the substrate (the principal plane of the substrate being defined as a plane passing through the substrate 100 and parallel to a plane [0; i; k] of the reference orthogonal [0; i; j; Jc] in FIG. 1B) passing through the gate 116 of the transistor Ti.
  • the piezoelectric layer 220 may be asymmetrical with respect to a plane perpendicular to a source-drain axis (defined in a direction parallel to a vector i of the orthogonal reference line [O; i; j; k] in FIG. 1B), and passing through the gate 116.
  • the piezoelectric layer 220 is formed on at least a portion of the source region 104 as well as on a sidewall and a portion of the upper or upper face of the gate 116 of the transistor Ti, only. Another portion of the upper face of the gate 116, a sidewall of the gate 116 located on the side of the drain region 108, as well as the drain region 108, they are not covered by the piezoelectric material layer 220.
  • Conductive pads 242, 244, 246 are also provided for connecting or electrically connecting source biasing means, gate biasing means, drain biasing means (not shown), respectively to the source region. 104, to the gate 116, and to the drain region 108 of the transistor Ti.
  • the conductive pad 246, in contact with the drain region 108 is not in contact with this piezoelectric layer 220.
  • the stress induced by the piezoelectric layer 220 on the channel structure 112 is independent of the potential Vd applied to the drain 108, and is modulated only as a function of the value of potentials Vs, Vg, respectively applied, by polarization means (not shown) of the source 104, and the gate 116 of the transistor 110.
  • the device is capable of adopting at least a first polarization state or a first set of values for the potentials Vs, Vg, for which the piezoelectric layer 120 extends and applies or induces a first type of constraint at the input of the channel 112 of the transistor T 1, for example a voltage stress.
  • the device is also capable of adopting at least a second polarization state or a second set of values for the potentials Vs, Vg, for which the piezoelectric layer 120 retracts or compresses and applies or induces a second type of stress to the the input of the channel 112 of the transistor T 1, for example a compressive stress.
  • the piezoelectric layer 220 may have, for example, a piezoelectric constant of the order of 600 * 10-12 m ⁇ V "1. Considering a potential V g applied to the gate of the order of IV or IV, a relative deformation of the layer 220 of the order of 6 * 10 ⁇ 3 or a stress of about 1.5 GPa can be obtained.
  • the microelectronic device according to the invention is not limited to a single transistor Ti and may comprise a plurality of transistors, for example made in CMOS technology, and respectively covered with piezoelectric type means as previously described, capable of applying a constraint, of a kind and / or scalable amplitude (s), on the respective channels of these transistors.
  • FIGS. 2A, 2B, 2C, 2D illustrate the operation of a microelectronic device in CMOS technology, implemented according to the invention, provided with transistors T 2 and T 3 , realized respectively in NMOS and PMOS technology, and comprising respectively a source region 204, 304, a drain region (not shown), a channel structure 212, 312, and a gate 216, 316.
  • the channel structure 212, 312 may be based on at least one semiconductor material, for example based on at least one semiconductor material from among the following materials: Si, Ge, SiGe, GaAs.
  • the transistors T 2 and T 3 are also respectively surmounted by piezoelectric type means as described previously, able to exert a mechanical stress on the channel 212, 312, of nature and / or scalable scale.
  • These means respectively comprise a piezoelectric layer 220 formed on their source region and on a portion of their gate, able to deform when it is polarized and to adopt several positions, depending on the value of bias potentials applied thereto. .
  • the piezoelectric means implemented according to the invention make it possible to improve the performances of both the NMOS and PMOS transistors.
  • a potential VgI and a potential VsI are respectively applied to the gate 216 and the source 204 of the transistor T 2 in NMOS technology, such that VgI-VsI ⁇ Vt, with Vt a voltage value for which the piezoelectric layer passes from a first state of stress, for example from compressive stress to a second state of stress, for example voltage stress, Vt may be for example the threshold voltage of the transistor T 2 .
  • the potentials VgI and VsI are also applied to the piezoelectric layer 220 associated with the transistor T 2 .
  • the latter tends to compress and then induces a constraint 240 in uniaxial compression (whose direction and direction are similar to those of the vector i of an orthogonal coordinate system [0; i; j; k] defined in FIG.
  • the stress 240 applied to the channel 212 makes it possible to to increase the effective mass of the electrons in the channel 212 and to limit the leakage current.
  • a potential VgI and a potential VsI are respectively applied to the gate 216 and to the source 204 of the transistor T 2 , such that VgI-VsI> Vt.
  • the piezoelectric layer 220 associated with the transistor T 2 tends to extend and induces a uniaxial voltage stress 250 at the input of the channel 212 (whose direction is similar to that of the vector i of an orthogonal reference [0; i; j; k], and whose direction is opposite to that vector i of an orthogonal coordinate system [O; i; j; k] defined in FIG. 2B), a constraint which is favorable to the transport of electrons.
  • the stress 250 applied to the channel 212 makes it possible to improve or increase the saturation current in the channel 212.
  • a potential Vg2 and a potential Vs2 are applied respectively to the gate 316 and to the source 304 of the PMOS transistor T 3 , such that Vg2-Vs2 ⁇ Vt.
  • the piezoelectric layer associated with the transistor T 3 tends to compress and induce a stress 260 (whose direction and direction are similar to those of the vector i of an orthogonal reference [O; i; j; k] defined on Figure 2C) in uniaxial compression at the inlet of the channel 312, constraint which is favorable to the transport of the holes.
  • the constraint 260 makes it possible to reduce the effective mass of the holes and increase the saturation current in the channel 312.
  • a potential Vg2 and a potential Vs2 are applied respectively to the gate 316 and to the source 304 of the transistor T 3 in PMOS technology.
  • the piezoelectric layer 220 associated with the transistor T 3 induces a uniaxial compressive stress at the input of the channel 312 (whose direction is similar to that of the vector i of an orthogonal reference [0; i; j; k]), and whose direction is opposite to that of the vector i of an orthogonal coordinate system [0; i; j; Jc] defined in FIG. 2B), a constraint which is unfavorable for the transport of the holes.
  • the stress 270 makes it possible to increase the effective mass of the holes and to reduce the leakage current.
  • the transistors T 2 and T 3 can be integrated in the same substrate 100. According to one variant, the transistors T 2 and T 3 can optionally be controlled by the same potential.
  • One or the other of the microelectronic devices previously described in connection with FIGS. 1A, 1B, 2A-2D may be implemented in a dynamic random access memory (DRAM) system.
  • DRAM dynamic random access memory
  • a dynamic access memory device comprising a plurality of cells having at least one write transistor dynamic memory, associated according to the invention with piezoelectric means as described above, able to exert a mechanical stress of a kind and / or scalable amplitude on its channel, has improved performance in terms of speed and consumption.
  • the piezoelectric means associated with a write transistor of such a device are capable of applying a first type of stress on the channel of the transistor, making it possible to increase the saturation current of the transistor, and in particular to improve the speed writing by the transistor of an information, for example in a storage capacitor to which this transistor is associated.
  • These piezoelectric means are capable of applying a second type of stress on the channel of the transistor, making it possible to reduce the leakage current of the transistor, and in particular to prevent unwanted or inappropriate writing of information or to better protect the information contained in the storage capacitor.
  • the device according to the invention is no more limited to a semiconductor-on-insulator substrate, and can be implemented for example on a solid semiconductor substrate.
  • the microelectronic device according to the invention is also not limited to one or more "classical” single-gate transistors such as that Ti, described above, and may comprise transistors, for example one or more double-gate transistors and / or or several transistors of type called "Finfet” as in document [1]: "Sub 50 FinFET nm: PMOS ", Huang et al., 1999 IEEE ,, and / or said one or more so-called” trigate "or triple-gate transistors as in document [2]:” Tri-Gate Fully Depleted CMOS Transistors: Manufacturing , Design and Layout, B.
  • GAA transistors GAA transistors
  • VLSI Technology Digest Papers respectively comprising means, in particular piezoelectric, capable of exerting a mechanical stress on their channel type and / or scalable amplitude.
  • FIGS. 3A to 3F An example of a method according to the invention for producing a microelectronic device, of the type described above in connection with FIG. 1A, will now be given in conjunction with FIGS. 3A to 3F.
  • the starting material of the process may be a substrate formed of a layer of solid semiconductor material, or a semiconductor-on-insulator type substrate 100, comprising a first support layer, which may be semiconducting and for example silicon-based. on which an insulating layer rests, for example a layer of silicon oxide ("burried oxide" according to the terminology Anglo-Saxon) based on SiO 2, itself covered with a semiconductor layer 102, capable of serving as an active layer, and for example based on Si or Ge or SiGe or on a III-V compound such as AsGa, or a compound II-VI such as Hg-Cd or Hg-Te.
  • At least one transistor for example in MOS technology, having at least one source region 104, of at least one drain region 108, is formed.
  • the channel 112 may for example be formed of a P-doped zone or island in the semiconductor layer 102 for an NMOS transistor, or of an N-doped island in the semiconductor layer 102 for a transistor of the type PMOS.
  • the source 104 and drain 108 regions may, for example, be respectively formed of N-doped zones of the semiconductor layer 102, on either side of a P-doped island, for an NMOS transistor or formed of doped zones. P on both sides of an N-doped island for an NMOS transistor.
  • At least one gate 112 can be formed on said active zone. This gate 112 may be formed, for example, by deposition of a gate dielectric material 113 or by oxidation of a semiconductor material, so as to form a gate dielectric material 113.
  • the gate dielectric material 113 may be example based on SiO2, or HfO2, or HfSi x Oy.
  • metal such as for example TiN, or W, or WSi x , or TaN, or semiconductor such as for example polysilicon
  • a deposit of a layer 120 based on piezoelectric material 119 such as, for example, PbZrTiO 3 or PZT (PZT for lead zirconate-titanate) or BaSrTiO 3 or BST (barium strontium titanate), or ZnO or LiNbO 3 , is carried out on at least a portion of the active zone and the gate 116.
  • the deposition of a layer 120 to Piezoelectric material base 119, such as PZT can be made for example by sputtering in an RF magnetron type reactor.
  • the deposited layer of piezoelectric material 120 preferably has a thickness less than that of the dielectric layers usually used in microelectronic devices to isolate two levels of metal between them, for example a thickness of less than 1 micrometer.
  • the layer based on piezoelectric material 120 may have a thickness, for example between 1 nanometer and 1 micrometer or for example between 5 nanometers and 300 nanometers.
  • the layer of piezoelectric material may be continuous and formed so as to cover the upper face and the sidewalls or side faces of the gate 116 of the transistor, as well as the active area, and in particular the source 104 and drain 108 regions of the semiconductor layer 102 ( Figure 3B).
  • the layer 120 may then be optionally etched between the different active zones.
  • This insulating layer 130 may have a thickness of between 0.2 ⁇ m and 1, 5 microns, for example of the order of 0.8 .mu.m.
  • openings 132, 134, 136 are made respectively revealing, the source region 104, the gate 116, and the drain region 108.
  • These openings 132, 134, 136 can be achieved for example by forming a masking (not shown) on the insulating layer 130, then etching the insulating layer 130 and the layer 120 through said masking, for example using a gas fluorocarbon or wet etching with HF or HCl.
  • the openings 132, 134, 136 are filled with a conductive material 140, for example based on tungsten, or aluminum in order to form conductive pads 142, 144, 146, in contact respectively with the source region 104, the drain region 108, and the gate 116 of the transistor on the one hand, and on the other hand in contact with the piezoelectric layer 120.
  • the conductive pads 142, 144, 146 are intended to electrically connect or respectively connect the source regions 104, the drain regions 108, and the gates 116 of the transistors to respective biasing means of the source region 104, the gate 116, and drain region 108.
  • a variant of the example of embodiment previously described allowing the implementation of a device of the type of that described above in connection with FIG. 1B, comprises after the realization of the source regions 104, drain 108, and gate 116, the formation of a layer 220 of piezoelectric material 119 only on the source region 104 or a portion of the source region 104, as well as on the gate 116 or a portion of the gate 116.
  • a withdrawal of the latter may be carried out in zones situated opposite or above the drain region 108, and Preferably the entire piezoelectric material 119 may also be withdrawn on a sidewall of the gate 116 located on the drain region side, as well as on a portion of the upper face of the gate 116.
  • This removal of the piezoelectric material 119 may for example comprise the realization of a masking (not shown) protecting the source region 108, as well as a lateral flank of the gate 116, located on the side of the source region 108 and a portion of the upper face of the gate 116 in the extension of this sidewall, then an etching of the piezoelectric material 119, for example an HcI-based wet etching through the masking (FIG. 4A).
  • the deposition of the insulating layer 130 is carried out, then, openings are formed through the latter, respectively revealing, the source region 104, the gate 116, and the drain region 108.
  • openings formed only those revealing respectively the source region 104 and the drain region 108 also reveal the piezoelectric layer 220.
  • the openings are filled with a conductive material 140, for example based on tungsten, aluminum to form conductive pads 242, 244, 246 respectively.
  • a conductive material 140 for example based on tungsten, aluminum to form conductive pads 242, 244, 246 respectively.
  • the pads 242 and 244 in contact respectively with the source region 104 and the gate 116, are also in contact with the piezoelectric layer 220.
  • the conductive pad 246 in contact with the drain region 108 is disjoint or not in contact with the piezoelectric layer 220.
  • the conductive pads 242, 244, 246 are intended to electrically connect or respectively connect the source regions 104, the drain regions 108, and the grids 116, respectively, of the transistors to polarization means of the region of source 104, gate 116, and drain region 108.
  • a step of forming a thin intermediate layer on the active zone may be provided prior to the formation of the piezoelectric layer 120 or 220.
  • the piezoelectric layer is then formed on this thin insulating intermediate layer and above or opposite to at least a portion of the source 104, as well as on at least a portion of the gate 116.
  • the thin insulating intermediate layer may be intended to reduce the mechanical stress exerted by the piezoelectric layer.
  • the thin intermediate insulating layer can also serve as an etch stop layer.
  • the method according to the invention is not limited to the formation of conventional transistor structures and may comprise, for example, replacing the transistor (s) embodiment described in connection with FIG. at least one double gate transistor, or / and at least one type of transistor called “FinFet” such as in document [1] (referenced above) or / and at least one transistor called “trigate” or " triple grid “as in document [2] (referenced above), and / or at least one so-called” coating "gate transistor such as in document [3] (referenced above), commonly called GAA (GAA for "spoils garlic around” according to the English terminology).
  • Another exemplary embodiment method implements a formation on a substrate of at least a first transistor having at least one source region and at least one drain region, as well as at least one semiconductor structure, connecting the source region and the drain region, then an embodiment of at least one piezoelectric layer on the semiconductor structure, then forming at least one gate above the piezoelectric layer .
  • the gate may be formed on the piezoelectric layer, so as to be in contact with this piezoelectric layer.
  • the piezoelectric layer may be formed on a gate dielectric layer.
  • the piezoelectric layer may be formed on the semicircular structure conductive, so as to be in contact with the semiconductor structure for forming a channel.
  • the piezoelectric layer may be formed prior to the deposition of a gate dielectric layer and a gate on the gate dielectric layer.
  • the piezoelectric layer can be made on the semiconductor structure. A grid is then formed on the piezoelectric layer. According to this third possibility, the piezoelectric layer may act as gate dielectric.
  • the piezoelectric layer is based on at least one semiconductor material, and the semiconductor structure is formed. According to this fourth possibility, the semiconductor structure and the piezoelectric layer are intended to form a channel for said transistor.
  • FIG. 5 illustrates another variant of a device that also implements piezoelectric type means making it possible to apply a modulable mechanical stress on the channel structure 112 of a transistor T 4 .
  • the channel structure may be based on at least one semiconductor material, for example based on at least one semiconductor material among the following materials: Si, Ge, SiGe, GaAs.
  • the piezoelectric means comprise in particular a piezoelectric layer denoted 320, of composition which may be similar to that of the layers 120 or 220, but arranged differently.
  • the piezoelectric layer 320 is located between the gate 116 of the transistor T 4 and the gate dielectric 113 of this transistor.
  • the piezoelectric layer 320 may be in contact with both the gate 116 and the gate dielectric 113 of the transistor T 4 .
  • FIG. 6 illustrates another variant of a device that also implements piezoelectric type means making it possible to apply a modulable mechanical stress on the channel structure 112 of a transistor T 5 .
  • the channel structure may be based on at least one semiconductor material, for example based on at least one semiconductor material among the following materials: Si, Ge, SiGe, GaAs.
  • the piezoelectric means comprise in particular a piezoelectric layer denoted 420, of composition which may be similar to that of the layers 120 or 220 or 320, but arranged differently.
  • the piezoelectric layer 420 is located between the gate dielectric 133 of the transistor T 5 and the channel 112 of this transistor.
  • the piezoelectric layer 420 may be in contact with both the gate dielectric 113 and the channel 112 of the transistor T 5 .
  • FIG. 7 illustrates another variant of a device that also implements piezoelectric type means making it possible to apply a modulable mechanical stress on the channel structure 112 of a transistor T 6 .
  • These piezoelectric means comprise in particular a piezoelectric layer denoted 520, of composition which may be similar to that of the layers 120 or 220 or 320, or 420, but arranged differently.
  • the piezoelectric layer 520 is located between the gate 116 of the transistor T 6 and the channel 112 of this transistor, and serves as gate dielectric 116.
  • the piezoelectric layer 520 may be in contact with both the gate 116 and with the channel 112 of the transistor T 6 .
  • FIG. 8 illustrates another variant of a device that also implements piezoelectric type means making it possible to apply a modulable mechanical stress on the channel structure 112 of a transistor T 7 .
  • the channel structure 112 may be based on at least one semiconductor material, for example based on at least one semiconductor material from among the following materials: Si, Ge, SiGe, GaAs.
  • the piezoelectric means comprise in particular a piezoelectric layer denoted 620, of composition which may be different from that of the layers 120 or 220 or 320, or 420, and arranged with respect to the transistor T 7 , differently from the piezoelectric layers 120, 220, 320 , 420.
  • the piezoelectric layer 620 may be based on a semiconductor and piezoelectric material 419 such as AsGa.
  • the piezoelectric layer 620 can also be located under the gate dielectric 113 of the transistor T 7 and belong to the channel 112 of this transistor.
  • the piezoelectric layer 720 may be in contact with the gate dielectric 113 and belong to the channel 112 of the transistor T 7 .

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

La présente invention concerne un dispositif microélectronique amélioré doté d'un ou plusieurs transistors (Tl) et de moyens de nature piézoélectriques (220) , ayant un agencement amélioré et permettant d' exercer une contrainte mécanique modulable sur le canal des transistors. L'invention concerne également un procédé de réalisation d'un tel dispositif microélectronique.

Description

DISPOSITIF MICROELECTRONIQUE DOTE DE TRANSISTORS SURMONTES D'UNE COUCHE PIEZOELECTRIQUE
DESCRIPTION
DOMAINE TECHNIQUE
La présente invention se rapporte au domaine des circuits intégrés, et plus particulièrement à celui des transistors, et a pour but de présenter un dispositif microélectronique doté d'un ou plusieurs transistors aux performances électriques améliorées, et pour lesquels les limitations liées à l'effet tunnel sont réduites. Ce dispositif met en oeuvre des moyens, en particulier piézoélectriques aptes à induire une contrainte mécanique, de nature et/ou d'ampleur modulable (s) , sur le canal de ces derniers. Ces moyens piézoélectriques peuvent être formés par dessus les grilles et au moins une partie des zones actives respectives des transistors, ou entre les grilles et au moins une partie des structures de canal respectives des transistors.
ART ANTÉRIEUR
Dans le but d'améliorer les performances des transistors en termes de rapidité et de consommation, il est connu de former pour ces derniers des canaux dits « contraints », dans lesquels la mobilité des électrons ou des trous est améliorée. L'effet tunnel dans un canal dépend de la masse tunnel des porteurs de charges et est inversement proportionnel à la masse effective de conductivité des porteurs de charge. Des porteurs de masses effectives de conductivité faibles ont tendance à favoriser le courant tunnel dans le canal, et augmenter la consommation des transistors à l'état fermé. Un canal contraint est généralement formé d'une première couche semi-conductrice sur laquelle une contrainte mécanique, en tension ou en compression est appliquée par l'intermédiaire d'une deuxième couche sous-jacente à, ou située sur, ladite couche semi- conductrice. La deuxième couche peut être formée par exemple à base d'un matériau semi-conducteur cristallin à paramètre de maille différent dudit premier matériau semi-conducteur, ou d'un matériau diélectrique. Dans les dispositifs réalisés en technologie CMOS (CMOS pour « Complementary Métal Oxide Semi-conductor » ou « semiconducteur à oxyde de métal complémentaire ») , des couches à base de nitrure sont par exemple utilisées pour permettre d'appliquer une contrainte en tension uniaxiale sur les canaux de transistors NMOS, tandis que des couches à base SiGe, réalisées par épitaxie peuvent être employées pour permettre d'appliquer une contrainte en compression bi-axiale sur les canaux de transistors PMOS. Ces méthodes induisent une augmentation du courant de fuite lorsque les canaux atteignent des tailles très faibles, par exemple inférieures à 10 nanomètres .
Le document US 5 883 419, divulgue un dispositif microélectronique comprenant un transistor, doté d'une couche à base de matériau piézoélectrique, située entre la grille et le canal du transistor. Le canal du transistor est formé à base de MoC, un matériau métallique et piézo-résistif, et est susceptible d'être contraint, lorsqu'on applique une tension sur la grille en matériau piézoélectrique.
Les performances en termes de vitesse et de consommation, et en particulier le rapport entre le courant de saturation et le courant de fuite d'un tel dispositif, sont généralement insuffisantes. Ces performances reposent sur un changement de résistivité du matériau de canal. Par ailleurs, la mise en œuvre d'un tel dispositif au niveau industriel, s'avère onéreuse, dans la mesure où le MoC est un matériau coûteux. Enfin, un tel dispositif n'est pas réalisable en technologie CMOS .
EXPOSÉ DE L'INVENTION
La présente invention a pour but de présenter un dispositif microélectronique comportant des moyens pour appliquer une contrainte mécanique de type et/ou d'ampleur modulable (s) sur les canaux des transistors . Ces moyens confèrent aux transistors des améliorations, notamment en terme de performances électriques .
La présente invention concerne en particulier un dispositif microélectronique comprenant :
- un substrat,
- au moins un premier transistor doté d'au moins une région de source, d'au moins une région de drain, d'au moins une structure formant au moins un canal, reliant la région de source et la région de drain et d'au moins une grille, le dispositif comprenant en outre : des moyens en particulier de type piézoélectrique, reposant sur au moins une portion de la grille et au-dessus d'au moins une portion d'au moins une desdites région de source ou/et de drain, aptes à induire une contrainte mécanique ou plusieurs types de contraintes mécaniques différentes sur le canal du transistor. Par contraintes de « types » différents, on fait référence à des forces que les moyens piézoélectriques sont susceptibles d'induire ou d'exercer sur le canal, de sens et/ou de directions différentes . Les moyens de type piézoélectrique sont aptes, en fonction notamment de leur état de polarisation, à induire au moins un premier type de contrainte, par exemple une contrainte en tension, ainsi qu'au moins un deuxième type de contrainte mécanique, par exemple une contrainte en compression, sur le canal du transistor.
Les moyens de type piézoélectrique sont aptes, en fonction notamment de leur état de polarisation, à induire au moins une première contrainte d'une première intensité, ainsi qu'au moins une deuxième contrainte mécanique d'une deuxième intensité différente de la première intensité.
Lesdits moyens piézoélectriques peuvent comprendre au moins une couche mince à base de matériau piézoélectrique située au-dessus d'au moins une portion de la source dudit premier transistor et reposant sur au moins une portion de la grille du premier transistor.
Selon une première variante du dispositif, la couche à base de matériau piézoélectrique, et ladite portion de la source peuvent être séparées par une couche intermédiaire, par exemple à base d'un matériau isolant. Selon une possibilité, la couche intermédiaire peut être destinée à atténuer la contrainte mécanique exercée par la couche piézoélectrique. La couche intermédiaire peut également servir de couche d'arrêt de gravure. La couche intermédiaire peut également servir à isoler électriquement la source et la couche piézo-électrique . Selon une deuxième variante de mise en œuvre du dispositif, la couche à base de matériau piézoélectrique, peut reposer sur la région de source et être en contact avec cette dernière.
Selon une possibilité de mise en œuvre du dispositif microélectronique, ladite couche piézoélectrique peut recouvrir au moins partiellement au moins un flanc de la grille. Ladite couche piézoélectrique peut éventuellement recouvrir les flancs de la grille et permettre ainsi de jouer le rôle d'espaceurs.
Selon une possibilité d'agencement de la couche piézoélectrique, cette dernière peut être dissymétrique par rapport à une normale à un plan principal du substrat passant par la grille. Cela peut permettre de concentrer une contrainte mécanique induite par la couche piézoélectrique sur une zone donnée du canal du premier transistor. Selon cette possibilité d'agencement, la couche piézoélectrique peut éventuellement être située, principalement ou uniquement, sur la région de source et sur au moins une partie de la grille du premier transistor. Cela peut permettre de concentrer une contrainte mécanique sur l'entrée, ou sur une zone du canal du premier transistor, située à proximité de la région de source. Selon un aspect de l'invention, l'ampleur et/ou le type de contrainte mécanique, induite par les moyens piézoélectriques sur le canal du premier transistor, peut être dépendante ou asservie par l'état de polarisation du premier transistor. Le dispositif microélectronique peut comprendre en outre :
- au moins un premier contact ou plot de contact, en contact avec la région de source et apte à être relié à des moyens de polarisation de la région de source,
- au moins un deuxième contact ou plot de contact, en contact avec la grille et apte à être relié à des moyens de polarisation de la grille, le premier contact et le deuxième contact étant en contact avec la couche piézoélectrique.
Ainsi, l'ampleur et/ou le type de contrainte mécanique, induite par les moyens piézoélectriques sur le canal du premier transistor, peut être dépendante ou asservie par l'état de polarisation de la grille et de la source du premier transistor.
Selon une variante de mise en œuvre du dispositif microélectronique selon l'invention, ce dernier peut comprendre en outre :
- au moins un troisième contact ou troisième plot de contact disjoint de la couche piézoélectrique, et apte à être relié à des moyens de polarisation de la région de drain. Ainsi, l'ampleur et/ou le type de contrainte mécanique induite par les moyens piézoélectriques sur le canal du premier transistor, peut être indépendante de la polarisation du drain du premier transistor.
Le dispositif microélectronique selon l'invention peut comprendre en outre :
- des moyens pour polariser la grille,
- des moyens pour polariser la région de source,
- des moyens pour polariser la région de drain, les moyens pour polariser la région de source et les moyens pour polariser la grille étant reliés électriquement à la couche piézoélectrique par l'intermédiaire respectivement du premier contact ou plot de contact et du deuxième contact ou plot de contact.
Les moyens piézoélectriques mis en œuvre suivant l'invention étant susceptibles d'appliquer plusieurs types de contraintes différentes, ils peuvent permettre d'améliorer à la fois le fonctionnement de transistors PMOS et de transistors NMOS, ceci pour chacun des états respectifs « passant » ou « bloqué », que ces transistors sont susceptibles d'adopter.
Aussi, selon une mise en œuvre du dispositif microélectronique selon l'invention, dans lequel le premier transistor est un transistor PMOS, ce dispositif peut comprendre en outre :
- au moins un deuxième transistor NMOS doté respectivement, d'au moins une région de source et d'au moins une région de drain formées dans des deuxièmes zones semi-conductrices du substrat, d'au moins une structure formant canal, reliant la région de source et la région de drain et d'au moins une grille reposant sur le canal, - des moyens de type piézoélectrique, reposant sur au moins une portion de la grille et au- dessus d'au moins une portion d'au moins une desdites deuxièmes zones semi-conductrices, aptes à induire une contrainte mécanique sur le canal du deuxième transistor.
Selon une possibilité de mise en œuvre du dispositif microélectronique suivant l'invention, ce dernier peut être éventuellement intégré à un dispositif de mémoire volatile DRAM. L'invention concerne également un dispositif microélectronique comprenant :
- un substrat,
- au moins un premier transistor doté d'au moins une région de source, d'au moins une région de drain, d'au moins une structure semi-conductrice apte à former au moins un canal reliant la région de source et la région de drain, et d'au moins une grille, le dispositif comprenant en outre : - des moyens de type piézoélectrique situés sous la grille, entre la grille et le substrat, les moyens de type piézoélectrique étant aptes à induire une contrainte mécanique ou plusieurs types de contraintes mécaniques différentes sur le canal du transistor.
Selon une possibilité, les moyens piézoélectriques peuvent comprendre au moins une couche à base de matériau piézoélectrique, la couche à base de matériau piézoélectrique étant située entre la grille et au moins une couche de diélectrique de grille reposant sur la structure de canal.
Selon une variante, les moyens piézoélectriques peuvent comprendre au moins une couche à base de matériau piézoélectrique, la couche à base de matériau piézoélectrique étant située entre au moins une couche de diélectrique de grille et la structure de canal .
Selon une possibilité, les moyens piézoélectriques peuvent comprendre au moins une couche à base de matériau piézoélectrique en contact avec la grille et la structure de canal. Selon cette possibilité, la couche piézoélectrique peut être apte à jouer le rôle de diélectrique de grille.
Selon une mise en œuvre particulière, les moyens piézo-électriques peuvent comprendre au moins une couche à base de matériau piézoélectrique et semiconducteur appartenant à la structure de canal. Le matériau piézoélectrique semi-conducteur peut être par exemple du AsGa. L'invention concerne également un procédé de réalisation d'un dispositif microélectronique comprenant des étapes de : a) formation sur un substrat d'au moins un premier transistor doté respectivement d'au moins une région de source, d'au moins une région de drain, ainsi que d'au moins une structure formant canal, reliant la région de source et la région de drain et au moins une grille sur la structure de canal, b) formation d'au moins une couche piézoélectrique au dessus d'au moins une portion desdites région de source et de drain et reposant sur au moins une portion de la grille.
Selon une possibilité de mise en œuvre du procédé, ce dernier peut comprendre en outre, après l'étape b) , une étape c) de formation d'au moins un premier plot conducteur en contact avec la région de source et la couche piézoélectrique, et qui peut être par exemple destiné à être connecté à des moyens de polarisation de la source, et d'au moins un deuxième plot conducteur en contact avec la grille et avec la couche piézoélectrique, et qui peut être par exemple destiné à être connecté à des moyens de polarisation de la grille.
Le procédé de réalisation du dispositif microélectronique peut comporter en outre, à l'étape c) : la formation d'au moins un troisième plot conducteur en contact avec la région de drain et avantageusement disjoint ou qui n'est pas en contact avec la couche piézoélectrique, et qui peut être par exemple destiné à être connecté à des moyens de polarisation de la source du transistor.
L' invention concerne également un procédé de réalisation d'un dispositif microélectronique comprenant les étapes de : a) formation sur un substrat d'au moins un premier transistor doté d'au moins une région de source et d'au moins une région de drain, ainsi que d'au moins une structure semi-conductrice, reliant la région de source et la région de drain, b) formation d'au moins une couche piézoélectrique au-dessus et au moins en regard de la structure semi-conductrice, c) formation d'au moins une grille au-dessus et au moins en regard de la couche piézoélectrique et de la structure semi-conductrice.
Selon une possibilité de mise en œuvre du procédé, la couche piézoélectrique peut être à base d'au moins un matériau semi-conducteur, par exemple du AsGa et être formée sur la structure semi-conductrice, la structure semi-conductrice et la couche piézoélectrique étant destinées à former un canal pour ledit transistor.
Selon une variante, la grille peut être formée sur la couche piézoélectrique. Selon une possibilité, la couche piézoélectrique peut être formée sur la structure semi- conductrice, de manière à être en contact avec la structure semi-conductrice. Selon une variante, le procédé peut comprendre en outre : la formation d' au moins une couche de diélectrique de grille préalablement à 1' étape c) .
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures IA et IB, illustrent des exemples de dispositifs microélectronique selon l'invention, dotés de transistors et de moyens piézoélectriques, aptes à moduler l'état de contrainte du canal de ces transistors, - les figures 2A, 2B, 2C, 2D, illustrent différents modes de fonctionnement d'un dispositif suivant l'invention,
- les figures 3A à 3D, illustrent, selon une vue en coupe, les étapes d'un exemple de procédé de réalisation d'un dispositif microélectronique selon l'invention,
- les figures 4A à 4B, illustrent, selon une vue en coupe, les étapes d'un autre exemple de procédé de réalisation d'un dispositif microélectronique selon l'invention,
- les figures 5, 6, 7, 8, illustrent des variantes de dispositifs microélectroniques dotés d'au moins un transistor et de moyens piézoélectriques, aptes à moduler l'état de contrainte du canal de ce transistor,
Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
Un exemple de dispositif microélectronique mis en œuvre suivant l'invention, va à présent être décrit en liaison avec la figure IA. Ce dispositif comprend tout d'abord un substrat 100, qui peut être de type semi-conducteur sur isolant, par exemple de type SOI (SOI pour « silicon on insulator » ou « silicium sur isolant ») , doté d'une première couche de support, par exemple à base de saphir ou semi-conductrice, recouverte par une couche isolante, par exemple à base de SiÛ2, elle-même recouverte par une couche semi-conductrice 102, apte à jouer le rôle de couche active. La couche semi- conductrice 102 peut être par exemple à base d'au moins un matériau semi-conducteur parmi les matériaux suivants : Si, Ge, SiGe, GaAs.
Dans la couche semi-conductrice 102, au moins une première zone active d'un transistor Ti, par exemple en technologie MOS (MOS pour Métal Oxide Semi- conductor ou « semi-conducteur à oxyde de métal ») , est formée. Cette première zone active comprend une première région dopée, apte à jouer le rôle de région de source 104 du transistor Ti, une deuxième région dopée, apte à jouer le rôle de région de drain 108 du transistor Ti, ainsi qu'au moins une structure de canal 112, reliant la région de source 104 et la région de drain 108. Le transistor Ti comporte également au moins une grille 116 reposant sur une couche de diélectrique 113 de grille 116. Le transistor Ti peut par exemple être un transistor d'écriture d'une cellule d'une mémoire dynamique DRAM (DRAM pour « dynamic random access memory ») .
Le dispositif microélectronique comprend également des moyens, en particulier de type piézoélectriques, pour exercer ou induire une contrainte mécanique sur la structure de canal 112, en particulier une contrainte d'ampleur ainsi que de type, variables. Par « ampleur », on fait référence à une intensité de forces que ces moyens piézoélectriques sont susceptibles d'induire ou d'exercer sur le canal. Par « type », on entend la nature des forces, par exemple des forces de cisaillement ou bien des forces de compression, ou la ou les directions et le ou les sens des forces, que ces moyens piézoélectriques sont susceptibles d'induire ou d'exercer sur le canal. Hormis dans un état de « repos » ou « non polarisé », ces moyens piézoélectriques sont aptes, en particulier lorsqu'ils se trouvent dans un premier état de polarisation à exercer un premier type de forces, ou à induire un premier type de contrainte, par exemple une contrainte en tension, sur la structure de canal 112 du transistor Ti, et sont également aptes, en particulier lorsqu'ils se trouvent dans un deuxième état de polarisation différent du premier état, à exercer un deuxième type de forces, ou à induire un deuxième type de contrainte, par exemple une contrainte en compression, sur la structure de canal 112 du transistor T1.
Les moyens piézo-électriques peuvent comprendre une couche 120 à base de matériau piézoélectrique formée au-dessus, par exemple sur la grille 116 ainsi qu'au dessus, par exemple sur la première zone active. La couche piézoélectrique 120 peut être disposée de manière à recouvrir au moins partiellement la région de source 104, ainsi qu'au moins partiellement la face supérieure de la grille 116 du transistor Ti. La couche piézoélectrique 120 peut être éventuellement disposée, comme sur la figure IA, de manière à recouvrir la région de drain 108 du transistor Ti. La couche piézoélectrique 120 peut être éventuellement continue sur le transistor Ti et agencée de manière à recouvrir les flancs ou faces latérales de la grille 116. Dans ce cas, en plus de permettre d'induire une contrainte sur le canal 112, la couche 120 permet de former des espaceurs (« spacers » selon la terminologie anglo-saxonne) pour la grille 116. La couche piézoélectrique 120 peut être formée sur la première zone active, en particulier sur les régions de source 104 et de drain 108, et en contact direct avec ces régions 104, 108. Selon une autre possibilité (non représentée) , la couche piézoélectrique 120 peut être formée au-dessus de la première zone active, en particulier au-dessus des régions de source 104 et de drain 108, et être séparée des régions de source et de drain par une fine couche intermédiaire, par exemple à base d'un matériau isolant. Cette couche intermédiaire peut être une couche destinée à atténuer la contrainte mécanique exercée par la couche piézoélectrique 120. La couche intermédiaire peut également servir de couche d'arrêt de gravure. Selon une possibilité, la couche intermédiaire peut également servir à isoler électriquement la source et la couche piézo-électrique 120. La couche intermédiaire isolante peut être par exemple à base d'oxyde thermique TeOS, et d'épaisseur par exemple comprise entre 1 nanomètre et 15 nanomètres . La couche piézo-électrique 120 peut avoir une épaisseur par exemple comprise entre 1 nanomètre et 1 micromètre ou par exemple entre 10 nanomètres et 300 nanomètres, ou une épaisseur permettant d'appliquer une contrainte de l'ordre de 1 GPa ou comprise entre 0.5 GPa et 5 GPa. La couche piézo-électrique 120 peut être à base d'un matériau piézoélectrique, tel que par exemple du PbZrTiO3 ou PZT (PZT pour plomb-zirconate- titanate) ou du BaSrTiO3 ou BST (baryum-oxyde de strontium-titanate) , ou du ZnO, ou du LiNbO3. L'ampleur ainsi que la nature des forces, de compression ou de cisaillement, ou de la contrainte, en tension ou en compression, que la couche 120 est susceptible d'exercer ou d'induire sur la structure de canal 112, peut être modulée en fonction de la manière dont la couche 120 de matériau piézo-électrique est polarisée .
Le dispositif peut également comprendre des plots conducteurs 142, 144, 146, en contact respectivement, avec la région de source 104, la grille 116, et la région de drain 108 du transistor T1, et insérés dans la couche piézoélectrique 120. Ces plots conducteurs 142, 144, 146, permettent de connecter ou relier électriquement des moyens de polarisation de la source, des moyens de polarisation de la grille, des moyens de polarisation du drain (non représentés) , respectivement, à la région de source, à la grille, à la région de drain. Les plots conducteurs 142, 144, 146, permettent également de connecter respectivement l'ensemble desdits moyens de polarisation à la couche piézoélectrique 120.
En fonction de la valeur de potentiels Vs, Vg, Vd, appliqués respectivement, à la région de source 104, à la grille 116, à la région de drain 108, par les moyens de polarisation, la couche piézoélectrique 120 est susceptible de se déformer et d'appliquer ou d' induire au moins deux types de contraintes différentes sur le canal 112.
L'intensité des forces ou l'ampleur de la contrainte, ainsi que le sens et/ou les directions des forces ou la nature de la contrainte, que la couche 120 est susceptible d'appliquer ou d'induire sur le canal 112, peuvent être asservis ou modulés par les potentiels respectifs Vs, Vg, Vd, appliqués par les moyens de polarisation sur les électrodes du transistor T1.
Le dispositif est susceptible d'adopter au moins un premier état de polarisation ou un premier ensemble de valeurs pour les potentiels Vs, Vg, Vd, pour lequel la couche piézoélectrique 120 s'étend et applique ou induit un premier type de contrainte sur le canal 112 du transistor Ti, par exemple une contrainte en tension.
Le dispositif est également susceptible d'adopter au moins un deuxième état de polarisation ou un deuxième ensemble de valeurs pour les potentiels Vs, Vg, Vd, pour lequel la couche piézoélectrique 120 se rétracte ou se comprime et applique ou induit un deuxième type de contrainte sur le canal 112 du transistor Ti, par exemple une contrainte en compression.
Selon une variante, le plot conducteur 146 de contact de drain peut être isolé électriquement de la couche piézoélectrique 120 à l'aide d'un espaceur (non représenté) à base de matériau isolant par exemple du Si3N4. Pour cette variante, la contrainte induite par la couche piézoélectrique 120 sur la structure de canal 112 est indépendante du potentiel Vd appliqué sur le drain 108, et n'est modulée qu'en fonction de la valeur de potentiels Vs, Vg, appliqués respectivement, par des moyens de polarisation (non représentés) de la source 104, et de la grille 116 du transistor 110. Une variante améliorée du dispositif précédemment décrit, illustrée sur la figure IB, met également en œuvre des moyens de type piézoélectrique permettant d'appliquer une contrainte mécanique modulable sur la structure de canal 112 du transistor Ti, mais agencés de manière différente. Ces moyens comprennent notamment une couche piézoélectrique notée 220, d'épaisseur et de composition qui peuvent être semblables ou égales à celles de la couche 120, mais disposée par rapport au transistor Ti, de manière différente par rapport à la couche piézoélectrique 120.
La couche piézoélectrique 220 est dissymétrique par rapport à un axe Δ, orthogonal à un plan principal du substrat (le plan principal du substrat étant défini comme un plan passant par le substrat 100 et parallèle à un plan [0 ; i ; k ] du repère orthogonal [0 ; i ; j ; Jc ] sur la figure IB) passant par la grille 116 du transistor Ti.
La couche piézoélectrique 220 peut être dissymétrique par rapport à un plan perpendiculaire à un axe source-drain (défini dans une direction parallèle à un vecteur i du repère orthogonal [O;i;j;k] sur la figure IB), et passant par la grille 116. La couche piézoélectrique 220 est formée sur au moins une portion de la région de source 104 ainsi que sur un flanc et une portion de la face supérieure ou du dessus de la grille 116 du transistor Ti, uniquement. Une autre portion de la face supérieure de la grille 116, un flanc de la grille 116 situé du coté de la région de drain 108, ainsi que la région de drain 108, ne sont quant à eux pas recouverts par la couche à base de matériau piézoélectrique 220.
Des plots conducteurs 242, 244, 246, sont également prévus pour connecter ou relier électriquement des moyens de polarisation de la source, des moyens de polarisation de la grille, des moyens de polarisation du drain (non représentés) , respectivement à la région de source 104, à la grille 116, et à la région de drain 108 du transistor Ti. Parmi l'ensemble des plots 242, 244, 246, les plots 242 et 244, en contact respectivement avec la région de source 104 et la grille 116, sont également en contact avec la couche piézoélectrique 220. Le plot conducteur 246, en contact avec la région de drain 108 n'est quant à lui pas en contact avec cette couche piézo-électrique 220.
Cet agencement particulier ou cette répartition dissymétrique de la couche piézoélectrique 220 par rapport à la grille 116 du transistor Ti, permet de répartir la contrainte mécanique que cette couche 220 est susceptible d'exercer sur le transistor Ti, principalement à l'« entrée » du canal 112, tout en n'influant peu ou pas sur la masse effective des porteurs de charge en « sortie » du canal 112. Par « entrée », on entend une zone du canal 112, à proximité de la source du transistor Ti, tandis que par « sortie », on entend une zone du canal 112, à proximité du drain du transistor Ti.
Pour cette variante, la contrainte induite par la couche piézoélectrique 220 sur la structure de canal 112 est indépendante du potentiel Vd appliqué sur le drain 108, et n'est modulée qu'en fonction de la valeur de potentiels Vs, Vg, appliqués respectivement, par des moyens de polarisation (non représentés) de la source 104, et de la grille 116 du transistor 110.
Le dispositif est susceptible d'adopter au moins un premier état de polarisation ou un premier ensemble de valeurs pour les potentiels Vs, Vg, pour lequel la couche piézoélectrique 120 s'étend et applique ou induit un premier type de contrainte à l'entrée du canal 112 du transistor Ti, par exemple une contrainte en tension.
Le dispositif est également susceptible d'adopter au moins un deuxième état de polarisation ou un deuxième ensemble de valeurs pour les potentiels Vs, Vg, pour lequel la couche piézoélectrique 120 se rétracte ou se comprime et applique ou induit un deuxième type de contrainte à l'entrée du canal 112 du transistor Ti, par exemple une contrainte en compression.
La couche piézo-électrique 220 peut avoir par exemple une constante piézoélectrique de l'ordre de 600*10-12 m^V"1. En considérant un potentiel Vg appliqué sur la grille de l'ordre de IV ou de -IV, une déformation relative de la couche 220 de l'ordre de 6*10~3 ou une contrainte d'environ 1,5 GPa peut être obtenue.
Le dispositif microélectronique suivant l'invention n'est pas limité à un seul transistor Ti et peut comprendre une pluralité de transistors, par exemple réalisés en technologie CMOS, et recouverts respectivement de moyens de type piézoélectrique tels que précédemment décrits, aptes à appliquer une contrainte, de nature et/ou d'ampleur modulable (s) , sur les canaux respectifs de ces transistors.
Les figures 2A, 2B, 2C, 2D, illustrent le fonctionnement d'un dispositif microélectronique en technologie CMOS, mis en œuvre suivant l'invention, doté de transistors T2 et T3, réalisés respectivement en technologie NMOS et PMOS, et comprenant respectivement une région de source 204, 304, une région de drain (non représentée), une structure de canal 212, 312, ainsi qu'une grille 216, 316. La structure de canal 212, 312 peut être à base d'au moins un matériau semiconducteur, par exemple à base d'au moins un matériau semi-conducteur parmi les matériaux suivants : Si, Ge, SiGe, GaAs. Comme le transistor T1 représenté sur la figure IB, les transistors T2 et T3 sont également surmontés respectivement de moyens de type piézoélectrique tels que décrits précédemment aptes à exercer une contrainte mécanique sur le canal 212, 312, de nature et/ou d'ampleur modulable. Ces moyens comprennent respectivement une couche piézoélectrique 220 formée sur leur région de source et sur une portion de leur grille, apte à se déformer lorsqu'elle est polarisée et à adopter plusieurs positions, en fonction de la valeur de potentiels de polarisation qui lui sont appliqués. Les moyens piézoélectriques mis en œuvre suivant l'invention permettent d'améliorer les performances à la fois des transistors NMOS et PMOS.
Pendant une phase de fonctionnement du dispositif, on applique un potentiel VgI et un potentiel VsI respectivement sur la grille 216 et sur la source 204 du transistor T2 en technologie NMOS, tels que VgI - VsI < Vt, avec Vt une valeur de tension pour laquelle la couche piézoélectrique passe d'un premier état de contrainte, par exemple de contrainte en compression à un deuxième état de contrainte, par exemple de contrainte en tension, Vt pouvant être par exemple la tension de seuil du transistor T2.
Durant cette phase de fonctionnement du dispositif, le potentiel VgI et le potentiel VsI, peuvent être par exemple tels que Vgl<0 et VsI=O, le transistor T2 étant alors mis à un état « OFF » ou bloqué (figure 2A) . Les potentiels VgI et VsI sont également appliqués sur la couche piézoélectrique 220 associée au transistor T2. Cette dernière a tendance à se comprimer et induit alors une contrainte 240 en compression uniaxiale (dont la direction et le sens sont semblables à ceux du vecteur i d'un repère orthogonal [0; i ; j ; k ] défini sur la figure 2A) , à l'entrée ou dans une zone du canal 212 à proximité de la source 204 du transistor T2, contrainte défavorable au transport des électrons dans le canal 212. Pendant cette phase de fonctionnement, la contrainte 240 appliquée sur le canal 212 permet d'augmenter la masse effective des électrons dans le canal 212 et de limiter le courant de fuite.
Pendant une autre phase de fonctionnement du dispositif on applique un potentiel VgI et un potentiel VsI respectivement sur la grille 216 et sur la source 204 du transistor T2, tels que VgI - VsI > Vt. Durant cette autre phase de fonctionnement du dispositif, les potentiels VgI et VsI appliqués peuvent être par exemple tels que Vgl>0 et VsI=O, le transistor T2 étant alors mis à un état « ON » ou passant (figure 2B) . La couche piézoélectrique 220 associée au transistor T2, a tendance à s'étendre et induit une contrainte 250 en tension uniaxiale à l'entrée du canal 212 (dont la direction est semblable à celle du vecteur i d'un repère orthogonal [0 ; i ; j ; k ] , et dont le sens est opposé à celui vecteur i d'un repère orthogonal [O;i;j;k] défini sur la figure 2B), contrainte qui est favorable au transport des électrons. Pendant cette autre phase de fonctionnement, la contrainte 250 appliquée sur le canal 212 permet d'améliorer ou d'augmenter le courant de saturation dans le canal 212.
Pendant une phase de fonctionnement du dispositif (figure 2C) , on applique un potentiel Vg2 et un potentiel Vs2, respectivement sur la grille 316 et sur la source 304 du transistor T3 en technologie PMOS, tels que Vg2 - Vs2 < Vt. Durant cette phase de fonctionnement du dispositif, les potentiels Vg2 et Vs2 peuvent être par exemple tels que Vg2<0 et Vs2=0, le transistor T3 étant alors mis à un état dit « ON » ou passant. La couche piézoélectrique associée au transistor T3, a tendance à se comprimer et à induire une contrainte 260 (dont la direction et le sens sont semblables à ceux du vecteur i d'un repère orthogonal [O;i;j;k] défini sur la figure 2C) en compression uniaxiale à l'entrée du canal 312, contrainte qui est favorable au transport des trous . Pendant cette phase de fonctionnement, la contrainte 260 permet de diminuer la masse effective des trous et d'augmenter le courant de saturation dans le canal 312.
Pendant une autre phase de fonctionnement du dispositif (figure 2D) , on applique un potentiel Vg2 et un potentiel Vs2, respectivement sur la grille 316 et sur la source 304 du transistor T3 en technologie PMOS. Durant cette autre phase de fonctionnement du dispositif, les potentiels Vg2 et Vs2 peuvent être par exemple tels que Vg2>0 tel que Vs2=0, le transistor T3 étant alors mis à un état dit « OFF » ou bloqué. La couche piézoélectrique 220 associée au transistor T3, induit une contrainte en compression uniaxiale à l'entrée du canal 312 (dont la direction est semblable à celle du vecteur i d'un repère orthogonal [0 ; i ; j ; k ] , et dont le sens est opposé à celui du vecteur i d'un repère orthogonal [0 ; i ; j ; Jc ] défini sur la figure 2B) , contrainte qui est défavorable au transport des trous . Pendant cette phase de fonctionnement, la contrainte 270 permet d'augmenter la masse effective des trous et de diminuer le courant de fuite. Les transistors T2 et T3 peuvent être intégrés à un même substrat 100. Selon une variante, les transistors T2 et T3 peuvent être éventuellement commandés par un même potentiel. L'un ou l'autre des dispositifs microélectroniques précédemment décrits en liaison avec les figures IA, IB, 2A-2D, peuvent être mis en œuvre dans un système de mémoire à accès dynamique DRAM (DRAM pour « dynamic random access memory ») . Un dispositif de mémoire à accès dynamique, comprenant une pluralité de cellules dotées d'au moins un transistor d'écriture de mémoire dynamique, associé suivant l'invention à des moyens piézoélectriques tels que décrits précédemment, aptes à exercer une contrainte mécanique de nature et/ou d'ampleur modulable sur son canal, a des performances améliorées en terme de rapidité et de consommation. Les moyens piézoélectriques associés à un transistor d'écriture d'un tel dispositif, sont susceptibles d'appliquer un premier type de contrainte sur le canal du transistor, permettant d'augmenter le courant de saturation du transistor, et notamment d'améliorer la vitesse d'écriture par le transistor d'une information, par exemple dans un condensateur de stockage auquel ce transistor est associé. Ces moyens piézoélectriques sont susceptibles d'appliquer un deuxième type de contrainte sur le canal du transistor, permettant de diminuer le courant de fuite du transistor, et notamment d'empêcher une écriture parasite ou inopportune d'information ou de mieux protéger l'information contenue dans le condensateur de stockage.
Le dispositif suivant l'invention n'est pas plus limité à un substrat de type semi-conducteur sur isolant, et peut être mis en œuvre par exemple sur un substrat semi-conducteur massif. Le dispositif microélectronique suivant l'invention ne se limite pas non plus à un ou des transistors « classiques » à simple grille comme celui Ti, décrit précédemment, et peut comprendre des transistors, par exemple un ou plusieurs transistors à double grille et/ou un ou plusieurs transistors de type dit « Finfet » tel que dans le document [1] : « Sub 50 nm FinFET : PMOS », Huang et al., 1999 IEEE,, et/ou dits un ou plusieurs transistors dits « trigate » ou à triple grille tel que dans le document [2] : « Tri-Gate Fully Depleted CMOS Transistors : Fabrication, Design and Layout », B. Doyle et al., 2003 Symposium on VLSI Technology Digest of Technical Papers, et/ou un ou plusieurs transistors à grille dite « enrobante » communément appelés transistors GAA (GAA pour « gâte ail around » selon la terminologie anglo-saxonne) tels que dans le document [3] : « 50 nm - Gâte AIl Around
(GAA) - Silicon On Nothing (SON) - Devices : A Simple
Way to co-integration of GAA Tranistors within bulk
MOSFET process », Monfray et al., 2002 Symposium On
VLSI Technology Digest Papers, comprenant respectivement des moyens, en particulier piézoélectriques, aptes à exercer une contrainte mécanique sur leur canal de type et/ou d'ampleur modulable .
Un exemple de procédé suivant l'invention, de réalisation d'un dispositif microélectronique, du type de celui décrit précédemment en liaison avec la figure IA, va à présent être donné en liaison avec les figures 3A à 3F.
Le matériau de départ du procédé peut être un substrat formé d'une couche de matériau semiconducteur massif, ou un substrat 100 de type semiconducteur sur isolant, comprenant une première couche de support, qui peut être semi-conductrice et par exemple à base de silicium, sur laquelle repose une couche isolante, par exemple une couche d'oxyde de silicium (« burried oxide » selon la terminologie anglo-saxonne) à base de SiÛ2, elle-même recouverte d'une couche semi-conductrice 102, susceptible de servir de couche active, et par exemple à base de Si ou de Ge ou de SiGe ou d'un composé III-V tel que du AsGa, ou d'un composé II-VI tel que du Hg-Cd ou du Hg-Te.
Ensuite, à partir de la couche semi- conductrice 102 du substrat 100, on forme au moins un transistor, par exemple en technologie MOS, doté d'au moins une région de source 104, d'au moins une région de drain 108, d'au moins une structure de canal 112 reliant la source et le drain, et d'au moins une grille 116 pour contrôler la conduction du canal 112. Pour cela, on peut définir dans la couche semi-conductrice 102, par exemple à l'aide d'étapes successives de dopage et de masquage, au moins une zone active. Le canal 112 peut être par exemple formé d'une zone ou d'un îlot dopé P dans la couche semi-conductrice 102 pour un transistor NMOS, ou d'un îlot dopé N dans la couche semi-conductrice 102 pour un transistor de type PMOS. Les régions de source 104 et de drain 108, peuvent être par exemple respectivement formées de zones dopées N de la couche semi-conductrice 102, de part et d'autre d'un îlot dopé P, pour un transistor NMOS ou formées de zones dopées P de part et d'autre d'un îlot dopé N pour un transistor NMOS. Au moins une grille 112, peut être réalisée sur ladite zone active. Cette grille 112 peut être formée par exemple, par dépôt d'un matériau diélectrique 113 de grille ou par oxydation d'un matériau semi-conducteur, de manière à former un matériau diélectrique 113 de grille. Le matériau diélectrique 113 de grille peut être par exemple à base de SiÛ2, ou de HfO2, ou de HfSixOy. Puis on effectue un dépôt d'une couche de matériau 114 de grille, métallique tel que par exemple du TiN, ou du W, ou du WSix, ou du TaN, ou semi-conducteur tel que par exemple du polysilicium, puis de gravure à travers un masquage du matériau 114 de grille et du diélectrique 113 de grille (Figure 3A) .
Une fois les régions de source 104, de drain 108, de canal 112 et de grille 116 de transistor formées, un dépôt d'une couche 120 à base de matériau piézoélectrique 119, tel que par exemple du PbZrTiO3 ou PZT (PZT pour plomb-zirconate-titanate) ou du BaSrTiO3 ou BST (barium strontium titanate) , ou du ZnO ou du LiNbO3, est réalisé sur au moins une portion de la zone active et de la grille 116. Le dépôt d'une couche 120 à base de matériau piézoélectrique 119, tel que du PZT, peut être réalisé par exemple par pulvérisation dans un réacteur de type magnétron RF.
La couche à base de matériau piézoélectrique 120 déposée a de préférence une épaisseur inférieure à celle des couches diélectriques habituellement mises en œuvre dans des dispositifs microélectroniques pour isoler deux niveaux de métal entre eux, par exemple une épaisseur inférieure à 1 micromètre. La couche à base de matériau piézoélectrique 120 peut avoir une épaisseur, par exemple comprise entre 1 nanomètre et 1 micromètre ou par exemple entre 5 nanomètres et 300 nanomètres .
La couche de matériau piézoélectrique peut être continue et formée de manière à recouvrir la face supérieure et les flancs ou faces latérales de la grille 116 du transistor, ainsi que la zone active, et en particulier les régions de source 104 et de drain 108 de la couche semi-conductrice 102 (Figure 3B) .
La couche 120 peut être ensuite éventuellement gravée entre les différentes zones actives .
Puis, on effectue un dépôt d'une couche isolante 130, par exemple à base de SiC>2 par dessus la couche à base de matériau piézoélectrique 120. Cette couche isolante 130 peut avoir une épaisseur, comprise entre 0,2 μm et 1,5 μm, par exemple de l'ordre de 0 , 8 μm.
Puis, à travers la couche isolante 130 et la couche piézoélectrique 120, on réalise des ouvertures 132, 134, 136, dévoilant respectivement, la région de source 104, la grille 116, et la région de drain 108. Ces ouvertures 132, 134, 136, peuvent être réalisées par exemple par formation d'un masquage (non représenté) sur la couche isolante 130, puis gravure de la couche isolante 130 et de la couche 120 à travers ledit masquage, par exemple à l'aide d'un gaz fluoro- carboné ou d'une gravure humide à l'aide de HF ou de HCl.
Ensuite, les ouvertures 132, 134, 136, sont remplies à l'aide d'un matériau conducteur 140, par exemple à base de tungstène, ou d'aluminium afin de former des plots conducteurs 142, 144, 146, en contact respectivement avec la région de source 104, la région de drain 108, et la grille 116 du transistor d'une part, et d'autre part en contact avec la couche piézoélectrique 120. Les plots conducteurs 142, 144, 146, sont destinés à relier électriquement ou connecter respectivement les régions de source 104, les régions de drain 108, et les grilles 116 des transistors à des moyens de polarisation respectifs de la région de source 104, de la grille 116, et de la région de drain 108.
Une variante de l'exemple de procédé de réalisation précédemment décrit, permettant la mise en œuvre d'un dispositif du type de celui décrit précédemment en liaison avec la figure IB, comprend après la réalisation des régions de source 104, de drain 108, et de grille 116, la formation d'une couche 220 de matériau piézoélectrique 119 uniquement sur la région de source 104 ou sur une portion de la région de source 104, ainsi que sur la grille 116 ou sur une portion de la grille 116.
Pour cela, par exemple après l'étape de dépôt du matériau piézoélectrique 119 décrite précédemment en liaison avec la figure 3B, un retrait de ce dernier peut être effectué dans des zones situées en regard ou au dessus de la région de drain 108, et de préférence sur toute la région de drain 108. Le matériau piézoélectrique 119 peut être également retiré sur un flanc latéral de la grille 116 situé du côté de la région de drain, ainsi que sur une portion de la face supérieure de la grille 116.
Ce retrait du matériau piézoélectrique 119 peut par exemple comprendre la réalisation d'un masquage (non représenté) protégeant la région de source 108, ainsi qu'un flanc latéral de la grille 116, situé du côté de la région de source 108 et une portion de la face supérieure de la grille 116 dans le prolongement de ce flanc, puis une gravure du matériau piézoélectrique 119, par exemple une gravure humide à base de HcI à travers le masquage (Figure 4A) .
Ensuite, on effectue le dépôt de la couche isolante 130, puis, on forme des ouvertures à travers cette dernière, dévoilant respectivement, la région de source 104, la grille 116, et la région de drain 108. Parmi les ouvertures formées seules celles dévoilant respectivement la région de source 104 et la région de drain 108, dévoilent également la couche piézoélectrique 220.
Ensuite, les ouvertures, sont remplies à l'aide d'un matériau conducteur 140, par exemple à base de tungstène, d'aluminium afin de former respectivement des plots conducteurs 242, 244, 246.
Parmi les plots conducteurs 242, 244, 246, formés, les plots 242 et 244, en contact, respectivement, avec la région de source 104 et la grille 116, sont également en contact la couche piézoélectrique 220. Le plot conducteur 246 en contact avec la région de drain 108, est quant à lui disjoint ou n'est pas en contact avec la couche piézoélectrique 220.
Les plots conducteurs 242, 244, 246, sont destinés à relier électriquement ou connecter respectivement les régions de source 104, les régions de drain 108, et les grilles 116, des transistors à des moyens de polarisation respectifs de la région de source 104, de la grille 116, et de la région de drain 108.
Selon une variante de l'un ou l'autre des exemples de procédé précédemment décrits, une étape de formation d'une fine couche intermédiaire sur la zone active, par exemple isolante, et en particulier sur les régions de source 104 et de drain 108, peut être prévue préalablement à la formation de la couche piézoélectrique 120 ou 220. Selon cette variante de procédé, on forme ensuite la couche piézoélectrique sur cette fine couche intermédiaire isolante et au dessus ou en regard d' au moins une portion de la région de source 104, ainsi que sur au moins une portion de la grille 116. La fine couche intermédiaire isolante peut être destinée à atténuer la contrainte mécanique exercée par la couche piézoélectrique. La fine couche isolante intermédiaire peut également servir de couche d'arrêt de gravure.
Le procédé suivant l'invention n'est pas limité à la formation de structures classiques de transistors et peut comprendre, par exemple en remplacement de l'étape de réalisation de transistor (s) décrite en liaison avec la figure 3A, la réalisation d'au moins un transistor double grille, ou/et d'au moins un transistor de type dit « FinFet » tel que dans le document [1] (référencé plus haut) ou/et d'au moins un transistor dit « trigate » ou « triple grille » tel que dans le document [2] (référencé plus haut), et/ou d'au moins un transistor à grille dite « enrobante » tel que dans le document [3] (référencé plus haut) , communément appelé transistor GAA (GAA pour « gâte ail around » selon la terminologie anglo-saxonne) .
Ensuite, des étapes de formation d'une couche piézoélectrique 120 ou 220, au-dessus d'au moins une portion de la région de source et d'au moins une portion de la grille d'un de ces transistors, puis de formation de plots conducteurs destinés à être reliés respectivement à des moyens de polarisation de la région de source et des moyens de polarisation de la couche piézoélectrique, et en contact respectivement, avec la grille et la couche piézoélectrique d'une part et avec la région de source et la couche piézoélectrique d'autre part, sont ensuite réalisés.
Un autre exemple de procédé de réalisation (non représenté) met en oeuvre une formation sur un substrat d'au moins un premier transistor doté d'au moins une région de source et d'au moins une région de drain, ainsi que d'au moins une structure semi- conductrice, reliant la région de source et la région de drain, puis une réalisation d'au moins une couche piézoélectrique sur la structure semi-conductrice, puis une formation d'au moins une grille au dessus de la couche piézoélectrique.
Selon une première possibilité, la grille peut être formée sur la couche piézoélectrique, de manière à être en contact avec cette couche piézoélectrique. Selon cette première possibilité, la couche piézoélectrique peut être formée sur une couche de diélectrique de grille. Selon une deuxième possibilité, la couche piézoélectrique peut être formée sur la structure semi- conductrice, de manière à être en contact avec la structure semi-conductrice destinée à former un canal. Selon cette deuxième possibilité, la couche piézoélectrique peut être formée préalablement au dépôt d'une couche de diélectrique de grille et d'une grille sur la couche diélectrique de grille.
Selon une troisième possibilité, la couche piézoélectrique peut être réalisée sur la structure semi-conductrice. Une grille est ensuite formée sur la couche piézoélectrique. Selon cette troisième possibilité, la couche piézoélectrique peut jouer le rôle de diélectrique de grille.
Selon une quatrième possibilité, la couche piézoélectrique est à base d'au moins un matériau semi-conducteur, et est formée la structure semi-conductrice. Selon cette quatrième possibilité, la structure semi-conductrice et la couche piézoélectrique sont destinées à former un canal pour ledit transistor.
La figure 5 illustre une autre variante de dispositif mettant également en œuvre des moyens de type piézoélectrique permettant d'appliquer une contrainte mécanique modulable sur la structure de canal 112 d'un transistor T4. La structure de canal peut être à base d'au moins un matériau semi- conducteur, par exemple à base d'au moins un matériau semi-conducteur parmi les matériaux suivants : Si, Ge, SiGe, GaAs. Les moyens piézoélectriques comprennent notamment une couche piézoélectrique notée 320, de composition qui peut être semblable à celle des couches 120 ou 220, mais disposée de manière différente. Pour cette variante, la couche piézoélectrique 320 est située entre la grille 116 du transistor T4 et le diélectrique 113 de grille 116 de ce transistor. La couche piézoélectrique 320 peut être en contact à la fois avec la grille 116 et le diélectrique 113 de grille du transistor T4.
La figure 6 illustre une autre variante de dispositif mettant également en œuvre des moyens de type piézoélectrique permettant d'appliquer une contrainte mécanique modulable sur la structure de canal 112 d'un transistor T5. La structure de canal peut être à base d'au moins un matériau semi-conducteur, par exemple à base d'au moins un matériau semi-conducteur parmi les matériaux suivants : Si, Ge, SiGe, GaAs. Les moyens piézoélectriques comprennent notamment une couche piézoélectrique notée 420, de composition qui peut être semblable à celle des couches 120 ou 220 ou 320, mais disposée de manière différente. Pour cette variante, la couche piézoélectrique 420 est située entre le diélectrique 133 de grille 116 du transistor T5 et le canal 112 de ce transistor. La couche piézoélectrique 420 peut être en contact à la fois avec le diélectrique 113 de grille et le canal 112 du transistor T5.
La figure 7 illustre une autre variante de dispositif mettant également en œuvre des moyens de type piézoélectrique permettant d'appliquer une contrainte mécanique modulable sur la structure de canal 112 d'un transistor T6. Ces moyens piézoélectriques comprennent notamment une couche piézoélectrique notée 520, de composition qui peut être semblable à celle des couches 120 ou 220 ou 320, ou 420, mais disposée de manière différente. Pour cette variante, la couche piézoélectrique 520 est située entre la grille 116 du transistor T6 et le canal 112 de ce transistor, et sert de diélectrique de grille 116. La couche piézoélectrique 520 peut être en contact à la fois avec la grille 116 et avec le canal 112 du transistor T6.
La figure 8 illustre une autre variante de dispositif mettant également en œuvre des moyens de type piézoélectrique permettant d'appliquer une contrainte mécanique modulable sur la structure de canal 112 d'un transistor T7. La structure de canal 112 peut être à base d'au moins un matériau semi-conducteur, par exemple à base d'au moins un matériau semi-conducteur parmi les matériaux suivants : Si, Ge, SiGe, GaAs. Les moyens piézoélectrique comprennent notamment une couche piézoélectrique notée 620, de composition qui peut être différente de celle des couches 120 ou 220 ou 320, ou 420, et disposée par rapport au transistor T7, de manière différente des couches piézoélectriques 120, 220, 320, 420. Pour cette variante, la couche piézoélectrique 620 peut être à base d'un matériau 419 semi-conducteur et piézoélectrique tel que du AsGa. La couche piézoélectrique 620 peut être également située sous le diélectrique 113 de grille 116 du transistor T7 et appartenir au canal 112 de ce transistor. La couche piézoélectrique 720 peut être en contact avec le diélectrique 113 de grille 116 et appartenir au canal 112 du transistor T7.

Claims

REVENDICATIONS
1. Dispositif microélectronique comprenant : - un substrat (100) , au moins un premier transistor
(Tl,T2,T3) doté d'au moins une région de source (104,204,304), d'au moins une région de drain (108,208), d'au moins une structure formant au moins un canal (112,212,312) reliant la région de source et la région de drain, et d'au moins une grille
(116,216,316), le dispositif comprenant en outre : des moyens (120,220) piézoélectriques, reposant sur au moins une portion de la grille (116,216,316) et au- dessus d'au moins une portion d'au moins une desdites région de source ou/et de drain, les moyens (120,220) piézoélectriques étant aptes à induire une contrainte mécanique ou plusieurs types de contraintes mécaniques différentes sur le canal du transistor (Tl,T2,T3).
2. Dispositif microélectronique selon la revendication 1, lesdits moyens piézoélectriques comprenant au moins une couche (120,220) à base de matériau piézoélectrique au-dessus d'au moins une portion de la source (104,204) et sur au moins une portion de la grille (116,216,316) du transistor (T1,T2,T3) .
3. Dispositif microélectronique selon la revendication 2, la couche (120,220) à base de matériau piézoélectrique, et ladite portion de la source étant séparées par une fine couche isolante intermédiaire.
4. Dispositif microélectronique selon la revendication 2, la couche (120,220) à base de matériau piézoélectrique, et ladite portion de la source étant en contact .
5. Dispositif microélectronique selon l'une des revendications 2 à 4, la couche (120,220) à base de matériau piézoélectrique recouvrant au moins partiellement au moins un flanc de la grille (116,216,316) .
6. Dispositif microélectronique selon la revendication 2 à 5, la couche (220) à base de matériau piézoélectrique étant dissymétrique par rapport à une normale (Δ) à un plan principal du substrat (100) passant par la grille (216) .
7. Dispositif microélectronique selon l'une des revendications 1 à 6, comprenant en outre : - au moins un premier plot de contact
(142,242) en contact avec la région de source (104,204) et apte à être relié à des moyens de polarisation de la région de source, au moins un deuxième plot de contact
(144,244) en contact avec la grille (116,216) et apte à être relié à des moyens de polarisation de la grille, le premier plot de contact (142,242) et le deuxième plot de contact (144,244) étant en contact avec les moyens piézoélectriques (120,220).
8. Dispositif microélectronique selon la revendication 7, comprenant en outre : au moins un troisième plot de contact (146,246), apte à être relié à des moyens de polarisation de la région de drain et disjoint de la couche piézoélectrique (120,220).
9. Dispositif microélectronique selon l'une des revendications 7 ou 8, comprenant en outre :
- des moyens pour polariser la grille (116,216,316) ,
- des moyens pour polariser la région de source (104,204,304), - des moyens pour polariser la région de drain (108,208,308), les moyens pour polariser la région de source et les moyens pour polariser la grille étant respectivement reliés électriquement à la couche piézoélectrique (120,220) par l'intermédiaire du premier plot de contact (142,242) et du deuxième plot de contact (146,246) .
10. Dispositif microélectronique selon l'une des revendications 1 à 9, dans lequel le premier transistor est un transistor PMOS, comprenant en outre :
- au moins un deuxième transistor NMOS doté respectivement, d'au moins une région de source, d'au moins une région de drain formées dans des deuxièmes zones semi-conductrices du substrat, d'au moins une structure formant canal, reliant la région de source et la région de drain et d'au moins une grille reposant sur le canal, des moyens de type piézoélectrique, reposant sur au moins une portion de la grille et au- dessus d'au moins une portion d'au moins une desdites deuxièmes zones semi-conductrices, aptes à induire un ou plusieurs types de contraintes mécaniques sur le canal du deuxième transistor.
11. Dispositif microélectronique comprenant
- un substrat (100) - au moins un premier transistor
(Tl,T2,T3) doté d'au moins une région de source (104,204,304), d'au moins une région de drain (108,208), d'au moins une structure semi-conductrice formant au moins un canal (112,212,312), reliant la région de source et la région de drain, et d'au moins une grille (116,216,316), le dispositif comprenant en outre : des moyens piézoélectriques situés sous la grille (116) , entre la grille (116) et le substrat (100) , les moyens piézoélectriques étant aptes à induire une contrainte mécanique ou plusieurs types de contraintes mécaniques différentes sur le canal du transistor (Tl,T2,T3) .
12. Dispositif microélectronique selon la revendication 11, les moyens piézo-électriques comprenant au moins une couche (320) à base de matériau piézoélectrique entre la grille (116) et au moins une couche de diélectrique (113) de grille (116) reposant sur la structure de canal (112) .
13. Dispositif microélectronique selon la revendication 11, les moyens piézo-électriques comprenant au moins une couche (420) à base de matériau piézoélectrique entre au moins une couche de diélectrique (113) de grille (116) et la structure de canal (112) .
14. Dispositif microélectronique selon la revendication 11, les moyens piézo-électriques comprenant au moins une couche (520) à base de matériau piézoélectrique en contact avec la grille (116) et la structure de canal (112) .
15. Dispositif microélectronique selon la revendication 11, les moyens piézo-électriques comprenant au moins une couche (320) à base de matériau piézoélectrique et semi-conducteur appartenant à la structure de canal (112) .
16. Dispositif de mémoire volatile, comprenant un dispositif microélectronique selon l'une des revendications 1 à 15.
17. Procédé de réalisation d'un dispositif microélectronique comprenant les étapes de : a) formation sur un substrat d'au moins un premier transistor doté d'au moins une région de source, d'au moins une région de drain, ainsi que d'au moins une structure formant canal, reliant la région de source et la région de drain, et au moins une grille reposant sur le canal, b) formation d'une couche piézoélectrique au dessus d'au moins une portion desdites premières région de source et/ou de drain et sur au moins une portion de la grille du premier transistor.
18. Procédé de réalisation d'un dispositif microélectronique selon la revendication 17, comprenant en outre, après l'étape b) , l'étape de : c) formation d'au moins un premier plot conducteur en contact avec la région de source et la couche piézoélectrique, et d'au moins un deuxième plot conducteur en contact avec la grille et avec la couche piézoélectrique.
19. Procédé de réalisation d'un dispositif microélectronique selon la revendication 17 ou 18, l'étape c) comprenant en outre : la formation d'au moins un troisième plot conducteur en contact avec la région de drain et disjoint de la couche piézoélectrique .
20. Procédé de réalisation d'un dispositif microélectronique comprenant les étapes de : a) formation sur un substrat d'au moins un premier transistor (T4, T5, T6, T7) doté d'au moins une région de source (104) et d'au moins une région de drain (108), ainsi que d'au moins une structure semi- conductrice (112), reliant la région de source et la région de drain, b) formation d'au moins une couche piézoélectrique (320,420,520,620) au-dessus et en regard de la structure semi-conductrice (112), c) formation d'au moins une grille (116) au-dessus et en regard de la couche piézoélectrique (320,420,520,620) .
21. Procédé de réalisation d'un dispositif microélectronique selon la revendication 20, dans lequel la grille (116) est formée à l'étape c) sur la couche piézoélectrique (520, 320) .
22. Procédé de réalisation d'un dispositif microélectronique selon la revendication 20 ou 21, dans lequel la couche piézoélectrique (420) est formée à l'étape b) sur la structure semi-conductrice.
23. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 20 à
22, comprenant en outre : la formation d'au moins une couche de diélectrique (113) de grille préalablement à 1' étape c) .
24. Procédé de réalisation d'un dispositif microélectronique selon la revendication 20, dans lequel la couche piézoélectrique (620) est formée sur la structure semi-conductrice et à base d'au moins un matériau semi-conducteur (419) , la structure semi- conductrice (112) et la couche piézoélectrique (620) étant susceptibles de former un canal pour ledit transistor.
PCT/EP2006/064491 2005-07-22 2006-07-21 Dispositif microelectronique dote de transistors surmontes d'une couche piezoelectrique WO2007010029A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US11/996,406 US7968945B2 (en) 2005-07-22 2006-06-21 Microelectronic device provided with transistors coated with a piezoelectric layer
EP06792540A EP1908113A1 (fr) 2005-07-22 2006-07-21 Dispositif microelectronique dote de transistors surmontes d'une couche piezoelectrique

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0552279A FR2888990B1 (fr) 2005-07-22 2005-07-22 Dispositif microelectronique dote de transistors surmontes d'une couche piezoelectrique
FR0552279 2005-07-22

Publications (1)

Publication Number Publication Date
WO2007010029A1 true WO2007010029A1 (fr) 2007-01-25

Family

ID=36586101

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2006/064491 WO2007010029A1 (fr) 2005-07-22 2006-07-21 Dispositif microelectronique dote de transistors surmontes d'une couche piezoelectrique

Country Status (4)

Country Link
US (1) US7968945B2 (fr)
EP (1) EP1908113A1 (fr)
FR (1) FR2888990B1 (fr)
WO (1) WO2007010029A1 (fr)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2916305B1 (fr) 2007-05-15 2009-10-23 Commissariat Energie Atomique Dispositif a transistor a canal contraint.
FR2945669B1 (fr) * 2009-05-14 2011-12-30 Commissariat Energie Atomique Transistor organique a effet de champ
JP5564117B2 (ja) * 2009-11-06 2014-07-30 ソニー コーポレイション オブ アメリカ 立体オーバーレイオフセットの作成及び編集
US20110248322A1 (en) * 2010-04-12 2011-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Piezoelectric Gate-Induced Strain
CN102790084B (zh) * 2011-05-16 2016-03-16 中国科学院上海微系统与信息技术研究所 锗和iii-v混合共平面的soi半导体结构及其制备方法
CN102790054B (zh) * 2011-05-16 2015-09-16 中国科学院上海微系统与信息技术研究所 锗和iii-v混合共平面的半导体结构及其制备方法
KR20130014200A (ko) * 2011-07-29 2013-02-07 삼성전자주식회사 저항 변화 물질을 포함하는 반도체 소자 및 그 제조 방법
US8841818B2 (en) 2011-08-12 2014-09-23 Massachusetts Institute Of Technology Piezoelectric electromechanical devices
JP2013179235A (ja) * 2012-02-29 2013-09-09 Toshiba Corp 半導体装置
US20140084234A1 (en) * 2012-09-27 2014-03-27 Apple Inc. Post manufacturing strain manipulation in semiconductor devices
US9058868B2 (en) 2012-12-19 2015-06-16 International Business Machines Corporation Piezoelectronic memory
US9064959B2 (en) * 2013-03-13 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming a CMOS device
US20140264632A1 (en) * 2013-03-18 2014-09-18 Globalfoundries Inc. Semiconductor structure including a transistor having a layer of a stress-creating material and method for the formation thereof
US9941472B2 (en) 2014-03-10 2018-04-10 International Business Machines Corporation Piezoelectronic device with novel force amplification
US9251884B2 (en) 2014-03-24 2016-02-02 International Business Machines Corporation Non-volatile, piezoelectronic memory based on piezoresistive strain produced by piezoelectric remanence
US9287489B1 (en) 2014-10-31 2016-03-15 International Business Machines Corporation Piezoelectronic transistor with co-planar common and gate electrodes
CN105974637B (zh) * 2016-07-22 2019-03-12 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置及其触摸位置检测方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01120072A (ja) * 1987-11-02 1989-05-12 Nec Corp アバランシェ注入型電界効果トランジスタ
JPH0487376A (ja) * 1990-07-31 1992-03-19 Clarion Co Ltd 圧力センサ
JPH08181288A (ja) * 1994-12-21 1996-07-12 Nippon Telegr & Teleph Corp <Ntt> 強誘電体記憶装置およびその製造方法
EP1011149A2 (fr) * 1998-12-16 2000-06-21 Matsushita Electronics Corporation Dispositif semi-conducteur de mémoire et procédé pour sa fabrication
US20020105016A1 (en) * 1999-07-06 2002-08-08 Haneder Thomas Peter Memory cell configuration
US20020125518A1 (en) * 1999-09-28 2002-09-12 Haneder Thomas Peter Ferroelectric transistor
US20040251479A1 (en) * 2003-06-16 2004-12-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5666305A (en) * 1993-03-29 1997-09-09 Olympus Optical Co., Ltd. Method of driving ferroelectric gate transistor memory cell
US5883419A (en) * 1994-11-17 1999-03-16 Electronics And Telecommunications Research Institute Ultra-thin MO-C film transistor
US7586158B2 (en) * 2005-07-07 2009-09-08 Infineon Technologies Ag Piezoelectric stress liner for bulk and SOI
US7670938B2 (en) * 2006-05-02 2010-03-02 GlobalFoundries, Inc. Methods of forming contact openings

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01120072A (ja) * 1987-11-02 1989-05-12 Nec Corp アバランシェ注入型電界効果トランジスタ
JPH0487376A (ja) * 1990-07-31 1992-03-19 Clarion Co Ltd 圧力センサ
JPH08181288A (ja) * 1994-12-21 1996-07-12 Nippon Telegr & Teleph Corp <Ntt> 強誘電体記憶装置およびその製造方法
EP1011149A2 (fr) * 1998-12-16 2000-06-21 Matsushita Electronics Corporation Dispositif semi-conducteur de mémoire et procédé pour sa fabrication
US20020105016A1 (en) * 1999-07-06 2002-08-08 Haneder Thomas Peter Memory cell configuration
US20020125518A1 (en) * 1999-09-28 2002-09-12 Haneder Thomas Peter Ferroelectric transistor
US20040251479A1 (en) * 2003-06-16 2004-12-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 013, no. 359 (E - 804) 10 August 1989 (1989-08-10) *
PATENT ABSTRACTS OF JAPAN vol. 016, no. 312 (E - 1230) 9 July 1992 (1992-07-09) *
PATENT ABSTRACTS OF JAPAN vol. 1996, no. 11 29 November 1996 (1996-11-29) *
SINHAROY S ET AL: "GROWTH AND THE MICROSTRUCTURAL AND FERROELECTRIC CHARACTERIZATION OF ORIENTED BAMGF4 THIN FILMS", IEEE TRANSACTIONS ON ULTRASONICS, FERROELECTRICS AND FREQUENCY CONTROL, IEEE SERVICE CENTER, PISCATAWAY, NJ, US, vol. 38, no. 6, November 1991 (1991-11-01), pages 663 - 671, XP000933807, ISSN: 0885-3010 *

Also Published As

Publication number Publication date
US7968945B2 (en) 2011-06-28
US20080290384A1 (en) 2008-11-27
FR2888990A1 (fr) 2007-01-26
FR2888990B1 (fr) 2007-09-07
EP1908113A1 (fr) 2008-04-09

Similar Documents

Publication Publication Date Title
WO2007010029A1 (fr) Dispositif microelectronique dote de transistors surmontes d&#39;une couche piezoelectrique
US9786786B2 (en) Non-planar quantum well device having interfacial layer and method of forming same
EP1947686B1 (fr) Dispositif à MOSFET sur SOI
EP2131397B1 (fr) Circuit à transistors intégrés en trois dimensions et ayant une tension de seuil vt ajustable dynamiquement
FR3016237A1 (fr) Dispositif a nanofils de semi-conducteur partiellement entoures par une grille
FR2992469A1 (fr) Transistor a effet tunnel
FR2944139A1 (fr) Circuit integre realise en soi presentant des transistors a tensions de seuil distinctes
FR2930073A1 (fr) Procede de fabrication de transistors mosfet complementaires de type p et n, et dispositif electronique comprenant de tels transistors, et processeur comprenant au moins un tel dispositif.
EP1690297B1 (fr) Dispositif microelectronique a effet de champ apte a former un ou plusieurs canaux de transistors
FR3005309A1 (fr) Transistors a nanofils et planaires cointegres sur substrat soi utbox
EP2775529A2 (fr) Transistor à effet tunnel
EP2685504A1 (fr) Transistor à effet tunnel
FR3057702A1 (fr) Procede de fabrication d&#39;un transistor a effet de champ a grille enrobante
FR3089343A1 (fr) Procede de realisation d’un transistor fet
EP2757590B1 (fr) Transistor à grille et à plan de masse couplés
WO2019224448A1 (fr) Transistor a haute mobilite electronique en mode enrichissement
FR3085085A1 (fr) Transistor a barreaux superposes et structure double-grille
FR3057105A1 (fr) Dispositif a boite(s) quantique(s) comportant des dopants localises dans une couche semi-conductrice mince
EP3903340A1 (fr) Structure de type semi-conducteur pour applications digitales et radiofréquences
FR2905524A1 (fr) Dispositif de type mosfet partiellement deserte comportant un isolant de grille en deux parties et utilisation comme cellule de memoire
FR3076398A1 (fr) Transistor et son procede de fabrication
FR2965658A1 (fr) Couche semi conductrice sur isolant susceptible d&#39;être contrainte, et son procédé de fabrication
FR2982421A1 (fr) Finfet a trois grilles sur seoi avec modulation de tension de seuil

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2006792540

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 11996406

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Country of ref document: DE

WWP Wipo information: published in national office

Ref document number: 2006792540

Country of ref document: EP