JPH0487376A - 圧力センサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、圧電膜と半導体素子を組合わせた圧力センサ
に関するものである。

［従来の技術］ 従来より、圧力センサとしてピエゾ抵抗式並びに容量式
が知られている。これらの圧力センサは、圧力の変化を
それぞれピエゾ抵抗又は容量の変化に変換し、それを電
流や電圧の変化として読取っている。更に他の方式とし
ては、振動式の圧力センサが提案されている。これは圧
力の変化を組込んだ振動子の固有振動数の変化として読
取るものであり、温度変化に対して優れた安定性を発揮
できる。しかも、振動式の圧力センサは振動数の変化、
即ち周波数の計測という高分解能計測に依存しているた
め、高い分解能を獲得できる。

ところで、以上述べた圧力センサにおけるケージファク
タは、いずれも高々数千である。そこで、最近注目され
ている方式として、圧電膜と半導体素子を組合わせた圧
力センサが開発されている。

この圧力センサは、圧電分極によってドレイン電流を制
御することにより、極めて高いゲージファクタを獲得す
ることが可能であり、飛躍的に分解能を向上させること
ができる。

現在、この様な圧力センサとしては、ＭＯ８形電界効果
トランジスタ（以下、ＭＯＳ−ＦＥＴと呼ぶ。）に圧電
膜を形成した圧力センサが提案されている。

例えば、第４図に示したＭＯＳ−ＦＥＴは、ｎ形シリコ
ンを結晶基板として使用するｐ形チャンネル式のもので
ある。この時、ｎ形のシリコン基板１上には酸化膜２が
形成され、この酸化膜２の両端には、ｐ形波散層により
形成されたソース領域３及びドレイン領域４が夫々設置
されている。

又、酸化膜２」二面にはゲート領域５が設けられている
。更に、ゲート領域５の上方には圧電膜６が形成されて
いる。

以−４二のような構成を有する圧力センサによれば、圧
電膜６からゲート領域５に電圧を印加すると、電子が下
方に押しやられ、ンリコン基板１表面にｐ形の伝導層が
形成される。これによりｐ形のソース領域３及びドレイ
ン領域４間に電流が流れる。

この際のドレイン領域４からのドレイン電流を制御する
ことにより、１０５以」二という極めて高いゲージファ
クタを獲得することができる。

［発明が解決しようとする課題］ ところで、ＭＯＩＦＥＴは基本的にシリコン基板１の表
面のみを利用した素子であるため、Ｓｔ　／　Ｓ　１０
２界面特性に大きな影響を受ける。その為、ＭＯＳ−Ｆ
ＥＴに圧電膜を組合わせる場合、圧電膜形成時のシリコ
ン基板へのダメージを無視できない。従って、素子の安
定性及び静的な応答性能が劣化するという不具合が存在
する。

本発明は上記のような従来技術の持つ課題を解決するた
めに提案されたものであり、その目的は、圧電膜形成に
関連した素子の安定性及び静的な応答性能を改善し、高
感度な特性を有効に利用して、分解能及び小型化を向上
させる優れた圧力センサを提供することである。

［課題を解決するための手段］ 上記の課題を解消するために、本発明の圧力センサは少
なくとも第１導電型高濃度不純物半導体層が形成され、
その上方に第２導電型半導体層が形成された半導体基板
と、第２導電型半導体層上面側に形成されたゲート領域
と、該ゲート領域の両側に夫々形成されたソース領域並
びにドレイン領域と、ゲート領域の上方に形成された圧
電膜と、ソース領域上に形成されたソース電極と、圧電
膜上に形成され、ソース電極と電気的に接続されたドレ
イン電極を備えたことを特徴とする。

［作用］ 以−にのような構成を有する本発明は次の様に作用する
。

即ち、第２導電型半導体層上の圧電膜に圧力が与えられ
ると、ここからゲート領域に電圧が印加される。これに
よりゲート電位が変化して、ＰＮ接合の空乏層幅が変化
する。その為、チャンネルコンダクタンスが変り、結果
としてドレイン電流が変化し、圧電膜にかかった圧力変
化が電流変化として出力される。このドレイン電流を制
御することによって高いゲージファクタを獲得できる。

その為、センサとして高い分解能を確保できる。

又、本発明に使用される半導体素子は、ＰＮ接合の空乏
層変化によるバルクチャンネル素子であるため、界面特
性に影響されることかない。従って、圧電膜形成に絡ん
だ素子の安定性が高い。

更に、本発明は圧電媒質と半導体素子領域とに分離され
ているため、独立に最適設計が可能となる。しかも、圧
電膜下に金属電極を配設する必要がないため、半導体基
板にダメージを与えることなく、良好な圧電膜を形成す
ることができる。

［実施例］ 以」二説明したような本発明の圧力センサの一実施例を
図面に基づいて具体的に説明する。

即ち、第１図に本実施例の構造図を示す。まず、シリコ
ン単結晶基板１１は数Ωｃｍのｐ型シリコン基板である
。尚、シリコン単結晶基板は面方位（１００）で、高濃
度不純物基板でなければ、ｐ型、ｎ形のどちらでも良い
。このシリコン単結晶基板１１の上部には、接合形電界
効果トランジスタ（以下、Ｊ−ＦＥＴ）が形成されてい
る。又、シリコン単結晶基板１１はＫＯＨ水溶液、エチ
レンジアミン水溶液、ヒドラジン水溶液等の化学的エッ
チャントにより異方性エツチングとしてダイヤフラム構
造を有している。

更に、シリコン単結晶基板１１の表面」二には、第１導
電型高濃度不純物半導体層として、ｐ＋高濃度不純物拡
散層１２が形成されている。このｐ１高濃度不純物拡散
層１２はＪ−ＦＥＴの１電極であると同時に、ボロンを
多く含んでおり、」二連した異方性エツチング時には、
そのエッチレートが小さい性質（特性）を利用してエッ
チストップの役目も果たしている。

更に、ｐ＋高濃度不純物拡散層１２上には、第２導電型
半導体層として、Ｊ−ＦＥＴのチャンネル領域となるｎ
型シリコンエピタキシャル層１３が形成されている。こ
のｎ型シリコンエピタキシャル層１３の表面には、ｐ＋
高濃度不純物拡散層であるゲート領域１４が形成されて
いる。このゲート領域１４の両端部に近接してｎ型シリ
コンエピタキシャル層１３の表面には、ｎ＋高濃度不純
物拡散層であるソース領域１５及びドレイン領域１６が
形成されている。

ところで、上記のゲート領域１４、ソース領域１５及び
ドレイン領域１６」二には、熱酸化膜１７が形成されて
いる。この熱酸化膜１７は素子分離が必要な場合はＬＯ
ＧＯＳプロセスにより、ソース領域１５及びドレイン領
域１６の外側において、その膜厚を厚くしてフィールド
酸化膜１７ａとなっている。このフィールド酸化膜１７
ａ下のｎ型シリコンエピタキシャル層１３には、ＬＯＧ
ＯＳチャンネルストップとして、ｐ“高濃度不純物拡散
領域２４が設けられている。

又、熱酸化膜１７上にはＺｎＯ圧電膜１８が形成されて
いる。このＺｎＯ圧電圧電膜上８上センサの静的な応答
特性を実現させるようＳｉＯ膜１９が形成されている。

更に、ＳｉＯ膜１膜上９上金属電極であるソース電極２
０が設置されており、ＺｎＯ圧電膜１８のみならずソー
ス領域１５にまで延びて、ここにオーミック接合されて
いる。

方、ドレイン領域１６上にはオーミック接合された金属
電極であるドレイン電極２１が設置されている。

更に、」１記の素子表面上には、パッシベーション膜２
２が被覆されている。又、シリコン単結晶基板１１裏面
には金属電極２３が設置されており、ｐ＋高濃度不純物
拡散層１２のオーミックコンタク！・と成っている。

次に以」−のような本実施例を平面構成図を第２図に示
す。即ち、ｎ型シリコンエピタキシャル層１３に形成さ
れたゲート領域１４はＺｎＯ圧電膜１８領域外まで延び
ており、ゲート電極１５が形成されている。

以−１−のような構成を有する本実施例の作用を説明す
る。

まず、本実施例の動作原理を説明する。

即ち、ピンチオフ以前のドレイン電流ＩＤは次の式で表
すことができる。

Ｉｎ　＝　Ｉｒ　　（３Ｖｏ　／ＶＰ　　２２　［（Ｖ
ｏ　＋Ｖｃ十Ｖ１，１）　３′２（ＶＧ　＋　Ｖｂ＋）
　”’　］　／　Ｖｐ　”’　）・・・（１） ここで、■、はピンチオフ電流、Ｖつはドレイン電圧、
ｖＰはピンチオフ電圧、ｖ６はゲート電圧、■、１はＰ
Ｎ接合のビルトインポテンシャルである。

更に、ゲート電圧Ｖ６はバイアス成分ｖ６ｏと、圧電膜
の圧電分極による成分■６．の和で表せる。

Ｖｃ　＝Ｖｃｏ＋Ｖｃｐ　　　　　　　　　　　　・”
　（２）この時、ＺｎＯ圧電膜１８が均一に歪んでいる
と仮定すると、圧電分極により生じる電界も場所に関わ
りなく、一定と考えることができる。従って、ＺｎＯ圧
電膜１８の圧電分極による成分ＶＧＩ’は単純に歪みＳ
だけでの関数となり、次式で表すことができる。

ＶＧ、−（ｅ３．Ｔ　ｚ　／　ε３３）　Ｓ　　　　　
−・（３）ここで、ε３１は圧電定数、ＴｚはＺｎＯ圧
電膜の膜厚、ε３３はＺｎＯ誘電率を示す。

以上の（１）、（２）、（３）の各式により、ドレイン
電流ＩＤはゲート電極１５のバイアス電圧Ｖ６ｏと、ド
レイン電極２１のドレイン電圧ＶＤと歪みＳとの関数に
なる。即ち、バイアス電圧Ｖ６ｏとドレイン電圧ＶＤを
一定とすれば、ドレイン電流ＩＤ、は歪みＳだけに依存
すると考えられる。

その為、本実施例は一種の歪みセンサとなる。この場合
、半導体素子基板の構造をダイヤフラム状にし、圧力に
対して線形に歪むように構成しているため、圧力センサ
となっている。

この様にして得た圧力センサを動作させる場合、第３図
の簡易的等価回路図にも明らかなように、ＺｎＯ圧電膜
１８上並びにソース電極２０と、基板１裏面の金属電極
２３は接地される。又、ゲート電極１５及びドレイン電
極２１には、ＤＣバイアス電圧が印加される。これらの
バイアスが圧力センサの感度を設定する。

この状態で圧力センサを動作させると、ＺｎＯ圧電膜１
８にかかる圧力に応じて、ゲート領域１４のゲート電位
が変化し、ＰＮ接合の空乏層幅が変わる。従って、チャ
ンネルコンダクタンス並びにドレイン電流が変化して、
ＶＤ端子から電圧として出力される。この電圧変化を読
取ることによって圧力変化を関知することができる。

ところで、以」二説明した本実施例におけるゲージファ
クタＧＦは、次式（４）で定義される。

ＧＦ＝（ＩＤ［］／ΔＩＤ　）　／ｓ　　　　　　　−
（４）従って、１０５以」二が可能となり、分解能が飛
躍的に伸び、極めて感度の高い圧カセンザを実現するこ
とができる。

又、本実施例の半導体素子は、Ｊ−ＦＥＴを採用してい
るため、ＰＮ接合の空乏層変化によるバルクチャンネ・
ル素子である。つまり、シリコン基板表面のみを利用す
るものでないため、界面特性に影響されない。従って、
圧電膜形成に絡んだ素子の安定性及び静的な応答性能を
高めることが可能となる。しかも、本実施例は素子の小
型化を進めることにより、局所的な圧力検出を簡単に行
うことができる。

更に、シリコン単結晶基板１１とＺｎＯ圧電膜１８とは
、ｐ＋高濃度不純物拡散層１２及びｎ型シリコンエピタ
キシャル層１３によって分離されている。特にｐ４高濃
度不純物拡散層１２により、シリコン単結晶基板１１に
良好なダイヤフラムを簡単に形成させることが可能とな
る。と同時に、ＺｎＯ圧電膜１８に当接して金属電極を
配設させる必要がないため、シリコン単結晶基板１１に
ダメージを与えることなく、良質なＺｎＯ圧電膜１８を
形成されることができる。

なお、本発明の圧力センサは、以」二のような実施例に
限定されるものではなく　、Ｊ１記の素子をアレイ状又
はマトリックス状に並べることにより高感度な触覚セン
サを実現することが可能である。

［発明の効果コ 以上述べたように、本発明によれば、少なくとも第１導
電型高濃度不純物半導体層及び第２導電型半導体層が形
成された半導体基板を備え、第２導電型半導体層上面側
に、ゲート領域、ソース領域及びドレイン領域を形成す
ると同時に、ゲート領域の」１方に圧電膜を形成すると
いう簡単な構成によって、ドレイン領域からのドレイン
電流を制御することにより、優れた分解能並びに小形化
を発揮することができ、且つ圧電膜形成に関連した素子
の安定性及び静的応答性能が大幅に向上する優れた圧力
センサを提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＪ−ＦＥＴの構造図、第２
図は本実施例の平面構成図、第３図は本実施例の簡易的
等価回路図、第４図は従来例であるＰチャンネルＭＯ３
−ＦＥＴの構造図である。 １・・・シリコン基板、２・・・酸化膜、３・・・ソー
ス領域、４・・・ドレイン領域、５・・・ゲート領域、
６・・・圧電膜、１］・・・シリコン単結晶基板、１２
・・・ｐ゛高濃度不純物拡散層、１３・・ｎ型シリコン
エピタキシャル層、１４・・・ゲート領域、１５・・・
ソース領域、１６・・・ドレイン領域、１７・・・熱酸
化膜、１７ａ・・フィールド酸化膜、１８・・・ＺｎＯ
圧電膜、１９・・ＳｉＯ膜、２０・・・ソース電極、２
１・・・ドレイン電極、２２・・・パッシベーション膜
、２３・・・金属電極、２４・・・ｐ＋高濃度不純物拡
散領域、２５・・・ゲート電極。 第 図 ｎ 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 　少なくとも第１導電型高濃度不純物半導体層が形成さ
   れ、その上方に第２導電型半導体層が設けられた半導体
   基板と、 上記第２導電型半導体層上面側に形成されたゲート領域
   と、 該ゲート領域の両側に夫々形成されたソース領域並びに
   ドレイン領域と、 上記ゲート領域の上方に形成された圧電膜と、前記ソー
   ス領域上に形成されたソース電極と、上記圧電膜上に形
   成され、前記ソース電極と電気的に接続されたドレイン
   電極と、 を備えたことを特徴とする圧力センサ。