JP2586432B2

JP2586432B2 - 半導体圧力センサの製造方法

Info

Publication number: JP2586432B2
Application number: JP62160374A
Authority: JP
Inventors: 晃黒柳; 哲夫藤井; 知弘舟橋; 進畔柳; 晋二吉原; 峰一酒井
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1987-06-26
Filing date: 1987-06-26
Publication date: 1997-02-26
Anticipated expiration: 2012-02-26
Also published as: JPS645075A

Description

【発明の詳細な説明】（産業上の利用分野）この発明は半導体圧力センサの製造方法に関するもの
である。

（従来の技術）機械的応力を加えることによってピエゾ抵抗効果によ
りその抵抗値が変化することを利用して、単結晶シリコ
ン基板の一部の肉厚を薄くしダイヤフラムを形成し、そ
のダイヤフラムに歪みゲージを拡散等で形成して、ダイ
ヤフラムに加わる圧力により歪みゲージを変形させ、ビ
エゾ抵抗効果による抵抗値の変化を検出して圧力を測定
する半導体圧力センサが用いられている。

（発明の目的）この発明の目的は、従来のピエゾ抵抗効果を利用して
の半導体圧力センサとは全くその構造を異にし、圧力の
変化を電気信号に変換して出力し圧力を検出することが
できる半導体圧力センサの製造方法を提供することにあ
る。

発明の構成（問題点を解決するための手段）この発明は上記目的を達成するためになされたもので
あって、第１の基板の主表面に凹部を形成するとともに
この凹部を含む第１の基板の主表面に絶縁層を形成する
工程と、前記第１の基板の凹部の両側にソース拡散領域
及びドレイン拡散領域を形成する工程と、半導体単結晶
基板の主表面上にダイヤフラムとなる絶縁膜を形成する
工程と、前記第１の基板の主表面と前記半導体単結晶基
板の主表面とを接合する工程と、前記半導体単結晶基板
の他主面側よりエッチングし、前記第１の基板の主表面
にダイヤフラムとなる前記絶縁膜を形成する工程と、前
記ダイヤフラム上にゲート電極を形成する工程とを備え
る半導体圧力センサの製造方法を要旨とするものであ
る。

（作用）上記の製造方法で製造された半導体圧力センサは、ゲ
ート電極を印加した状態で、圧力の印加によりダイヤフ
ラムが変形すると凹部内の空間部の容量が変化しソース
拡散領域及びドレイン拡散領域間に流れる電流が変化す
る。この電流の検知に基づいて圧力が検知される。

（実施例）以下、この発明を具体化した一実施例を図面に従って
説明する。

第１図（ａ）〜（ｉ）は半導体圧力センサの製造工程
を説明するための断面図である。

まず、Ｐ型のSi等の半導体基板１の主表面の所定領域
にドライエッチングにて凹部２を形成する（第１図
（ａ））。次に、同図（ｂ）に示すように、凹部２を含
む半導体基板１の主表面に絶縁層としてのSiO₂膜３を形
成する。続いて、同図（ｃ）に示すように、半導体基板
１の凹部２内における底部にリン（Ｐ）ドープしたポリ
Siをデポジットしさらに不要部分をエッチングすること
によりフローティングゲート電極４を形成する。このフ
ローティングゲート電極４は他にもノンドーピングのポ
リSiに対しリン（Ｐ）拡散させることにより形成させて
もよい。さらに、同図（ｄ）に示すように、半導体基板
１の凹部２の両側部にイオン注入によりソース拡散領域
（N⁺層）５及びドレイン拡散領域（N⁺層）６を形成す
る。

一方、同図（ｅ）に示す例えばその比抵抗が３〜５Ω
cmのＮ型導電型であって、主表面が（100）或いは（11
0）の単結晶シリコン基板７に対しその主表面にSiO₂膜
８を形成する（同図（ｆ））。

そして、同図（ｇ）に示すように、真空中において半
導体基板１の主表面上に単結晶シリコン基板７を配置す
る。しかる後に、公知のウェハ接合法、即ち、熱により
両者1,7の接着（接合）を行なう。その後、同図（ｈ）
に示すように、半導体基板１の他主面（裏面）をワック
ス等で覆い（図示はしない）、単結晶シリコン基板７の
他主面（裏面）側より、例えばエチレンジアミン（260m
l），ピロカテロール（45g），水（120ml）を主成分と
する異方性エッチング液により単結晶シリコン基板７を
エッチング除去する。この際、エッチングはＮ型導電型
である領域を選択的に進行し、SiO₂膜８はほとんどエッ
チングされずに残る。このようにしてダイヤフラムとな
る絶縁膜としてのSiO₂膜８が形成される。

そして、同図（ｉ）に示すように、凹部２上方におけ
るSiO₂膜８上にリン（Ｐ）入りポリSiゲート電極９を形
成するとともに、ソース及びドレイン電極10,11を形成
して半導体圧力センサを構成する。その結果、凹部２内
には上面がSiO₂膜８で、又、下面がSiO₂膜３で覆われた
真空よりなる空間部12が形成されることとなる。

次に、このように構成した半導体圧力センサの作動原
理を説明する。

まず、第１図（ｉ）に示すように圧力が加わっていな
い状態において、SiO₂膜８の厚さをt1,SiO₂膜３の厚さ
をt2とするとともにそのSiO₂膜3,8の比誘電率をεox、
凹部２内の空間部12の上下方向の厚みをt3,真空の誘電
率εｏとする。そして、これは第２図の等価回路で表さ
れ、SiO₂膜８に対応する容量C1、SiO₂膜３に対応する容
量C2及び空間部12に対応する容量C3は次のようになる。

C1＝εox・εｏ・S1/t1 C2＝εox・εｏ・S2/t2 C3＝εｏ・S3/t3 ただし、S1,S2,S3は各容量部の面積である。

そして、ゲート電極９と半導体基板１との間で電圧Ｖ
GOを印加した場合、フローティングゲート電極４に加わ
るフローティングゲート電圧ＶGFは次式にて示される。

このフローティングゲート電圧ＶGFで本半導体圧力セ
ンサを構成するNMOSトランジスタがオンしない（チャネ
ルに電流が流れない）ように半導体基板１の不純物濃度
が設計されている。又、SiO₂膜3,8の厚さや空間部12の
厚さを調整することによっても行なうことができる。

次に、第３図に示すように、ダイヤフラムとなるSiO₂
膜８に圧力Ｐが加わりSiO₂膜８に弾性変形が生じ、空間
部12の厚みがt3′になると、その空間容量C3′は次式の
ようになる。

C3′＝εｏ・S3/t3′ 従って、圧力Ｐの印加によるフローティングゲート電
圧ＶGF′は次式のようになる（第４図参照）。

尚、Csは空乏層幅をWs、ゲート面積をSs及び半導体基
板１の比誘電率をεｓとした場合の半導体基板容量であ
る（Cs＝εｓ・ε０・Ss/Ws）。

この圧力Ｐが印加された状態でのフローティングゲー
ト電圧ＶGF′においてNMOSがオンする（一定電圧を印加
したソース・ドレイン間におけるチャネルに電流が流れ
る）ように半導体基板１の不純物濃度が設計されてい
る。

そして、同NMOSトランジスタのオン状態においてチャ
ネル電流Icが流れ圧力Ｐが電流に変換され、フローティ
ングゲート電圧ＶGF′の値に対応するチャネル電流Icの
値を測定することにより印加された圧力Ｐの大きさが検
出される。

より具体的に示せば、例えばt1＝0.2μｍ、t2＝0.05
μｍ、t3＝１μｍ、S1＝S2＝S3＝100μｍ^□の場合、C1
＝1.7PF,C2＝6.9PF、C3＝0.09PF、Cs＝1.05PFであり、
最大圧力Pmaxが印加されたときt3′＝0.5μｍになると
すると、ＶGF＝0.01VGO,VGF′＝0.15VGOとなる。そし
て、その関係を第５図に示す。

このように本実施例においては、従来のピエゾ抵抗効
果を利用しての半導体圧力センサとは全くその構造を異
にし、半導体基板１に形成した凹部２を含む主表面に絶
縁層（SiO₂膜３）を形成し凹部２の両側にソース拡散領
域５及びドレイン拡散領域６を形成するとともに前記凹
部２上及び該凹部２の周辺にゲート電極９を有する絶縁
膜（SiO₂膜８）よりなるダイヤフラムを形成した構成を
採用したものである。そして、一定のゲート電圧を印加
した状態で凹部２内に形成される空間部12の圧力による
変形にてソース・ドレイン間に流れるチャネル電流Icを
検出することにより圧力Ｐを検出することができる。

又、本実施例の半導体圧力センサにおいては、通常の
MOSトランジスタ製造技術を利用してゲート・ドレイン
電極（ソース拡散領域5,ドレイン拡散領域６）の形成等
を行なうことができるため、特別の技術を必要とせず簡
単に製造することができる。さらに、同一チップ（半導
体基板１）内に半導体圧力センサの出力を処理する出力
処理回路や他のMOSデバイス，バイポーラデバイス等を
形成でき、集積化に優れている。又、３次元化も可能で
ある。

尚、この発明は上記実施例に限定されることなく、例
えば、上記実施例ではNMOS構造としたがPMOS構造であっ
てもよい。又、ダイヤフラムにはSiO₂膜８を使用した
が、伸縮する絶縁膜であれば何でもよい。さらに、空間
部12を真空としたが安定な気体を封入したり、同空間部
12に伸縮する材料（例えばゴム）を入れてもよい。

又、第６図のように、上記実施例におけるフローティ
ングゲート電極４をなくして実施してもよい。さらに、
第７図に示すように、トランジスタ構造をEEPROM構造と
してもよい。即ち、フローティングゲート電極４に接触
するSiO₂膜３の一部に薄い（0.01μｍ程度）トンネル酸
化膜13を形成し、ゲート電極９に圧力が印加された場
合、上述したように圧力Ｐの大きさに応じたチャネル電
流Icが流れるが、このチャネル電流Icをトンネル酸化膜
13を通してフローティングゲート電極４に蓄積される。
よって、圧力Ｐの大きさをフローティングゲート電極４
の電荷蓄積の形で記憶することができることとなる。

発明の効果以上述べたようにこの発明によれば、従来のピエゾ抵
抗効果を利用しての半導体圧力センサとは全くその構造
を異にした構造にて圧力の変化を電気信号に変換して出
力し圧力を検出することができる半導体圧力センサを容
易に得ることができる優れた効果を発揮する。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明を具体化した半導体圧力
センサの製造工程を説明するための断面図、第２図は半
導体圧力センサの等価回路図、第３図は圧力印加時の半
導体圧力センサを示す断面図、第４図は圧力印加時の半
導体圧力センサの等価回路図、第５図は圧力Ｐとフロー
ティングゲート電圧比ＶGF′/VGOの関係を示す図、第６
図は別例の半導体圧力センサを説明するための図、第７
図は他の別例の半導体圧力センサを説明するための図で
ある。１は半導体基板、２は凹部、３は絶縁層としてのSiO
₂膜、４はフローティングゲート電極、５はソース拡散
領域、６はドレイン拡散領域、７は単結晶シリコン基
板、８はダイヤフラムとなる絶縁膜としてのSiO₂膜、９
はゲート電極、10はソース電極、11はドレイン電極、12
は空間部、13はトンネル酸化膜である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者畔柳進刈谷市昭和町１丁目１番地日本電装株式会社内 (72)発明者吉原晋二刈谷市昭和町１丁目１番地日本電装株式会社内 (72)発明者酒井峰一刈谷市昭和町１丁目１番地日本電装株式会社内 (56)参考文献特開昭62−94988（ＪＰ，Ａ) 特開昭58−10861（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】第１の基板の主表面に凹部を形成するとと
もにこの凹部を含む第１の基板の主表面に絶縁層を形成
する工程と、前記第１の基板の凹部の両側にソース拡散領域及びドレ
イン拡散領域を形成する工程と、半導体結晶基板の主表面上にダイヤフラムとなる絶縁膜
を形成する工程と、前記第１の基板の主表面と前記半導体結晶基板の主表面
とを接合する工程と、前記半導体結晶基板の他主面側よりエッチングし、前記
第１の基板の主表面にダイヤフラムとなる絶縁膜を形成
する工程と、前記ダイヤフラム上にゲート電極を形成する工程とを備えることを特徴とする半導体圧力センサの製造方
法。
【請求項２】第１の基板の主表面に絶縁層を形成する工
程は、同絶縁層形成後、凹部内の絶縁層上にフローティ
ング電極を形成するものである特許請求の範囲第１項に
記載の半導体圧力センサの製造方法。