JP2777559B2

JP2777559B2 - 融接された変形可能部を備えた半導体素子センサ

Info

Publication number: JP2777559B2
Application number: JP7298783A
Authority: JP
Inventors: ラフィ・エム・ガラベディアン; エム・サレー・イズメイル; ゲイリー・ジェイ・パシュビー
Original assignee: KABURIKO CORP
Current assignee: KABURIKO CORP
Priority date: 1995-10-11
Filing date: 1995-10-11
Publication date: 1998-07-16
Anticipated expiration: 2015-10-11
Also published as: JPH09113386A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デバイスの電気的
特性を変化させる可動構造を有する半導体デバイス及び
そのようなデバイスの製造方法に関する。また、そのよ
うなデバイスをセンサとして使用する方法にも関する。

【０００２】

【従来の技術】可動または変形可能で、デバイスの電気
的特性を変化させることのできる構造を有する半導体デ
バイスは、これまでにも提案されている。しかし、それ
らは、それらの発展が制限されるような技術的な問題点
を抱えている。このようなデバイスに関する問題点の一
つに、それらの製造には非標準的な方法が必要であると
いう問題がある。このために、歩留まりが悪く、製造コ
ストが高く、標準的なＭＯＳデバイスと共に集積化する
のが困難となっている。更に、このようなデバイスの動
作は誤って理解されている。例えば、可動ゲートを備え
た電界効果トランジスタ（field effect transistor：
ＦＥＴ）の閾値電圧は、ゲートの位置に依存する。この
ことは、実用的な可動ゲートを備えたトランジスタを製
造する上で本質的なことであるにもかかわらず、一般に
は認識されていない。

【０００３】１９９２年１０月１３日にオコーナら（O'
Connor et al）に付与された米国特許第５，１５５，０
６１号明細書には、アンゲーテッド金属酸化物半導体Ｆ
ＥＴ（ungated metal-oxide semiconductor FET）を組
み込んだ半導体圧力センサが開示されている。この圧力
センサでは、シリコン基板中に形成された深い窪み（約
１０μｍ）を利用することによって、懸架されたゲート
（a suspended gate）と、その下方に於いて基板内に形
成されたチャネルとの間にギャップが形成されている。
この深い窪みは、ソース、ドレイン、及びチャネルが形
成される前に作られ、概ね平坦な面上に於いて最も良く
機能する標準的なＭＯＳ製造プロセス（例えばフォトレ
ジストでのスピン工程やフォトリソグラフィ工程など）
の妨げとなる。標準的なＭＯＳ製造プロセスを用いる
と、深さ１０μｍの窪みよって、動作可能なデバイスの
製造歩留まりは大幅に低下してしまう。

【０００４】更に、ゲートとチャネルとの間に１０μｍ
のギャップを有するＦＥＴでは、閾値電圧が数百ボルト
のオーダとなる。このようなゲート電圧は実際の応用に
適用する際、ほとんどの場合高すぎる。オコーナらは、
より実用的なデバイスを製造するためギャップをいかに
して狭めるかという点について述べていない。オコーナ
らは、静電気力がゲートに与える影響についても言及し
ていない。詳述すると、ゲート膜と基板との間のバイア
ス電圧により、ゲート膜が基板に引きつけられるという
ことについて述べていない。この静電気力による引力
は、ギャップが１０μｍの場合にはあまり重要ではない
が、サブミクロンオーダのゲート・チャネル間ギャップ
を有する実用的なＦＥＴでは重要である。

【０００５】１９８９年３月１４日にブラックバーン
（Blackburn）に付与された米国特許第４，８１２，８
８８号明細書には、より小さなギャップを有するＦＥＴ
が開示されている。この特許では、ポリシリコンや金属
のようなゲート材料を犠牲層（sacrificial layer）上
に形成した後、膜状のゲートの下から犠牲層を化学エッ
チングによって除去することにより可動ゲートを形成し
ている。ブラックバーンのＦＥＴはオコーナのＦＥＴよ
りもギャップが小さく、閾値電圧が許容範囲に収まるよ
うにすることができるため、より実用的である。しかし
ながら、ブラックバーンの製造方法は欠陥を生じやす
い。犠牲層の化学エッチングは、ゲート膜上乃至ゲート
膜の下に残留物を残しやすく、それによって閾値電圧が
設計値通りにならないことがある。また、ゲート膜の下
から物質を除去するのに長時間エッチングする必要があ
るため、デバイスの他の領域が損傷を受けることもあ
る。また、可動ゲート電界効果トランジスタ（MOving G
ate Field Effect Transistor：ＭＯＧＦＥＴ）の多く
の応用に於いて、ゲートとその下の基板との間に真空が
必要とされるが、ブラックバーンの製造方法では、キャ
ビティ内を真空にした後にキャビティを密閉する必要が
ある。しかしながら、商業的に採算の取れる、再現性の
あるそのような真空密閉技術は現在のところまだない。

【０００６】また、ブラックバーンには、従来に於ける
ＭＯＧＦＥＴの物理に関する理解の不足が見られる。特
に、ブラックバーンは、閾値電圧の、ゲートの撓みに対
する強い感受性について何も述べておらず、ゲート膜に
働く静電気力についても言及していない。また、ブラッ
クバーンの特許で用いられているような、従来知られて
いる成膜されるゲート膜の材料は単結晶でなく、理想的
な特性とはいえない。特に、これらの材料は熱的特性が
基板と整合していない上、機械的なヒステリシス特性を
有しており永久変形し易い。更に、ブラックバーンの特
許明細書に示されている活性半導体領域は、ゲート膜の
撓みを示す信号を生成するのに理想的とはいえない。こ
れらの点に対する考慮が欠落していると、製造、信頼
性、及び動作特性に関して問題が発生する。

【０００７】

【発明が解決しようとする課題】本発明の主な目的は、
上述したような問題点を解決するべく、変形可能部を備
えた、改善された半導体センサ及びその製造方法を提供
することである。

【０００８】

【課題を解決するための手段】本発明による製造方法に
従うと、変形可能部をもった微細加工された半導体デバ
イスが製造される。これらのデバイスには、限定する訳
ではないが、可動ゲート電界効果トランジスタ（ＭＯＧ
ＦＥＴ）、可動電極コンデンサ（MOving PlateCAPacito
rs：ＭＯＰＣＡＰ）、圧力センサ、及び加速度センサが
含まれる。本発明の一実施例による製造方法では、半導
体ウェハの多重的な選択酸化（ＬＯＣＯＳ）を用い、メ
サ（mesa）上に、窪みと、より高所に位置する接合面と
が形成される。ウェハ内への活性領域の形成では準標準
的なＭＯＳ製造プロセスを用いており、微細加工による
半導体デバイスと標準的なＭＯＳデバイスを一体に集積
化することが可能となっている。更に、例えば単結晶シ
リコンのような膜材料が、周囲より突出した接合面に融
接（fusion bonding）される。融接処理は、整合（位置
合わせ）されていなくても良く、高い製造歩留まりが得
られる。

【０００９】本発明による別の製造方法では、標準的な
ＭＯＳ技術によって第１半導体ウェハに活性領域が、第
２ウェハ上にスペーサ（spacer）が形成される。このス
ペーサは、窪みと、第１ウェハと第２ウェハとを融接す
るための周囲より突出した接合面とを有する。スペーサ
は典型的にはリング形状であり、円筒形状の窪みの壁を
画定する。これらのウェハを整合融接（aligned fusion
bonding）することにより、第２ウェハのスペーサ内の
窪みと第１ウェハ内の活性領域とを整合させることがで
きる。その後、第２ウェハを微細加工することにより、
所望の変形可能部が形成される。

【００１０】本発明によるセンサでは、ＭＯＧＦＥＴの
ゲートとドレインが接続されており、飽和電流が一定の
条件の下では、そのドレイン・ソース間電圧はゲート膜
の撓みに依存する。

【００１１】本発明の一実施例に従ったＭＯＧＦＥＴ
は、その表面の一方に、周囲より突出したメサを有する
基板を含んでいる。様々な厚みを有するスカルプチャ
（sculpture）である変形可能部は、メサに融接され、
基板の活性領域の上方に、懸架されたゲートを形成して
いる。チャネル長さに対するチャネル幅の比及び動作電
流は、ＭＯＧＦＥＴのドレイン・ソース間電圧のゲート
の撓みに対する非線形な依存性が最小になるように選択
するか、または温度に対する依存性が最小になるように
選択することができる。

【００１２】本発明の別の実施例によるＭＯＧＦＥＴ
は、キャビティを覆い、キャビティの底面に形成された
チャネルをモジュレートする変形可能なゲート構造体を
有する。キャビティの底面は半導体基板であり、キャビ
ティの頂部はゲート構造体である。こうして形成された
キャビティは真空であっても、あるいは大気に解放され
ていても良い。このゲート構造体は、通常０．１乃至
０．３μｍ程度チャネルの上方にあり、加えられた力に
応じてチャネルから離れるように、あるいはチャネルに
向かって動く。このＭＯＧＦＥＴは、押圧力、位置、液
体または気体の圧力、音圧、または慣性力を測定するの
に用いることができる。

【００１３】本発明によるＭＯＧＦＥＴの別の実施例
は、単一の変形可能なゲート構造体の下に２つのチャネ
ルを含む。これらの２つのチャネルはゲートに関して対
照的に配置されると共に、形状も対照的となっており、
それによってゲート構造体の動作に於いて、ゲートが両
方のチャネルに対し等しい距離を保つようになってい
る。２つのチャネルが同じサイズを有し、流れる電流の
大きさが異なる場合、２つのチャネルに対するソース電
圧の差は、ゲートの撓みに定数を加えた値のルートに比
例する。２つのチャネルのサイズが異なり、流れる電流
の大きさが同じ場合も、ソース電圧の差は、ゲートの撓
みに定数を加えた値のルートに比例する。

【００１４】本発明の別の実施例によるデバイス構造
は、上述した実施例の何れかに従った第１チャネルと、
同じゲートによって制御される１または複数の付加的な
チャネルを含む。これらの付加的なトランジスタチャネ
ルは、それらが感知するゲートの撓みがそれぞれ異なる
ように配置されている。異なる２つのチャネルに対する
ソース電圧の差を測定することにより、一定値であるオ
フセット電圧を相殺することができ、更に他のコモンモ
ード効果（common mode effects）や温度に対する依存
性を減少させることができる。

【００１５】本発明に従った静電容量センサは、変形可
能な膜構造と、この膜の中心部に配置された高濃度ドー
ピング領域とを含む。高濃度ドーピング領域が配置され
ている膜の中心部に於いて膜の撓みが最大となるため、
膜が撓むことによって、膜と高濃度ドーピング領域との
間の静電容量が大きく変化する。膜の撓みは、膜の中心
から離れるにつれ小さくなり、その下の領域との間の静
電容量の変化もより小さくなる。高濃度ドーピング領域
は、膜の中心から離れている周囲の領域から分離されて
おり、更に周囲の領域は膜と同じ電圧にバイアスされ、
センサの静電容量に寄与しないようになっている。これ
によって、膜の撓みによって最も大きく影響を受ける領
域のみが静電容量に寄与するため、静電容量センサの信
号対ノイズ比が向上している。高濃度ドーピング領域を
取り囲む第２領域に、静電容量センサに於ける、オフセ
ット、コモンモード効果、温度依存性などをキャンセル
するべく用いられる基準コンデンサの電極を形成するこ
ともできる。

【００１６】

【発明の実施の形態】本発明によると、可動ゲート電界
効果トランジスタ（ＭＯＧＦＥＴ）または可動電極コン
デンサ（ＭＯＰＣＡＰ）を、標準的なＭＯＳ製造プロセ
スに極めてよく似た製造プロセスを用いることによって
製造することができる。それによって、これらのＭＯＧ
ＦＥＴやＭＯＰＣＡＰとオンチップ電子素子とを一体に
集積化することができる。本発明に従った製造方法の一
つでは、ＬＯＣＯＳとそれに続く酸化膜除去によってメ
サが形成されると共に、メサ内の第１半導体基板上に窪
みが形成される。ＬＯＣＯＳと酸化膜除去処理は、表面
構造に付加的なレベルが形成されるように繰り返すこと
ができる。窪みを覆うように第２基板を第１基板に融接
した後、第２基板の形状を整えることにより、変形可能
なゲート膜が形成される。標準的なＭＯＳデバイスを、
メサの周囲の領域に於いて、第１基板内に形成すること
が出来る。

【００１７】本発明による別の製造方法では、標準的な
ＭＯＳ製造プロセスによって、ＭＯＧＦＥＴまたはＭＯ
ＰＣＡＰ用の活性領域が第１半導体基板に形成され、リ
ング状のスペーサが第２半導体基板に形成される。整合
融接工程によって、活性領域をリングの境界で取り囲む
ように、第１基板と第２基板を接合した後、第２基板の
形状を整えることによってゲート膜が形成される。標準
的または準標準的なＭＯＳ製造プロセスによって、容易
に従来のＭＯＳデバイスを第１または第２基板上に一体
に集積化して形成することができる。

【００１８】本発明によるセンサに於けるソース、ドレ
イン、及びチャネルの新規なレイアウトによって、変形
可能な膜の動きを検知するための特有な動作モードが得
られる。本発明によるＭＯＧＦＥＴセンサの一実施例で
は、単一の変形可能なゲート膜の下に２つのチャネルが
配置される。これらの２つのチャネルは、ゲート膜に関
して対称に位置し、それによってゲート膜が動いたとき
両チャネルとゲート膜との間の距離が等しく保たれるよ
うになっている。これらの２つのチャネルのサイズが同
じでそれぞれのチャネルを通って流れる電流が異なる場
合、これらの２つのチャネルに隣接した２つのソースの
間の電圧の差は、ゲート膜の撓みに定数を加えた値のル
ートに比例する。また、２つのチャネル領域のサイズが
異なり、２つのチャネル領域を流れる電流が等しい場合
も、これらのソースの間の電圧の差は、ゲート膜の撓み
に定数を加えた値のルートに比例する。この電圧差は、
センサの温度には比較的影響を受けない。

【００１９】本発明の別の実施例によるセンサは、異な
るゲートの撓みを感知する一対のトランジスタまたは複
数のトランジスタの間の電圧差を測定する。これによっ
て定数であるオフセット電圧をキャンセルし、ゲートの
撓みとは無関係な、温度変化による影響を低減すること
ができる。

【００２０】本発明の一実施例に従ったＭＯＧＦＥＴの
製造方法を図１乃至図１０に示す。図１乃至図１０に示
されている製造方法は、ＭＯＳデバイスまたはＭＯＳＧ
ＦＥＴに対する活性領域を形成する標準的または準標準
的なＭＯＳ製造プロセスを含んでいる。現在この産業分
野で実用化されている良く知られた製造プロセスに従う
ことにより、コスト、プロセス制御性、歩留まり、信頼
性などに於いて大きな利点が得られる。この方法では、
標準的なＭＯＳ製造プロセスによって必要な活性領域を
形成した後、融接及び微細加工工程によって変形可能な
ゲート膜を形成する。

【００２１】図１は、ＬＯＣＯＳによって二酸化シリコ
ン領域１０２を形成した後のシリコン基板１０１を示し
ている。ＬＯＣＯＳは標準的な良く知られた技術であ
り、フィールド酸化膜分離領域（field oxide isolatio
n regions）を形成するのに、ＭＯＳ製造プロセスの多
くで最初の工程として使用されている。図１乃至図１０
に示した製造プロセスに於いて、ＬＯＣＯＳは、フィー
ルド酸化膜分離領域の形成だけでなく、ウェハ１０１の
表面形状を整えるのにも用いられる。ＬＯＣＯＳを用い
て表面形状を整えることを、本明細書中では、しばしば
ＬＯＣＯＳ微細加工と呼ぶ。酸化膜領域１０２を形成す
る際、ＬＯＣＯＳによって基板１０１の表面の薄い層
（酸化膜の厚さの約４５％、または約０．１乃至０．８
μｍ程度）が消費される。酸化膜領域１０２を除去する
ことによって、メサ１０４と、それを取り巻くより低い
平面領域１０５（本明細書中ではデバイス面１０５とも
呼ぶ）が、図２に示されているように形成される。典型
的には、ＦＥＴまたはバイポーラトランジスタのような
標準半導体デバイスは、デバイス面１０５に形成される
が、分離リングやフィードスルー・インターコネクト
（feedthrough interconnect）のようなデバイスは、メ
サ１０４内及びその上に形成される。

【００２２】あるプロセスでは、シリコン基板１０１
は、約２７Ω・ｃｍの抵抗率を有する厚さ約７μｍのＰ
型エピタキシャル層を備えたＮ＋シリコン基板である。
典型的なＬＯＣＯＳ工程は、薄いパッド酸化層（図示せ
ず）を形成する過程、パッド酸化層上へ窒化シリコン層
を形成する過程、領域１０３を覆う複合マスクを形成す
る過程、窒化シリコンの露出部をエッチングして酸化す
べきシリコン領域を露出する過程、及び約１０５０℃の
湿った酸素雰囲気（oxygen atmosphere）中で約５００
分かけて露出された領域を酸化して約１．６μｍの厚さ
の二酸化シリコン領域１０２を形成する過程を含む。Ｌ
ＯＣＯＳ工程の間領域１０３を酸化から保護する窒化シ
リコンは、パッド酸化層及び酸化膜領域１０２の除去の
前または後に、高温のリン酸の使用やプラズマエッチン
グなどの標準的な手法を用いることによって剥離され
る。更に、ウェットエッチングのような標準技術によっ
て酸化膜領域１０２を除去することにより、図２に示さ
れているような、メサ１０４の上面がデバイス面１０５
より約０．７２μｍだけ高い位置にあるシリコン基板１
０１が得られる。

【００２３】図１及び図２に示したプロセスでは、メサ
１０４の上面は、第１ＬＯＣＯＳ工程の後、平坦となっ
ている。別の方法として、第１ＬＯＣＯＳ工程でメサ１
０４の上面に初期窪みを形成しても良い。窪みの形状
は、以下に述べる第２ＬＯＣＯＳ工程に於いてより細か
く画定することができる。メサ１０４の上面は、典型的
には基板１０１のデバイス面１０５から約５００Å以上
２μｍ未満だけ高い位置にあり、以下に述べるように、
第２基板を融接するための接合面を提供する。ＭＯＳ、
バイポーラ、または他の半導体デバイスは、デバイス面
１０５に形成することができる。ＭＯＧＦＥＴの活性領
域はメサ１０４内に形成される窪み内に位置する。典型
的には、メサ１０４内の不純物濃度は、ＭＯＧＦＥＴ用
に、約１０¹⁵ｃｍ^-3となっており、この値はＭＯＳ製造
プロセスで用いられる最も標準的なエピタキシャル層ま
たは基板の不純物濃度より小さい。不純物濃度が低いこ
とにより、閾値電圧がより小さいＭＯＧＦＥＴが得られ
る。

【００２４】メサ１０４を形成した後、従来のマスキン
グ及びドーピング工程により、図３に示されているよう
な分離ウェル（isolation wells）１０６乃至１１０が
形成される。例えばリンのようなＮ型不純物の通常のイ
オン注入工程は、薄いプリ−インプラント酸化膜（pre-
implant oxide layer）を形成する過程、Ｎ型ウェル１
０６、１０９及び１１０の領域を露出するフォトレジス
ト・マスクを形成する過程、リンイオンを注入する過
程、及びエピタキシャル層の下のＮ＋基板に到達するよ
うに例えば深さ約４μｍまで不純物を押し込み拡散（dr
ive in）させる過程を含む。不純物は、以下に述べる第
２ＬＯＣＯＳ工程で除去される材料の深さよりも深く拡
散させても良い。従来の方法によって、Ｐ型ウェル１０
７及び１０８、ガードリング１１１乃至１１４を形成す
ると共に、分離ウェル１０６乃至１１０内にチャネル用
の、浅いイオン注入（threshold implant）も行うこと
ができる。例えば、寄生トランジスタの形成を防ぐガー
ドリング１１１乃至１１４は、第２ＬＯＣＯＳ工程で使
用される窒化シリコンマスクとフォトレジストマスクの
組合せを使用することにより、イオン注入によって形成
することができる。

【００２５】上述した第１ＬＯＣＯＳ工程と同様に行わ
れる第２ＬＯＣＯＳ工程によって、図４に示されている
ような二酸化シリコン領域１１５乃至１１７が形成され
る。二酸化シリコン領域１１５及び１１６は、デバイス
面１０５内に形成された分離領域である。続いて、フォ
トレジストマスクによって領域１１５及び１１６を保護
して、エッチングにより酸化膜領域１１７を除去するこ
とにより、図５に示されているように、メサ１０４内に
窪み１１８が形成されると共に、周囲より高い位置に位
置する接合面１２９が形成される。窪み１１８の底に位
置する中央面は、ＭＯＧＦＥＴの活性領域を形成するた
めのエリアとなる。窪み１１８は、典型的には、ゲート
膜が接合される接合面１２９から約１０００Å乃至約１
００００Åの深さとなるように形成される。チャネルの
ドーピングを適切に行うことにより、３０００Å程度の
ゲート・チャネル間ギャップに於いて、ＭＯＧＦＥＴの
閾値電圧を約２Ｖとすることができる。

【００２６】あるＬＯＣＯＳ工程でメサ１０４上に窪み
が形成されるとすると、それに続くＬＯＣＯＳ工程で、
その中央面に、ある形状を形成することができる。例え
ば、チャネルとゲート膜をより近接させて所望の閾値電
圧が得られるように、また、チャネルを取り巻く領域が
基板１０１内により深く形成され、ゲート膜と中央面と
の間の静電気引力が低下するように、チャネルを含むバ
ンプ（bump）を中央面に形成してもよい。

【００２７】図６に示されているような従来のＦＥＴの
ゲート用ポリシリコン層１１９及びゲート酸化層（図示
せず）は、従来の製造プロセスによって形成される。ゲ
ート酸化層は、窪み１１８内及びメサ１０４上に残して
もよい。ソース領域１２３及びドレイン領域１２４は、
標準的なＰ型イオン注入によって形成される。これらの
領域は、デバイス面１０５内のＰチャネルＦＥＴのゲー
ト１１９と自己整合する。また、標準的なＮ型イオン注
入によって、デバイス面１０５内に、ＮチャネルＦＥＴ
用のソース／ドレイン領域（図示せず）が形成される。
ＭＯＧＦＥＴ用のソース、ドレイン、及びチャネル領域
は、半導体デバイスをデバイス面１０５内に形成するの
と同じマスク及びイオン注入工程で、窪み１１８内に形
成される。窪み１１８の深さは、典型的には１μｍ未満
であり、十分に浅く、標準的なウェハ・リソグラフィ技
術を用いることができる。ポリシリコン層によって、イ
ンターコネクト１２０及び１２１も形成される。

【００２８】図７に示されているように、第２シリコン
基板１３０が、メサ１０４上の接合面１２９に融接され
る。それによって、密閉されたキャビティ１２８が形成
される。融接処理は、この分野では公知であり、それに
よって２つの光学的に滑らかなシリコン面を接合するこ
とができる。このとき、接合面上に二酸化シリコンまた
は窒化シリコンのような誘電体の薄層があってもなくて
もよい。融接に先だって酸化膜（図示せず）が基板１０
１上に形成され、基板１３０の形状を整えて膜構造を形
成する間、基板１０１を保護する働きをする。

【００２９】融接のため、基板１０１と１３０は、例え
ば水酸化アンモニウムと水のような塩基性溶液を用いて
化学洗浄された後、完全に乾燥される。２枚の洗浄され
た滑らかな基板１０１と１３０は、酸素雰囲気中で互い
に接触させられ、それにより弱い結合が生じる。結合し
た基板１０１と１３０のペアは、約３０分間、約９５０
℃の温度に置かれる。融接の間、化学反応によってキャ
ビティ１２８から気体が除去され、真空が形成される。
（キャビティ１２８の壁と酸素が反応することによっ
て、二酸化シリコンの薄膜が形成される。）融接は本分
野では公知であり、Bengtssonによる“「Semiconductor
Wafer Bonding: A Review of Interfacial Properties
and Applications」, 21(8) J. Electronic Materials
841, 841-862(1992)”に記載されている。この文献
は、本願に引証として加えられる。

【００３０】融接の前に、少なくとも基板１３０の一部
が高濃度にドーピングされ、導電性を有するゲート膜を
形成するための導電層が形成される。第２基板１３０
は、多重マスキング及びエッチング処理によって微細加
工される。融接した後、基板１３０は、研削、研磨、ま
たはエッチングにより薄くされ、図８に示されているよ
うな薄いウェハ１３０Ａが形成される。薄いウェハ１３
０Ａの厚さは、形成される膜構造によるが、典型的には
約２μｍ乃至約７μｍの間にある。薄いウェハ１３０Ａ
は、その後エッチングされてゲート膜１３５となる。融
接の前に第２基板１３０内に形成されているエッチング
ストッパ層により、エッチングの深さが制限され、図９
に示されているように、ゲート膜１３５の変形可能部１
３１及び１３３の厚さが制御される。変形可能部１３１
及び１３３は、加えられる力に応じて変形する。このよ
うな力には、大気圧、加速度、あるいは接触による押圧
力などがある。変形可能部の典型的な厚さは、加速度計
として用いられる場合約２．５μｍ、圧力センサとして
用いられる場合約２μｍ乃至約６μｍであり、より一般
的には、その厚さは懸架される構造の幅に依存して、約
１μｍ乃至約１０μｍの間にある。

【００３１】ゲート膜１３５には、片持ち梁部分１３４
と質量体１３２も含まれる。加速度計では、質量体１３
２の慣性によって、加速時に変形可能部１３１に撓みが
発生し、ゲート膜１３５の部分が活性領域１２６に向か
ってまたは活性領域１２６から離れるように動く。ゲー
ト膜１３５のこの動きによって、キャビティ１２８内の
ＭＯＧＦＥＴの閾値電圧が変化する。ＭＯＧＦＥＴの活
性領域を片持ち梁部分１３４の下方のデバイス面１０５
内にも形成することができ、それによって、片持ち梁部
分１３４がその下に位置する活性領域から離れるよう
に、あるいはそれに近づくように変形したとき、そのＭ
ＯＧＦＥＴの閾値電圧が変化して撓みの程度を示すよう
にすることができる。

【００３２】ゲート膜１３５の変形可能部１３１及び１
３３は、例えばシリコン、ゲルマニウム、ガリウム砒素
などの単結晶構造であり、従来技術に於いて用いられて
いた成膜材料に対しより優れた機械的特性を有する。特
に、ゲート膜１３５は機械的なヒステリシスがより小さ
く、ドリフトしたり永久変形したりしにくく、基板１０
１に熱的にも整合している。ゲート膜１３５は、基板１
３０から高い不純物濃度を引き継いでおり、導電性を有
している。

【００３３】ゲート膜１３５の形成に続いて、更に誘電
体層の成膜または成長を行ってもよい。また、従来技術
によって、図１０に示されているように、メタルコンタ
クト１３８及びメタルインターコネクト１３７が形成さ
れる。窒化シリコン、二酸化シリコン、または有機物薄
膜のようなパッシベーション層（passivation layer）
が従来技術に従ってＩＣ上に形成された後、変形可能な
膜１３５の上から除去される。ＩＣは、続いて従来技術
に従って、例えば圧力センサや加速度計として用途に合
わせてパッケージングされる。

【００３４】変形可能な膜１３５を有するコンデンサの
製造は、概ね上述したプロセスと同様に行われるが、ソ
ース、ドレイン及びチャネル領域ではなく、電荷収集用
の活性領域が、変形可能な膜１３５の下に形成される点
が異なる。

【００３５】上述したような基板の処理は、準標準的Ｍ
ＯＳ製造プロセスに従う。第２ＬＯＣＯＳ工程を付加す
ることは、標準的なＭＯＳ製造プロセスから大して外れ
ることではなく、十分受容可能である。また、ＬＯＣＯ
Ｓ微細加工によって形成されるキャビティの深さは、通
常１μｍ未満であり、標準的なリソグラフィ技術が適用
可能である。

【００３６】製造プロセスの初期段階でＬＯＣＯＳ微細
加工によって接合メサ（bonding mesa）１０４を形成す
る代わりに、接合メサを、より後の工程で半導体基板の
活性領域上に形成してもよい。例えば、第１基板を従来
のＭＯＳ製造プロセスによって処理することによって、
活性領域及びＭＯＳデバイスが、形成される接合メサに
対して指定された領域内及び周囲に形成される。接合メ
サは、金属配線を形成する前に、指定された領域内に、
結晶シリコンの選択的なエピタキシャル成長、二酸化シ
リコンまたは窒化シリコンのような誘電体、ポリシリコ
ン、または他の材料の成膜及びエッチング、あるいは熱
酸化膜の成長及びパターニングによって形成される。第
２基板は、接合メサに融接され、上述したように形状が
整えられて、活性領域の上方に位置する変形可能部とな
る。

【００３７】図１１乃至図１７は、ＭＯＧＦＥＴまたは
ＭＯＰＣＡＰを形成するための別の方法を図示してい
る。図１１は、変形可能なゲート膜が形成される第１ウ
ェハ２０１を示している。第１ウェハ２０１は、絶縁層
である“ハンドル（handle）”層２０２上に単結晶シリ
コン層２０３を有している、従来技術の、絶縁体上半導
体（semiconductor on insulator：ＳＯＩ）ウェハであ
る。シリコン層２０３によって、形成されるゲート膜の
変形可能部のための膜材料が提供される。適切な膜材料
を含む別のタイプのウェハを用いることもできる。例え
ば、電気化学的エッチングのストッパ用に、Ｎ基板上に
埋め込みＰ＋エッチングストッパまたはＰエピタキシャ
ル層が設けられたシリコンウェハを用いることもでき
る。ウェハが単結晶の膜材料と、ゲート膜の厚さを制御
するためのエッチングストッパとを含んでいることが好
ましい。

【００３８】半導体層２０３は、マスキングされ、さら
に化学エッチング、プラズマエッチング、または異方性
エッチングなどの標準的な手法によってエッチングされ
るか、或いはＬＯＣＯＳ微細加工されて、図１２に示さ
れているようなシリコンメサ２０４が形成される。上述
したようなＬＯＣＯＳ工程によって、メサ２０４内に酸
化膜２０５（図１３）が形成され、この酸化膜２０５を
除去することによりメサ２０４内に窪み２０６（図１
４）が形成される。

【００３９】図１５は、ＭＯＧＦＥＴ用の活性領域２０
７乃至２０９と、標準ＭＯＳデバイス２４０を含む第２
半導体ウェハ２５０を示している。図１５の実施例で
は、デバイス２４０及び活性領域２０７乃至２０９は、
標準的なツイン−タブ・シングル・ポリＣＭＯＳプロセ
ス（twin-tub single poly CMOS process）によって形
成されるが、別の方法として、例えばＮＭＯＳ、ＰＭＯ
Ｓ、またはバイポーラプロセスのような他の製造プロセ
スを用いてもよい。更に、ＬＯＣＯＳ微細加工プロセス
によって、ウェハ２５０の表面の形状を整えて、例え
ば、変形可能なゲート膜の下方に位置する周囲を取り巻
くソース、ドレイン、及び絶縁領域に対してより高い位
置に位置する、ＭＯＧＦＥＴのチャネルや接合面を形成
することもできる。最終的なメタルインターコネクト
は、ゲート構造体をウェハ２５０に融接した後に形成さ
れる。

【００４０】整合融接によって、図１４の第１ウェハ２
０１と図１５の第２ウェハ２５０を接合することによ
り、図１６に示すような構造が形成される。このとき、
窪み２０６が、活性領域２０７乃至２０９の囲い部分
（enclose portions）と整合される。整合融接は、本分
野では公知であり、R.W. Bower、M.S. Ismail、S.N. Fa
rrensによる“「Aligned Wafer Bonding: A Key to Thr
ee Dimensional Microstructure」, 20(5) J. Electron
ic Materials 383, 383-387 (May 1991)”に記載されて
いる。この文献は、本願に引証として加えられる。整合
融接には、塩基性溶液による化学洗浄などの前処理過程
も含まれ、その後、ウェハ２０１と２５０は、ウェハ２
０１と２５０が対向しているときウェハ２０１と２５０
の整合確認用の印し（alignment features）を見ること
の出来る赤外線アライナ（infrared aligner）を用いて
整合される。ウェハ２１０と２５０は接触させられた
後、約９５０℃で約３０分アニール（anneal）され、接
合が完全になるようにされる。“Electron Visions of
Schaerding, Austria”から販売され、商業的に入手可
能なＢＡＬ６ボンドアライナ（BAL6 Bond Aligner）の
ような接合装置（bonder）によって整合融接を実行する
ことができる。

【００４１】ウェハ２０１は、窪み２０６がＭＯＧＦＥ
Ｔのチャネル２０８上に位置するように整合される。ハ
ンドル構造２０２がエッチングされた後、メサ２０４の
窪み２０６とハンドル基板２０２との間の部分２０４Ａ
が、ゲート膜の変形可能部となる。図１７に示されてい
る実施例では、ハンドル基板２０２は機械的な研削また
は化学エッチングにより除去される。別の方法として、
多重マスキング及びエッチングにより、基板２０２とメ
サ２０４の形状を整え所望の形状としてもよい。この集
積回路は、上述したように標準的な手法によって仕上げ
をされ、パターニングされた金属層、パッシベーション
層が形成され、パッケージングされる。特に、メタルイ
ンターコネクトによって、ゲート膜２０４Ａと、ウェハ
２５０内及び表面に形成された標準的な半導体デバイス
とを接続することができる。

【００４２】図１８及び図１９は、それぞれ、半導体基
板３０１内及び表面に形成されたＭＯＧＦＥＴ３００の
模式的な平面図及び断面図を表している。ＭＯＧＦＥＴ
３００は、ソース３０２、ドレイン３０３、及びチャネ
ル３０４を有しており、それらは基板３０１内に拡散さ
れている。薄いリング形状のメサ３０５は、変形可能な
ゲート膜３０６を、ディスク形状のキャビティ３０７の
周縁に於いて支持している。図１８では、メサ３０５は
円形として示されているが、別の実施例では、メサの輪
郭形状は、正方形、長方形、或いは他の任意の形状であ
ってもよい。基板３０１、メサ３０５及びゲート膜３０
６によって画定されているキャビティ３０７は、密封さ
れ真空が保たれるようになっている。ゲート膜３０６
は、外部圧力が加えられていないとき、チャネル領域３
０４から距離ｇだけ離れている。外圧がゲート膜３０６
に加えられると、ゲート膜３０６は、チャネル３０４に
最も近接した部分に於いて、Ｗだけチャネル３０４に向
かって撓む。

【００４３】ゲート構造体３０６が撓むことにより、Ｍ
ＯＧＦＥＴ３００の電気的特性が変化する。変形可能な
ゲートとチャネルとの間の単位面積当たりの静電容量Ｃ
（Ｗ）は、ゲートの撓みＷの関数であり、式（１）によ
って与えられる。

【００４４】

【数１】

【００４５】ｄｏｘはゲート膜３０６上の薄い酸化膜
（図示せず）とチャネル３０４上の酸化膜３０８を合わ
せた厚さである。変数ｅ及びｅｏｘは、それぞれ自由空
間及び二酸化シリコンの誘電率である。

【００４６】ＭＯＧＦＥＴ３００は、電流飽和条件（導
電チャネルに於けるピンチオフ）に依存して、様々なモ
ードで動作可能である。ゲート３０６とドレイン３０３
が接続されている場合、以下の式（２）が、定常電流Ｉ
で飽和している状態のＭＯＧＦＥＴ３００のドレイン・
ソース間電圧Ｖ_dsを記述する基本的な式となる。

【００４７】

【数２】

【００４８】式（２）に於いて、記号Ｌ、Ｚ、μ、
Ｅ_g、Ｔ、Ｎ_b、ｎ_i、Ｑ_f、Ｖ_BSは、それぞれ、チャネル
長さ、チャネル幅、チャネル電荷移動度、チャネル領域
のバンドギャップ電圧、温度、チャネル不純物濃度（１
ｃｍ³当たりのキャリア数）、固有キャリア密度（intri
nsic carrier density）、ＭＯＧＦＥＴ３００のバルク
酸化膜電荷(the bulk oxide charge)、及びボディ（ま
たは基板）とソースとの間の電圧差を表している。ま
た、記号ｋ、ｑ、ｅ_sは、それぞれボルツマン定数、電
子の電荷、及びシリコンの比誘電率を表している。式
（２）の中の最初の項｛２Ｉ［Ｌ／（μＺＣ（Ｗ）］｝
^1/2は、本明細書中では、ルート項と呼ぶ。式（２）の
中の他の項は、しばしば線形項と呼ぶ。

【００４９】本発明による２つのセンシングモードは、
式（２）に基づいている。第１モード（本明細書中で
は、しばしばルートモードと呼ぶ）によると、ルート項
に比例した出力電力が得られる。また、第２モード（本
明細書中では、しばしば線形モードと呼ぶ）によると、
撓みに線形に関連した出力電圧が得られる。２つのセン
シングモードは、回路構造、物理的構造、活性領域の位
置、及び動作電流によって区別される。

【００５０】図２０は、ルートモードセンサ４００Ａの
平面図を示している。このセンサ４００Ａは、ドレイン
４０２、２つのソース４０３及び４０４、及び２つのチ
ャネル領域４０５及び４０６を有しており、それらは基
板４０１内に拡散し、リング状のスペーサ４０７によっ
て支持されている一枚のゲート膜（図示せず）の下に配
置されている。ドレイン４０２は、ゲート膜に電気的に
接続されている。ソース４０３及びチャネル４０５を通
って流れる電流Ｉ1が、ソース４０４及びチャネル４０
６を通って流れる電流Ｉ2と異なる場合、またはチャネ
ル４０５の幅がチャネル４０６の幅と異なる場合、ソー
ス４０３と４０４との間の電圧の差は、２つのルート項
の間の差となる。式（２）の線形項及び温度依存性は、
電流及びチャネル幅に依存しておらず、電圧の差を取る
ことによってキャンセルされる。これらのソースの間の
電圧の差は、基板４０１内に一体に形成されるＭＯＳ回
路によって実現される従来の自乗演算回路（図示せず）
を用いることによって、撓みに比例する成分に定数を加
えた信号に変換される。

【００５１】チャネル４０５と４０６は、キャビティ４
０８の中心について対照に配置されており、キャビティ
４０８を覆っているゲート膜が撓んだとき、チャネル４
０５に対する撓みとチャネル４０６に対する撓みが等し
くなるようになっている。一実施例では、チャネル４０
５と４０６は、同じ幅Ａ及び長さＬを有する。式（２）
に於ける線形項の排除を効果的に行うため、チャネル幅
Ｚのチャネル長さＬに対する比Ｚ／Ｌは、小さいかある
いは過度に大きくないことが望ましく、例えば１：１乃
至２０：１の範囲にあると良い。駆動電流Ｉ1及びＩ2
は、約５０乃至２５０μＡのオーダであることが、この
動作モードでは望ましい。

【００５２】図２１及び図２２に、別のルートモードセ
ンサ４００Ｂを示す。図２０、図２１、及び図２２内の
同じ符号を有する要素は、類似または同一のものであ
り、これらについて図２０を参照にしつつ説明したこと
は、図２１及び図２２に於いても成り立つ。センサ４０
０Ｂは、センサ４００Ａとは、ソース４０３及び４０４
に対して、それぞれ別々のドレイン４０９及び４１０を
有する点が異なっている。ドレイン４０９及び４１０は
変形可能なゲート膜４１１を介して電気的に接続されて
いる。

【００５３】センサ４００Ｂの利点は、図２２に示され
ている断面図に見ることができる。センサ４００Ｂで
は、ソース４０３、ドレイン４０９、及びチャネル４０
５は第１分離ウェル４１２内に形成されており、ソース
４０４、ドレイン４１０、及びチャネル４０６は第２分
離ウェル４１３内に形成されている。２つのウェル４１
２及び４１３は異なる電圧にバイアスすることができ、
それによって、ソース４０４及び４０３を含んでいるボ
ディに対してソース４０４及び４０３が異なる電圧にな
ることから生じるボディ効果（ｂｏｄｙｅｆｆｅｃ
ｔ）をキャンセルすることができる。ウェル４１２及び
４１３をそれぞれソース４０３及び４０４に結びつける
ことによって、適切なボディ電圧が得られる。このよう
な対策をしないと、ボディ効果によって、ソース４０３
の電圧とソース４０４の電圧の差に、ゲート膜４１１の
撓みに線形に依存する成分が発生する。

【００５４】線形センシングモードは、式（２）に於け
るルート項を抑制することによって実現される。ルート
項の抑制は、チャネル長さに対するチャネル幅の比Ｚ／
Ｌが大きい（５０：１乃至約１００：１のオーダ）ＭＯ
ＧＦＥＴを小さい電流（約１０μＡ）で駆動することに
よってなされる。このようにすることにより、ルート項
によって発生する非線形性は十分なレベルまで減少され
る（約０．２％未満）。図２３は、線形センシングモー
ド用ＭＯＧＦＥＴ５００の平面図である。ＭＯＧＦＥＴ
５００は、ソース５０３、ドレイン５０２、及びチャネ
ル５０６を有しており、それらは基板５０１内に拡散さ
れている。ソース５０３は、チャネル５０６の幅をでき
るだけ大きくするように、ドレイン５０２の周囲を概ね
取り囲んでいる。トランジスタ５００のドレイン・ソー
ス間電圧Ｖdsの温度特性は知られており、例えば、温度
に依存しないバイアスや差分トランジスタマッチング
（differential transistor matching）のような従来技
術を用いることによって補償することができる。

【００５５】線形モードセンサからの信号及びルートモ
ードセンサからの（自乗演算回路によつて処理された後
の）信号は、一定のオフセット電圧を含む。センサのオ
フセット電圧は、構造乃至製造パラメータの関数であ
る。センサは、異なるゲート膜の撓みの影響を受けるト
ランジスタの間の電圧差を測定することによって、オフ
セット電圧をキャンセルすることができる。

【００５６】図２４は、線形モードセンサ６００を示し
ている。このセンサ６００は、ソース６０３と６０４と
の間の電圧差を測定することによって、オフセット電圧
をキャンセルすることができる。２つのソース６０３及
び６０４、及びドレイン６０２によって、リング状のス
ペーサ６０７、基板６０１、及びゲート膜（図示せず）
によって形成されたキャビティの中心軸から異なる半径
に位置するチャネル６０５と６０６が画定されている。
均一な圧力に応じてゲート膜が撓むとき、その撓みは膜
の中心に於いて最大となり、スペーサ６０７に接合され
ている所ではより小さくなる。従って、チャネル領域６
０５と６０６は、異なるゲートの撓みの影響を受けるこ
ととなる。ソース６０３及び６０４上の電圧は、式
（２）の中の撓みとは無関係な項によって生じる一定の
オフセット電圧があるため、撓みに線形に関連するが比
例はしない。ソース６０３と６０４上の電圧の差を測定
することによって、この一定のオフセット電圧をキャン
セルし、概ねゲートの撓みに比例する信号を得ることが
できる。

【００５７】図２５は、ルートモードで動作し、オフセ
ット電圧をキャンセルすることのできるＭＯＧＦＥＴ絶
対値圧力センサ７００の断面図を示している。センサ７
００では、ゲート膜７０６は４つのトランジスタ７０１
乃至７０４に対するゲートとして機能する。トランジス
タ７０１は、ソース７２１、ドレイン７３１、及びチャ
ネル７５１を有し、トランジスタ７０２は、ソース７２
２、ドレイン７３２、及びチャネル７５２を有する。チ
ャネル７５１と７５２は、キャビティ７０５の軸から等
しい半径位置にあり、等しい撓みＷの影響を受ける。図
２０、図２１、及び図２２に関連して上述したように、
トランジスタ７０１及び７０２を異なる電流で動作させ
ることによって、ソース７２１と７２２との間の電圧差
が式（２）中の線形項に依存しないようにし、撓みＷに
対し、概ね式（２）中のルート項によって与えられる第
１ルート信号を得ることができる。

【００５８】トランジスタ７０３及び７０４は、それぞ
れ第２半径位置に於いてチャネル領域７５３及び７５４
を有し、第２のゲート撓みＷ′の影響を受ける。ソース
７２３と７２４との間の電圧の差をとることにより、第
２の撓みＷ′に対し、概ね式（２）中のルート項によっ
て与えられる第２ルート信号が得られる。自乗演算回路
によって、第１ルート信号は撓みＷにオフセットを加え
た値に比例する第１自乗信号に変換され、第２ルート信
号は撓みＷ′に同じオフセットを加えた値に比例する第
２自乗信号に変換される。第１自乗信号と第２自乗信号
の差をとることによってオフセットをキャンセルするこ
とができる。

【００５９】自乗演算回路は、例えば基板７１０内及び
表面に形成されたＮチャネルトランジスタ７０８及びＰ
チャネルトランジスタ７０７などのような、従来のＭＯ
Ｓデバイスから形成することができる。このような従来
のデバイス７０７及び７０８は、標準的な手法で形成す
ることができ、ポリシリコンゲート７１１、フィールド
酸化膜分離領域７１２、メタルインターコネクト及びコ
ンタクト７１３、及び低温酸化膜絶縁層（low temprera
ture oxide insulating layers）７１４などの従来構造
を含んでいる。

【００６０】図２５には、キャビティ７０５の底に於い
てある形状を有する中央面も示されている。トランジス
タ７０１乃至７０４のチャネル領域７５１乃至７５４は
バンプに配置されており、これらのチャネル領域７５１
乃至７５４が、分離ウェル７４１及び７４２やソース７
２１及び７２２よりもゲート膜７０６に近接して配置さ
れるようになっている。キャビティ７０５の底の形状を
整えることによって、トランジスタ７０１乃至７０４の
閾値電圧が所望の値となるようにゲート膜７０６とチャ
ネル領域７５１乃至７５４との間隔は十分近く保たれ、
ゲート膜７０６とキャビティ７０５の底との間の静電気
引力は低減されている。

【００６１】図２６は、ルートモードで動作するＭＯＧ
ＦＥＴ差分圧力センサ８００の断面図である。センサ８
００は、図２５のセンサ７００と同様または同一の構造
を多く含んでおり、それらには同じ符号が付されてい
る。センサ７００に関連してこれらの要素について上述
したことは、センサ８００にも当てはまる。センサ８０
０は、通孔８２０が基板８１０を貫通してキャビティ８
０５に達するように形成されているという点がセンサ７
００と異なっている。この通孔８２０は、基板８１０
の、図２５に於ける基板７１０内の分離ウェル７６１に
対応する領域を貫通している。通孔８２０は、融接の前
に赤外線アライナまたはバックサイドアライナを用いて
基板８１０の背面をマスキングすることによって形成す
ることができる。融接した後、通孔８２０は、ストッパ
層（酸化膜）まで等方性エッチングによりエッチングさ
れ、その後このストッパ層にプラズマエッチングによっ
て孔が開けられる。典型的には通孔８２０は断面が徐々
に小さくなるように、約４００μｍのウェハの厚さに渡
ってテーパ状になっており、その直径はウェハ８１０の
背面に於いては約６００μｍであり、キャビティ８０５
では５μｍとなっている。ウェハ８１０の背面からガス
圧がキャビティ８０５を満たし、ゲート膜７０６の底面
に圧力を加える。ウェハ８１０の前面の圧力は、ゲート
膜８０６の上面に圧力を加える。ゲート膜８６０の撓み
は、ウェハ８１０の前面と背面の圧力差に依存する。

【００６２】図２７は、ルートモードで動作するＭＯＧ
ＦＥＴ加速度計９００の断面図である。加速度計９００
は、図２５のセンサ７００の構造と同様または同一の構
造を含んでおり、それらには同じ符号が付されている。
これらの要素についてセンサ７００に関連して説明した
ことは、加速度計９００にも当てはまる。加速度計９０
０は、膜９０６上に質量体（mass）９１０がキャビティ
９０５の中心付近に位置するように配置され、通気孔９
２０が質量体９１０及び膜９０６を通過してキャビティ
９０５まで延びている点がセンサ７００と異なる。通気
孔９２０は、膜９０６の上面と底面に於ける圧力を等し
くし、膜９０６が大気圧の変化によって撓まないように
する働きをしている。加速時には、質量体９１０の慣性
によって、膜９０６が撓み、この撓みの大きさは、図２
５のセンサ７００について述べたのと同様に検知するこ
とができる。

【００６３】膜９０６、質量体９１０、及び通気孔９２
０は、基板７１０に融接されたウェハをマスキング及び
エッチングすることによって形成することができる。図
２８乃至図３１は、ウェハ９５０から膜９０６及び質量
体９１０を形成する過程を図示している。ウェハ９５０
は、ハンドル層９５１、エッチングストッパ層９５２、
及び膜層（membrain layer）９５３を含んでいる。典型
的な実施形態では、ハンドル層９５１はＮ型シリコン基
板であり、エッチングストッパ９５２は二酸化シリコン
層、埋め込みＰ＋層、または電気化学的エッチングスト
ッパ層であり、膜層９５３は単結晶シリコンエピタキシ
ャル層である。酸化膜９５４は、融接の間にウェハ９５
０上に形成される。基板７１０に融接された後、ウェハ
９５０は決められた時間水酸化カリウム（ＫＯＨ）エッ
チングすることによって薄くされ、図２９に示されてい
るように、ハンドル層９５５の厚さが、所望の質量体９
１０の高さとなるように調整される。別の方法として、
他のエッチング、研削、または研摩によってウェハ９５
０を薄くすることもできる。その後、ハンドル層９５５
はマスキングされエッチングストッパ層９５２までエッ
チングされ、質量体９１０及び孔９５７が図３０に示さ
れているように形成される。続いて、膜層９５３がマス
キング及びエッチングされ、酸化膜９５４まで達する孔
９５８を有する膜９０６が形成される。酸化膜９５４を
貫通して最終的に通気孔９２０を形成する処理は、通常
メタルインターコネクト７１３（図２７）が形成された
後に、プラズマエッチングによってなされる。通気孔９
２０は、キャビティ９０５までエッチングしても、下に
位置する活性領域を損傷しないように配置することもで
きる。

【００６４】上述したように、チャネルバンプ９４０に
よってチャネル領域がゲート膜９０６に、より近接して
配置され、閾値電圧が低下している。また、周囲を取り
巻く窪み９４３によってゲート膜９０６と基板７１０と
の間の静電気引力が減少している。加速度計９００に於
いて、膜９０６が動くとき通気孔９２０をガスがより流
れやすいように、窪み９４３の形状を更に整えることも
できる。ガスをより流れやすくすることによって、膜９
０６の動きを抑える“膜締め付け（ｓｑｕｅｅｚｅ−ｆ
ｉｌｍ）”制動作用が低減される。窪み９４３及び通気
孔９２０のサイズは、加速度計９００に於いて、所望の
周波数応答特性及び制動レベルが得られるように調整す
ることができる。

【００６５】上述した実施例の何れに於いても、ゲート
膜の下に、拡散によって形成された導体部があることに
よって、ゲート膜を撓ませる静電気力が低減されてい
る。例えば、図２５では、分離ウェル７６１、７６２、
及び７６３は膜７０６と同じ電圧にバイアス可能であ
り、膜７０６の下の大部分の領域を覆うように拡がっ
て、膜７０６と基板７１０との間の静電気引力を低減し
ている。

【００６６】図３２及び図３３は、本発明の一実施例に
よるＭＯＰＣＡＰセンサ１０００の断面図及び平面図で
ある。センサ１０００では、変形可能な膜１０４０と基
板１０１０に形成されたドーピングされた領域１０２０
が、キャビティ１０６０によって分離されている。膜１
０４０は、図３３では、その下に位置する構造がより見
やすいように省略されている。図３２及び図３３に示さ
れている実施例は、密封されたキャビティ１０６０を含
む絶対値圧力センサである。別の実施例には、基板１０
１０を通ってキャビティ１０６０に抜ける通気孔を有す
る差分圧力センサや、膜１０４０を貫通する通気孔を有
する加速度計が含まれる。更に、加速度計として用いる
場合、膜１０４０に質量体を付加してもよい。

【００６７】領域１０２０は、圧力変化による膜１０４
０の撓みが最大となるキャビティ１０６０の中心付近に
配置されている。その結果、圧力変化による膜１０４０
と領域１０２０の間の静電容量の変化の割合は、単位圧
力変化に対し比較的大きい。圧力変化による膜１０４０
と領域１０３０の間の静電容量の変化の割合はより小さ
いが、それは、膜１０４０と領域１０３０の間の静電容
量が比較的大きく、かつ膜１０４０の撓みが領域１０３
０に於いて比較的小さいためである。膜１０４０と領域
１０３０の間の静電容量が大きいのは、領域１０３０の
接合部１０５０に近接した部分が、膜１０４０から絶縁
層１０９０の厚さだけしか離れていないためである。そ
の結果、膜１０４０と領域１０３０の間の静電容量変化
によって発生する信号は、信号対ノイズ比が小さい。

【００６８】センサ１０００からの信号が、膜１０４０
と領域１０３０の間の静電容量にできるだけ影響されな
いように、領域１０３０と領域１０２０は分離されてお
り、更に領域１０３０は膜１０４０と概ね同じ電圧にな
るようにバイアスされている。膜１０４０からフィード
スルー１０３１を介して領域１０３０に接続された高入
力インピーダンスの増幅器によって、領域１０３０をバ
イアスすることができる。この増幅器は、センサ１００
０を取り囲む基板１０１０のデバイス面内に形成するこ
とができる。

【００６９】センサ１０００には、所望に応じて設ける
ことのできる基準静電容量領域１０７０も含まれてい
る。圧力による膜１０４０と領域１０７０の間の静電容
量の変化は、膜１０４０と領域１０２０の間の静電容量
の変化ほど大きくない。それは、領域１０７０が、膜１
０４０の撓みが最大となる点から離れているためであ
る。しかしながら、領域１０７０は領域１０２０と同じ
基板内に形成され、同じ環境にさらされるため、温度そ
の他の環境要因の変化による静電容量の変化は、領域１
０２０と領域１０７０とで概ね同じである。フィードス
ルー１０２１を介して領域１０２０に接続されたセンシ
ング回路（図示せず）と、フィードスルー１０７１を介
して領域１０７０に接続されたセンシング回路（図示せ
ず）の２つのセンシング回路を調整して、膜１０４０が
撓んでいないとき、２つの回路が同じ信号を出力するよ
うにすることができる。膜１０４０が撓むことによっ
て、領域１０２０による静電容量の方がより大きく変化
するため、２つのセンシング回路から出力される信号の
差は変化するが、温度の変化は２つの領域１０２０と１
０７０でほとんど同じであるため、この差信号は温度変
化にほとんど影響されない。静電容量ブリッジ回路（ca
pacitive bridge circuit）、スイッチコンデンサ回路
（switch capacitor circuit）、またはＭＯＰＣＡＰセ
ンサ１０００を組み込んだ発信器などの公知のセンシン
グ回路によって、領域１０２０及び１０７０の静電容量
を検知することができる。また、これらの回路は、リー
ド線の静電容量に起因する信号ノイズが増大しないよう
に、センサ１０００に近接するように基板１０１０内に
形成することができる。

【００７０】図３２及び図３３では、分離領域１０８０
によって領域１０２０、１０７０、及び１０３０は電気
的に分離されている。分離領域１０８０は、領域１０２
０、１０７０、及び１０３０とドーピング型が逆であ
る。図３２及び図３３の実施例では、領域１０２０、１
０７０、及び１０３０はＮ型領域であり、領域１０８０
はＰ型領域であり、基板１０１０はＰ型基板である。別
の方法として、領域１０３０が、領域１０２０及び１０
７０と逆のドーピング型とし、領域１０３０と領域１０
２０または領域１０７０との間の分離領域を除去するこ
ともできる。なぜなら、領域１０３０の電圧は、領域１
０３０と領域１０２０または領域１０７０との間の接合
が逆バイアスされるような電圧になっているからであ
る。

【００７１】本発明を、特定の実施例を参照して説明し
てきたが、それは本発明の応用例を例示することを意図
したものであって、本発明を限定するものとして解釈さ
れるべきではない。開示された実施態様に示された特徴
の様々な適用及び組合せが、特許請求の範囲で画定され
る本発明の範囲を逸脱することなく可能であることは当
業者には明らかであろう。

【図面の簡単な説明】

【図１】本発明による方法に従って形成される集積回路
の断面図である。

【図２】本発明による方法に従って形成される集積回路
の断面図である。

【図３】本発明による方法に従って形成される集積回路
の断面図である。

【図４】本発明による方法に従って形成される集積回路
の断面図である。

【図５】本発明による方法に従って形成される集積回路
の断面図である。

【図６】本発明による方法に従って形成される集積回路
の断面図である。

【図７】本発明による方法に従って形成される集積回路
の断面図である。

【図８】本発明による方法に従って形成される集積回路
の断面図である。

【図９】本発明による方法に従って形成される集積回路
の断面図である。

【図１０】本発明による方法に従って形成される集積回
路の断面図である。

【図１１】本発明による別の方法に従って形成される集
積回路の断面図である。

【図１２】本発明による別の方法に従って形成される集
積回路の断面図である。

【図１３】本発明による別の方法に従って形成される集
積回路の断面図である。

【図１４】本発明による別の方法に従って形成される集
積回路の断面図である。

【図１５】本発明による別の方法に従って形成される集
積回路の断面図である。

【図１６】本発明による別の方法に従って形成される集
積回路の断面図である。

【図１７】本発明による別の方法に従って形成される集
積回路の断面図である。

【図１８】本発明の一実施例によるＭＯＧＦＥＴの平面
図である。

【図１９】本発明の一実施例によるＭＯＧＦＥＴの断面
図である。

【図２０】本発明の一実施例によるルートモードセンサ
の平面図である。

【図２１】本発明の別の実施例によるルートモードセン
サの平面図である。

【図２２】本発明の別の実施例によるルートモードセン
サの断面図である。

【図２３】本発明の一実施例による線形モードセンサの
平面図である。

【図２４】本発明の別の実施例による線形モードセンサ
の平面図である。

【図２５】本発明の一実施例によるＭＯＧＦＥＴ絶対値
圧力センサの断面図である。

【図２６】本発明の一実施例によるＭＯＧＦＥＴ差分圧
力センサの断面図である。

【図２７】本発明の一実施例によるＭＯＧＦＥＴ加速度
計の断面図である。

【図２８】図２７に示されているゲート構造体の形成過
程に於けるウェハの断面図である。

【図２９】図２７に示されているゲート構造体の形成過
程に於けるウェハの断面図である。

【図３０】図２７に示されているゲート構造体の形成過
程に於けるウェハの断面図である。

【図３１】図２７に示されているゲート構造体の形成過
程に於けるウェハの断面図である。

【図３２】本発明の一実施例による静電容量センサの断
面図である。

【図３３】本発明の一実施例による静電容量センサの平
面図である。

【符号の説明】

１０１シリコン基板１０２酸化膜領域（二酸化シリコン領域）１０３領域１０４メサ１０５デバイス面１０６〜１１０分離ウェル１１１〜１１４ガードリング１１５〜１１７酸化膜領域（二酸化シリコン領域）１１８窪み１１９ゲート用ポリシリコン層１２０、１２１インターコネクト１２３ソース領域１２４ドレイン領域１２６活性領域１２８キャビティ１２９接合面１３０第２シリコン基板１３０Ａ薄いウェハ１３１、１３３変形可能部１３２質量体１３４片持ち梁部分１３５ゲート膜１３７メタルインターコネクト１３８メタルコンタクト２０１第１ウェハ２０２ハンドル層２０３単結晶シリコン層２０４メサ２０４Ａゲート膜２０５酸化膜２０６窪み２０７〜２０９活性領域２４０標準ＭＯＳデバイス２５０第２半導体ウェハ３００ＭＯＧＦＥＴ３０１半導体基板３０２ソース３０３ドレイン３０４チャネル３０５メサ３０６ゲート膜３０７キャビティ３０８酸化膜４００Ａルートモードセンサ４００Ｂルートモードセンサ４０１基板４０２ドレイン４０３、４０４ソース４０５、４０６チャネル領域４０７スペーサ４０８キャビティ４０９、４１０ドレイン４１１ゲート膜４１２第１分離ウェル４１３第２分離ウェル５００線形センシングモード用ＭＯＧＦＥＴ５０１基板５０２ドレイン５０３ソース５０６チャネル６００線形モードセンサ６０１基板６０２ドレイン６０３、６０４ソース６０５、６０６チャネル６０７スペーサ７００ＭＯＧＦＥＴ絶対値圧力センサ７０１〜７０４トランジスタ７０５キャビティ７０６ゲート膜７０７Ｐチャネルトランジスタ７０８Ｎチャネルトランジスタ７１１ポリシリコンゲート７１２フィールド酸化膜分離領域７１３メタルインターコネクト及びコンタクト７１４低温酸化膜絶縁層７２１〜７２４ソース７３１、７３２ドレイン７４１、７４２分離ウェル７５１〜７５４チャネル７６１〜７６３分離ウェル８００ＭＯＧＦＥＴ差分圧力センサ８０５キャビティ８０６ゲート膜８１０基板８２０通孔９００ＭＯＧＦＥＴ加速度計９０５キャビティ９０６膜９１０質量体９２０通気孔９５０ウェハ９５１ハンドル層９５２エッチングストッパ層９５３膜層９５４酸化膜９５５ハンドル層９５７孔９５８孔１０００ＭＯＰＣＡＰセンサ１０１０基板１０２０領域１０３０領域１０３１フィードスルー１０４０膜１０５０接合部１０６０キャビティ１０７０基準静電容量領域１０７１フィードスルー１０８０分離領域１０９０絶縁層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/84 Ｈ０１Ｌ 29/78 ３０１Ｊ (72)発明者エム・サレー・イズメイルアメリカ合衆国カリフォルニア州 94560・ニューアーク・キャッスルフォードコート 5370 (72)発明者ゲイリー・ジェイ・パシュビーアメリカ合衆国カリフォルニア州 95127・サンノゼ・マクベイアベニュー 14800 (56)参考文献特開平４−326774（ＪＰ，Ａ) 特開平６−18345（ＪＰ，Ａ) 特開平２−196472（ＪＰ，Ａ) 特開平６−201504（ＪＰ，Ａ) 特開昭61−155831（ＪＰ，Ａ) 特開平７−140166（ＪＰ，Ａ) 特開平６−334199（ＪＰ，Ａ) 特開平３−142333（ＪＰ，Ａ) 特開昭61−222178（ＪＰ，Ａ) 特開平７−19975（ＪＰ，Ａ) 特公昭54−39711（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01L 1/18 G01L 1/14 G01P 15/08 G01P 15/125 H01L 29/78 H01L 29/84 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】変形可能部を含む半導体デバイスの製
造方法であって、第１基板の表面の一部を酸化して、第１酸化領域を形成
すると共に、前記表面に非酸化領域を残す過程と、前記第１酸化領域を除去して、前記第１基板内に窪みを
形成する過程と、前記窪み内に活性領域を形成する過程と、前記第１基板の前記非酸化領域に第２基板を接合して前
記第２基板の一部が前記窪みの上に位置するようにする
過程とを含むことを特徴とする方法。
【請求項２】前記非酸化領域が前記窪みを取り囲ん
でおり、前記第１基板の前記表面を酸化して、前記表面の前記非
酸化領域を取り囲む第２酸化領域を形成する過程と、前記第２酸化領域を除去して、前記窪みを含むメサを前
記第１基板の前記表面に残す過程とを更に含むことを特
徴とする請求項１に記載の方法。
【請求項３】前記第２基板の形状を整えて、前記窪
みの上に位置する変形可能部を形成する過程を更に含む
ことを特徴とする請求項２に記載の方法。
【請求項４】前記第２基板がエッチングストッパ層
を含み、前記接合過程によって、前記第２基板の第１表面が前記
第１基板の前記表面に接合され、前記第２基板の形状を整える過程が、前記第２基板をエ
ッチングして、前記第２基板の第２表面と前記エッチン
グストッパ層との間の部分を除去する過程を含むことを
特徴とする請求項３に記載の方法。
【請求項５】前記形状を整える過程が、前記第２基板の一部を酸化する過程と、前記第２基板の酸化の間に形成された酸化領域を除去す
る過程とを含むことを特徴とする請求項３に記載の方
法。
【請求項６】前記第１酸化領域を形成する酸化過程
と、前記第２酸化領域を形成するための酸化過程が実質
的に同時に行われることを特徴とする請求項２に記載の
方法。
【請求項７】前記第１基板を酸化して、前記窪みの
底面に酸化領域を形成する過程と、前記酸化領域を除去して、前記窪みの前記底面にバンプ
を形成する過程とを更に含むことを特徴とする請求項６
に記載の方法。
【請求項８】前記活性領域を形成する過程が、前記
窪みの前記底面の前記バンプ内に、前記半導体デバイス
用のチャネル領域を形成する過程を含むことを特徴とす
る請求項７に記載の方法。
【請求項９】前記第１基板の前記メサを取り囲む部
分内及び表面にトランジスタを形成する過程を更に含む
ことを特徴とする請求項２に記載の方法。
【請求項１０】前記活性領域を形成する過程が、前
記半導体デバイス用のチャネル領域を形成する過程を含
むことを特徴とする請求項１に記載の方法。
【請求項１１】前記活性領域を形成する過程が、前
記酸化過程の前に行われることを特徴とする請求項１に
記載の方法。
【請求項１２】前記活性領域を形成する過程が、前
記窪みの深さよりも深く前記第１基板内にドーピング領
域を形成する過程を更に含むことを特徴とする請求項１
１に記載の方法。
【請求項１３】前記第２基板の形状を整えて、前記
窪みの上に膜を形成する過程を有する過程を更に含むこ
とを特徴とする請求項１に記載の方法。
【請求項１４】前記第２基板の形状を整えて、前記
窪みの上に片持ち梁構造を形成する過程を更に含むこと
を特徴とする請求項１に記載の方法。
【請求項１５】前記第１酸化領域が前記非酸化領域
を取り囲んでいることを特徴とする請求項１４に記載の
方法。
【請求項１６】前記窪み内に活性領域を形成する過
程を更に含むことを特徴とする請求項１５に記載の方
法。
【請求項１７】変形可能部を有する半導体デバイス
の製造方法であって、第１基板の形状を整えて、前記第１基板の第１表面に窪
みを形成する第１の過程と、第２基板内に活性領域を形成する第２の過程と、前記窪みが前記活性領域上に位置するように前記第１基
板を前記第２基板に接合する第３の過程と、前記第１基板の第２表面の形状を整えて、前記活性領域
の上方に変形可能部を形成する第４の過程とを含み、前記第１の過程は更に、前記基板の前記第１表面にメサを形成する過程と、前記メサ上に酸化領域を形成するように前記第１基板を
酸化する過程と、前記酸化領域を除去して前記メサ内に前記窪みを形成す
る過程とを含むことを特徴とする方法。
【請求項１８】前記第２基板内にソース及びドレイ
ンを形成する過程を更に含み、前記活性領域を形成する
過程が前記ソースと前記ドレインとの間にチャネルを形
成する過程を含むことを特徴とする請求項１７に記載の
方法。
【請求項１９】前記第１基板の前記第２表面の形状
を整える過程が、前記第１基板の前記第２表面からエッ
チングストッパ層までエッチングする過程を含むことを
特徴とする請求項１７に記載の方法。
【請求項２０】前記第１基板の前記第２表面の形状
を整える過程が、前記エッチング過程に対して前記第１
基板の一部だけが露出されるように前記第２表面をマス
キングする過程を更に含むことを特徴とする請求項１９
に記載の方法。
【請求項２１】前記第２基板の一部を酸化して、酸
化領域と非酸化領域を前記第２基板上に形成する過程
と、前記酸化領域を除去して前記第２基板内に窪みを形成す
る過程とを更に含み、前記接合過程の後に、前記第１基
板内の前記窪みが、前記第２基板内の前記窪みの少なく
とも一部の上に位置することを特徴とする請求項１７に
記載の方法。
【請求項２２】前記第２基板内及び表面に第２の半
導体デバイスを形成する過程を更に含むことを特徴とす
る請求項１７に記載の方法。
【請求項２３】前記第２の半導体デバイスを形成す
る過程が、電界効果トランジスタを形成する過程を含む
ことを特徴とする請求項２２に記載の方法。
【請求項２４】前記第２の半導体デバイスを形成す
る過程が、バイポーラトランジスタを形成する過程を含
むことを特徴とする請求項２２に記載の方法。
【請求項２５】半導体デバイスであって、第１表面にメサを有する半導体基板であって、前記メサ
が前記第１表面の下方面領域によって取り囲まれ、前記
下方面領域に比してより高い位置に位置する上面を有
し、更に前記上面内に形成された窪みを有している該半
導体基板と、前記メサの前記上面に接合され、前記窪みの上に懸架さ
れた変形可能な膜と、前記基板の前記窪みの下の部分に、前記変形可能な膜の
下方に位置するように形成された活性領域とを有するこ
とを特徴とする半導体デバイス。
【請求項２６】前記変形可能な膜が単結晶シリコン
層を含むことを特徴とする請求項２５に記載の半導体デ
バイス。
【請求項２７】前記半導体デバイスが、前記活性領
域に対する前記変形可能な膜の位置に依存した静電容量
を有する静電容量センサを含むことを特徴とする請求項
２５に記載の半導体デバイス。
【請求項２８】更に、前記第１活性領域を取り囲む
とともに、前記第１活性領域から電気的に分離された第
２活性領域が前記第１基板内に形成されていることを特
徴とする請求項２７に記載の半導体デバイス。
【請求項２９】更に、前記第２活性領域に接続され
たバイアス回路を含んでいることを特徴とする請求項２
８に記載の半導体デバイス。
【請求項３０】更に、入力端子が前記膜に接続さ
れ、出力端子が前記第２活性領域に接続された増幅器を
含むことを特徴とする請求項２８に記載の半導体デバイ
ス。
【請求項３１】前記増幅器が、前記半導体基板内
に、少なくともその一部が前記下方面領域内に形成され
るように形成されていることを特徴とする請求項３０に
記載の半導体デバイス。
【請求項３２】前記活性領域及び前記変形可能な膜
が、それぞれ、可動ゲート電界効果トランジスタのチャ
ネル及びゲートを構成していることを特徴とする請求項
２５に記載の半導体デバイス。
【請求項３３】前記半導体基板の一部が、前記変形
可能な膜の下に位置する前記窪みの床を画定しており、前記窪みの前記床が、周囲の床より上方に盛り上がった
バンプを含み、前記チャネルが前記バンプ内に形成されていることを特
徴とする請求項３２に記載の半導体デバイス。
【請求項３４】前記変形可能な膜と前記活性領域と
が約１μｍ未満のギャップによって分離されていること
を特徴とする請求項３２に記載の半導体デバイス。
【請求項３５】可動ゲート電界効果センサであっ
て、半導体基板と、前記基板に接合されたゲート構造体であって、前記基板
の一部の上方に懸架された変形可能なゲート膜を含む該
ゲート構造体と、前記基板の前記一部に、前記変形可能なゲート膜の下方
に位置するように形成された第１チャネル及び第２チャ
ネルとを含み、前記第１チャネル及び第２チャネルが、前記ゲートの撓
みの範囲全体に渡って前記変形可能なゲート膜がどちら
のチャネルからも等距離にあるように形成、配置されて
いることを特徴とする可動ゲート電界効果センサ。
【請求項３６】更に、前記第１チャネルを流れる第
１電流を供給する第１ソースと、前記第２チャネルを流れる第２電流を供給する第２ソー
スとを含むことを特徴とする請求項３５に記載のセン
サ。
【請求項３７】更に、前記変形可能なゲート膜に電
気的に接続された第１ドレインを含み、前記第１チャネ
ルが前記第１ドレインと前記第１ソースとの間に配置さ
れていることを特徴とする請求項３５に記載のセンサ。
【請求項３８】更に、前記変形可能なゲート膜に電
気的に接続された第２ドレインを含み、前記第２チャネ
ルが前記第２ドレインと前記第２ソースとの間に配置さ
れていることを特徴とする請求項３７に記載のセンサ。
【請求項３９】前記基板内に形成された第１分離ウ
ェル及び第２分離ウェルを更に含み、前記第１ソース、前記第１ドレイン、及び前記第１チャ
ネルが前記第１分離ウェル内に配置され、前記第２ソース、前記第２ドレイン、及び前記第２チャ
ネルが前記第２分離ウェル内に配置されていることを特
徴とする請求項３８に記載のセンサ。
【請求項４０】前記第１分離ウェルが前記第１ソー
スに電気的に接続され、前記第２分離ウェルが前記第２
ソースに電気的に接続されていることを特徴とする請求
項３９に記載のセンサ。
【請求項４１】前記第１ソースに接続されて、前記
第１チャネルを流れる第１電流を流す第１電流源と、前記第２ソースに接続されて、前記第２チャネルを流れ
る第２電流を流す第２電流源とを含むことを特徴とする
請求項４０に記載のセンサ。
【請求項４２】更に、ドレインを含み、前記第１チャネルが前記ドレインと前記第１ソースとの
間に配置され、前記第２チャネルが前記ドレインと前記
第２ソースとの間に配置されていることを特徴とする請
求項３６に記載のセンサ。
【請求項４３】前記ドレインが前記変形可能なゲー
ト膜に電気的に接続されていることを特徴とする請求項
４２に記載のセンサ。
【請求項４４】前記半導体基板に内部に窪みが形成
されたメサが設けられており、前記変形可能なゲート膜
が前記メサに接合され前記窪みの上に懸架されているこ
とを特徴とする請求項３５に記載のセンサ。
【請求項４５】前記ゲート構造体が、前記変形可能
なゲート膜と前記基板とに接続された絶縁リングを更に
含んでいることを特徴とする請求項３５に記載のセン
サ。
【請求項４６】前記基板と前記変形可能なゲート膜
によって円筒形状のキャビティの壁が画定され、前記第
１チャネルと前記第２チャネルが、前記円筒形状のキャ
ビティの軸に関して同じ半径を有する弧形の領域である
ことを特徴とする請求項３５に記載のセンサ。
【請求項４７】前記第１チャネルが前記第２チャネ
ルとは異なる幅を有することを特徴とする請求項３５に
記載のセンサ。
【請求項４８】可動ゲート電界効果センサであっ
て、半導体基板と、前記基板に接合されたゲート構造体であって、前記基板
の一部の上方に懸架された変形可能なゲート膜を含む該
ゲート構造体と、前記基板の前記一部に、前記変形可能なゲートの下方に
位置するように形成された第１チャネルと、前記基板の前記領域に、前記変形可能なゲートの下方に
位置するように形成された第２チャネルとを含み、前記変形可能なゲートが前記基板に対して動くとき、前
記第１チャネルと前記変形可能なゲートとの間の距離の
変化が、前記第２チャネルと前記変形可能なゲートとの
間の距離の変化よりも大きくなるように、前記第１チャ
ネル及び前記第２チャネルが形成及び配置されているこ
とを特徴とするセンサ。
【請求項４９】前記基板内に形成された第１ソース
と、前記基板内に形成された第２ソースと、前記基板内に形成され、前記変形可能なゲート膜に電気
的に接続されたドレインとを更に含み、前記第１チャネルが前記ドレインと前記第１ソースとの
間に配置され、前記第２チャネルが前記ドレインと前記
第２ソースとの間に配置されていることを特徴とする請
求項４８に記載のセンサ。
【請求項５０】前記ゲート構造体が、前記基板と前
記変形可能なゲートとの間に配置されたスペーサを更に
含み、前記基板、前記変形可能なゲート、及び前記スペーサに
よって円筒形状のキャビティの壁が画定されており、前記第１チャネルが前記円筒形状のキャビティの軸に関
して第１半径を有する弧形領域であり、前記第２チャネルが前記円筒形状のキャビティの軸に関
して第２半径を有する弧形領域であることを特徴とする
請求項４９に記載のセンサ。
【請求項５１】静電容量センサであって、第１表面に窪みが設けられた基板と、前記基板に接合された第１部分と前記窪み上に位置する
変形可能な部分とを有する膜と、前記基板の前記窪みの下の部分に、前記膜の前記変形可
能な部分の下方に位置するように形成された第１活性領
域と、前記基板内に形成され、その一部が前記膜の前記第１部
分の下に位置するように配置された第２活性領域と、前記第２活性領域を前記膜と同じ電圧に維持するバイア
ス回路とを含むことを特徴とするセンサ。
【請求項５２】前記バイアス回路が前記基板内及び
表面に形成されていることを特徴とする請求項５１に記
載の静電容量センサ。
【請求項５３】前記基板の前記窪みの下の部分に形
成された第３活性領域と、前記第１活性領域と前記膜との間の静電容量を示す第１
信号を生成する第１センシング回路と、前記第３活性領域と前記膜との間の静電容量を示す第２
信号を生成する第２センシング回路と、前記第１信号と前記第２信号の差を示す信号を生成する
回路とを更に含むことを特徴とする請求項５２に記載の
静電容量センサ。
【請求項５４】前記第１及び第２センシング回路が
前記基板内及び表面に形成されていることを特徴とする
請求項５３に記載の静電容量センサ。
【請求項５５】前記窪みが前記第１表面上に周縁部
を有し、前記膜が前記窪みの前記周縁部に於いて前記基
板に融接されていることを特徴とする請求項５１に記載
の静電容量センサ。
【請求項５６】前記基板の第２表面を通って前記窪
みへ通ずる通孔が前記基板に設けられていることを特徴
とする請求項５５に記載のセンサ。
【請求項５７】前記膜に、前記膜の前記第２部分を
通る孔が設けられていることを特徴とする請求項５５に
記載の静電容量センサ。
【請求項５８】可動ゲート電界効果トランジスタで
あって、高レベル面と低レベル面を含む表面を有する半導体基板
と、前記高レベル面内に形成されたチャネル領域と、前記低レベル面内に形成された活性領域と、前記基板に接合されたゲート構造体とを有し、前記ゲート構造体が、前記表面領域の前記高レベル面の
上方に懸架された変形可能なゲート膜を含んでいること
を特徴とする可動ゲート電界効果トランジスタ。
【請求項５９】更に、前記低レベル面内に形成され
たソース及びドレインを含むことを特徴とする請求項５
８に記載の可動ゲート電界効果トランジスタ。
【請求項６０】更に、前記基板と前記変形可能な膜
との間の静電気引力が小さく抑えられるような電圧で、
前記活性領域をドライブする回路を含んでいることを特
徴とする請求項５８に記載の可動ゲート電界効果トラン
ジスタ。