JPH09129897A - 半導体センサの製造方法 - Google Patents
半導体センサの製造方法Info
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- JPH09129897A JPH09129897A JP28007695A JP28007695A JPH09129897A JP H09129897 A JPH09129897 A JP H09129897A JP 28007695 A JP28007695 A JP 28007695A JP 28007695 A JP28007695 A JP 28007695A JP H09129897 A JPH09129897 A JP H09129897A
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- type well
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Abstract
(57)【要約】 （修正有）
【課題】 比較的手間のかかる埋込層形成並びにエピタ
キシャル成長の工程を省き、半導体センサの製造工程の
簡略化が可能な半導体センサの製造方法を提供する。 【解決手段】 ｐ形シリコン基板１１の梁部に第２のｎ
形ウェル領域２を形成し、その固定部に第２のｎ形ウェ
ル領域よりも深い第１のｎ形ウェル領域１を形成し、裏
面から異方性エッチ液でエレクトロケミカル・エッチン
グをして、梁部１２のフレーム部１４への接続部に湾曲
した遷移領域を設けたような梁構造体を形成する構成と
したことにより、比較的手間のかかる埋込層形成並びに
エピタキシャル成長の工程を省き、半導体センサの製造
工程を簡略化し、その製造コストを低減できるという効
果が得られる。
キシャル成長の工程を省き、半導体センサの製造工程の
簡略化が可能な半導体センサの製造方法を提供する。 【解決手段】 ｐ形シリコン基板１１の梁部に第２のｎ
形ウェル領域２を形成し、その固定部に第２のｎ形ウェ
ル領域よりも深い第１のｎ形ウェル領域１を形成し、裏
面から異方性エッチ液でエレクトロケミカル・エッチン
グをして、梁部１２のフレーム部１４への接続部に湾曲
した遷移領域を設けたような梁構造体を形成する構成と
したことにより、比較的手間のかかる埋込層形成並びに
エピタキシャル成長の工程を省き、半導体センサの製造
工程を簡略化し、その製造コストを低減できるという効
果が得られる。
Description
【０００１】
【発明の属する技術分野】本発明はｐ形シリコン基板表
面にｎ形層状領域を形成し、該ｎ形層状領域を正電圧に
バイアスしながら該ｐ形シリコン基板を裏面から選択的
に異方性エッチ液でエッチングするＥＣＥ（エレクトロ
ケミカル・エッチング）を行い、肉薄の起歪部を有する
ような半導体センサ、特に肉厚の重り部を該ｎ形層状領
域から成る単数もしくは複数の肉薄の梁で周囲の肉厚の
フレーム部に懸架・支持する構造体を形成するような半
導体加速度センサの製造方法に関する。
面にｎ形層状領域を形成し、該ｎ形層状領域を正電圧に
バイアスしながら該ｐ形シリコン基板を裏面から選択的
に異方性エッチ液でエッチングするＥＣＥ（エレクトロ
ケミカル・エッチング）を行い、肉薄の起歪部を有する
ような半導体センサ、特に肉厚の重り部を該ｎ形層状領
域から成る単数もしくは複数の肉薄の梁で周囲の肉厚の
フレーム部に懸架・支持する構造体を形成するような半
導体加速度センサの製造方法に関する。
【０００２】
【従来の技術】従来の半導体加速度センサの製造方法と
しては、例えば特願平４−７７８３０号公報がある。
しては、例えば特願平４−７７８３０号公報がある。
【０００３】図４をもとにこの製造方法を以下に説明す
る。
る。
【０００４】（ａ）最初に（１００）ｐ形シリコン基板
２１の所定部にＳｂ等の拡散によりｎ+ 埋込層２８を形
成する。このｎ+ 埋込層２８を形成する領域は後のＥＣ
Ｅにおいて形成される梁部１２とフレーム部１４、重り
部１３との接続部でｎ+ 埋込層２８が梁部１２側へ多少
突き出るように形成する。この上にｎ形エピタキシャル
層２２を数μｍ〜数十μｍ成長させる。このｎ形エピタ
キシャル層２２の厚さが後に形成される梁部１２の厚さ
となる。次に熱酸化により表面酸化膜１４を形成した
後、梁部１２及び重り部１３を取り囲む溝部２０に対応
する領域に、ｐ形シリコン基板２１に達するような深い
ｐ形分離拡散層２３を形成する。
２１の所定部にＳｂ等の拡散によりｎ+ 埋込層２８を形
成する。このｎ+ 埋込層２８を形成する領域は後のＥＣ
Ｅにおいて形成される梁部１２とフレーム部１４、重り
部１３との接続部でｎ+ 埋込層２８が梁部１２側へ多少
突き出るように形成する。この上にｎ形エピタキシャル
層２２を数μｍ〜数十μｍ成長させる。このｎ形エピタ
キシャル層２２の厚さが後に形成される梁部１２の厚さ
となる。次に熱酸化により表面酸化膜１４を形成した
後、梁部１２及び重り部１３を取り囲む溝部２０に対応
する領域に、ｐ形シリコン基板２１に達するような深い
ｐ形分離拡散層２３を形成する。
【０００５】（ｂ）梁部１２の接続部近傍の所定領域に
ボロンのイオン注入等を用いてｐ形ピエゾ抵抗２５を形
成する。次にＥＣＥ時ｎ形エピタキシャル層２２に電圧
バイアスするためのｎ+ 拡散領域を形成する（図示せ
ず）。次に基板裏面の酸化膜をパターンニングしてＥＣ
Ｅの耐エッチ膜２６を形成する。耐エッチ膜２６はＣＶ
Ｄで基板裏面にデポしたＳｉ3 Ｎ4 膜やＳｉＯ2 膜を用
いることもできる。
ボロンのイオン注入等を用いてｐ形ピエゾ抵抗２５を形
成する。次にＥＣＥ時ｎ形エピタキシャル層２２に電圧
バイアスするためのｎ+ 拡散領域を形成する（図示せ
ず）。次に基板裏面の酸化膜をパターンニングしてＥＣ
Ｅの耐エッチ膜２６を形成する。耐エッチ膜２６はＣＶ
Ｄで基板裏面にデポしたＳｉ3 Ｎ4 膜やＳｉＯ2 膜を用
いることもできる。
【０００６】（ｃ）コンタクト・エッチングを行った
後、Ａｌ等の蒸着によりピエゾ抵抗２５やＥＣＥバイア
ス用ｎ+ 拡散領域の電気接続のための配線電極２７を形
成する。
後、Ａｌ等の蒸着によりピエゾ抵抗２５やＥＣＥバイア
ス用ｎ+ 拡散領域の電気接続のための配線電極２７を形
成する。
【０００７】（ｄ）ウェハ表面をシリコン樹脂等の保護
膜で保護し、ＫＯＨ水溶液やヒドラジン等のアルカリ性
Ｓｉ異方性エッチング液中でｎ形エピタキシャル層２２
に正の電圧を印加しながらシリコン基板のエレクトロケ
ミカル・エッチングを行う。エッチングがｎ形エピタキ
シャル層２２に達した所ではｐｎ接合でエッチングが停
止し、梁部１２が形成される一方、ｐ形分離拡散層２３
が形成されている領域ではエッチングがさらに進行して
表面まで達し、溝部２０が形成される。これにより重り
部１３を周囲のフレーム部１４に、肉薄の梁部１２で支
持するような微細な構造体が完成する。
膜で保護し、ＫＯＨ水溶液やヒドラジン等のアルカリ性
Ｓｉ異方性エッチング液中でｎ形エピタキシャル層２２
に正の電圧を印加しながらシリコン基板のエレクトロケ
ミカル・エッチングを行う。エッチングがｎ形エピタキ
シャル層２２に達した所ではｐｎ接合でエッチングが停
止し、梁部１２が形成される一方、ｐ形分離拡散層２３
が形成されている領域ではエッチングがさらに進行して
表面まで達し、溝部２０が形成される。これにより重り
部１３を周囲のフレーム部１４に、肉薄の梁部１２で支
持するような微細な構造体が完成する。
【０００８】（ｅ）裏面の耐エッチ膜２６を除去した
後、重り部１３に対向するような窪み部１８を有するパ
イレックス・ガラスから成る台座１７をシリコン基板裏
面に陽極接合する。陽極接合はシリコン基板側が正とな
るような６００〜１０００Ｖの電圧を印加して、基板温
度を３００〜４００℃にすることにより実現でき、台座
１７を接着剤を用いず低歪みで接着することができる。
接合されたウェハはダイシングにより各チップに分離さ
れた後所定のパッケージに実装されて加速度センサが完
成する。
後、重り部１３に対向するような窪み部１８を有するパ
イレックス・ガラスから成る台座１７をシリコン基板裏
面に陽極接合する。陽極接合はシリコン基板側が正とな
るような６００〜１０００Ｖの電圧を印加して、基板温
度を３００〜４００℃にすることにより実現でき、台座
１７を接着剤を用いず低歪みで接着することができる。
接合されたウェハはダイシングにより各チップに分離さ
れた後所定のパッケージに実装されて加速度センサが完
成する。
【０００９】図５は図４（ｅ）に対応した加速度センサ
・チップの上面図であり、重り部１３がフレーム部１４
に梁部１２で支持されていて、重り部１３は“Ｃ”字形
の溝部２０で取り囲まれた構造になっている。梁部１２
上のフレーム部１４側にはｐ形ピエゾ抵抗２５が形成さ
れていて、加速度センサ・チップ主面と垂直方向の加速
度が印加された時に生じる梁部１２表面の応力をピエゾ
抵抗効果により抵抗値変化に変換して加速度を検出する
ような構成となっている。
・チップの上面図であり、重り部１３がフレーム部１４
に梁部１２で支持されていて、重り部１３は“Ｃ”字形
の溝部２０で取り囲まれた構造になっている。梁部１２
上のフレーム部１４側にはｐ形ピエゾ抵抗２５が形成さ
れていて、加速度センサ・チップ主面と垂直方向の加速
度が印加された時に生じる梁部１２表面の応力をピエゾ
抵抗効果により抵抗値変化に変換して加速度を検出する
ような構成となっている。
【００１０】梁部１２の重り部１３、フレーム部１４と
の接続部にｎ+ 埋込層２８が形成されているのはシリコ
ン基板の異方性エッチングで生じる梁部底の（１００）
面と重り部、フレーム部の端の（１１１）面との交差す
る接続点での応力集中を低減するためであり、ｎ+ 埋込
層２８の拡散不純物分布により接続部は緩やかに肉厚部
に移行していく構造となる。これにより落下等によって
生じる過大な加速度印加に対して壊れにくい構造とする
ことができる。
の接続部にｎ+ 埋込層２８が形成されているのはシリコ
ン基板の異方性エッチングで生じる梁部底の（１００）
面と重り部、フレーム部の端の（１１１）面との交差す
る接続点での応力集中を低減するためであり、ｎ+ 埋込
層２８の拡散不純物分布により接続部は緩やかに肉厚部
に移行していく構造となる。これにより落下等によって
生じる過大な加速度印加に対して壊れにくい構造とする
ことができる。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の加速度センサの製造方法にあっては、梁部及
びその支持領域をエレクトロケミカル・エッチング時に
エピタキシャル層と同一導電形の埋込層を残すことによ
り実現するような構成となっていたため、半導体プロセ
スの中では比較的高価な埋込層形成、エピタキシャル成
長が必要となり、またこの場合両面鏡面研磨ウェハを用
いるのでエピタキシャル成長時に裏面を一時的に保護す
る膜を形成する工程も必要となってくるため、製造工程
が長くなり、製造価格が増加するという問題点があっ
た。
うな従来の加速度センサの製造方法にあっては、梁部及
びその支持領域をエレクトロケミカル・エッチング時に
エピタキシャル層と同一導電形の埋込層を残すことによ
り実現するような構成となっていたため、半導体プロセ
スの中では比較的高価な埋込層形成、エピタキシャル成
長が必要となり、またこの場合両面鏡面研磨ウェハを用
いるのでエピタキシャル成長時に裏面を一時的に保護す
る膜を形成する工程も必要となってくるため、製造工程
が長くなり、製造価格が増加するという問題点があっ
た。
【００１２】本発明はこのような従来技術の欠点を解消
し、比較的手間のかかる埋込層形成並びにエピタキシャ
ル成長の工程を省き、半導体センサの製造工程の簡略化
が可能な半導体センサの製造方法を提供することを目的
とする。
し、比較的手間のかかる埋込層形成並びにエピタキシャ
ル成長の工程を省き、半導体センサの製造工程の簡略化
が可能な半導体センサの製造方法を提供することを目的
とする。
【００１３】
【課題を解決するための手段】本発明は、このような従
来の問題点に着目してなされたもので、ｐ形シリコン基
板の表面側から梁部に対応するように所定の深さまでｎ
形の第２のウェル領域を拡散形成する工程と、該梁部の
外側で重り部、フレーム部接続点に接するような該第２
のウェル領域よりも深いｎ形の第１のウェル領域を拡散
形成する工程と、該半導体基板を裏面側からエレクトロ
ケミカル・エッチングを行い、重り部が該第２のウェル
領域から成る肉薄の梁部によりフレーム部に支持される
ような構造体を形成する工程を有する。
来の問題点に着目してなされたもので、ｐ形シリコン基
板の表面側から梁部に対応するように所定の深さまでｎ
形の第２のウェル領域を拡散形成する工程と、該梁部の
外側で重り部、フレーム部接続点に接するような該第２
のウェル領域よりも深いｎ形の第１のウェル領域を拡散
形成する工程と、該半導体基板を裏面側からエレクトロ
ケミカル・エッチングを行い、重り部が該第２のウェル
領域から成る肉薄の梁部によりフレーム部に支持される
ような構造体を形成する工程を有する。
【００１４】
【発明の実施の形態】以下、本発明を図面に基づいて詳
細に説明する。なお、本発明の実施の形態において、図
４と同じ構成要素には同一符号を付した。
細に説明する。なお、本発明の実施の形態において、図
４と同じ構成要素には同一符号を付した。
【００１５】〔第１の実施の形態〕図１は、本発明の第
１の実施の形態を説明する製造フロー図である。
１の実施の形態を説明する製造フロー図である。
【００１６】（ａ）最初に（１００）ｐ形シリコン基板
１１の表面に薄い熱酸化膜を形成し、フォトレジストを
マスクにして、所定領域に１×１０12／ｃｍ2 〜１×１
０14／ｃｍ2 のドーズ量でリンのイオン注入を行う。こ
の所定領域は後に形成される梁部１２とフレーム部１４
／重り部１３の接続部に対応している。この後１０００
〜１２００℃のドライブインを行い、該所定領域に拡散
深さ数μｍ〜数十μｍの第１のｎ形ウェル領域１を形成
する。
１１の表面に薄い熱酸化膜を形成し、フォトレジストを
マスクにして、所定領域に１×１０12／ｃｍ2 〜１×１
０14／ｃｍ2 のドーズ量でリンのイオン注入を行う。こ
の所定領域は後に形成される梁部１２とフレーム部１４
／重り部１３の接続部に対応している。この後１０００
〜１２００℃のドライブインを行い、該所定領域に拡散
深さ数μｍ〜数十μｍの第１のｎ形ウェル領域１を形成
する。
【００１７】（ｂ）次にフォトレジストをマスクにし
て、後に形成される梁部１２に対応する領域に同じく１
×１０12／ｃｍ2 〜１×１０14／ｃｍ2 のドーズ量でリ
ンのイオン注入を行い、１０００〜１２００℃でドライ
ブインすることにより拡散深さ数μｍの第２のｎ形ウェ
ル領域２を形成する。このとき第１のｎ形ウェル領域１
はさらに深くドライブインされるので、ｎ形ウェル全体
としては梁に対応する第２のｎ形ウェル領域２の両側に
より深い第１のｎ形ウェル領域１が接続された形にな
る。
て、後に形成される梁部１２に対応する領域に同じく１
×１０12／ｃｍ2 〜１×１０14／ｃｍ2 のドーズ量でリ
ンのイオン注入を行い、１０００〜１２００℃でドライ
ブインすることにより拡散深さ数μｍの第２のｎ形ウェ
ル領域２を形成する。このとき第１のｎ形ウェル領域１
はさらに深くドライブインされるので、ｎ形ウェル全体
としては梁に対応する第２のｎ形ウェル領域２の両側に
より深い第１のｎ形ウェル領域１が接続された形にな
る。
【００１８】（ｃ）梁部１２の接続部近傍の所定領域に
ボロンのイオン注入等を用いてｐ形ピエゾ抵抗５を形成
する。次にＥＣＥ時ｎ形ウェル領域１と２に電圧バイア
スするためのｎ+ 拡散領域を形成する（図示せず）。次
に基板裏面の酸化膜をパターンニングしてＥＣＥの耐エ
ッチ膜６を形成する。耐エッチ膜６はＣＶＤで基板裏面
にデポしたＳｉ3 Ｎ4 膜やＳｉＯ2 膜を用いることもで
きる。
ボロンのイオン注入等を用いてｐ形ピエゾ抵抗５を形成
する。次にＥＣＥ時ｎ形ウェル領域１と２に電圧バイア
スするためのｎ+ 拡散領域を形成する（図示せず）。次
に基板裏面の酸化膜をパターンニングしてＥＣＥの耐エ
ッチ膜６を形成する。耐エッチ膜６はＣＶＤで基板裏面
にデポしたＳｉ3 Ｎ4 膜やＳｉＯ2 膜を用いることもで
きる。
【００１９】（ｄ）コンタクト・エッチングを行った
後、Ａｌ等の蒸着によりピエゾ抵抗５やＥＣＥバイアス
用ｎ+ 拡散領域の電気接続のための配線電極７を形成す
る。
後、Ａｌ等の蒸着によりピエゾ抵抗５やＥＣＥバイアス
用ｎ+ 拡散領域の電気接続のための配線電極７を形成す
る。
【００２０】（ｅ）ウェハ表面をシリコン樹脂等の保護
膜で保護し、ＫＯＨ水溶液やヒドラジン等のアルカリ性
Ｓｉ異方性エッチング液中でｎ形ウェル領域１と２に正
の電圧を印加しながらシリコン基板のエレクトロケミカ
ル・エッチングを行う。エッチングがｎ形ウェル領域１
と２に達した所ではｐｎ接合でエッチングが停止し、梁
部１２が形成される一方、ｎ形ウェル領域１と２が無い
ｐ形領域ではエッチングがさらに進行して表面まで達
し、溝部１０が形成される。これにより重り部１３を周
囲のフレーム部１４に、肉薄の梁部１２で支持するよう
な微細な構造体が完成する。
膜で保護し、ＫＯＨ水溶液やヒドラジン等のアルカリ性
Ｓｉ異方性エッチング液中でｎ形ウェル領域１と２に正
の電圧を印加しながらシリコン基板のエレクトロケミカ
ル・エッチングを行う。エッチングがｎ形ウェル領域１
と２に達した所ではｐｎ接合でエッチングが停止し、梁
部１２が形成される一方、ｎ形ウェル領域１と２が無い
ｐ形領域ではエッチングがさらに進行して表面まで達
し、溝部１０が形成される。これにより重り部１３を周
囲のフレーム部１４に、肉薄の梁部１２で支持するよう
な微細な構造体が完成する。
【００２１】この後従来例と同様に裏面の耐エッチ膜６
を除去した後、重り部１３に対向するような窪み部を有
するパイレックス・ガラスから成る台座をシリコン基板
裏面に陽極接合し、ダイシング後パッケージに実装する
（図示せず）。
を除去した後、重り部１３に対向するような窪み部を有
するパイレックス・ガラスから成る台座をシリコン基板
裏面に陽極接合し、ダイシング後パッケージに実装する
（図示せず）。
【００２２】なお、溝部１０の形成方法としては、最初
に溝部１０に対応する領域にｎ形ウェル領域を形成して
おいて、エレクトロケミカル・エッチングでダイアフラ
ム形状にした後、選択的に表面側からドライエッチング
を行い溝を作ることもできる。
に溝部１０に対応する領域にｎ形ウェル領域を形成して
おいて、エレクトロケミカル・エッチングでダイアフラ
ム形状にした後、選択的に表面側からドライエッチング
を行い溝を作ることもできる。
【００２３】次に作用を説明する。
【００２４】図１の製造フロー図により製造された加速
度センサの梁部１２の断面形状はｎ形ウェル領域１と２
の拡散形状によって決定されるので、第２のｎ形ウェル
領域２で（１００）面から成る梁の底面が決定され、
（１１１）面から成るフレーム部１４と重り部１３の側
面への接続部は第１のｎ形ウェル領域１の横方向拡散で
決定される。したがって、第１のｎ形ウェル領域１を第
２のｎ形ウェル領域２よりも２倍程度深くすることによ
り、従来例と同様に梁部１２とフレーム部１４／重り部
１３の接続部を滑らかにし、耐落下衝撃性を改善するこ
とができる。
度センサの梁部１２の断面形状はｎ形ウェル領域１と２
の拡散形状によって決定されるので、第２のｎ形ウェル
領域２で（１００）面から成る梁の底面が決定され、
（１１１）面から成るフレーム部１４と重り部１３の側
面への接続部は第１のｎ形ウェル領域１の横方向拡散で
決定される。したがって、第１のｎ形ウェル領域１を第
２のｎ形ウェル領域２よりも２倍程度深くすることによ
り、従来例と同様に梁部１２とフレーム部１４／重り部
１３の接続部を滑らかにし、耐落下衝撃性を改善するこ
とができる。
【００２５】本発明では埋込層形成、エピタキシャル成
長を使用せず、両面鏡面研磨ウェハのエピタキシャル成
長時に必要な裏面保護も不要となるので、製造工程が簡
略化でき、加速度センサの大幅な原価低減を実現するこ
とが可能となる。
長を使用せず、両面鏡面研磨ウェハのエピタキシャル成
長時に必要な裏面保護も不要となるので、製造工程が簡
略化でき、加速度センサの大幅な原価低減を実現するこ
とが可能となる。
【００２６】〔第２の実施の形態〕図２に、本発明の第
２の実施の形態を示す。図２に示す本実施の形態は、図
１に示す第１の実施の形態にＣＭＯＳ回路を作り込む工
程を追加したものであり、梁構造を作る基本構成につい
ては全く同じである。
２の実施の形態を示す。図２に示す本実施の形態は、図
１に示す第１の実施の形態にＣＭＯＳ回路を作り込む工
程を追加したものであり、梁構造を作る基本構成につい
ては全く同じである。
【００２７】（ａ）最初に（１００）ｐ形シリコン基板
１１の表面に薄い熱酸化膜を形成し、フォトレジストを
マスクにして、後に形成される梁部１２とフレーム部１
４／重り部１３の接続部及び回路部にリンのイオン注入
を行った後１０００〜１２００℃のドライブインを行
い、拡散深さ数μｍ〜数十μｍの第１のｎ形ウェル領域
１を形成する。
１１の表面に薄い熱酸化膜を形成し、フォトレジストを
マスクにして、後に形成される梁部１２とフレーム部１
４／重り部１３の接続部及び回路部にリンのイオン注入
を行った後１０００〜１２００℃のドライブインを行
い、拡散深さ数μｍ〜数十μｍの第１のｎ形ウェル領域
１を形成する。
【００２８】（ｂ）次にフォトレジストをマスクにし
て、後に形成される梁部１２に対応する領域に同様なリ
ンのイオン注入を行い、ドライブインして拡散深さ数μ
ｍの第２のｎ形ウェル領域２を形成する。このとき第１
のｎ形ウェル領域１はさらに深くドライブインされる。
て、後に形成される梁部１２に対応する領域に同様なリ
ンのイオン注入を行い、ドライブインして拡散深さ数μ
ｍの第２のｎ形ウェル領域２を形成する。このとき第１
のｎ形ウェル領域１はさらに深くドライブインされる。
【００２９】（ｃ）梁部１２の接続部近傍の所定領域に
ボロンのイオン注入等を用いてｐ形ピエゾ抵抗５を形成
した後、回路部の第１のｎ形ウェル領域１内にｐチャン
ネルＭＯＳトランジスタ１５を、ｐ形基板１１上にｎチ
ャンネルＭＯＳトランジスタ１６を形成する。ゲート酸
化後ＬＰＣＶＤによりゲート電極のポリＳｉ膜３を形成
し、イオン注入によりＮチャンネル及びＰチャンネルＭ
ＯＳトランジスタ１５、１６のソース／ドレインとなる
ｐ+ 領域８及びｎ+ 領域７を形成する。この時ＥＣＥ時
ｎ形ウェル領域１と２に電圧バイアスするためのｎ+ 拡
散領域も同時形成される（図示せず）。次に基板裏面に
ＥＣＥ耐エッチ膜６を形成する。
ボロンのイオン注入等を用いてｐ形ピエゾ抵抗５を形成
した後、回路部の第１のｎ形ウェル領域１内にｐチャン
ネルＭＯＳトランジスタ１５を、ｐ形基板１１上にｎチ
ャンネルＭＯＳトランジスタ１６を形成する。ゲート酸
化後ＬＰＣＶＤによりゲート電極のポリＳｉ膜３を形成
し、イオン注入によりＮチャンネル及びＰチャンネルＭ
ＯＳトランジスタ１５、１６のソース／ドレインとなる
ｐ+ 領域８及びｎ+ 領域７を形成する。この時ＥＣＥ時
ｎ形ウェル領域１と２に電圧バイアスするためのｎ+ 拡
散領域も同時形成される（図示せず）。次に基板裏面に
ＥＣＥ耐エッチ膜６を形成する。
【００３０】（ｄ）コンタクト・エッチングを行った
後、Ａｌ等の蒸着によりピエゾ抵抗５やＥＣＥバイアス
用ｎ+ 拡散領域の電気接続のための配線電極７を形成す
る。
後、Ａｌ等の蒸着によりピエゾ抵抗５やＥＣＥバイアス
用ｎ+ 拡散領域の電気接続のための配線電極７を形成す
る。
【００３１】（ｅ）ウェハ表面をシリコン樹脂等の保護
膜で保護し、ＫＯＨ水溶液やヒドラジン等のアルカリ性
Ｓｉ異方性エッチング液中でｎ形ウェル領域１と２に正
の電圧を印加しながらシリコン基板のエレクトロケミカ
ル・エッチングを行い、微細な構造体を完成する。
膜で保護し、ＫＯＨ水溶液やヒドラジン等のアルカリ性
Ｓｉ異方性エッチング液中でｎ形ウェル領域１と２に正
の電圧を印加しながらシリコン基板のエレクトロケミカ
ル・エッチングを行い、微細な構造体を完成する。
【００３２】本実施の形態ではｎ形ウェル領域が梁構造
を形成するためだけではなく、同一チップ上に集積する
ＣＭＯＳ周辺回路のためのトランジスタ用ウェル領域と
しても使っているので本発明をより有効に利用できるこ
とになる。
を形成するためだけではなく、同一チップ上に集積する
ＣＭＯＳ周辺回路のためのトランジスタ用ウェル領域と
しても使っているので本発明をより有効に利用できるこ
とになる。
【００３３】〔第３の実施の形態〕図３に、本発明の第
３の実施の形態を示す。本実施の形態は、図１に示す第
１の実施の形態でｎ形ウェル領域の形成方法だけが異な
るのでこの点についてのみ説明する。
３の実施の形態を示す。本実施の形態は、図１に示す第
１の実施の形態でｎ形ウェル領域の形成方法だけが異な
るのでこの点についてのみ説明する。
【００３４】（ａ）最初にｐ形シリコン基板１１の梁部
に対応する部分だけに厚い酸化膜１５を形成し、その他
の部分には薄い酸化膜４を形成する。ここで厚い酸化膜
１５はＬＯＣＯＳ酸化膜でもよい。
に対応する部分だけに厚い酸化膜１５を形成し、その他
の部分には薄い酸化膜４を形成する。ここで厚い酸化膜
１５はＬＯＣＯＳ酸化膜でもよい。
【００３５】（ｂ）次にフォトレジスト１６をマスクに
して第１及び第２のｎ形ウェル領域に対応する部分にリ
ンをイオン注入する。ここでイオン注入のエネルギーは
薄い酸化膜４を突き抜ける程度とすると厚い酸化膜１５
直下のシリンコ基板内には注入したイオンの一部のみが
打ち込まれることになる。
して第１及び第２のｎ形ウェル領域に対応する部分にリ
ンをイオン注入する。ここでイオン注入のエネルギーは
薄い酸化膜４を突き抜ける程度とすると厚い酸化膜１５
直下のシリンコ基板内には注入したイオンの一部のみが
打ち込まれることになる。
【００３６】（ｃ）次にドライブインを行うと梁部の両
側の接続部に対応する領域では薄い酸化膜４を通してイ
オン注入されたリンがほとんどシリコン基板中打ち込ま
れるので拡散深さの深い第１のｎ形ウェル領域１が形成
されるのに対して、梁部ではシリコン基板中打ち込まれ
たリンのイオン量が少ないために拡散深さの浅い第２の
ｎ形ウェル領域２が形成され、図１（ｂ）と同様な構成
となる。以下図１と同様な製造プロセス・フローを経る
ことにより同様な加速度センサを得ることができる。
側の接続部に対応する領域では薄い酸化膜４を通してイ
オン注入されたリンがほとんどシリコン基板中打ち込ま
れるので拡散深さの深い第１のｎ形ウェル領域１が形成
されるのに対して、梁部ではシリコン基板中打ち込まれ
たリンのイオン量が少ないために拡散深さの浅い第２の
ｎ形ウェル領域２が形成され、図１（ｂ）と同様な構成
となる。以下図１と同様な製造プロセス・フローを経る
ことにより同様な加速度センサを得ることができる。
【００３７】本実施の形態では一回のイオン注入、ドラ
イブインで二重のｎ形ウェル構造が実現できるので製造
工程のより簡略化が可能となり、さらに低価格の加速度
センサを実現することができる。
イブインで二重のｎ形ウェル構造が実現できるので製造
工程のより簡略化が可能となり、さらに低価格の加速度
センサを実現することができる。
【００３８】以上図３では簡単のため、片持ち梁構造に
ついて示してきたが、両持ち梁構造あるいはダイアフラ
ム構造についても当然同様に適用することができる。ま
た半導体加速度センサを例に本発明を説明してきたが、
本発明は圧力センサや振動ジャイロ等ＥＣＥにより薄膜
構造体を形成するようなすべてのセンサに適用すること
ができる。
ついて示してきたが、両持ち梁構造あるいはダイアフラ
ム構造についても当然同様に適用することができる。ま
た半導体加速度センサを例に本発明を説明してきたが、
本発明は圧力センサや振動ジャイロ等ＥＣＥにより薄膜
構造体を形成するようなすべてのセンサに適用すること
ができる。
【００３９】
【発明の効果】以上説明してきたように、本発明によれ
ば、その構成をｐ形シリコン基板の梁部に第２のｎ形ウ
ェル領域を形成し、その固定部に第２のｎ形ウェル領域
よりも深い第１のｎ形ウェル領域を形成し、裏面から異
方性エッチ液でエレクトロケミカル・エッチングをし
て、梁部のフレーム部への接続部に湾曲した遷移領域を
設けたような梁構造体を形成するような構成としたた
め、比較的手間のかかる埋込層形成並びにエピタキシャ
ル成長の工程を省き、半導体センサの製造工程を簡略化
し、その製造コストを低減できるという効果が得られ
る。
ば、その構成をｐ形シリコン基板の梁部に第２のｎ形ウ
ェル領域を形成し、その固定部に第２のｎ形ウェル領域
よりも深い第１のｎ形ウェル領域を形成し、裏面から異
方性エッチ液でエレクトロケミカル・エッチングをし
て、梁部のフレーム部への接続部に湾曲した遷移領域を
設けたような梁構造体を形成するような構成としたた
め、比較的手間のかかる埋込層形成並びにエピタキシャ
ル成長の工程を省き、半導体センサの製造工程を簡略化
し、その製造コストを低減できるという効果が得られ
る。
【図１】本発明の第１の実施の形態の製造プロセス・フ
ロー図である。
ロー図である。
【図２】本発明の第２の実施の形態の製造プロセス・フ
ロー図である。
ロー図である。
【図３】本発明の第３の実施の形態の製造プロセス・フ
ロー図である。
ロー図である。
【図４】従来例の製造プロセス・フロー図である。
【図５】図４の製造プロセス・フローにより作られた半
導体加速度センサの上面図である。
導体加速度センサの上面図である。
１ 第１のｎ形ウェル領域 ２ 第２のｎ形ウェル領域 ３ ポリＳｉゲート電極 ４ シリコン酸化膜 ５ ｐ形ピエゾ抵抗 ６ 裏面耐エッチング・マスク ７ 配線電極 ８ ｐ+ 領域 ９ ｎ+ 領域 １１ ｐ形シリコン基板 １２ 梁部 １３ 重り部 １４ フレーム部 １５ 厚いシリコン酸化膜 １６ フォト・レジスト １７ ガラス台座 １８ エア・ギャップ ２０ 溝 ２１ ｐ形シリコン基板 ２２ ｎ形エピタキシャル層 ２３ ｐ形素子分離拡散領域 ２４ シリコン酸化膜 ２５ ｐ形ピエゾ抵抗 ２６ 裏面耐エッチング・マスク ２７ 配線電極 ２８ ｎ+ 埋込層
Claims (4)
- 【請求項１】 ｐ形シリコン基板表面の所定領域に第１
のｎ形ウェル状拡散領域を形成する工程と、該ｐ形シリ
コン基板表面の他の所定領域に拡散深さが該第１のｎ形
ウェル状拡散領域よりも浅い第２のｎ形ウェル状拡散領
域を形成する工程と、該第２のｎ形ウェル状拡散領域の
中にｐ形拡散により応力検出用のピエゾ抵抗を形成する
工程と、該ｐ形シリコン基板の裏面に選択的に耐エッチ
ング用マスク層を形成する工程と、該第１及び第２のｎ
形ウェル状拡散領域に正の電圧を印加しながら異方性エ
ッチング液を用いて該ｐ形シリコン基板を裏面からエッ
チングするエレクトロケミカル・エッチング（ＥＣＥ）
を用いて、該第２のｎ形ウェル状拡散領域に対応した肉
薄の起歪部と、該肉薄の起歪部を肉厚のフレーム部に滑
らかに接続するための該第１のｎ形ウェル状拡散領域に
対応した接続部を有するような構造体を形成する工程と
を有することを特徴とする半導体センサの製造方法。 - 【請求項２】 前記肉薄の起歪部が肉厚の重り部を肉厚
のフレーム部に前記接続部を介して支持するような加速
度センサの構造体を形成することを特徴とする請求項１
に記載の半導体センサの製造方法。 - 【請求項３】 前記肉薄の起歪部が片持ち梁もしくは両
持ち梁もしくはダイアフラムの形状であり、前記接続部
が前記重り部及びフレーム部の双方に形成されているこ
とを特徴とする請求項２に記載の半導体センサの製造方
法。 - 【請求項４】 前記第２のｎ形ウェル状拡散形成領域上
だけに他領域よりも厚い酸化膜を形成し、フォトレジス
トをマスクにしてリンのイオン注入を行い、ドライブイ
ンすることにより上記第１のｎ形ウェル状拡散領域と該
第１のｎ形ウェル状拡散領域よりも浅い第２のｎ形ウェ
ル状拡散領域を同時形成することを特徴とする請求項１
乃至３に記載の半導体センサの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28007695A JPH09129897A (ja) | 1995-10-27 | 1995-10-27 | 半導体センサの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28007695A JPH09129897A (ja) | 1995-10-27 | 1995-10-27 | 半導体センサの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129897A true JPH09129897A (ja) | 1997-05-16 |
Family
ID=17619978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28007695A Pending JPH09129897A (ja) | 1995-10-27 | 1995-10-27 | 半導体センサの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129897A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009130297A (ja) * | 2007-11-27 | 2009-06-11 | Panasonic Electric Works Co Ltd | トランスデューサ用基板の製造方法およびトランスデューサ用基板、並びにトランスデューサ |
| JP2010283239A (ja) * | 2009-06-05 | 2010-12-16 | Ricoh Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
-
1995
- 1995-10-27 JP JP28007695A patent/JPH09129897A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009130297A (ja) * | 2007-11-27 | 2009-06-11 | Panasonic Electric Works Co Ltd | トランスデューサ用基板の製造方法およびトランスデューサ用基板、並びにトランスデューサ |
| JP2010283239A (ja) * | 2009-06-05 | 2010-12-16 | Ricoh Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
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