JP2001156166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 素子分離領域の周辺に生じる応力を低減して
トランジスタのソース／ドレイン耐圧の歩留を向上させ
ることを目的とする。 【解決手段】 （ａ）ＳＯＩ基板の表面半導体層上に、
第１酸化膜及び第１シリコン窒化膜を形成し、（ｂ）該
第１シリコン窒化膜をパターニングし、得られた第１シ
リコン窒化膜を用いて第１ＬＯＣＯＳ酸化を行い、前記
表面半導体層の素子分離領域となる領域に第１ＬＯＣＯ
Ｓ酸化膜を形成し、（ｃ）該第１ＬＯＣＯＳ酸化膜を選
択的に除去し、（ｄ）前記第１シリコン窒化膜及び第１
酸化膜の側壁に第２シリコン窒化膜によるサイドウォー
ルスペーサを形成し、（ｅ）前記第１シリコン窒化膜及
びサイドウォールスペーサを用いて第２ＬＯＣＯＳ酸化
い、第１ＬＯＣＯＳ酸化膜よりも薄い第２ＬＯＣＯＳ酸
化膜を形成し、（ｆ）前記第１及び第２シリコン窒化膜
を除去する半導体装置の製造方法。
トランジスタのソース／ドレイン耐圧の歩留を向上させ
ることを目的とする。 【解決手段】 （ａ）ＳＯＩ基板の表面半導体層上に、
第１酸化膜及び第１シリコン窒化膜を形成し、（ｂ）該
第１シリコン窒化膜をパターニングし、得られた第１シ
リコン窒化膜を用いて第１ＬＯＣＯＳ酸化を行い、前記
表面半導体層の素子分離領域となる領域に第１ＬＯＣＯ
Ｓ酸化膜を形成し、（ｃ）該第１ＬＯＣＯＳ酸化膜を選
択的に除去し、（ｄ）前記第１シリコン窒化膜及び第１
酸化膜の側壁に第２シリコン窒化膜によるサイドウォー
ルスペーサを形成し、（ｅ）前記第１シリコン窒化膜及
びサイドウォールスペーサを用いて第２ＬＯＣＯＳ酸化
い、第１ＬＯＣＯＳ酸化膜よりも薄い第２ＬＯＣＯＳ酸
化膜を形成し、（ｆ）前記第１及び第２シリコン窒化膜
を除去する半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ（silico
n on insulator又はsemiconductor on insulator）基板
に素子分離領域を形成する半導体装置の製造方法に関す
る。
n on insulator又はsemiconductor on insulator）基板
に素子分離領域を形成する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来から、半導体装置を製造するための
基板として、ＳＯＩ基板が用いられており、通常、この
ＳＯＩ基板を構成する表面シリコン層に、表面シリコン
層を貫くように素子分離膜が形成されて、素子間の分離
が行われている。
基板として、ＳＯＩ基板が用いられており、通常、この
ＳＯＩ基板を構成する表面シリコン層に、表面シリコン
層を貫くように素子分離膜が形成されて、素子間の分離
が行われている。
【０００３】例えば、特開平９−２９８１９５号公報に
は、図４（ｇ）に示すようなＳＯＩ基板を用いた半導体
装置が記載されている。
は、図４（ｇ）に示すようなＳＯＩ基板を用いた半導体
装置が記載されている。
【０００４】この半導体装置は、シリコン基板２１、埋
め込み絶縁膜２２、表面シリコン層２３からなるＳＯＩ
基板２０における表面シリコン層２２にＮチャネルトラ
ンジスタ及びＰチャネルトランジスタ形成のための活性
領域が形成されており、これらの活性領域は素子分離領
域により電気的に分離されている。また活性領域にはＮ
チャネルトランジスタ及びＰチャネルトランジスタのソ
ース／ドレイン領域が形成されている。表面シリコン層
上には、ゲート絶縁膜を介してゲート電極が形成されて
おり、ゲート絶縁膜、ゲート電極及び素子分離領域上を
覆うようシリコン窒化膜及び層間絶縁膜が形成されてお
り、これらシリコン窒化膜、層間絶縁膜には、ソース／
ドレイン領域に至るスルーホールが形成され、上部配線
と接続可能となっている。
め込み絶縁膜２２、表面シリコン層２３からなるＳＯＩ
基板２０における表面シリコン層２２にＮチャネルトラ
ンジスタ及びＰチャネルトランジスタ形成のための活性
領域が形成されており、これらの活性領域は素子分離領
域により電気的に分離されている。また活性領域にはＮ
チャネルトランジスタ及びＰチャネルトランジスタのソ
ース／ドレイン領域が形成されている。表面シリコン層
上には、ゲート絶縁膜を介してゲート電極が形成されて
おり、ゲート絶縁膜、ゲート電極及び素子分離領域上を
覆うようシリコン窒化膜及び層間絶縁膜が形成されてお
り、これらシリコン窒化膜、層間絶縁膜には、ソース／
ドレイン領域に至るスルーホールが形成され、上部配線
と接続可能となっている。
【０００５】このような半導体装置は、以下のように形
成される。
成される。
【０００６】まず、図４（ａ）に示したように、ＳＯＩ
基板２０の表面シリコン層２３上に、シリコン窒化膜２
４を形成し、素子分離領域を形成する領域のシリコン窒
化膜２４を選択的に除去し、このシリコン窒化膜２４を
酸化マスクとして表面シリコン層２３の表面を熱酸化
し、第１ＬＯＣＯＳ酸化膜２５を形成する。
基板２０の表面シリコン層２３上に、シリコン窒化膜２
４を形成し、素子分離領域を形成する領域のシリコン窒
化膜２４を選択的に除去し、このシリコン窒化膜２４を
酸化マスクとして表面シリコン層２３の表面を熱酸化
し、第１ＬＯＣＯＳ酸化膜２５を形成する。
【０００７】その後、図４（ｂ）に示したように、ウェ
ットエッチングにより、第１ＬＯＣＯＳ酸化膜２５を選
択的に除去することにより、表面シリコン層２３の表面
に溝２６を形成する。
ットエッチングにより、第１ＬＯＣＯＳ酸化膜２５を選
択的に除去することにより、表面シリコン層２３の表面
に溝２６を形成する。
【０００８】次に、図４（ｃ）に示したように、溝２６
の側壁に、シリコン窒化膜２７を選択的に付着させ、再
度熱酸化することにより、図４（ｄ）に示したように、
溝２６の底面に位置する表面シリコン層２３を部分的に
酸化し、第２ＬＯＣＯＳ酸化膜、つまり素子分離領域２
８を形成する。この酸化によって、溝２６の底面に位置
する表面シリコン層２３を完全に酸化するため、素子分
離領域２８の底面は、埋め込み絶縁膜２２の上面に接し
た状態となっている。この素子分離領域２８の形成によ
り、表面シリコン層２３が２つの活性領域に電気的に分
離される。その後、酸化マスクとして用いたシリコン窒
化膜２４を選択的に除去し、活性領域の表面にゲート絶
縁膜２９を形成する。
の側壁に、シリコン窒化膜２７を選択的に付着させ、再
度熱酸化することにより、図４（ｄ）に示したように、
溝２６の底面に位置する表面シリコン層２３を部分的に
酸化し、第２ＬＯＣＯＳ酸化膜、つまり素子分離領域２
８を形成する。この酸化によって、溝２６の底面に位置
する表面シリコン層２３を完全に酸化するため、素子分
離領域２８の底面は、埋め込み絶縁膜２２の上面に接し
た状態となっている。この素子分離領域２８の形成によ
り、表面シリコン層２３が２つの活性領域に電気的に分
離される。その後、酸化マスクとして用いたシリコン窒
化膜２４を選択的に除去し、活性領域の表面にゲート絶
縁膜２９を形成する。
【０００９】次いで、図４（ｅ）に示したように、ゲー
ト絶縁膜２９上に、Ｐ型又はＮ型の不純物を含む多結晶
シリコン膜を積層し、この多結晶シリコン膜をパターニ
ングすることにより、ゲート電極３０をそれぞれ形成
し、図４（ｆ）に示したように、活性領域内にイオン注
入することにより、ソース／ドレイン領域３１をそれぞ
れ形成し、さらに表面全面にシリコン窒化膜３２を積層
する。
ト絶縁膜２９上に、Ｐ型又はＮ型の不純物を含む多結晶
シリコン膜を積層し、この多結晶シリコン膜をパターニ
ングすることにより、ゲート電極３０をそれぞれ形成
し、図４（ｆ）に示したように、活性領域内にイオン注
入することにより、ソース／ドレイン領域３１をそれぞ
れ形成し、さらに表面全面にシリコン窒化膜３２を積層
する。
【００１０】その後、図４（ｇ）に示したように、層間
絶縁膜３３、スルーホール３４をそれぞれ形成すること
により、上部配線と接続可能とする。
絶縁膜３３、スルーホール３４をそれぞれ形成すること
により、上部配線と接続可能とする。
【００１１】このように、従来の半導体装置は、表面シ
リコン層２３に対し、２回のＬＯＣＯＳ酸化を行い、電
気的に互いに分離した活性領域を形成している。
リコン層２３に対し、２回のＬＯＣＯＳ酸化を行い、電
気的に互いに分離した活性領域を形成している。
【００１２】このＬＯＣＯＳ酸化のうち、１回目のＬＯ
ＣＯＳ酸化は、表面シリコン層２３によって形成される
シリコンアイランドの上面と素子分離領域２８の上面と
の高さを調整し、平坦化するために、予め素子分離領域
にある表面シリコン層２３の膜厚を薄膜化する目的で行
われる。また、シリコンアイランドの上端部を丸い形に
して、寄生ＭＯＳの発生を抑制する目的もある。
ＣＯＳ酸化は、表面シリコン層２３によって形成される
シリコンアイランドの上面と素子分離領域２８の上面と
の高さを調整し、平坦化するために、予め素子分離領域
にある表面シリコン層２３の膜厚を薄膜化する目的で行
われる。また、シリコンアイランドの上端部を丸い形に
して、寄生ＭＯＳの発生を抑制する目的もある。
【００１３】２回目のＬＯＣＯＳ酸化では、溝２６の側
壁にシリコン窒化膜２７を酸化マスクとして付加的に形
成し、バーズビークの発生を抑制するとともに、酸化を
高温（〜１１００℃）で行って応力の緩和を図る目的も
ある。
壁にシリコン窒化膜２７を酸化マスクとして付加的に形
成し、バーズビークの発生を抑制するとともに、酸化を
高温（〜１１００℃）で行って応力の緩和を図る目的も
ある。
【００１４】
【発明が解決しようとする課題】しかし、上記半導体装
置の製造方法においては、第１ＬＯＣＯＳ酸化と第２Ｌ
ＯＣＯＳ酸化の各々の目的には触れられているが、それ
らの膜厚の組み合わせについて触れられていない。
置の製造方法においては、第１ＬＯＣＯＳ酸化と第２Ｌ
ＯＣＯＳ酸化の各々の目的には触れられているが、それ
らの膜厚の組み合わせについて触れられていない。
【００１５】また、第２ＬＯＣＯＳ酸化は応力を緩和す
る目的もあるとされているが、応力の緩和と第２ＬＯＣ
ＯＳ酸化膜の膜厚との関係は重大であり、第２ＬＯＣＯ
Ｓ酸化膜の膜厚が厚いと、周囲にかかる応力は大きくな
り、結果的に表面シリコン層に結晶欠陥を発生させ、得
られたトランジスタのリークの原因になるという問題が
ある。
る目的もあるとされているが、応力の緩和と第２ＬＯＣ
ＯＳ酸化膜の膜厚との関係は重大であり、第２ＬＯＣＯ
Ｓ酸化膜の膜厚が厚いと、周囲にかかる応力は大きくな
り、結果的に表面シリコン層に結晶欠陥を発生させ、得
られたトランジスタのリークの原因になるという問題が
ある。
【００１６】本発明はこのような問題を解決するために
なされたものであり、素子分離領域の周辺に生じる応力
を低減してトランジスタのソース／ドレイン耐圧の歩留
を向上することができる半導体装置の製造方法を提供す
ることを目的とする。
なされたものであり、素子分離領域の周辺に生じる応力
を低減してトランジスタのソース／ドレイン耐圧の歩留
を向上することができる半導体装置の製造方法を提供す
ることを目的とする。
【００１７】
【課題を解決するための手段】本発明によれば、（ａ）
支持基板上に埋め込み絶縁膜を介して表面半導体層が形
成されてなるＳＯＩ基板の表面半導体層上に、第１酸化
膜及び第１シリコン窒化膜を形成し、（ｂ）該第１シリ
コン窒化膜を所定の形状にパターニングし、得られた第
１シリコン窒化膜をマスクとして用いて第１ＬＯＣＯＳ
酸化を行うことにより、前記表面半導体層の素子分離領
域となる領域に第１ＬＯＣＯＳ酸化膜を形成し、（ｃ）
該第１ＬＯＣＯＳ酸化膜を選択的に除去し、（ｄ）前記
第１シリコン窒化膜及び第１酸化膜の側壁に第２シリコ
ン窒化膜によるサイドウォールスペーサを形成し、
（ｅ）前記第１シリコン窒化膜及びサイドウォールスペ
ーサをマスクとして用いて第２ＬＯＣＯＳ酸化を行うこ
とにより、前記素子分離領域となる領域に、第１ＬＯＣ
ＯＳ酸化膜よりも薄く第２ＬＯＣＯＳ酸化膜を形成し、
（ｆ）前記第１及び第２シリコン窒化膜を除去すること
からなる半導体装置の製造方法が提供される。
支持基板上に埋め込み絶縁膜を介して表面半導体層が形
成されてなるＳＯＩ基板の表面半導体層上に、第１酸化
膜及び第１シリコン窒化膜を形成し、（ｂ）該第１シリ
コン窒化膜を所定の形状にパターニングし、得られた第
１シリコン窒化膜をマスクとして用いて第１ＬＯＣＯＳ
酸化を行うことにより、前記表面半導体層の素子分離領
域となる領域に第１ＬＯＣＯＳ酸化膜を形成し、（ｃ）
該第１ＬＯＣＯＳ酸化膜を選択的に除去し、（ｄ）前記
第１シリコン窒化膜及び第１酸化膜の側壁に第２シリコ
ン窒化膜によるサイドウォールスペーサを形成し、
（ｅ）前記第１シリコン窒化膜及びサイドウォールスペ
ーサをマスクとして用いて第２ＬＯＣＯＳ酸化を行うこ
とにより、前記素子分離領域となる領域に、第１ＬＯＣ
ＯＳ酸化膜よりも薄く第２ＬＯＣＯＳ酸化膜を形成し、
（ｆ）前記第１及び第２シリコン窒化膜を除去すること
からなる半導体装置の製造方法が提供される。
【００１８】
【発明の実施の形態】本発明の半導体装置の製造方法
は、工程（ａ）において、支持基板上に埋め込み絶縁膜
を介して表面半導体層が形成されてなるＳＯＩ基板の表
面半導体層上に、第1酸化膜及び第1シリコン窒化膜を形
成する。
は、工程（ａ）において、支持基板上に埋め込み絶縁膜
を介して表面半導体層が形成されてなるＳＯＩ基板の表
面半導体層上に、第1酸化膜及び第1シリコン窒化膜を形
成する。
【００１９】ここで使用されるＳＯＩ基板は、張り合わ
せＳＯＩ（ＢＥＳＯＩ）基板、ＳＩＭＯＸ（Separation
by Implantation of Oxygen）型基板等として用いられ
るものが挙げられる。
せＳＯＩ（ＢＥＳＯＩ）基板、ＳＩＭＯＸ（Separation
by Implantation of Oxygen）型基板等として用いられ
るものが挙げられる。
【００２０】支持基板としては、例えば、シリコン基板
等の種々の基板を用いることができる。なかでも単結晶
シリコン基板又は多結晶シリコン基板が好ましい。半導
体基板は、リン、砒素等のＮ型又はボロン等のＰ型の不
純物のドーピングにより比較的低抵抗（例えば２０Ωｃ
ｍ程度以下、好ましくは１０Ωｃｍ程度）であるものが
好ましい。なかでも、Ｐ型のものがより好ましい。ま
た、その結晶面方位は（１００）が好ましい。
等の種々の基板を用いることができる。なかでも単結晶
シリコン基板又は多結晶シリコン基板が好ましい。半導
体基板は、リン、砒素等のＮ型又はボロン等のＰ型の不
純物のドーピングにより比較的低抵抗（例えば２０Ωｃ
ｍ程度以下、好ましくは１０Ωｃｍ程度）であるものが
好ましい。なかでも、Ｐ型のものがより好ましい。ま
た、その結晶面方位は（１００）が好ましい。
【００２１】埋め込み絶縁膜としては、例えば、ＳｉＯ
2膜、ＳｉＮ膜等が挙げられ、なかでもＳｉＯ2膜が好ま
しい。この膜厚は、得ようとする半導体装置の特性、得
られた半導体装置を使用する際の印加電圧の高さ等を考
慮して、適宜調整することができるが、例えば５０〜５
００ｎｍ程度が挙げられ、１００ｎｍ前後が適当であ
る。
2膜、ＳｉＮ膜等が挙げられ、なかでもＳｉＯ2膜が好ま
しい。この膜厚は、得ようとする半導体装置の特性、得
られた半導体装置を使用する際の印加電圧の高さ等を考
慮して、適宜調整することができるが、例えば５０〜５
００ｎｍ程度が挙げられ、１００ｎｍ前後が適当であ
る。
【００２２】表面半導体層は、トランジスタを形成する
ための活性層として機能する半導体薄膜であり、シリコ
ン等の薄膜により形成することができる。このシリコン
薄膜は単結晶であることが好ましい。半導体層の膜厚は
得ようとする半導体装置の構成から考慮して、適宜調整
することができ、例えば４０〜２００ｎｍ程度が挙げら
れ、さらに５０〜１００ｎｍ程度が挙げられる。
ための活性層として機能する半導体薄膜であり、シリコ
ン等の薄膜により形成することができる。このシリコン
薄膜は単結晶であることが好ましい。半導体層の膜厚は
得ようとする半導体装置の構成から考慮して、適宜調整
することができ、例えば４０〜２００ｎｍ程度が挙げら
れ、さらに５０〜１００ｎｍ程度が挙げられる。
【００２３】表面半導体層上に形成される第1酸化膜及
び第1シリコン窒化膜は、通常ＬＯＣＯＳ酸化法により
使用されるパッド酸化膜及び耐酸化膜であり、第1酸化
膜は、例えば、シリコン酸化膜が挙げられる。この酸化
膜は、熱酸化法、ＣＶＤ法等により形成することができ
る。第1酸化膜の膜厚は、例えば、１０〜３０ｎｍ程度
が挙げられる。また、第1シリコン窒化膜は、ＣＶＤ法
等の公知の方法により形成することができる。第１窒化
膜の膜厚は、例えば、５０〜１５０ｎｍ程度が挙げられ
る。
び第1シリコン窒化膜は、通常ＬＯＣＯＳ酸化法により
使用されるパッド酸化膜及び耐酸化膜であり、第1酸化
膜は、例えば、シリコン酸化膜が挙げられる。この酸化
膜は、熱酸化法、ＣＶＤ法等により形成することができ
る。第1酸化膜の膜厚は、例えば、１０〜３０ｎｍ程度
が挙げられる。また、第1シリコン窒化膜は、ＣＶＤ法
等の公知の方法により形成することができる。第１窒化
膜の膜厚は、例えば、５０〜１５０ｎｍ程度が挙げられ
る。
【００２４】工程（ｂ）において、まず、第１シリコン
窒化膜を所定の形状にパターニングする。
窒化膜を所定の形状にパターニングする。
【００２５】ここでのパターニングは、第1シリコン窒
化膜が、素子分離領域を形成する領域に開口を有するよ
うに、つまり、活性領域となる領域を被覆するようにパ
ターニングすることが必要である。パターニングは、公
知の方法、例えばフォトリソグラフィ及びエッチング工
程により行うことができる。
化膜が、素子分離領域を形成する領域に開口を有するよ
うに、つまり、活性領域となる領域を被覆するようにパ
ターニングすることが必要である。パターニングは、公
知の方法、例えばフォトリソグラフィ及びエッチング工
程により行うことができる。
【００２６】次いで、得られた第１シリコン窒化膜をマ
スクとして用いて第１ＬＯＣＯＳ酸化を行う。これによ
り、素子分離領域となる領域に第１ＬＯＣＯＳ酸化膜を
形成することができる。ここでの第１ＬＯＣＯＳ酸化
は、形成される第１ＬＯＣＯＳ酸化膜の膜厚が所定の膜
厚になるような条件で行うことが好ましい。
スクとして用いて第１ＬＯＣＯＳ酸化を行う。これによ
り、素子分離領域となる領域に第１ＬＯＣＯＳ酸化膜を
形成することができる。ここでの第１ＬＯＣＯＳ酸化
は、形成される第１ＬＯＣＯＳ酸化膜の膜厚が所定の膜
厚になるような条件で行うことが好ましい。
【００２７】工程（ｃ）において、第１ＬＯＣＯＳ酸化
膜を選択的に除去する。選択的に除去する方法として
は、例えば、シリコン窒化膜と第１ＬＯＣＯＳ酸化膜と
の選択比が大きな条件によるウェットエッチング、ドラ
イエッチング法等が挙げられる。具体的には、ＨＦ系の
エッチャントを用いたウェットエッチング等が適当であ
る。
膜を選択的に除去する。選択的に除去する方法として
は、例えば、シリコン窒化膜と第１ＬＯＣＯＳ酸化膜と
の選択比が大きな条件によるウェットエッチング、ドラ
イエッチング法等が挙げられる。具体的には、ＨＦ系の
エッチャントを用いたウェットエッチング等が適当であ
る。
【００２８】工程（ｄ）において、第１シリコン窒化膜
及び第１酸化膜の側壁に第２シリコン窒化膜によるサイ
ドウォールスペーサを形成する。つまり、第１ＬＯＣＯ
Ｓ酸化膜を除去することによって再び露出した第１シリ
コン窒化膜と第１酸化膜との側壁に、第２シリコン窒化
膜によるサイドウォールスペーサを形成する。サイドウ
ォールスペーサを形成する方法としては、通常の半導体
プロセスにおいて、サイドウォールスペーサを形成する
際に用いる方法であれば特に限定されるものではなく、
例えば、得られたＳＯＩ基板上の全面に第２シリコン窒
化膜を形成し、第２シリコン窒化膜をエッチバックする
方法が挙げられる。第２シリコン窒化膜は、第１シリコ
ン窒化膜と同様の方法で形成することができる。また、
第２シリコン窒化膜のエッチバックは、例えばＲＩＥ法
により行うことができる。第２シリコン窒化膜の膜厚
は、例えば、１０〜５０ｎｍ程度が挙げられる。
及び第１酸化膜の側壁に第２シリコン窒化膜によるサイ
ドウォールスペーサを形成する。つまり、第１ＬＯＣＯ
Ｓ酸化膜を除去することによって再び露出した第１シリ
コン窒化膜と第１酸化膜との側壁に、第２シリコン窒化
膜によるサイドウォールスペーサを形成する。サイドウ
ォールスペーサを形成する方法としては、通常の半導体
プロセスにおいて、サイドウォールスペーサを形成する
際に用いる方法であれば特に限定されるものではなく、
例えば、得られたＳＯＩ基板上の全面に第２シリコン窒
化膜を形成し、第２シリコン窒化膜をエッチバックする
方法が挙げられる。第２シリコン窒化膜は、第１シリコ
ン窒化膜と同様の方法で形成することができる。また、
第２シリコン窒化膜のエッチバックは、例えばＲＩＥ法
により行うことができる。第２シリコン窒化膜の膜厚
は、例えば、１０〜５０ｎｍ程度が挙げられる。
【００２９】なお、第２シリコン酸化膜は、ＳＯＩ基板
の表面半導体層の上に直接形成してもよいが、あらかじ
め、第１ＬＯＣＯＳ酸化膜の除去によって露出した表面
半導体層上に第２酸化膜を形成し、その後、得られたＳ
ＯＩ基板上の全面に第２シリコン窒化膜を形成すること
が好ましい。この場合、第２酸化膜は、公知の方法であ
れば特に限定されないが、熱酸化法により形成すること
が好ましい。これにより、露出した表面半導体層上にの
み第２酸化膜を選択的に形成することができる。第２酸
化膜の膜厚は、例えば、５〜２０ｎｍ程度が挙げられ
る。
の表面半導体層の上に直接形成してもよいが、あらかじ
め、第１ＬＯＣＯＳ酸化膜の除去によって露出した表面
半導体層上に第２酸化膜を形成し、その後、得られたＳ
ＯＩ基板上の全面に第２シリコン窒化膜を形成すること
が好ましい。この場合、第２酸化膜は、公知の方法であ
れば特に限定されないが、熱酸化法により形成すること
が好ましい。これにより、露出した表面半導体層上にの
み第２酸化膜を選択的に形成することができる。第２酸
化膜の膜厚は、例えば、５〜２０ｎｍ程度が挙げられ
る。
【００３０】工程（ｅ）において、第１シリコン窒化膜
及びサイドウォールスペーサをマスクとして用いて第２
ＬＯＣＯＳ酸化を行う。これにより、素子分離領域とな
る領域に第２ＬＯＣＯＳ酸化膜を形成することができ
る。第２ＬＯＣＯＳ酸化は、第２ＬＯＣＯＳ酸化膜の膜
厚が所定の膜厚、つまり、第１ＬＯＣＯＳ酸化膜よりも
薄膜になるような条件を選択して行うことが必要であ
る。具体的には、表面半導体層の膜厚にもよるが、第２
ＬＯＣＯＳ酸化膜の第１ＬＯＣＯＳ酸化膜に対する膜厚
の比が、０．６〜０．８程度となるようにすることが好
ましい。このような比の範囲内では、このＳＯＩ基板を
用いてトランジスタを形成した場合に、ソース／ドレイ
ン間耐圧歩留が９６％以上を確保することができる。よ
り好ましくは、０．６〜０．７程度である。これによ
り、さらにソース／ドレイン間耐圧歩留が９８％以上
と、高い値を確保することができ、製造コストの低減を
図ることができる。なお、第２ＬＯＣＯＳ酸化によっ
て、表面半導体層の全深さ方向を酸化する、つまり、表
面半導体層を第２ＬＯＣＯＳ酸化膜が貫き、第２ＬＯＣ
ＯＳ酸化膜の底部が埋め込み絶縁膜に達することが好ま
しい。
及びサイドウォールスペーサをマスクとして用いて第２
ＬＯＣＯＳ酸化を行う。これにより、素子分離領域とな
る領域に第２ＬＯＣＯＳ酸化膜を形成することができ
る。第２ＬＯＣＯＳ酸化は、第２ＬＯＣＯＳ酸化膜の膜
厚が所定の膜厚、つまり、第１ＬＯＣＯＳ酸化膜よりも
薄膜になるような条件を選択して行うことが必要であ
る。具体的には、表面半導体層の膜厚にもよるが、第２
ＬＯＣＯＳ酸化膜の第１ＬＯＣＯＳ酸化膜に対する膜厚
の比が、０．６〜０．８程度となるようにすることが好
ましい。このような比の範囲内では、このＳＯＩ基板を
用いてトランジスタを形成した場合に、ソース／ドレイ
ン間耐圧歩留が９６％以上を確保することができる。よ
り好ましくは、０．６〜０．７程度である。これによ
り、さらにソース／ドレイン間耐圧歩留が９８％以上
と、高い値を確保することができ、製造コストの低減を
図ることができる。なお、第２ＬＯＣＯＳ酸化によっ
て、表面半導体層の全深さ方向を酸化する、つまり、表
面半導体層を第２ＬＯＣＯＳ酸化膜が貫き、第２ＬＯＣ
ＯＳ酸化膜の底部が埋め込み絶縁膜に達することが好ま
しい。
【００３１】工程（ｆ）において、第１及び第２シリコ
ン窒化膜を除去する。除去の方法は、シリコン酸化膜と
の選択比が大きな条件を用いたウェットエッチング又は
ドライエッチング法等が挙げられる。
ン窒化膜を除去する。除去の方法は、シリコン酸化膜と
の選択比が大きな条件を用いたウェットエッチング又は
ドライエッチング法等が挙げられる。
【００３２】上記の工程により、ＳＯＩ基板において、
表面半導体層に素子分離領域を形成することができる。
表面半導体層に素子分離領域を形成することができる。
【００３３】なお、本発明においては、上記工程前、
中、後において、半導体基板又は表面半導体層のウェル
の形成、ウェルコンタクトの形成、表面半導体層への不
純物の導入、ＭＯＳトランジスタの形成、層間絶縁膜の
形成、層間絶縁膜へのコンタクトホールの形成、配線層
の形成、熱処理等を必要に応じて行うことが好ましい。
これにより、主として、完全空乏型のトランジスタをＳ
ＯＩ基板に形成することができる。
中、後において、半導体基板又は表面半導体層のウェル
の形成、ウェルコンタクトの形成、表面半導体層への不
純物の導入、ＭＯＳトランジスタの形成、層間絶縁膜の
形成、層間絶縁膜へのコンタクトホールの形成、配線層
の形成、熱処理等を必要に応じて行うことが好ましい。
これにより、主として、完全空乏型のトランジスタをＳ
ＯＩ基板に形成することができる。
【００３４】以下に、本発明の半導体装置及びその製造
方法の実施の形態を図面に基づいて説明する。なお、本
発明はこの実施の形態により制限を受けるものではな
い。
方法の実施の形態を図面に基づいて説明する。なお、本
発明はこの実施の形態により制限を受けるものではな
い。
【００３５】この実施の形態で用いるＳＯＩ基板は、図
１（ａ）に示したように、単結晶シリコンウエハからな
る支持基板１上に、膜厚約１１０ｎｍのシリコン熱酸化
膜２を介して、抵抗率２０Ωｃｍ、ｐ型、結晶面方位
（１００）、膜厚約５０ｎｍの単結晶シリコン膜３が形
成されてなる。
１（ａ）に示したように、単結晶シリコンウエハからな
る支持基板１上に、膜厚約１１０ｎｍのシリコン熱酸化
膜２を介して、抵抗率２０Ωｃｍ、ｐ型、結晶面方位
（１００）、膜厚約５０ｎｍの単結晶シリコン膜３が形
成されてなる。
【００３６】図１（ｂ）に示したように、ＳＯＩ基板１
０の単結晶シリコン膜３の上に、第１パッド酸化膜４
（膜厚約１０ｎｍ）とシリコン窒化膜５（膜厚約２０ｎ
ｍ）とを形成する。
０の単結晶シリコン膜３の上に、第１パッド酸化膜４
（膜厚約１０ｎｍ）とシリコン窒化膜５（膜厚約２０ｎ
ｍ）とを形成する。
【００３７】次いで、図１（ｃ）に示したように、公知
の方法により、活性領域となる領域以外の第１パッド酸
化膜４とシリコン窒化膜５とを除去する。
の方法により、活性領域となる領域以外の第１パッド酸
化膜４とシリコン窒化膜５とを除去する。
【００３８】続いて、図１（ｄ）に示したように、第１
のＬＯＣＯＳ酸化を行い、膜厚約６５ｎｍの第１ＬＯＣ
ＯＳ酸化膜６を形成する。
のＬＯＣＯＳ酸化を行い、膜厚約６５ｎｍの第１ＬＯＣ
ＯＳ酸化膜６を形成する。
【００３９】次に、図２（ｅ）に示したように、第１Ｌ
ＯＣＯＳ酸化膜６を除去し、単結晶シリコン膜３上に、
第２パッド酸化膜７（膜厚約１０ｎｍ）を形成し、さら
に得られたＳＯＩ基板１０上全面に、シリコン窒化膜８
（膜厚約２０ｎｍ）を形成する。
ＯＣＯＳ酸化膜６を除去し、単結晶シリコン膜３上に、
第２パッド酸化膜７（膜厚約１０ｎｍ）を形成し、さら
に得られたＳＯＩ基板１０上全面に、シリコン窒化膜８
（膜厚約２０ｎｍ）を形成する。
【００４０】その後、図２（ｆ）に示したように、シリ
コン窒化膜８をエッチバックしてシリコン窒化膜５の側
壁にスペーサ８ａを形成する。
コン窒化膜８をエッチバックしてシリコン窒化膜５の側
壁にスペーサ８ａを形成する。
【００４１】次に、得られたＳＯＩ基板１０を、第２の
ＬＯＣＯＳ酸化に付し、膜厚約５０〜６０ｎｍの第２Ｌ
ＯＣＯＳ酸化膜９を形成する。その後、図２（ｇ）に示
したように、シリコン窒化膜５及びスペーサ８ａを除去
する。
ＬＯＣＯＳ酸化に付し、膜厚約５０〜６０ｎｍの第２Ｌ
ＯＣＯＳ酸化膜９を形成する。その後、図２（ｇ）に示
したように、シリコン窒化膜５及びスペーサ８ａを除去
する。
【００４２】続いて、図２（ｈ）に示したように、活性
領域に、サリサイドによりトランジスタを形成し、層間
絶縁膜１３、コンタクトホール１１、配線１２を形成す
る。
領域に、サリサイドによりトランジスタを形成し、層間
絶縁膜１３、コンタクトホール１１、配線１２を形成す
る。
【００４３】この半導体装置の製造方法と同様にして得
られた１０万個並列接続トランジスタ（ＮＭＯＳ）にお
ける第２ＬＯＣＯＳ酸化膜の膜厚とソース／ドレイン間
耐圧歩留との関係を図３に示す。なお、図３において
は、膜厚５０ｎｍの表面シリコン膜を有するＳＯＩ基板
を用い、ゲート電極のＬ／Ｗ＝０．３５／５μｍ、全Ｌ
ＯＣＯＳ酸化膜の膜厚１３０ｎｍであった。
られた１０万個並列接続トランジスタ（ＮＭＯＳ）にお
ける第２ＬＯＣＯＳ酸化膜の膜厚とソース／ドレイン間
耐圧歩留との関係を図３に示す。なお、図３において
は、膜厚５０ｎｍの表面シリコン膜を有するＳＯＩ基板
を用い、ゲート電極のＬ／Ｗ＝０．３５／５μｍ、全Ｌ
ＯＣＯＳ酸化膜の膜厚１３０ｎｍであった。
【００４４】図３によれば、第２ＬＯＣＯＳ酸化膜の膜
厚が５０ｎｍの時、第１ＬＯＣＯＳ酸化膜の膜厚は８０
ｎｍであり、ソース／ドレイン間耐圧歩留は１００％で
あった。また、第２ＬＯＣＯＳ酸化膜／第１ＬＯＣＯＳ
酸化膜＝５７ｎｍ／７３ｎｍであり、ソース／ドレイン
間耐圧歩留は９７％である。この結果から、第１ＬＯＣ
ＯＳ酸化膜の膜厚を第２ＬＯＣＯＳ酸化膜の膜厚以上に
することにより、ソース／ドレイン間耐圧歩留を向上さ
せることができ、耐圧歩留として９６％以上を得るため
には、第２ＬＯＣＯＳ膜厚と第１ＬＯＣＯＳ膜厚の比が
０．８以下、０．６以上であることが必要である。過剰
な第２ＬＯＣＯＳ酸化は、単結晶シリコン膜における応
力を増加させ、後工程で単結晶シリコン膜に不純物をイ
オン注入し、さらに熱処理してソース／ドレイン領域を
形成する際、不純物が熱処理により、ゲート直下で発生
した結晶欠陥に沿って増殖酸化をおこすこととなり、チ
ャネルの下方において、ソース／ドレイン間での細い拡
散層（リークパス）を生じさせて耐圧を低下させる原因
となるからである。
厚が５０ｎｍの時、第１ＬＯＣＯＳ酸化膜の膜厚は８０
ｎｍであり、ソース／ドレイン間耐圧歩留は１００％で
あった。また、第２ＬＯＣＯＳ酸化膜／第１ＬＯＣＯＳ
酸化膜＝５７ｎｍ／７３ｎｍであり、ソース／ドレイン
間耐圧歩留は９７％である。この結果から、第１ＬＯＣ
ＯＳ酸化膜の膜厚を第２ＬＯＣＯＳ酸化膜の膜厚以上に
することにより、ソース／ドレイン間耐圧歩留を向上さ
せることができ、耐圧歩留として９６％以上を得るため
には、第２ＬＯＣＯＳ膜厚と第１ＬＯＣＯＳ膜厚の比が
０．８以下、０．６以上であることが必要である。過剰
な第２ＬＯＣＯＳ酸化は、単結晶シリコン膜における応
力を増加させ、後工程で単結晶シリコン膜に不純物をイ
オン注入し、さらに熱処理してソース／ドレイン領域を
形成する際、不純物が熱処理により、ゲート直下で発生
した結晶欠陥に沿って増殖酸化をおこすこととなり、チ
ャネルの下方において、ソース／ドレイン間での細い拡
散層（リークパス）を生じさせて耐圧を低下させる原因
となるからである。
【００４５】上記のように、第１のＬＯＣＯＳ酸化膜の
膜厚を、第２のＬＯＣＯＳ酸化膜の膜厚以上にすること
によって、ＬＯＣＯＳ酸化膜周辺の応力を低減するとと
もに、第２ＬＯＣＯＳ酸化によって、副生成する格子間
Ｓｉの発生を第１ＬＯＣＯＳ酸化膜の厚膜化によって制
限することができる。つまり、第１ＬＯＣＯＳ酸化膜に
より単結晶シリコン膜に生じた応力は、その後の第２パ
ッド酸化膜の形成や第２ＬＯＣＯＳ酸化等における熱処
理で結晶欠陥を生じることにより、開放される一方、過
剰な第２ＬＯＣＯＳ酸化を防止することができる。
膜厚を、第２のＬＯＣＯＳ酸化膜の膜厚以上にすること
によって、ＬＯＣＯＳ酸化膜周辺の応力を低減するとと
もに、第２ＬＯＣＯＳ酸化によって、副生成する格子間
Ｓｉの発生を第１ＬＯＣＯＳ酸化膜の厚膜化によって制
限することができる。つまり、第１ＬＯＣＯＳ酸化膜に
より単結晶シリコン膜に生じた応力は、その後の第２パ
ッド酸化膜の形成や第２ＬＯＣＯＳ酸化等における熱処
理で結晶欠陥を生じることにより、開放される一方、過
剰な第２ＬＯＣＯＳ酸化を防止することができる。
【００４６】
【発明の効果】本発明によれば、新たな製造工程を増大
させることなく、素子分離領域の周辺に生じる応力を低
減させ、得られるＳＯＩ基板の基本特性を変化させるこ
となく、ＳＯＩ基板に素子分離領域を形成することがで
き、ひいては、このような素子分離領域が形成されたＳ
ＯＩ基板を用いてトランジスタを形成した場合に、ソー
ス／ドレイン間耐圧の歩留を向上させることができ、ひ
いてはトランジスタの歩留も向上させることができる半
導体装置の製造方法を提供することができる。
させることなく、素子分離領域の周辺に生じる応力を低
減させ、得られるＳＯＩ基板の基本特性を変化させるこ
となく、ＳＯＩ基板に素子分離領域を形成することがで
き、ひいては、このような素子分離領域が形成されたＳ
ＯＩ基板を用いてトランジスタを形成した場合に、ソー
ス／ドレイン間耐圧の歩留を向上させることができ、ひ
いてはトランジスタの歩留も向上させることができる半
導体装置の製造方法を提供することができる。
【図１】本発明の半導体装置の製造方法の実施例を示す
要部の概略断面製造工程図である。
要部の概略断面製造工程図である。
【図２】本発明の半導体装置の製造方法の実施例を示す
要部の概略断面製造工程図である。
要部の概略断面製造工程図である。
【図３】本発明の半導体装置の製造方法により形成され
た半導体装置におけるソース／ドレイン間耐圧歩留と第
２ＬＯＳＯＣ酸化膜の膜厚との関係を示すグラフであ
る。
た半導体装置におけるソース／ドレイン間耐圧歩留と第
２ＬＯＳＯＣ酸化膜の膜厚との関係を示すグラフであ
る。
【図４】従来の半導体装置の製造方法を示す要部の概略
断面製造工程図である。
断面製造工程図である。
１ 支持基板 ２ シリコン熱酸化膜（埋め込み絶縁膜） ３ 単結晶シリコン膜（表面半導体層） ４ 第１パッド酸化膜（第１酸化膜） ５ シリコン窒化膜（第１シリコン窒化膜） ６ 第１ＬＯＣＯＳ酸化膜 ７ 第２パッド酸化膜（第２酸化膜） ８ シリコン窒化膜（第２シリコン窒化膜） ８ａ スペーサ（サイドウォールスペーサ） ９ 第２ＬＯＣＯＳ酸化膜 １０ ＳＯＩ基板 １１ コンタクトホール １２ 配線 １３ 層間絶縁膜
Claims (2)
- 【請求項１】 （ａ）支持基板上に埋め込み絶縁膜を介
して表面半導体層が形成されてなるＳＯＩ基板の表面半
導体層上に、第１酸化膜及び第１シリコン窒化膜を形成
し、 （ｂ）該第１シリコン窒化膜を所定の形状にパターニン
グし、得られた第１シリコン窒化膜をマスクとして用い
て第１ＬＯＣＯＳ酸化を行うことにより、前記表面半導
体層の素子分離領域となる領域に第１ＬＯＣＯＳ酸化膜
を形成し、 （ｃ）該第１ＬＯＣＯＳ酸化膜を選択的に除去し、 （ｄ）前記第１シリコン窒化膜及び第１酸化膜の側壁に
第２シリコン窒化膜によるサイドウォールスペーサを形
成し、 （ｅ）前記第１シリコン窒化膜及びサイドウォールスペ
ーサをマスクとして用いて第２ＬＯＣＯＳ酸化を行うこ
とにより、前記素子分離領域となる領域に、第１ＬＯＣ
ＯＳ酸化膜よりも薄く第２ＬＯＣＯＳ酸化膜を形成し、 （ｆ）前記第１及び第２シリコン窒化膜を除去すること
からなる半導体装置の製造方法。 - 【請求項２】 第２ＬＯＣＯＳ酸化膜と第１ＬＯＣＯＳ
酸化膜との膜厚の比が０．６〜０．８である請求項１に
記載の半導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP33607199A JP2001156166A (ja) | 1999-11-26 | 1999-11-26 | 半導体装置の製造方法 |
| US09/667,508 US6268268B1 (en) | 1999-11-26 | 2000-09-22 | Method of manufacturing semiconductor device |
| TW089119956A TW455988B (en) | 1999-11-26 | 2000-09-27 | Method of manufacturing semiconductor device |
| KR1020000063229A KR100344913B1 (ko) | 1999-11-26 | 2000-10-26 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33607199A JP2001156166A (ja) | 1999-11-26 | 1999-11-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156166A true JP2001156166A (ja) | 2001-06-08 |
Family
ID=18295405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33607199A Pending JP2001156166A (ja) | 1999-11-26 | 1999-11-26 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6268268B1 (ja) |
| JP (1) | JP2001156166A (ja) |
| KR (1) | KR100344913B1 (ja) |
| TW (1) | TW455988B (ja) |
Families Citing this family (8)
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|---|---|---|---|---|
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| US6524929B1 (en) | 2001-02-26 | 2003-02-25 | Advanced Micro Devices, Inc. | Method for shallow trench isolation using passivation material for trench bottom liner |
| US6486038B1 (en) * | 2001-03-12 | 2002-11-26 | Advanced Micro Devices | Method for and device having STI using partial etch trench bottom liner |
| US6521510B1 (en) | 2001-03-23 | 2003-02-18 | Advanced Micro Devices, Inc. | Method for shallow trench isolation with removal of strained island edges |
| US6534379B1 (en) | 2001-03-26 | 2003-03-18 | Advanced Micro Devices, Inc. | Linerless shallow trench isolation method |
| US6583488B1 (en) | 2001-03-26 | 2003-06-24 | Advanced Micro Devices, Inc. | Low density, tensile stress reducing material for STI trench fill |
| TW201604481A (zh) | 2014-07-22 | 2016-02-01 | All Skd Corp Ltd | 發光二極體燈泡 |
| US10529812B1 (en) * | 2018-10-10 | 2020-01-07 | Texas Instruments Incorporated | Locos with sidewall spacer for transistors and other devices |
Family Cites Families (1)
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|---|---|---|---|---|
| JPH09298195A (ja) * | 1996-05-08 | 1997-11-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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1999
- 1999-11-26 JP JP33607199A patent/JP2001156166A/ja active Pending
-
2000
- 2000-09-22 US US09/667,508 patent/US6268268B1/en not_active Expired - Fee Related
- 2000-09-27 TW TW089119956A patent/TW455988B/zh not_active IP Right Cessation
- 2000-10-26 KR KR1020000063229A patent/KR100344913B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010051266A (ko) | 2001-06-25 |
| US6268268B1 (en) | 2001-07-31 |
| TW455988B (en) | 2001-09-21 |
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