JP2002222956A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002222956A JP2002222956A JP2001016885A JP2001016885A JP2002222956A JP 2002222956 A JP2002222956 A JP 2002222956A JP 2001016885 A JP2001016885 A JP 2001016885A JP 2001016885 A JP2001016885 A JP 2001016885A JP 2002222956 A JP2002222956 A JP 2002222956A
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Abstract
(57)【要約】
【課題】 ＳＯＩ層にＭＯＳＦＥＴを形成するためにＭ
ｅｓａ型分離技術、或いはＳＴＩ分離法を適用した場合
でも、寄生ＭＯＳＦＥＴが形成されないように改良され
た半導体装置の製造方法を提供する。 【解決手段】 複数の素子領域を分離形成する素子分離
工程において、素子分離領域から半導体層（ＳＯＩ層）
をエッチングにより除去する。絶縁層形成工程では、Ｓ
ＯＩ層３の側壁に熱酸化膜を形成する。つぎに、素子分
離マスクを除去した後、ＳＯＩ層３の側壁面にＳｉ3Ｎ4
によるサイドウォール８を形成する。その後、エッチン
グ工程において、アンモニア過水によりＳＯＩ層３をエ
ッチングして、最後に酸化膜９及び電極１０を形成して
ＭＯＳＦＥＴが完成する。
ｅｓａ型分離技術、或いはＳＴＩ分離法を適用した場合
でも、寄生ＭＯＳＦＥＴが形成されないように改良され
た半導体装置の製造方法を提供する。 【解決手段】 複数の素子領域を分離形成する素子分離
工程において、素子分離領域から半導体層（ＳＯＩ層）
をエッチングにより除去する。絶縁層形成工程では、Ｓ
ＯＩ層３の側壁に熱酸化膜を形成する。つぎに、素子分
離マスクを除去した後、ＳＯＩ層３の側壁面にＳｉ3Ｎ4
によるサイドウォール８を形成する。その後、エッチン
グ工程において、アンモニア過水によりＳＯＩ層３をエ
ッチングして、最後に酸化膜９及び電極１０を形成して
ＭＯＳＦＥＴが完成する。
Description
【０００１】
【発明の属する技術分野】この発明は、絶縁基板上の素
子分離領域によって区分された素子領域にＭＯＳトラン
ジスタを形成する半導体装置の製造方法に関し、特に、
ＳＯＩ型半導体装置に形成された複数の素子間を分離す
る新規な方法に関する。
子分離領域によって区分された素子領域にＭＯＳトラン
ジスタを形成する半導体装置の製造方法に関し、特に、
ＳＯＩ型半導体装置に形成された複数の素子間を分離す
る新規な方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の微細化が進展
し、シリコン基板とＭＯＳトランジスタ間に絶縁体を設
けることで、基板と接合部（ジャンクション）との間の
接合容量を低減して、消費電力を下げるようにしたＳＯ
Ｉ（Silicon On Insulator）構造が注目されている。こ
うしたＳＯＩ型半導体装置では、シリコン酸化膜を絶縁
膜とする素子間の分離が行われるため、集積度の高いＳ
ＯＩ型半導体装置でも容易にソフトエラー及びラッチア
ップが抑制され、高い信頼性が確保できる。また、ＳＯ
Ｉ構造の集積回路装置では、素子領域における不純物拡
散層での接合容量を減らすことができるので、スイッチ
ングに伴う充放電電流が少なくなって、高速化、低消費
電力化を図るうえでも有利となる。
し、シリコン基板とＭＯＳトランジスタ間に絶縁体を設
けることで、基板と接合部（ジャンクション）との間の
接合容量を低減して、消費電力を下げるようにしたＳＯ
Ｉ（Silicon On Insulator）構造が注目されている。こ
うしたＳＯＩ型半導体装置では、シリコン酸化膜を絶縁
膜とする素子間の分離が行われるため、集積度の高いＳ
ＯＩ型半導体装置でも容易にソフトエラー及びラッチア
ップが抑制され、高い信頼性が確保できる。また、ＳＯ
Ｉ構造の集積回路装置では、素子領域における不純物拡
散層での接合容量を減らすことができるので、スイッチ
ングに伴う充放電電流が少なくなって、高速化、低消費
電力化を図るうえでも有利となる。
【０００３】ＳＯＩ型半導体装置では、素子領域にトラ
ンジスタを形成する際、ゲート構造及び配線工程等に
は、通常のバルクシリコンウエーハと同様のプロセスを
用いることができる。しかし、従来からよく知られてい
るＬＯＣＯＳ（Local Oxidation of Silicon）法を適用
して、ＳＯＩ型半導体装置の素子間分離を行う場合に
は、フィールド酸化速度にパターン依存性があるため
に、通常のバルクシリコンウエーハと同様のプロセスを
用いると、次のような問題があった。
ンジスタを形成する際、ゲート構造及び配線工程等に
は、通常のバルクシリコンウエーハと同様のプロセスを
用いることができる。しかし、従来からよく知られてい
るＬＯＣＯＳ（Local Oxidation of Silicon）法を適用
して、ＳＯＩ型半導体装置の素子間分離を行う場合に
は、フィールド酸化速度にパターン依存性があるため
に、通常のバルクシリコンウエーハと同様のプロセスを
用いると、次のような問題があった。
【０００４】以下に、従来の素子分離法について図面を
参照しながら説明する。図１１は、ＬＯＣＯＳ法による
従来のＳＯＩ型半導体装置の素子間分離を説明する半導
体装置の断面図である。ＬＯＣＯＳ酸化膜１１１は、パ
ターン化された窒化膜をマスクに選択酸化によって形成
される。狭い素子分離領域でＬＯＣＯＳ酸化膜が埋め込
み酸化膜に到達し、素子間が完全に分離するまで酸化を
進めると、図１１に示すように、広い素子分離領域のＬ
ＯＣＯＳ酸化膜１１１では、ＳＯＩ層１１２が埋め込み
酸化膜１１３からの廻り込みによる酸化の影響を受け
て、素子分離領域に接する部分１１４でバーズビーク状
に変形する。１１５はシリコン基板である。ＳＯＩ層１
１２が変形すると、変形部分１１４からの応力ひずみ
（ストレス）が助長され、ＳＯＩ層１１２の素子領域に
結晶欠陥が形成され、ソースドレイン間のリークをもた
らすという問題があった。また、回路の微細化に伴い、
通常のバルクシリコンウエーハと同様に、ＬＯＣＯＳ端
部での寸法変換差も問題になる。
参照しながら説明する。図１１は、ＬＯＣＯＳ法による
従来のＳＯＩ型半導体装置の素子間分離を説明する半導
体装置の断面図である。ＬＯＣＯＳ酸化膜１１１は、パ
ターン化された窒化膜をマスクに選択酸化によって形成
される。狭い素子分離領域でＬＯＣＯＳ酸化膜が埋め込
み酸化膜に到達し、素子間が完全に分離するまで酸化を
進めると、図１１に示すように、広い素子分離領域のＬ
ＯＣＯＳ酸化膜１１１では、ＳＯＩ層１１２が埋め込み
酸化膜１１３からの廻り込みによる酸化の影響を受け
て、素子分離領域に接する部分１１４でバーズビーク状
に変形する。１１５はシリコン基板である。ＳＯＩ層１
１２が変形すると、変形部分１１４からの応力ひずみ
（ストレス）が助長され、ＳＯＩ層１１２の素子領域に
結晶欠陥が形成され、ソースドレイン間のリークをもた
らすという問題があった。また、回路の微細化に伴い、
通常のバルクシリコンウエーハと同様に、ＬＯＣＯＳ端
部での寸法変換差も問題になる。
【０００５】そこで、ＬＯＣＯＳ法におけるストレスの
問題、或いは寸法変換差の問題を軽減するＳＯＩ型半導
体装置の素子分離方法として、Ｍｅｓａ型分離技術、及
びＳＴＩ（Shallow Trench Isolation）法による素子間
分離の技術が有力視されている。
問題、或いは寸法変換差の問題を軽減するＳＯＩ型半導
体装置の素子分離方法として、Ｍｅｓａ型分離技術、及
びＳＴＩ（Shallow Trench Isolation）法による素子間
分離の技術が有力視されている。
【０００６】
【発明が解決しようとする課題】図１２（ａ）はＭｅｓ
ａ型分離されたＳＯＩ型半導体装置の断面構造を示す
図、同図（ｂ）はドレイン電流（Ｌｏｇ Ｉｄ）とゲー
ト電圧Ｖｇとの関係を示すグラフである。
ａ型分離されたＳＯＩ型半導体装置の断面構造を示す
図、同図（ｂ）はドレイン電流（Ｌｏｇ Ｉｄ）とゲー
ト電圧Ｖｇとの関係を示すグラフである。
【０００７】しかし、境界部分でのリーク電流が原因
で、トランジスタ全体のサブスレッシュホールド特性に
ハンプが発生し、優れたターンオフ特性が得られないと
いう問題があった。
で、トランジスタ全体のサブスレッシュホールド特性に
ハンプが発生し、優れたターンオフ特性が得られないと
いう問題があった。
【０００８】Ｍｅｓａ型分離技術では、ＳＯＩ層１１２
を加工してシリコンの島を形成し、側壁を酸化した後、
素子分離マスクを除去する。その後、不純物を導入し、
ゲート酸化を行い、さらにゲート電極１１６の形成工程
に進む。１１７は熱酸化膜、１１８はゲート酸化膜であ
る。熱酸化膜１１７を介してゲート電極１１６がＳＯＩ
層１１２と接しているため、ＳＯＩ活性層領域と素子分
離領域との境界部分でＳＯＩ層側壁に廻り込んだゲート
電極１１６の側壁部分で電界集中が生じて、結果的に閾
値電圧の低い寄生ＭＯＳＦＥＴが形成される。
を加工してシリコンの島を形成し、側壁を酸化した後、
素子分離マスクを除去する。その後、不純物を導入し、
ゲート酸化を行い、さらにゲート電極１１６の形成工程
に進む。１１７は熱酸化膜、１１８はゲート酸化膜であ
る。熱酸化膜１１７を介してゲート電極１１６がＳＯＩ
層１１２と接しているため、ＳＯＩ活性層領域と素子分
離領域との境界部分でＳＯＩ層側壁に廻り込んだゲート
電極１１６の側壁部分で電界集中が生じて、結果的に閾
値電圧の低い寄生ＭＯＳＦＥＴが形成される。
【０００９】境界部分での電界集中を避けるために、Ｓ
ＯＩ活性層の島にサイドウォールを形成する方法も考え
られている。図１３に示すように、ＳＯＩ層１１２の側
壁を酸化した後、例えばシリコン窒化膜を全面に成膜し
てエッチバックを施すことで、ＳＯＩ活性層の側面部分
にシリコン窒化膜のサイドウォール１１９が形成でき
る。このサイドウォール１１９によって、ゲート電極１
１６の廻り込みによる電界集中が避けられる。
ＯＩ活性層の島にサイドウォールを形成する方法も考え
られている。図１３に示すように、ＳＯＩ層１１２の側
壁を酸化した後、例えばシリコン窒化膜を全面に成膜し
てエッチバックを施すことで、ＳＯＩ活性層の側面部分
にシリコン窒化膜のサイドウォール１１９が形成でき
る。このサイドウォール１１９によって、ゲート電極１
１６の廻り込みによる電界集中が避けられる。
【００１０】しかし、サイドウォール１１９の高さをコ
ントロールすることが難しく、また犠牲酸化膜の除去な
どの処理中にＳＯＩ層１１２の側壁に形成した酸化膜も
エッチングされるから、結果的にゲート電極１１６がＳ
ＯＩ層側壁に、ゲート酸化膜１１８のみを介して廻り込
む構造になり易い。
ントロールすることが難しく、また犠牲酸化膜の除去な
どの処理中にＳＯＩ層１１２の側壁に形成した酸化膜も
エッチングされるから、結果的にゲート電極１１６がＳ
ＯＩ層側壁に、ゲート酸化膜１１８のみを介して廻り込
む構造になり易い。
【００１１】ＳＴＩ分離法では、ＳＯＩ層を加工して島
状の素子形成領域を形成した後、素子分離領域を絶縁膜
で埋め込んでから化学的機械研磨（ＣＭＰ）によって表
面を平坦化する。その後、素子分離マスクを除去する。
このＳＴＩ分離法は、ＳＯＩ層が５０ｎｍ以上に厚く形
成されたＳＯＩ型半導体装置に適用されることが多い。
状の素子形成領域を形成した後、素子分離領域を絶縁膜
で埋め込んでから化学的機械研磨（ＣＭＰ）によって表
面を平坦化する。その後、素子分離マスクを除去する。
このＳＴＩ分離法は、ＳＯＩ層が５０ｎｍ以上に厚く形
成されたＳＯＩ型半導体装置に適用されることが多い。
【００１２】ＳＴＩ分離法では、図１４に示すように、
一旦はＳＯＩ層１１２の側壁が厚い絶縁膜（ＳＴＩ絶縁
層）１２０で覆われる。しかし、犠牲酸化膜の除去など
の処理中にＳＯＩ層１１２の側壁面に隣接する絶縁膜１
２０がエッチングされるため、ゲート電極１１６がＳＯ
Ｉ層側壁に、ゲート酸化膜１１８のみを介して廻り込む
構造になり易い。その結果、ＳＴＩ分離法によっても、
閾値電圧の低い寄生ＭＯＳＦＥＴが形成されてしまうと
いう問題があった。
一旦はＳＯＩ層１１２の側壁が厚い絶縁膜（ＳＴＩ絶縁
層）１２０で覆われる。しかし、犠牲酸化膜の除去など
の処理中にＳＯＩ層１１２の側壁面に隣接する絶縁膜１
２０がエッチングされるため、ゲート電極１１６がＳＯ
Ｉ層側壁に、ゲート酸化膜１１８のみを介して廻り込む
構造になり易い。その結果、ＳＴＩ分離法によっても、
閾値電圧の低い寄生ＭＯＳＦＥＴが形成されてしまうと
いう問題があった。
【００１３】この発明の目的は、ＳＯＩ層にＭＯＳＦＥ
Ｔを形成するためにＭｅｓａ型分離技術、或いはＳＴＩ
分離法を適用した場合でも、寄生ＭＯＳＦＥＴが形成さ
れないように改良された半導体装置の製造方法を提供す
ることにある。
Ｔを形成するためにＭｅｓａ型分離技術、或いはＳＴＩ
分離法を適用した場合でも、寄生ＭＯＳＦＥＴが形成さ
れないように改良された半導体装置の製造方法を提供す
ることにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、絶縁基板上の素子分離領域によって区分された素子
領域にＭＯＳトランジスタを形成する半導体装置の製造
方法が提供される。この半導体装置の製造方法は、前記
絶縁基板上の素子分離領域から半導体層を除去すること
によって、複数の素子領域を分離形成する素子分離工程
と、前記絶縁基板上に素子領域として残された半導体層
の側壁面に絶縁層を形成する絶縁層形成工程と、絶縁層
に対するエッチングレートに比べて半導体層に対するエ
ッチングレートが高いエッチング液により、前記半導体
層を選択的にエッチングするエッチング工程と、前記素
子領域に酸化膜及び電極を形成するゲート作成工程とか
ら構成される。
に、絶縁基板上の素子分離領域によって区分された素子
領域にＭＯＳトランジスタを形成する半導体装置の製造
方法が提供される。この半導体装置の製造方法は、前記
絶縁基板上の素子分離領域から半導体層を除去すること
によって、複数の素子領域を分離形成する素子分離工程
と、前記絶縁基板上に素子領域として残された半導体層
の側壁面に絶縁層を形成する絶縁層形成工程と、絶縁層
に対するエッチングレートに比べて半導体層に対するエ
ッチングレートが高いエッチング液により、前記半導体
層を選択的にエッチングするエッチング工程と、前記素
子領域に酸化膜及び電極を形成するゲート作成工程とか
ら構成される。
【００１５】この発明では、ＳＴＩ素子分離技術、或い
はＭｅｓａ型素子分離技術を適用した場合に、ＳＯＩ活
性領域から素子分離領域にかかる境界領域で、ゲート電
極がゲート酸化膜のみを介してＳＯＩ層と接触する構造
を回避できる。
はＭｅｓａ型素子分離技術を適用した場合に、ＳＯＩ活
性領域から素子分離領域にかかる境界領域で、ゲート電
極がゲート酸化膜のみを介してＳＯＩ層と接触する構造
を回避できる。
【００１６】
【発明の実施の形態】以下、この発明の実施形態につい
て、図面を参照して説明する。 （第一の実施形態）第一の実施形態では、複数の素子領
域を分離形成する素子分離工程において、窒化膜（Ｓｉ
3Ｎ4）と酸化膜（ＳｉＯ2）との積層膜を素子分離マス
クとして、素子分離領域から半導体層（ＳＯＩ層）をエ
ッチングにより除去する。絶縁層形成工程では、ＳＯＩ
層側壁に熱酸化膜を形成する。
て、図面を参照して説明する。 （第一の実施形態）第一の実施形態では、複数の素子領
域を分離形成する素子分離工程において、窒化膜（Ｓｉ
3Ｎ4）と酸化膜（ＳｉＯ2）との積層膜を素子分離マス
クとして、素子分離領域から半導体層（ＳＯＩ層）をエ
ッチングにより除去する。絶縁層形成工程では、ＳＯＩ
層側壁に熱酸化膜を形成する。
【００１７】つぎに、素子分離マスクを除去した後、Ｓ
ＯＩ層の側壁面にＳｉ3Ｎ4によるサイドウォールを形成
する。その後、エッチング工程において、アンモニア過
水によりＳＯＩ層をエッチングして、最後に酸化膜及び
電極を形成してＭＯＳＦＥＴが完成する。
ＯＩ層の側壁面にＳｉ3Ｎ4によるサイドウォールを形成
する。その後、エッチング工程において、アンモニア過
水によりＳＯＩ層をエッチングして、最後に酸化膜及び
電極を形成してＭＯＳＦＥＴが完成する。
【００１８】図１乃至図５は、第一の実施形態を説明す
る工程図である。 （ａ）素子分離工程（図１） 最初に、シリコン基板１上に埋め込み酸化膜（Ｓｉ
Ｏ2）２を絶縁基板とするＳＯＩ層３を所望の厚さ、例
えば３０ｎｍまで薄膜化する。その後、ＳＯＩ層３の表
面に熱酸化膜（ＳｉＯ2）４を６ｎｍの厚さで形成し、
その上に減圧化学的気相成長（ＬＰ−ＣＶＤ）法によっ
て、例えば１００ｎｍの窒化膜（Ｓｉ3Ｎ4）５を成膜す
る。
る工程図である。 （ａ）素子分離工程（図１） 最初に、シリコン基板１上に埋め込み酸化膜（Ｓｉ
Ｏ2）２を絶縁基板とするＳＯＩ層３を所望の厚さ、例
えば３０ｎｍまで薄膜化する。その後、ＳＯＩ層３の表
面に熱酸化膜（ＳｉＯ2）４を６ｎｍの厚さで形成し、
その上に減圧化学的気相成長（ＬＰ−ＣＶＤ）法によっ
て、例えば１００ｎｍの窒化膜（Ｓｉ3Ｎ4）５を成膜す
る。
【００１９】ＬＰ−ＣＶＤ法によるＳｉ3Ｎ4成膜の条件
は、以下の通りである。 ガス：ＳｉＨ2Ｃl2／ＮＨ3／Ｎ2（＝５０／２００／２
００ｓｃｃｍ） 圧力：７０Ｐａ 基板加熱温度：７６０°Ｃ つぎに、リソグラフィとドライエッチング工程によっ
て、素子分離領域６の窒化膜５と熱酸化膜４とをエッチ
ング除去して、ＳＯＩ層３を露出させる。Ｓｉ3Ｎ4／Ｓ
ｉＯ2積層膜のエッチング条件は、以下の通りである。
は、以下の通りである。 ガス：ＳｉＨ2Ｃl2／ＮＨ3／Ｎ2（＝５０／２００／２
００ｓｃｃｍ） 圧力：７０Ｐａ 基板加熱温度：７６０°Ｃ つぎに、リソグラフィとドライエッチング工程によっ
て、素子分離領域６の窒化膜５と熱酸化膜４とをエッチ
ング除去して、ＳＯＩ層３を露出させる。Ｓｉ3Ｎ4／Ｓ
ｉＯ2積層膜のエッチング条件は、以下の通りである。
【００２０】ガス：ＣＦ4／Ａｒ（＝１００／９００ｓ
ｃｃｍ） 圧力：１０５Ｐａ 基板温度：１０°Ｃ ＲＦパワー：６００Ｗ その後、フォトレジストは除去される。さらに、窒化膜
５をマスクとするエッチングにより素子分離領域６のＳ
ＯＩ層３を除去する。ＳＯＩ層のエッチング条件は、以
下の通りである。
ｃｃｍ） 圧力：１０５Ｐａ 基板温度：１０°Ｃ ＲＦパワー：６００Ｗ その後、フォトレジストは除去される。さらに、窒化膜
５をマスクとするエッチングにより素子分離領域６のＳ
ＯＩ層３を除去する。ＳＯＩ層のエッチング条件は、以
下の通りである。
【００２１】ガス：Ｃ4Ｆ8／Ｏ2／Ａｒ（＝５／４／１
００ｓｃｃｍ） 圧力：５．３Ｐａ 基板温度：１０°Ｃ ＲＦパワー：４００Ｗ （ｂ）絶縁層及びサイドウォール形成工程（図２） 埋め込み酸化膜（ＳｉＯ2）２に素子領域として残され
たＳＯＩ層３の側壁面に、熱酸化膜４と連続するように
４ｎｍの熱酸化膜７を成膜する。その後、ＨＯＴリン酸
によるウェットエッチング処理によって、素子領域の窒
化膜５を除去する。
００ｓｃｃｍ） 圧力：５．３Ｐａ 基板温度：１０°Ｃ ＲＦパワー：４００Ｗ （ｂ）絶縁層及びサイドウォール形成工程（図２） 埋め込み酸化膜（ＳｉＯ2）２に素子領域として残され
たＳＯＩ層３の側壁面に、熱酸化膜４と連続するように
４ｎｍの熱酸化膜７を成膜する。その後、ＨＯＴリン酸
によるウェットエッチング処理によって、素子領域の窒
化膜５を除去する。
【００２２】さらに、ＬＰ−ＣＶＤ法によって５０ｎｍ
の窒化膜（Ｓｉ3Ｎ4）を成膜して、エッチバック処理を
施す。これにより、ＳＯＩ層３の側壁面の熱酸化膜７を
覆うようにＳｉ3Ｎ4サイドウォールが形成される。ここ
で、Ｓｉ3Ｎ4膜のエッチバック条件は、以下の通りであ
る。
の窒化膜（Ｓｉ3Ｎ4）を成膜して、エッチバック処理を
施す。これにより、ＳＯＩ層３の側壁面の熱酸化膜７を
覆うようにＳｉ3Ｎ4サイドウォールが形成される。ここ
で、Ｓｉ3Ｎ4膜のエッチバック条件は、以下の通りであ
る。
【００２３】ガス：ＣＦ4／Ａｒ（＝５０／９５０ｓｃ
ｃｍ） 圧力：１０５Ｐａ 基板温度：１０°Ｃ ＲＦパワー：２００Ｗ （ｃ）不純物導入工程（図３） 素子領域のＳＯＩ層３にＶｔｈ調整用の不純物を導入す
る。ソース、ドレインの形成は、ゲート加工後に行われ
る。
ｃｍ） 圧力：１０５Ｐａ 基板温度：１０°Ｃ ＲＦパワー：２００Ｗ （ｃ）不純物導入工程（図３） 素子領域のＳＯＩ層３にＶｔｈ調整用の不純物を導入す
る。ソース、ドレインの形成は、ゲート加工後に行われ
る。
【００２４】その後、希弗酸処理を行い、ＳＯＩ活性層
領域に残された熱酸化膜４を除去する。この希弗酸処理
によってＳＯＩ層３の側壁面の熱酸化膜７が部分的に除
去され、ＳＯＩ層３の側壁が若干露出する。
領域に残された熱酸化膜４を除去する。この希弗酸処理
によってＳＯＩ層３の側壁面の熱酸化膜７が部分的に除
去され、ＳＯＩ層３の側壁が若干露出する。
【００２５】（ｄ）エッチング工程（図４） アンモニア過水溶液を用いて素子領域のＳＯＩ層３をエ
ッチングする。このエッチング工程では、熱酸化膜７に
対するエッチングレートに比べてＳＯＩ層３に対するエ
ッチングレートが数倍の速さになるように、アンモニア
過水溶液の濃度、温度を設定する。このアンモニア過水
溶液による処理条件は、以下の通りである。
ッチングする。このエッチング工程では、熱酸化膜７に
対するエッチングレートに比べてＳＯＩ層３に対するエ
ッチングレートが数倍の速さになるように、アンモニア
過水溶液の濃度、温度を設定する。このアンモニア過水
溶液による処理条件は、以下の通りである。
【００２６】薬液比：ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ（＝
１：２：５０） 薬液温度：５０°Ｃ 処理時間：２０ｍｉｎ このエッチング工程により、ＳＯＩ層３の側壁面の全て
が熱酸化膜７によって覆われることになる。
１：２：５０） 薬液温度：５０°Ｃ 処理時間：２０ｍｉｎ このエッチング工程により、ＳＯＩ層３の側壁面の全て
が熱酸化膜７によって覆われることになる。
【００２７】（ｅ）ゲート作成工程（図５） 素子領域のＳＯＩ層３に、所定パターンでゲート酸化膜
９を形成した後、ポリシリコンを成膜し、さらにエッチ
ング加工により所定形状のゲート電極１０を形成する。
その後に必要な不純物を導入してＳＯＩ型ＭＯＳＦＥＴ
が完成する。ポリシリコンの成膜条件は、以下の通りで
ある。
９を形成した後、ポリシリコンを成膜し、さらにエッチ
ング加工により所定形状のゲート電極１０を形成する。
その後に必要な不純物を導入してＳＯＩ型ＭＯＳＦＥＴ
が完成する。ポリシリコンの成膜条件は、以下の通りで
ある。
【００２８】ガス：ＳｉＨ4／Ｎ2／Ｈｅ（＝１００／２
００／４００ｓｃｃｍ） 圧力：７０Ｐａ 基板加熱温度：６１０°Ｃ また、ポリシリコンのエッチング条件は、以下の通りで
ある。
００／４００ｓｃｃｍ） 圧力：７０Ｐａ 基板加熱温度：６１０°Ｃ また、ポリシリコンのエッチング条件は、以下の通りで
ある。
【００２９】ガス：Ｃ2Ｃl3Ｆ3／ＳＦ6（＝６０／１０
ｓｃｃｍ） 圧力：１．３Ｐａ 基板温度：２０°Ｃ ＲＦパワー：１５０Ｗ 以上のような工程（ａ）乃至（ｅ）からなる第一の実施
形態では、薄いＳＯＩ層にＭｅｓａ型素子分離技術を適
用した場合に、ＳＯＩ層３の側壁面にゲート電極１０が
廻り込んでも、ＳＯＩ活性領域から素子分離領域６にか
かる境界領域で、ゲート電極１０がゲート酸化膜９のみ
を介してＳＯＩ層３と接触する構造を回避できる。その
ため、電界集中による閾値電圧の低い寄生ＭＯＳを抑制
できる。 （第二の実施形態）第二の実施形態では、複数の素子領
域を分離形成する素子分離工程において、窒化膜（Ｓｉ
3Ｎ4）と酸化膜（ＳｉＯ2）との積層膜を素子分離マス
クとして、素子分離領域から半導体層（ＳＯＩ層）をエ
ッチングにより除去する。絶縁層形成工程では、ＳＯＩ
層側壁に熱酸化膜を形成する。
ｓｃｃｍ） 圧力：１．３Ｐａ 基板温度：２０°Ｃ ＲＦパワー：１５０Ｗ 以上のような工程（ａ）乃至（ｅ）からなる第一の実施
形態では、薄いＳＯＩ層にＭｅｓａ型素子分離技術を適
用した場合に、ＳＯＩ層３の側壁面にゲート電極１０が
廻り込んでも、ＳＯＩ活性領域から素子分離領域６にか
かる境界領域で、ゲート電極１０がゲート酸化膜９のみ
を介してＳＯＩ層３と接触する構造を回避できる。その
ため、電界集中による閾値電圧の低い寄生ＭＯＳを抑制
できる。 （第二の実施形態）第二の実施形態では、複数の素子領
域を分離形成する素子分離工程において、窒化膜（Ｓｉ
3Ｎ4）と酸化膜（ＳｉＯ2）との積層膜を素子分離マス
クとして、素子分離領域から半導体層（ＳＯＩ層）をエ
ッチングにより除去する。絶縁層形成工程では、ＳＯＩ
層側壁に熱酸化膜を形成する。
【００３０】つぎに、素子分離領域を絶縁膜で埋め込ん
だ後、化学的機械研磨により素子領域の絶縁膜を除去す
る。素子分離マスクの除去後、エッチング工程におい
て、アンモニア過水によりＳＯＩ層をエッチングして、
最後に酸化膜及び電極を形成するようにしている。
だ後、化学的機械研磨により素子領域の絶縁膜を除去す
る。素子分離マスクの除去後、エッチング工程におい
て、アンモニア過水によりＳＯＩ層をエッチングして、
最後に酸化膜及び電極を形成するようにしている。
【００３１】図６乃至図１０は、第二の実施形態を説明
する工程図である。 （ａ）素子分離工程（図６） 最初に、シリコン基板１１上に埋め込み酸化膜（ＳｉＯ
2）１２を絶縁基板とするＳＯＩ層１３を所望の厚さ、
例えば１５０ｎｍまで薄膜化する。その後、ＳＯＩ層１
３の表面に熱酸化膜（ＳｉＯ2）１４を６ｎｍの厚さで
形成し、その上に減圧化学的気相成長（ＬＰ−ＣＶＤ）
法によって、例えば１５０ｎｍの窒化膜（Ｓｉ3Ｎ4）１
５を成膜する。ＬＰ−ＣＶＤによるＳｉ3Ｎ4成膜の条件
は、第一の実施形態の場合と同じである。
する工程図である。 （ａ）素子分離工程（図６） 最初に、シリコン基板１１上に埋め込み酸化膜（ＳｉＯ
2）１２を絶縁基板とするＳＯＩ層１３を所望の厚さ、
例えば１５０ｎｍまで薄膜化する。その後、ＳＯＩ層１
３の表面に熱酸化膜（ＳｉＯ2）１４を６ｎｍの厚さで
形成し、その上に減圧化学的気相成長（ＬＰ−ＣＶＤ）
法によって、例えば１５０ｎｍの窒化膜（Ｓｉ3Ｎ4）１
５を成膜する。ＬＰ−ＣＶＤによるＳｉ3Ｎ4成膜の条件
は、第一の実施形態の場合と同じである。
【００３２】つぎに、リソグラフィとドライエッチング
工程によって、素子分離領域６の窒化膜１５と熱酸化膜
１４とをエッチング除去して、ＳＯＩ層１３を露出させ
る。Ｓｉ3Ｎ4／ＳｉＯ2積層膜のエッチング条件は、第
一の実施形態の場合と同じである。
工程によって、素子分離領域６の窒化膜１５と熱酸化膜
１４とをエッチング除去して、ＳＯＩ層１３を露出させ
る。Ｓｉ3Ｎ4／ＳｉＯ2積層膜のエッチング条件は、第
一の実施形態の場合と同じである。
【００３３】（ｂ）絶縁層埋め込み工程（図７） 埋め込み酸化膜（ＳｉＯ2）１２に素子領域として残さ
れたＳＯＩ層１３の側壁面に、熱酸化膜１４と連続する
ように４ｎｍの熱酸化膜を成膜する。その後、ＬＰ−Ｃ
ＶＤ法による酸化膜（ＳｉＯ2）を例えば３００ｎｍ成
膜してアニールする。これにより、ＳＯＩ層１３が除去
された素子分離領域がＳＴＩ絶縁層１６で埋め込まれ、
素子分離領域以外のＣＶＤ酸化膜は、化学的機械研磨
（ＣＭＰ）によって除去される。つぎに、ＨＯＴリン酸
によるウェットエッチング処理によって、素子領域のＬ
Ｐ−ＣＶＤによる窒化膜１５を除去する。ＬＰ−ＣＶＤ
によるＳｉＯ2成膜の条件は、以下の通りである。
れたＳＯＩ層１３の側壁面に、熱酸化膜１４と連続する
ように４ｎｍの熱酸化膜を成膜する。その後、ＬＰ−Ｃ
ＶＤ法による酸化膜（ＳｉＯ2）を例えば３００ｎｍ成
膜してアニールする。これにより、ＳＯＩ層１３が除去
された素子分離領域がＳＴＩ絶縁層１６で埋め込まれ、
素子分離領域以外のＣＶＤ酸化膜は、化学的機械研磨
（ＣＭＰ）によって除去される。つぎに、ＨＯＴリン酸
によるウェットエッチング処理によって、素子領域のＬ
Ｐ−ＣＶＤによる窒化膜１５を除去する。ＬＰ−ＣＶＤ
によるＳｉＯ2成膜の条件は、以下の通りである。
【００３４】ガス：ＳｉＨ4／Ｏ2／Ｎ2（＝２５０／２
５０／１００ｓｃｃｍ） 圧力：１３．３Ｐａ 基板加熱温度：５２０°Ｃ また、ＳｉＯ2のアニール条件は、以下の通りである。
５０／１００ｓｃｃｍ） 圧力：１３．３Ｐａ 基板加熱温度：５２０°Ｃ また、ＳｉＯ2のアニール条件は、以下の通りである。
【００３５】アニール温度：１０００°Ｃ アニール時間：３０ｍｉｎ さらに、ＳｉＯ2のＣＭＰ条件は、以下の通りである。
【００３６】研磨圧力：３００ｇ/cm2 定盤回転数：３０ｒｐｍ 研磨ヘッド回転数：３０ｒｐｍ 研磨パッド：ＩＣ−１００（商品名） スラリー：ＮＨ4ＯＨベース（ヒュームドシリカ含有） 流量：１００ｃｃ/ｍｉｎ 温度：２５〜３０°Ｃ （ｃ）不純物導入工程（図８） 素子領域のＳＯＩ層１３にＶｔｈ調整用の不純物を導入
する。
する。
【００３７】その後、希弗酸処理を行い、ＳＯＩ活性層
領域に残された熱酸化膜４を除去する。この希弗酸処理
によってＳＯＩ層１３の側壁面１７でＳＴＩ絶縁層１６
が部分的に除去され、ＳＯＩ層１３の側壁が若干露出す
る。
領域に残された熱酸化膜４を除去する。この希弗酸処理
によってＳＯＩ層１３の側壁面１７でＳＴＩ絶縁層１６
が部分的に除去され、ＳＯＩ層１３の側壁が若干露出す
る。
【００３８】（ｄ）エッチング工程（図９） アンモニア過水溶液を用いて素子領域のＳＯＩ層１３を
エッチングする。このエッチング工程では、第一の実施
形態と同じアンモニア過水溶液の濃度、温度に、エッチ
ング条件を設定する。素子分離領域のＳＴＩ絶縁層１６
にはアニール処理が施されているので、ＳＯＩ層１３に
対するエッチングレートは、ＳＴＩ絶縁層１６に対する
それの数倍の速さになる。その結果、ＳＯＩ層１３の側
壁面の全てがＳＴＩ絶縁層１６によって覆われることに
なる。
エッチングする。このエッチング工程では、第一の実施
形態と同じアンモニア過水溶液の濃度、温度に、エッチ
ング条件を設定する。素子分離領域のＳＴＩ絶縁層１６
にはアニール処理が施されているので、ＳＯＩ層１３に
対するエッチングレートは、ＳＴＩ絶縁層１６に対する
それの数倍の速さになる。その結果、ＳＯＩ層１３の側
壁面の全てがＳＴＩ絶縁層１６によって覆われることに
なる。
【００３９】（ｅ）ゲート作成工程（図１０） 素子領域のＳＯＩ層１３に、所定パターンでゲート酸化
膜１８を形成した後、ポリシリコンを成膜し、さらにエ
ッチング加工によって所定形状のゲート電極１９を形成
する。その後に必要な不純物を導入してＳＯＩ型ＭＯＳ
ＦＥＴが完成する。ポリシリコンの成膜条件、及びエッ
チング条件は、第一の実施形態と同じである。
膜１８を形成した後、ポリシリコンを成膜し、さらにエ
ッチング加工によって所定形状のゲート電極１９を形成
する。その後に必要な不純物を導入してＳＯＩ型ＭＯＳ
ＦＥＴが完成する。ポリシリコンの成膜条件、及びエッ
チング条件は、第一の実施形態と同じである。
【００４０】以上のような工程（ａ）乃至（ｅ）からな
る第二の実施形態では、１５０ｎｍ程度の厚いＳＯＩ層
１３にＳＴＩ素子分離技術を適用した場合に、ＳＯＩ層
１３の側壁面にゲート電極１９が廻り込むという事態を
確実に防止でき、ＳＯＩ活性領域から素子分離領域にか
かる境界領域で、ゲート電極１９がゲート酸化膜１８の
みを介してＳＯＩ層１３と接触する構造を回避できる。
そのため、電界集中による閾値電圧の低い寄生ＭＯＳを
抑制できる。
る第二の実施形態では、１５０ｎｍ程度の厚いＳＯＩ層
１３にＳＴＩ素子分離技術を適用した場合に、ＳＯＩ層
１３の側壁面にゲート電極１９が廻り込むという事態を
確実に防止でき、ＳＯＩ活性領域から素子分離領域にか
かる境界領域で、ゲート電極１９がゲート酸化膜１８の
みを介してＳＯＩ層１３と接触する構造を回避できる。
そのため、電界集中による閾値電圧の低い寄生ＭＯＳを
抑制できる。
【００４１】なお、ＳＯＩ型半導体装置の基板、素子分
離マスク、各種絶縁層等は、上述した実施形態で説明し
た材料に限定されない。例えば基板には、上述した実施
形態で用いたシリコン基板に限らず、各種の半導体基板
を用いることができる。また、ＳＯＩ構造の絶縁基板を
構成する絶縁層として、ここではＳｉＯ2による埋め込
み酸化膜を用いているが、Ｓｉ3Ｎ4、ＳIＮ、或いはこ
れらの積層膜、さらにはＳｉＯ2、ＳiＯＮ、ＳiＯＦ等
の化合物である絶縁材料を付加した積層膜を用いること
もできる。
離マスク、各種絶縁層等は、上述した実施形態で説明し
た材料に限定されない。例えば基板には、上述した実施
形態で用いたシリコン基板に限らず、各種の半導体基板
を用いることができる。また、ＳＯＩ構造の絶縁基板を
構成する絶縁層として、ここではＳｉＯ2による埋め込
み酸化膜を用いているが、Ｓｉ3Ｎ4、ＳIＮ、或いはこ
れらの積層膜、さらにはＳｉＯ2、ＳiＯＮ、ＳiＯＦ等
の化合物である絶縁材料を付加した積層膜を用いること
もできる。
【００４２】
【発明の効果】以上に説明したように、この発明の半導
体装置の製造方法によれば、電界集中による閾値電圧の
低い寄生ＭＯＳの発生を抑制して、トランジスタ全体の
サブスレッシュホールド特性が改善され、ターンオフ特
性の優れた半導体装置を提供できる。
体装置の製造方法によれば、電界集中による閾値電圧の
低い寄生ＭＯＳの発生を抑制して、トランジスタ全体の
サブスレッシュホールド特性が改善され、ターンオフ特
性の優れた半導体装置を提供できる。
【図１】第一の実施形態における素子分離工程を説明す
る半導体装置の断面図である。
る半導体装置の断面図である。
【図２】第一の実施形態における絶縁層及びサイドウォ
ール形成工程を説明する半導体装置の断面図である。
ール形成工程を説明する半導体装置の断面図である。
【図３】第一の実施形態における素子形成工程を説明す
る半導体装置の断面図である。
る半導体装置の断面図である。
【図４】第一の実施形態におけるエッチング工程を説明
する半導体装置の断面図である。
する半導体装置の断面図である。
【図５】第一の実施形態におけるゲート作成工程を説明
する半導体装置の断面図である。
する半導体装置の断面図である。
【図６】第二の実施形態における素子分離工程を説明す
る半導体装置の断面図である。
る半導体装置の断面図である。
【図７】第二の実施形態における絶縁層埋め込み工程を
説明する半導体装置の断面図である。
説明する半導体装置の断面図である。
【図８】第二の実施形態における素子形成工程を説明す
る半導体装置の断面図である。
る半導体装置の断面図である。
【図９】第二の実施形態におけるエッチング工程を説明
する半導体装置の断面図である。
する半導体装置の断面図である。
【図１０】第二の実施形態におけるゲート作成工程を説
明する半導体装置の断面図である。
明する半導体装置の断面図である。
【図１１】ＬＯＣＯＳ法による従来のＳＯＩ型半導体装
置の素子間分離を説明する半導体装置の断面図である。
置の素子間分離を説明する半導体装置の断面図である。
【図１２】（ａ）はＭｅｓａ型分離されたＳＯＩ型半導
体装置の断面構造を示す図、（ｂ）はドレイン電流とゲ
ート電圧との関係を示すグラフである。
体装置の断面構造を示す図、（ｂ）はドレイン電流とゲ
ート電圧との関係を示すグラフである。
【図１３】従来のＭｅｓａ型分離法によるＳＯＩ型半導
体装置の素子間分離を説明する半導体装置の断面図であ
る。
体装置の素子間分離を説明する半導体装置の断面図であ
る。
【図１４】従来のＳＴＩ型分離法によるＳＯＩ型半導体
装置の素子間分離を説明する半導体装置の断面図であ
る。
装置の素子間分離を説明する半導体装置の断面図であ
る。
１，１１…シリコン基板、２，１２…埋め込み酸化膜、
３，１３…ＳＯＩ層、６…素子分離領域、７…熱酸化
膜、９，１８…ゲート酸化膜、１０，１９…ゲート電
極、１６…ＳＴＩ絶縁層
３，１３…ＳＯＩ層、６…素子分離領域、７…熱酸化
膜、９，１８…ゲート酸化膜、１０，１９…ゲート電
極、１６…ＳＴＩ絶縁層
Claims (4)
- 【請求項１】 絶縁基板上の素子分離領域によって区分
された素子領域にＭＯＳトランジスタを形成する半導体
装置の製造方法において、 前記絶縁基板上の素子分離領域から半導体層を除去する
ことによって、複数の素子領域を分離形成する素子分離
工程と、 前記絶縁基板上に素子領域として残された半導体層の側
壁面に絶縁層を形成する絶縁層形成工程と、 絶縁層に対するエッチングレートに比べて半導体層に対
するエッチングレートが高いエッチング液により、前記
半導体層を選択的にエッチングするエッチング工程と、 前記素子領域に酸化膜及び電極を形成するゲート作成工
程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記エッチング工程におけるエッチング
液には、アンモニア水と過酸化水素水との混合溶液を用
いたことを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 前記絶縁層形成工程の後であって、前記
エッチング工程の前に、前記半導体層の側壁面に第２の
絶縁層からなるサイドウォールを形成する工程をさらに
備えることを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項４】 前記絶縁層形成工程の後であって、前記
エッチング工程の前に、半導体層が除去された素子分離
領域を絶縁層で埋め込んで平坦化処理を施す工程をさら
に備えることを特徴とする請求項１に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001016885A JP2002222956A (ja) | 2001-01-25 | 2001-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001016885A JP2002222956A (ja) | 2001-01-25 | 2001-01-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002222956A true JP2002222956A (ja) | 2002-08-09 |
Family
ID=18883177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001016885A Pending JP2002222956A (ja) | 2001-01-25 | 2001-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002222956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007041433A (ja) * | 2005-08-05 | 2007-02-15 | Seiko Epson Corp | 電気光学装置、電子機器及び電気光学装置の製造方法 |
-
2001
- 2001-01-25 JP JP2001016885A patent/JP2002222956A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007041433A (ja) * | 2005-08-05 | 2007-02-15 | Seiko Epson Corp | 電気光学装置、電子機器及び電気光学装置の製造方法 |
| JP4650153B2 (ja) * | 2005-08-05 | 2011-03-16 | セイコーエプソン株式会社 | 電気光学装置、電子機器及び電気光学装置の製造方法 |
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