JPH09266204A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09266204A JPH09266204A JP7486296A JP7486296A JPH09266204A JP H09266204 A JPH09266204 A JP H09266204A JP 7486296 A JP7486296 A JP 7486296A JP 7486296 A JP7486296 A JP 7486296A JP H09266204 A JPH09266204 A JP H09266204A
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Abstract
せないようにする。 【解決手段】ＬＯＣＯＳ膜６の形成前に、窒化シリコン
膜３の上にＴＥＯＳ膜４を設け、ＬＯＣＯＳ膜６の形成
後に、窒化シリコン膜３の側面のみをエッチングして、
ＬＯＣＯＳ膜６のシリコン素子領域１２Ａとの境界部の
上面６１を露出させる（図１（ｄ））。その後、ＴＥＯ
Ｓ膜４の全部とＬＯＣＯＳ膜６の表面部分をフッ酸で除
去する（図１（ｅ））。次に、窒化シリコン膜３を除去
し、上部から不純物を導入することにより、シリコン素
子領域１２Ａの周辺部１２ａに確実に不純物が導入され
る。これにより、ゲート電極７直下のシリコン素子領域
１２Ａに不純物によって反転されない部分が存在しない
ため、ソース−ドレイン間の漏れ電流が生じない。
Description
コン薄膜が形成された基板上にＩＣが形成されたＳＯＩ
（シリコン オン インシュレータ）構造の半導体装置
の製造方法に関する。
に代表されるＳＯＩ構造のＦＥＴ（電界効果型トランジ
スタ）は、一般のシリコンバルク構造のＦＥＴと比較し
て、消費電力が低く、高速・微細化に優れているため、
従来よりＬＳＩに利用されている。
ＳＯＩ構造のＦＥＴにおいては、ゲート電圧がＯＦＦの
時、ソース−ドレイン間に僅かに電流が流れ、これが漏
れ電流として検知されるという問題点がある。この漏れ
電流は、ＦＥＴの平面図に相当する図２に矢印で示すよ
うに、ゲート電極７の直下のシリコン活性領域（素子領
域）の周辺部を、ドレイン９からソース８へ流れる。し
かも、図３（図２のＡ−Ａ線断面図）に示すように、シ
リコン活性領域１２ＡのＬＯＣＯＳ膜６との境界部分
（ＬＯＣＯＳ膜６の角部の下側）１２ａに、集中的に流
れることが分かった。
であり、その製造プロセスに起因する。すなわち、例え
ば、Ｎチャネル型ＦＥＴを製造する際には、Ｎ型のシリ
コン薄膜の活性領域にＮ型のソース、ドレインを形成
後、ソース、ドレイン以外の部分にＰ型不純物をイオン
注入してＰ型に反転する。このとき、図４に示すよう
に、シリコン活性領域１２ＡのＬＯＣＯＳ膜６との境界
部分１２ａには、厚いＬＯＣＯＳ膜６のためにＰ型不純
物がシリコン活性領域１２Ａの深い部分まで添加されな
い。これによって、シリコン活性領域１２Ａの境界部分
１２ａはＰ型に反転されずにＮ型のままとなり、Ｎ型の
ソース−ドレイン間に存在するこのＮ型の領域に沿って
電流が流れることになる。
ＯＳ膜を形成する前にＰ型不純物の添加を行う方法も考
えられるが、この方法では、ＬＯＣＯＳ膜を形成する際
の熱処理によって既に添加されたＰ型不純物が横方向に
拡散して、ソース−ドレイン間のゲート長等の制御が困
難となるため、実用的ではなかった。
領域の周辺部（例えば、ＬＯＣＯＳ膜との境界部分）の
みを高濃度に反転する要求もあるが、前述のように、厚
いＬＯＣＯＳ膜のために不純物の添加が十分に行われな
いという問題点もある。
ＥＴに特有な問題点を解決することを課題とするもので
ある。
に、請求項１に係る発明は、絶縁体の上にシリコン薄膜
が形成されたＳＯＩ基板上に、酸化シリコン膜、窒化シ
リコン膜、および酸化シリコン膜をこの順に形成する積
層工程と、窒化シリコン膜およびその上の酸化シリコン
膜を素子領域上にマスクパターンとして残す選択酸化パ
ターン形成工程と、素子領域以外の部分にＬＯＣＯＳ膜
を形成するＬＯＣＯＳ膜形成工程と、窒化シリコン膜の
パターン側面をエッチングするサイドエッチング工程
と、窒化シリコン膜の上の酸化シリコン膜全部およびＬ
ＯＣＯＳ膜の一部を除去するＬＯＣＯＳ膜薄膜化工程
と、素子領域に不純物を導入する不純物導入工程とをこ
の順に行うことを特徴とする半導体装置の製造方法を提
供する。
コン膜を除去した後に上部から不純物を導入することに
より、素子領域全体に不純物を導入してもよいし、窒化
シリコン膜を除去しないで上部から不純物を導入するこ
とにより、素子領域の周辺部のみに不純物導入を行って
もよい。
製造方法の実施形態について説明する。図１は、本発明
の一実施形態を工程順に説明するための半導体装置の縦
断面図である。
コンまたはサファイア等の絶縁体１１の上に、シリコン
薄膜１２をエピタキシャル成長によってＮ型に形成して
ＳＯＩ基板１を作製し、その上に、熱酸化膜（酸化シリ
コン膜）２を２００Åの膜厚で形成し、その上に、窒化
シリコン（ＳｉＮ）膜３を１５００Åの膜厚で形成し、
その上に、ＣＶＤ法によってＴＥＯＳ膜（酸化シリコン
膜）４を２００Åの膜厚で形成する。以上が本発明の積
層工程に相当する。
ォトリソ工程によりＴＥＯＳ膜４上にフォトレジスト５
を残した後、通常のドライエッチング工程でセルフアラ
インにより、窒化シリコン膜３およびＴＥＯＳ膜４をパ
ターンニングし、これをマスクパターンとして素子領域
上に残す。以上が本発明の選択酸化パターン形成工程に
相当する。
ジスト５を除去した後、窒化シリコン膜３およびＴＥＯ
Ｓ膜４でマスクされたシリコン薄膜１２の素子領域１２
Ａ以外の部分に、通常の方法でＬＯＣＯＳ膜６を４００
０Åの膜厚で形成する。これが本発明のＬＯＣＯＳ膜形
成工程に相当する。
の熱リン酸に９０分間浸漬することにより、窒化シリコ
ン膜３のパターン側面を約５０００Åの厚さ分だけエッ
チングする。このとき、窒化シリコン膜３の上面はＴＥ
ＯＳ膜４で覆われているため、窒化シリコン膜３のパタ
ーン側面のみがエッチングされ、その結果、ＬＯＣＯＳ
膜６のシリコン素子領域１２Ａとの境界部の上面６１が
露出する。これが本発明のサイドエッチング工程に相当
する。
に３０秒間浸漬することにより、図１（ｅ）に示すよう
に、ＴＥＯＳ膜４がすべて除去され、ＬＯＣＯＳ膜６は
上面が全体に渡って１５０Å程度除去される。これが本
発明のＬＯＣＯＳ膜薄膜化工程に相当する。
ないで、図１（ｅ）のように、上部からイオン注入によ
りボロン（ＢＦ2 + ：Ｐ型不純物）を導入すると、シリ
コン素子領域１２Ａの（ＬＯＣＯＳ膜６との）境界部分
１２ａのみに不純物が導入される。ここで、ＬＯＣＯＳ
膜６のシリコン素子領域１２Ａとの境界部は、サイドエ
ッチング工程を行わない従来の場合と比べて薄くなって
いるため、シリコン素子領域１２Ａの境界部分１２ａへ
の不純物の導入が十分に行われる。また、このとき、窒
化シリコン膜３で保護されたシリコン素子領域１２Ａの
中央部分１２ｂにボロンが導入されないように、イオン
注入のエネルギーを調節する。これが本発明の不純物導
入工程に相当する。
うに、シリコン素子領域１２Ａの上部にポリシリコンな
どによりゲート電極７を形成し、さらに上部に金属配線
等を行うことによって、シリコン活性領域１２Ａの境界
部分１２ａのみが高濃度でＰ型に反転されたＳＯＩ構造
のＮチャンネル型ＦＥＴが容易に得られる。
化シリコン膜３を除去してからシリコン素子領域１２Ａ
全体に上部からＰ型不純物の導入を行えば、ＬＯＣＯＳ
膜６のシリコン素子領域１２Ａとの境界部は、サイドエ
ッチング工程を行わない従来の場合と比べて薄くなって
いるため、境界部分１２ａにもＰ型不純物が確実に添加
されてシリコン素子領域１２Ａ全体がＰ型化される。こ
れが本発明の不純物導入工程に相当する。
うに、シリコン素子領域１２Ａの上部にポリシリコンな
どによりゲート電極７を形成し、上部に金属配線等を行
うことによってＳＯＩ構造のＮチャンネル型ＦＥＴが得
られるが、このようにして得られたＳＯＩ構造のＦＥＴ
では、Ｎ型のソース−ドレイン間にＮ型の領域が存在し
ないため、漏れ電流が流れない。
は、サイドエッチング工程の後にＬＯＣＯＳ膜薄膜化工
程を行うことによって、ＬＯＣＯＳ膜のシリコン素子領
域との境界部を従来より薄くできるため、不純物導入工
程で素子領域のＬＯＣＯＳ膜との境界部分を十分に反転
することができる。これにより、ＳＯＩ構造のＦＥＴで
漏れ電流を防止することができる。また、素子領域のＬ
ＯＣＯＳ膜との境界部分のみの高濃度化も容易に行うこ
とができる。
半導体装置の縦断面図であり、（ａ）は積層工程、
（ｂ）は選択酸化パターン形成工程、（ｃ）はＬＯＣＯ
Ｓ膜形成工程、（ｄ）はサイドエッチング工程、（ｅ）
はＬＯＣＯＳ膜薄膜化工程および不純物部分導入工程、
（ｆ）はゲード電極形成工程をそれぞれ示す。
従来の不純物導入工程を示す縦断面図である。
Claims (1)
- 【請求項１】 絶縁体の上にシリコン薄膜が形成された
ＳＯＩ基板上に、酸化シリコン膜、窒化シリコン膜、お
よび酸化シリコン膜をこの順に形成する積層工程と、窒
化シリコン膜およびその上の酸化シリコン膜を素子領域
上にマスクパターンとして残す選択酸化パターン形成工
程と、素子領域以外の部分にＬＯＣＯＳ膜を形成するＬ
ＯＣＯＳ膜形成工程と、窒化シリコン膜のパターン側面
をエッチングするサイドエッチング工程と、窒化シリコ
ン膜の上の酸化シリコン膜全部およびＬＯＣＯＳ膜の一
部を除去するＬＯＣＯＳ膜薄膜化工程と、素子領域に不
純物を導入する不純物導入工程とをこの順に行うことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07486296A JP3485718B2 (ja) | 1996-03-28 | 1996-03-28 | Ｓｏｉ構造の電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07486296A JP3485718B2 (ja) | 1996-03-28 | 1996-03-28 | Ｓｏｉ構造の電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09266204A true JPH09266204A (ja) | 1997-10-07 |
| JP3485718B2 JP3485718B2 (ja) | 2004-01-13 |
Family
ID=13559572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07486296A Expired - Fee Related JP3485718B2 (ja) | 1996-03-28 | 1996-03-28 | Ｓｏｉ構造の電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3485718B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566712B2 (en) * | 1999-04-26 | 2003-05-20 | Oki Electric Industry Co., Ltd. | SOI structure semiconductor device and a fabrication method thereof |
| JP2007123519A (ja) * | 2005-10-27 | 2007-05-17 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2007251146A (ja) * | 2006-02-20 | 2007-09-27 | Seiko Instruments Inc | 半導体装置 |
-
1996
- 1996-03-28 JP JP07486296A patent/JP3485718B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566712B2 (en) * | 1999-04-26 | 2003-05-20 | Oki Electric Industry Co., Ltd. | SOI structure semiconductor device and a fabrication method thereof |
| JP2007123519A (ja) * | 2005-10-27 | 2007-05-17 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2007251146A (ja) * | 2006-02-20 | 2007-09-27 | Seiko Instruments Inc | 半導体装置 |
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|---|---|
| JP3485718B2 (ja) | 2004-01-13 |
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