JPH07201773A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07201773A JPH07201773A JP35187393A JP35187393A JPH07201773A JP H07201773 A JPH07201773 A JP H07201773A JP 35187393 A JP35187393 A JP 35187393A JP 35187393 A JP35187393 A JP 35187393A JP H07201773 A JPH07201773 A JP H07201773A
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- film
- silicon
- field oxide
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Abstract
(57)【要約】
【目的】 ＳＩＭＯＸ法による素子領域の結晶欠陥を低
減する。 【構成】 シリコン基板１にフィールド酸化膜２を形成
した後、シリコン基板１に酸素イオンを注入し、しかる
後、高温熱処理を施して、フィールド酸化膜２と連続し
た埋め込み酸化物層５を形成する。埋め込み酸化物層５
がフィールド酸化膜２と連続して形成されるため、酸素
イオン注入時に発生した結晶欠陥が減少する。また、フ
ィールド酸化膜２の形成後に高温熱処理を行うため、フ
ィールド酸化膜２形成時に発生した結晶欠陥も除去され
る。
減する。 【構成】 シリコン基板１にフィールド酸化膜２を形成
した後、シリコン基板１に酸素イオンを注入し、しかる
後、高温熱処理を施して、フィールド酸化膜２と連続し
た埋め込み酸化物層５を形成する。埋め込み酸化物層５
がフィールド酸化膜２と連続して形成されるため、酸素
イオン注入時に発生した結晶欠陥が減少する。また、フ
ィールド酸化膜２の形成後に高温熱処理を行うため、フ
ィールド酸化膜２形成時に発生した結晶欠陥も除去され
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、素子領域がＳＯＩ(Silicon-on-Insulator
）構造を有する半導体装置の製造方法に関するもので
ある。
関し、特に、素子領域がＳＯＩ(Silicon-on-Insulator
）構造を有する半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】ＳＯＩ構造のシリコン基板は、接合容量
の減少、素子間分離耐圧の向上、ラッチアップの防止等
といった特徴を有し、高速デバイス用の基板として用い
られている。従来、このＳＯＩ構造の作成方法の１つと
してＳＩＭＯＸ（Separation by Implanted Oxygen）法
が知られている。このＳＩＭＯＸ法によるシリコン基板
にＭＯＳトランジスタを形成する例を簡単に説明する。
の減少、素子間分離耐圧の向上、ラッチアップの防止等
といった特徴を有し、高速デバイス用の基板として用い
られている。従来、このＳＯＩ構造の作成方法の１つと
してＳＩＭＯＸ（Separation by Implanted Oxygen）法
が知られている。このＳＩＭＯＸ法によるシリコン基板
にＭＯＳトランジスタを形成する例を簡単に説明する。
【０００３】まず、シリコン基板の所定深さ位置に酸素
イオンを１０18／ｃｍ2 以上の濃度でイオン注入し、し
かる後、シリコン基板に熱処理を施す。これにより、基
板内に注入された酸素とシリコンとが反応して、シリコ
ン基板を上下に二分する膜厚２００ｎｍ程度の埋め込み
酸化物層が形成される。そして、その後にＬＯＣＯＳ法
（特公昭４９−３９３０８号公報参照）、ポリシリバッ
ファードＬＯＣＯＳ法（特開昭６１−７４３５０号公
報、特開昭５６−７０６４４号公報参照）又はトレンチ
分離法等によりシリコン基板にフィールド酸化膜を形成
した後、このフィールド酸化膜に囲まれた素子領域にゲ
ート電極、ソース領域及びドレイン領域をそれぞれ形成
する。これにより、ＳＯＩ構造のシリコン基板にＭＯＳ
トランジスタが形成される。
イオンを１０18／ｃｍ2 以上の濃度でイオン注入し、し
かる後、シリコン基板に熱処理を施す。これにより、基
板内に注入された酸素とシリコンとが反応して、シリコ
ン基板を上下に二分する膜厚２００ｎｍ程度の埋め込み
酸化物層が形成される。そして、その後にＬＯＣＯＳ法
（特公昭４９−３９３０８号公報参照）、ポリシリバッ
ファードＬＯＣＯＳ法（特開昭６１−７４３５０号公
報、特開昭５６−７０６４４号公報参照）又はトレンチ
分離法等によりシリコン基板にフィールド酸化膜を形成
した後、このフィールド酸化膜に囲まれた素子領域にゲ
ート電極、ソース領域及びドレイン領域をそれぞれ形成
する。これにより、ＳＯＩ構造のシリコン基板にＭＯＳ
トランジスタが形成される。
【０００４】以上のようにして、ＳＩＭＯＸ法によるＳ
ＯＩ構造のシリコン基板に形成されたＭＯＳトランジス
タは、ＳＯＳ（Silicon on Sapphire)等のヘテロエピタ
キシー法による場合と比較して、シリコン基板の結晶性
の劣化が少なく、寄生容量の低下が見込まれ、ソフトエ
ラーに対しても強いという利点を有している。
ＯＩ構造のシリコン基板に形成されたＭＯＳトランジス
タは、ＳＯＳ（Silicon on Sapphire)等のヘテロエピタ
キシー法による場合と比較して、シリコン基板の結晶性
の劣化が少なく、寄生容量の低下が見込まれ、ソフトエ
ラーに対しても強いという利点を有している。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＳＩＭＯＸ法によるＳＯＩ構造の作成方法で
は、シリコン基板、特に埋め込み酸化物層とフィールド
酸化膜とで囲まれて絶縁分離された素子領域の部分に多
数残存する結晶欠陥を充分に除去することが困難であっ
た。即ち、上記ＭＯＳトランジスタの製造方法において
は、酸素イオンをシリコン基板にイオン注入した後の熱
処理により、シリコン基板が元来有する結晶欠陥やイオ
ン注入により生じた結晶欠陥等を低減するようにしてい
るが、実際には、この熱処理によってはこれらの結晶欠
陥を充分に除去することはできなかった。
た従来のＳＩＭＯＸ法によるＳＯＩ構造の作成方法で
は、シリコン基板、特に埋め込み酸化物層とフィールド
酸化膜とで囲まれて絶縁分離された素子領域の部分に多
数残存する結晶欠陥を充分に除去することが困難であっ
た。即ち、上記ＭＯＳトランジスタの製造方法において
は、酸素イオンをシリコン基板にイオン注入した後の熱
処理により、シリコン基板が元来有する結晶欠陥やイオ
ン注入により生じた結晶欠陥等を低減するようにしてい
るが、実際には、この熱処理によってはこれらの結晶欠
陥を充分に除去することはできなかった。
【０００６】従って、従来の製造方法では、シリコン基
板に残存する結晶欠陥の存在によってリーク電流が増加
する等の動作不良が生じ、信頼性の高い半導体装置を得
ることができなかった。
板に残存する結晶欠陥の存在によってリーク電流が増加
する等の動作不良が生じ、信頼性の高い半導体装置を得
ることができなかった。
【０００７】そこで、本発明の目的は、酸素イオン注入
によってＳＯＩ構造を作成しても素子領域での結晶欠陥
が少ない半導体装置の製造方法を提供することである。
によってＳＯＩ構造を作成しても素子領域での結晶欠陥
が少ない半導体装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、半導体基板
に素子分離用のフィールド酸化膜を形成する工程と、し
かる後、上記フィールド酸化膜で囲まれた素子領域の半
導体基板の所定深さ位置に酸素をイオン注入する工程
と、しかる後、上記半導体基板を高温で熱処理すること
により、上記素子領域の上記半導体基板の上記所定深さ
位置に上記フィールド酸化膜と連続する埋め込み酸化物
層を形成する工程とを有する。
ために、本発明の半導体装置の製造方法は、半導体基板
に素子分離用のフィールド酸化膜を形成する工程と、し
かる後、上記フィールド酸化膜で囲まれた素子領域の半
導体基板の所定深さ位置に酸素をイオン注入する工程
と、しかる後、上記半導体基板を高温で熱処理すること
により、上記素子領域の上記半導体基板の上記所定深さ
位置に上記フィールド酸化膜と連続する埋め込み酸化物
層を形成する工程とを有する。
【０００９】本発明の一態様では、上記熱処理を１２５
０℃以上の温度で行う。
０℃以上の温度で行う。
【００１０】本発明の一態様では、上記フィールド酸化
膜をＬＯＣＯＳ法により形成する。
膜をＬＯＣＯＳ法により形成する。
【００１１】本発明の一態様では、上記フィールド酸化
膜をポリシリバッファードＬＯＣＯＳ法により形成す
る。
膜をポリシリバッファードＬＯＣＯＳ法により形成す
る。
【００１２】本発明の一態様では、上記フィールド酸化
膜をトレンチ分離法により形成する。
膜をトレンチ分離法により形成する。
【００１３】
【作用】本発明の半導体装置の製造方法では、フィール
ド酸化膜を形成した後に酸素イオン注入を行い、その後
熱処理して、フィールド酸化膜と連続した埋め込み酸化
物層を素子領域に形成する。従って、予め存在するフィ
ールド酸化膜が酸素とシリコンの結合反応のシード
（種）として働き、シリコン基板内にＳｉＯ2 が析出し
易くなって、埋め込み酸化物層の形成が促進される。こ
の結果、シリコン基板の素子領域に存在する結晶欠陥が
従来よりも容易に除去される。また、シリコン基板にフ
ィールド酸化膜を形成した後に高温で熱処理を行って埋
め込み酸化物層を形成するので、フィールド酸化膜の形
成により生じた結晶欠陥も同時に除去することができ
る。
ド酸化膜を形成した後に酸素イオン注入を行い、その後
熱処理して、フィールド酸化膜と連続した埋め込み酸化
物層を素子領域に形成する。従って、予め存在するフィ
ールド酸化膜が酸素とシリコンの結合反応のシード
（種）として働き、シリコン基板内にＳｉＯ2 が析出し
易くなって、埋め込み酸化物層の形成が促進される。こ
の結果、シリコン基板の素子領域に存在する結晶欠陥が
従来よりも容易に除去される。また、シリコン基板にフ
ィールド酸化膜を形成した後に高温で熱処理を行って埋
め込み酸化物層を形成するので、フィールド酸化膜の形
成により生じた結晶欠陥も同時に除去することができ
る。
【００１４】
【実施例】以下、本発明を実施例につき図面を参照して
説明する。
説明する。
【００１５】図１は、本発明の第１実施例によるＭＯＳ
トランジスタの製造工程を示す断面図である。本実施例
では、通常のＬＯＣＯＳ法により素子分離領域にフィー
ルド酸化膜を形成する。
トランジスタの製造工程を示す断面図である。本実施例
では、通常のＬＯＣＯＳ法により素子分離領域にフィー
ルド酸化膜を形成する。
【００１６】まず、図１（ａ）に示すように、Ｐ型のシ
リコン基板１表面の素子分離領域とする領域に、ＬＯＣ
ＯＳ法により膜厚５００ｎｍ程度のフィールド酸化膜２
を形成する。このＬＯＣＯＳ法は、以下のように通常の
手順に従って行う。最初に、シリコン基板１上に膜厚４
０ｎｍ程度のパッドシリコン酸化膜と膜厚１００〜２０
０ｎｍ程度のシリコン窒化膜（共に図示せず）とを堆積
し、素子分離領域のパターンのシリコン窒化膜を除去す
る。しかる後、残存するシリコン窒化膜を耐酸化膜とし
てシリコン基板１をウェット酸化する。すると、シリコ
ン窒化膜に覆われていない領域が選択的に酸化されて、
上述の膜厚５００ｎｍ程度の厚いフィールド酸化膜２が
形成される。そして、シリコン窒化膜及びパッドシリコ
ン酸化膜をそれぞれ除去した後、フィールド酸化膜２に
囲まれた素子領域の表面に膜厚５０ｎｍ程度のシリコン
酸化膜３を熱酸化により形成する。尚、このとき、パッ
ドシリコン酸化膜の除去を行わず、このパッドシリコン
酸化膜をシリコン酸化膜３として用いるようにしてもよ
い。
リコン基板１表面の素子分離領域とする領域に、ＬＯＣ
ＯＳ法により膜厚５００ｎｍ程度のフィールド酸化膜２
を形成する。このＬＯＣＯＳ法は、以下のように通常の
手順に従って行う。最初に、シリコン基板１上に膜厚４
０ｎｍ程度のパッドシリコン酸化膜と膜厚１００〜２０
０ｎｍ程度のシリコン窒化膜（共に図示せず）とを堆積
し、素子分離領域のパターンのシリコン窒化膜を除去す
る。しかる後、残存するシリコン窒化膜を耐酸化膜とし
てシリコン基板１をウェット酸化する。すると、シリコ
ン窒化膜に覆われていない領域が選択的に酸化されて、
上述の膜厚５００ｎｍ程度の厚いフィールド酸化膜２が
形成される。そして、シリコン窒化膜及びパッドシリコ
ン酸化膜をそれぞれ除去した後、フィールド酸化膜２に
囲まれた素子領域の表面に膜厚５０ｎｍ程度のシリコン
酸化膜３を熱酸化により形成する。尚、このとき、パッ
ドシリコン酸化膜の除去を行わず、このパッドシリコン
酸化膜をシリコン酸化膜３として用いるようにしてもよ
い。
【００１７】次に、図１（ｂ）に示すように、１８０〜
２００ｋｅＶの範囲、例えば１８０ｋｅＶの加速電圧、
０．１×１０18〜２．５×１０18／ｃｍ2 の範囲、例え
ば０．６×１０18／ｃｍ2 のドーズ量でシリコン基板１
に酸素イオンを注入する。このイオン注入により、素子
領域の所定深さ位置、本例では、シリコン酸化膜３下で
フィールド酸化膜２の下面２ａと実質的に同じ深さ（シ
リコン酸化膜３の表面から深さ３００〜４００ｎｍ程
度）の領域に酸素イオン注入層４を形成する。このと
き、シリコン酸化膜３はイオン注入の保護膜として機能
し、シリコン基板１を保護する。しかる後、シリコン基
板１をアンモニア過酸化水素水及びフッ酸により洗浄す
る。
２００ｋｅＶの範囲、例えば１８０ｋｅＶの加速電圧、
０．１×１０18〜２．５×１０18／ｃｍ2 の範囲、例え
ば０．６×１０18／ｃｍ2 のドーズ量でシリコン基板１
に酸素イオンを注入する。このイオン注入により、素子
領域の所定深さ位置、本例では、シリコン酸化膜３下で
フィールド酸化膜２の下面２ａと実質的に同じ深さ（シ
リコン酸化膜３の表面から深さ３００〜４００ｎｍ程
度）の領域に酸素イオン注入層４を形成する。このと
き、シリコン酸化膜３はイオン注入の保護膜として機能
し、シリコン基板１を保護する。しかる後、シリコン基
板１をアンモニア過酸化水素水及びフッ酸により洗浄す
る。
【００１８】次に、図１（ｃ）に示すように、Ｎ2 ガス
又は微量のＯ2 ガスを含むＮ2 ガス雰囲気中にて温度１
３００℃、６時間の熱処理を施す。これにより、酸素イ
オン注入層４の酸素とシリコン基板１のシリコンとが反
応し、素子領域の所定深さ位置にフィールド酸化膜２と
連続した膜厚１５０ｎｍ程度の埋め込み酸化物層５が形
成され、これにより、埋め込み酸化物層５とフィールド
酸化膜２とで囲まれて絶縁分離された膜厚２８０ｎｍ程
度のシリコン薄膜６が形成される。
又は微量のＯ2 ガスを含むＮ2 ガス雰囲気中にて温度１
３００℃、６時間の熱処理を施す。これにより、酸素イ
オン注入層４の酸素とシリコン基板１のシリコンとが反
応し、素子領域の所定深さ位置にフィールド酸化膜２と
連続した膜厚１５０ｎｍ程度の埋め込み酸化物層５が形
成され、これにより、埋め込み酸化物層５とフィールド
酸化膜２とで囲まれて絶縁分離された膜厚２８０ｎｍ程
度のシリコン薄膜６が形成される。
【００１９】次に、図１（ｄ）に示すように、シリコン
酸化膜３をフッ酸洗浄で除去した後、シリコン薄膜６上
に膜厚１５ｎｍ程度のゲート酸化膜７をウェット酸化に
より形成する。しかる後、減圧ＣＶＤ法により膜厚３０
０ｎｍ程度のポリシリコン膜を形成し、リン拡散炉にお
いてリンを１０20／ｃｍ3 以上ドープする。そして、フ
ォトレジスト（図示せず）をパターン形成した後、ドラ
イエッチング法によりポリシリコン膜をパターニング
し、ゲート酸化膜７上にゲート電極８を形成する。
酸化膜３をフッ酸洗浄で除去した後、シリコン薄膜６上
に膜厚１５ｎｍ程度のゲート酸化膜７をウェット酸化に
より形成する。しかる後、減圧ＣＶＤ法により膜厚３０
０ｎｍ程度のポリシリコン膜を形成し、リン拡散炉にお
いてリンを１０20／ｃｍ3 以上ドープする。そして、フ
ォトレジスト（図示せず）をパターン形成した後、ドラ
イエッチング法によりポリシリコン膜をパターニング
し、ゲート酸化膜７上にゲート電極８を形成する。
【００２０】次に、図１（ｅ）に示すように、ゲート電
極８をマスクとしてシリコン薄膜６に不純物、例えば砒
素を加速電圧８０ｋｅＶ、ドーズ量５．０×１０15／ｃ
ｍ2の条件でイオン注入し、シリコン薄膜６内にイオン
注入層９を形成する。しかる後、減圧ＣＶＤ法で膜厚８
００ｎｍ程度の層間絶縁膜１０を全面に形成し、層間絶
縁膜１０にイオン注入層９に達するコンタクト孔１１を
開孔する。
極８をマスクとしてシリコン薄膜６に不純物、例えば砒
素を加速電圧８０ｋｅＶ、ドーズ量５．０×１０15／ｃ
ｍ2の条件でイオン注入し、シリコン薄膜６内にイオン
注入層９を形成する。しかる後、減圧ＣＶＤ法で膜厚８
００ｎｍ程度の層間絶縁膜１０を全面に形成し、層間絶
縁膜１０にイオン注入層９に達するコンタクト孔１１を
開孔する。
【００２１】次に、図１（ｆ）に示すように、温度９０
０℃、時間３０分の熱処理を施してソース又はドレイン
となる不純物拡散層１２を形成する。しかる後、スパッ
タ法により堆積させた膜厚５００ｎｍ程度のアルミ薄膜
をパターニングし、所望のパターンのアルミ配線１３を
形成する。
０℃、時間３０分の熱処理を施してソース又はドレイン
となる不純物拡散層１２を形成する。しかる後、スパッ
タ法により堆積させた膜厚５００ｎｍ程度のアルミ薄膜
をパターニングし、所望のパターンのアルミ配線１３を
形成する。
【００２２】以上の工程により、ＳＯＩ構造の素子領域
にＮチャネルＭＯＳトランジスタが形成される。
にＮチャネルＭＯＳトランジスタが形成される。
【００２３】上述の実施例においては、フィールド酸化
膜２を形成した後に酸素イオン注入を行い、その後高温
熱処理して、フィールド酸化膜２と連続した埋め込み酸
化物層５を素子領域に形成する。従って、予め存在する
フィールド酸化膜２がシリコン基板１内での酸素とシリ
コンの結合反応を促進する。この結果、シリコン基板１
の素子領域に存在する結晶欠陥が従来よりも容易に除去
される。この目的のために、熱処理温度は、１２５０℃
以上であるのが好ましい。また、シリコン基板１にフィ
ールド酸化膜２を形成した後に高温熱処理を行って埋め
込み酸化物層５を形成するので、フィールド酸化膜２の
形成時に生じた結晶欠陥も同時に除去される。この結
果、本実施例により製造されたＭＯＳトランジスタは、
リーク電流等を生じることがなく、従来に比べて大幅に
特性が向上する。
膜２を形成した後に酸素イオン注入を行い、その後高温
熱処理して、フィールド酸化膜２と連続した埋め込み酸
化物層５を素子領域に形成する。従って、予め存在する
フィールド酸化膜２がシリコン基板１内での酸素とシリ
コンの結合反応を促進する。この結果、シリコン基板１
の素子領域に存在する結晶欠陥が従来よりも容易に除去
される。この目的のために、熱処理温度は、１２５０℃
以上であるのが好ましい。また、シリコン基板１にフィ
ールド酸化膜２を形成した後に高温熱処理を行って埋め
込み酸化物層５を形成するので、フィールド酸化膜２の
形成時に生じた結晶欠陥も同時に除去される。この結
果、本実施例により製造されたＭＯＳトランジスタは、
リーク電流等を生じることがなく、従来に比べて大幅に
特性が向上する。
【００２４】図２は、本実施例において注入される酸素
イオンのドーズ量と、埋め込み酸化物層５及びシリコン
薄膜６の膜厚との関係を示すグラフである。図２の横軸
は注入される酸素イオンのドーズ量を表しており、縦軸
は埋め込み酸化物層５及びシリコン薄膜６のそれぞれの
膜厚を表している。この図から明らかなように、注入さ
れる酸素イオンのドーズ量が増えるに従い、埋め込み酸
化物層５の膜厚が直線的に増加するとともに、シリコン
薄膜６の膜厚は直線的に減少する。従って、本実施例に
おいて、酸素イオンのドーズ量を０．３×１０18〜２．
０×１０18／ｃｍ2 の範囲で変化させることにより、埋
め込み酸化物層５の膜厚を５０〜６００ｎｍの範囲で調
節することができるとともに、シリコン薄膜６の膜厚を
３５０〜８０ｎｍの範囲で調節することができる。
イオンのドーズ量と、埋め込み酸化物層５及びシリコン
薄膜６の膜厚との関係を示すグラフである。図２の横軸
は注入される酸素イオンのドーズ量を表しており、縦軸
は埋め込み酸化物層５及びシリコン薄膜６のそれぞれの
膜厚を表している。この図から明らかなように、注入さ
れる酸素イオンのドーズ量が増えるに従い、埋め込み酸
化物層５の膜厚が直線的に増加するとともに、シリコン
薄膜６の膜厚は直線的に減少する。従って、本実施例に
おいて、酸素イオンのドーズ量を０．３×１０18〜２．
０×１０18／ｃｍ2 の範囲で変化させることにより、埋
め込み酸化物層５の膜厚を５０〜６００ｎｍの範囲で調
節することができるとともに、シリコン薄膜６の膜厚を
３５０〜８０ｎｍの範囲で調節することができる。
【００２５】図３は、本発明の第２実施例によるＭＯＳ
トランジスタの製造工程を示す断面図である。本実施例
においては、ゲート電極８を形成するまでの工程は第１
実施例と同様であるので、図１（ｄ）に対応する工程ま
での図示及びその詳細な説明を省略する。尚、以下の説
明において、第１実施例と対応する構成部分には同一の
符号を付す。
トランジスタの製造工程を示す断面図である。本実施例
においては、ゲート電極８を形成するまでの工程は第１
実施例と同様であるので、図１（ｄ）に対応する工程ま
での図示及びその詳細な説明を省略する。尚、以下の説
明において、第１実施例と対応する構成部分には同一の
符号を付す。
【００２６】まず、図３（ａ）に示すように、ゲート電
極８をマスクとしてＰ型のシリコン薄膜６に不純物、例
えばリンを加速電圧３０ｋｅＶ、ドーズ量２．０×１０
13／ｃｍ2 の条件でイオン注入し、シリコン薄膜６内に
低濃度イオン注入層２１を形成する。しかる後、減圧Ｃ
ＶＤ法により膜厚３００ｎｍ程度のシリコン酸化膜を全
面に堆積し、異方性エッチングを行うことによって、ゲ
ート電極８にサイドウォール酸化膜２０を形成する。
極８をマスクとしてＰ型のシリコン薄膜６に不純物、例
えばリンを加速電圧３０ｋｅＶ、ドーズ量２．０×１０
13／ｃｍ2 の条件でイオン注入し、シリコン薄膜６内に
低濃度イオン注入層２１を形成する。しかる後、減圧Ｃ
ＶＤ法により膜厚３００ｎｍ程度のシリコン酸化膜を全
面に堆積し、異方性エッチングを行うことによって、ゲ
ート電極８にサイドウォール酸化膜２０を形成する。
【００２７】次に、図３（ｂ）に示すように、ゲート電
極８及びサイドウォール酸化膜２０をマスクとしてシリ
コン薄膜６に不純物、例えば砒素を加速電圧８０ｋｅ
Ｖ、ドーズ量５．０×１０15／ｃｍ2 の条件でイオン注
入し、シリコン薄膜６内の低濃度イオン注入層２１より
も狭い領域に高濃度イオン注入層を形成する。しかる
後、減圧ＣＶＤ法で膜厚８００ｎｍ程度の層間絶縁膜１
０を全面に形成し、層間絶縁膜１０に高濃度イオン注入
層に達するコンタクト孔１１を開孔する。そして、温度
９００℃、時間３０分の熱処理を施して高濃度不純物拡
散層２２及び低濃度不純物拡散層２３を形成する。しか
る後、スパッタ法により堆積させた膜厚５００ｎｍ程度
のアルミ薄膜をパターニングし、所望のパターンのアル
ミ配線１３を形成する。以上の工程により、ＳＯＩ構造
の素子領域にＬＤＤ構造を有するＮチャネルＭＯＳトラ
ンジスタが形成される。
極８及びサイドウォール酸化膜２０をマスクとしてシリ
コン薄膜６に不純物、例えば砒素を加速電圧８０ｋｅ
Ｖ、ドーズ量５．０×１０15／ｃｍ2 の条件でイオン注
入し、シリコン薄膜６内の低濃度イオン注入層２１より
も狭い領域に高濃度イオン注入層を形成する。しかる
後、減圧ＣＶＤ法で膜厚８００ｎｍ程度の層間絶縁膜１
０を全面に形成し、層間絶縁膜１０に高濃度イオン注入
層に達するコンタクト孔１１を開孔する。そして、温度
９００℃、時間３０分の熱処理を施して高濃度不純物拡
散層２２及び低濃度不純物拡散層２３を形成する。しか
る後、スパッタ法により堆積させた膜厚５００ｎｍ程度
のアルミ薄膜をパターニングし、所望のパターンのアル
ミ配線１３を形成する。以上の工程により、ＳＯＩ構造
の素子領域にＬＤＤ構造を有するＮチャネルＭＯＳトラ
ンジスタが形成される。
【００２８】本実施例においても、シリコン薄膜６の結
晶欠陥を殆ど除去することができるので、上述の第１実
施例と同様、本実施例により製造されたＭＯＳトランジ
スタの特性は大幅に向上している。また、本実施例のＭ
ＯＳトランジスタはＬＤＤ構造を有しているので、短チ
ャネル効果を効果的に抑制することができる。また、図
２に示した酸素イオンのドーズ量と埋め込み酸化物層５
及びシリコン薄膜６の膜厚との関係は、本実施例におい
ても第１実施例の時と同様に成り立つ。
晶欠陥を殆ど除去することができるので、上述の第１実
施例と同様、本実施例により製造されたＭＯＳトランジ
スタの特性は大幅に向上している。また、本実施例のＭ
ＯＳトランジスタはＬＤＤ構造を有しているので、短チ
ャネル効果を効果的に抑制することができる。また、図
２に示した酸素イオンのドーズ量と埋め込み酸化物層５
及びシリコン薄膜６の膜厚との関係は、本実施例におい
ても第１実施例の時と同様に成り立つ。
【００２９】図４は、本発明の第３実施例によるＭＯＳ
トランジスタの製造工程を示す断面図である。本実施例
においては、ポリシリバッファードＬＯＣＯＳ（ＰＢＬ
ＯＣＯＳ）法により素子分離領域にフィールド酸化膜を
形成する。尚、以下の説明において、第１実施例と対応
する構成部分には同一の符号を付す。
トランジスタの製造工程を示す断面図である。本実施例
においては、ポリシリバッファードＬＯＣＯＳ（ＰＢＬ
ＯＣＯＳ）法により素子分離領域にフィールド酸化膜を
形成する。尚、以下の説明において、第１実施例と対応
する構成部分には同一の符号を付す。
【００３０】まず、図４（ａ）に示すように、シリコン
基板１上に膜厚４０ｎｍ程度のパッド酸化膜３１、膜厚
５０〜１００ｎｍ程度のポリシリコン膜３２及び膜厚１
００〜２００ｎｍ程度のシリコン窒化膜３３を順次堆積
させる。
基板１上に膜厚４０ｎｍ程度のパッド酸化膜３１、膜厚
５０〜１００ｎｍ程度のポリシリコン膜３２及び膜厚１
００〜２００ｎｍ程度のシリコン窒化膜３３を順次堆積
させる。
【００３１】次に、図４（ｂ）に示すように、フォトレ
ジスト（図示せず）をマスクとしたドライエッチングに
より、素子分離領域のシリコン窒化膜３３を除去する。
ジスト（図示せず）をマスクとしたドライエッチングに
より、素子分離領域のシリコン窒化膜３３を除去する。
【００３２】次に、図４（ｃ）に示すように、残存する
シリコン窒化膜３３を耐酸化膜としてシリコン基板１を
ウェット酸化する。すると、シリコン窒化膜３３に覆わ
れていない領域のポリシリコン膜３２及びシリコン基板
１が選択的に酸化されて、上述の膜厚５００ｎｍ程度の
厚いフィールド酸化膜２が形成される。尚、この際、ポ
リシリコン膜３２が存在することによって、シリコン基
板１へのストレスが軽減され、基板内の結晶欠陥の発生
が抑制されるとともに、フィールド酸化膜２のバーズビ
ーク長を短くすることができる。
シリコン窒化膜３３を耐酸化膜としてシリコン基板１を
ウェット酸化する。すると、シリコン窒化膜３３に覆わ
れていない領域のポリシリコン膜３２及びシリコン基板
１が選択的に酸化されて、上述の膜厚５００ｎｍ程度の
厚いフィールド酸化膜２が形成される。尚、この際、ポ
リシリコン膜３２が存在することによって、シリコン基
板１へのストレスが軽減され、基板内の結晶欠陥の発生
が抑制されるとともに、フィールド酸化膜２のバーズビ
ーク長を短くすることができる。
【００３３】次に、図４（ｄ）に示すように、ウェット
エッチング及びドライエッチングを施すことによって、
フィールド酸化膜２により囲まれた素子領域に残存する
シリコン窒化膜３３、ポリシリコン膜３２及びパッド酸
化膜３１をこの順序で全て除去する。しかる後、フィー
ルド酸化膜２に囲まれた素子領域の表面に膜厚１０〜１
００ｎｍ程度のシリコン酸化膜３を酸化炉にて熱酸化に
より形成する。尚、このとき、パッド酸化膜３１の除去
を行わず、このパッド酸化膜３１をシリコン酸化膜３と
して用いるようにしてもよい。
エッチング及びドライエッチングを施すことによって、
フィールド酸化膜２により囲まれた素子領域に残存する
シリコン窒化膜３３、ポリシリコン膜３２及びパッド酸
化膜３１をこの順序で全て除去する。しかる後、フィー
ルド酸化膜２に囲まれた素子領域の表面に膜厚１０〜１
００ｎｍ程度のシリコン酸化膜３を酸化炉にて熱酸化に
より形成する。尚、このとき、パッド酸化膜３１の除去
を行わず、このパッド酸化膜３１をシリコン酸化膜３と
して用いるようにしてもよい。
【００３４】次に、図４（ｅ）に示すように、１８０〜
２００ｋｅＶの範囲、例えば１８０ｋｅＶの加速電圧、
０．１×１０18〜２．５×１０18／ｃｍ2 の範囲、例え
ば０．６×１０18／ｃｍ2 のドーズ量でシリコン基板１
に酸素イオンを注入する。このイオン注入により、素子
領域の所定深さ位置、本例ではシリコン酸化膜３下でフ
ィールド酸化膜２の下面２ａと実質的に同じ深さ（シリ
コン酸化膜３の表面から深さ３００〜４００ｎｍ程度）
の領域に酸素イオン注入層４を形成する。このとき、シ
リコン酸化膜３はイオン注入の保護膜として機能し、シ
リコン基板１を保護する。しかる後、シリコン基板１を
アンモニア過酸化水素水及びフッ酸により洗浄する。
２００ｋｅＶの範囲、例えば１８０ｋｅＶの加速電圧、
０．１×１０18〜２．５×１０18／ｃｍ2 の範囲、例え
ば０．６×１０18／ｃｍ2 のドーズ量でシリコン基板１
に酸素イオンを注入する。このイオン注入により、素子
領域の所定深さ位置、本例ではシリコン酸化膜３下でフ
ィールド酸化膜２の下面２ａと実質的に同じ深さ（シリ
コン酸化膜３の表面から深さ３００〜４００ｎｍ程度）
の領域に酸素イオン注入層４を形成する。このとき、シ
リコン酸化膜３はイオン注入の保護膜として機能し、シ
リコン基板１を保護する。しかる後、シリコン基板１を
アンモニア過酸化水素水及びフッ酸により洗浄する。
【００３５】次に、図４（ｆ）に示すように、Ｎ2 ガス
又は微量のＯ2 ガスを含むＮ2 ガス雰囲気中にて温度１
３００℃、６時間の熱処理を施す。これにより、酸素イ
オン注入層４の酸素とシリコン基板１のシリコンとが反
応し、素子領域の所定深さ位置にフィールド酸化膜２と
連続した膜厚１５０ｎｍ程度の埋め込み酸化物層５が形
成され、これにより、埋め込み酸化物層５とフィールド
酸化膜２とで囲まれて絶縁分離された膜厚２８０ｎｍ程
度のシリコン薄膜６が形成される。
又は微量のＯ2 ガスを含むＮ2 ガス雰囲気中にて温度１
３００℃、６時間の熱処理を施す。これにより、酸素イ
オン注入層４の酸素とシリコン基板１のシリコンとが反
応し、素子領域の所定深さ位置にフィールド酸化膜２と
連続した膜厚１５０ｎｍ程度の埋め込み酸化物層５が形
成され、これにより、埋め込み酸化物層５とフィールド
酸化膜２とで囲まれて絶縁分離された膜厚２８０ｎｍ程
度のシリコン薄膜６が形成される。
【００３６】次に、図４（ｇ）に示すように、シリコン
酸化膜３をフッ酸洗浄で除去した後、シリコン薄膜６上
に膜厚１５ｎｍ程度のゲート酸化膜７をウェット酸化に
より形成する。しかる後、減圧ＣＶＤ法により膜厚３０
０ｎｍ程度のポリシリコン膜を形成し、リン拡散炉にお
いてリンを１０20／ｃｍ3 以上ドープする。そして、フ
ォトレジスト（図示せず）をパターン形成した後、ドラ
イエッチング法によりポリシリコン膜をパターニング
し、ゲート酸化膜７上にゲート電極８を形成する。
酸化膜３をフッ酸洗浄で除去した後、シリコン薄膜６上
に膜厚１５ｎｍ程度のゲート酸化膜７をウェット酸化に
より形成する。しかる後、減圧ＣＶＤ法により膜厚３０
０ｎｍ程度のポリシリコン膜を形成し、リン拡散炉にお
いてリンを１０20／ｃｍ3 以上ドープする。そして、フ
ォトレジスト（図示せず）をパターン形成した後、ドラ
イエッチング法によりポリシリコン膜をパターニング
し、ゲート酸化膜７上にゲート電極８を形成する。
【００３７】次に、図４（ｈ）に示すように、ゲート電
極８をマスクとしてシリコン薄膜６に不純物、例えば砒
素を加速電圧８０ｋｅＶ、ドーズ量５．０×１０15／ｃ
ｍ2の条件でイオン注入し、シリコン薄膜６内にイオン
注入層９を形成する。しかる後、減圧ＣＶＤ法で膜厚８
００ｎｍ程度の層間絶縁膜１０を全面に形成し、層間絶
縁膜１０にイオン注入層９に達するコンタクト孔１１を
開孔する。
極８をマスクとしてシリコン薄膜６に不純物、例えば砒
素を加速電圧８０ｋｅＶ、ドーズ量５．０×１０15／ｃ
ｍ2の条件でイオン注入し、シリコン薄膜６内にイオン
注入層９を形成する。しかる後、減圧ＣＶＤ法で膜厚８
００ｎｍ程度の層間絶縁膜１０を全面に形成し、層間絶
縁膜１０にイオン注入層９に達するコンタクト孔１１を
開孔する。
【００３８】次に、図４（ｉ）に示すように、温度９０
０℃、時間３０分の熱処理を施してソース又はドレイン
となる不純物拡散層１２を形成する。しかる後、スパッ
タ法により堆積させた膜厚５００ｎｍ程度のアルミ薄膜
をパターニングし、所望のパターンのアルミ配線１３を
形成する。
０℃、時間３０分の熱処理を施してソース又はドレイン
となる不純物拡散層１２を形成する。しかる後、スパッ
タ法により堆積させた膜厚５００ｎｍ程度のアルミ薄膜
をパターニングし、所望のパターンのアルミ配線１３を
形成する。
【００３９】以上の工程により、ＰＢＬＯＣＯＳ法によ
り素子分離された素子領域にＮチャネルＭＯＳトランジ
スタが形成される。
り素子分離された素子領域にＮチャネルＭＯＳトランジ
スタが形成される。
【００４０】尚、本実施例では、パッド酸化膜３１を用
いたＰＢＬＯＣＯＳ法によりフィールド酸化膜２を形成
したが、パッド酸化膜を用いずに（或いはパッド酸化膜
３１を非常に薄く形成して）ＰＢＬＯＣＯＳ法を行うこ
とによりフィールド酸化膜２を形成してもよい。このよ
うにすると、フィールド酸化膜２のバーズビークを殆ど
なくすことができる一方でＰＢＬＯＣＯＳ法を行う際の
熱ストレスによりシリコン基板１に結晶欠陥が多量に発
生するが、シリコン基板１に発生した結晶欠陥はその後
の高温熱処理時に殆ど除去することができる。従って、
パッド酸化膜３１を用いずに本実施例の方法を行うこと
によって、ＭＯＳトランジスタの特性を向上させること
ができるとともに、バーズビークが殆どなく微細化に適
したフィールド酸化膜２を形成できる。
いたＰＢＬＯＣＯＳ法によりフィールド酸化膜２を形成
したが、パッド酸化膜を用いずに（或いはパッド酸化膜
３１を非常に薄く形成して）ＰＢＬＯＣＯＳ法を行うこ
とによりフィールド酸化膜２を形成してもよい。このよ
うにすると、フィールド酸化膜２のバーズビークを殆ど
なくすことができる一方でＰＢＬＯＣＯＳ法を行う際の
熱ストレスによりシリコン基板１に結晶欠陥が多量に発
生するが、シリコン基板１に発生した結晶欠陥はその後
の高温熱処理時に殆ど除去することができる。従って、
パッド酸化膜３１を用いずに本実施例の方法を行うこと
によって、ＭＯＳトランジスタの特性を向上させること
ができるとともに、バーズビークが殆どなく微細化に適
したフィールド酸化膜２を形成できる。
【００４１】図５は、本発明の第４実施例によるＭＯＳ
トランジスタの製造工程を示す断面図である。本実施例
においては、トレンチ分離（溝分離）法により素子分離
を行う。尚、以下の説明において、第１実施例と対応す
る構成部分には同一の符号を付す。
トランジスタの製造工程を示す断面図である。本実施例
においては、トレンチ分離（溝分離）法により素子分離
を行う。尚、以下の説明において、第１実施例と対応す
る構成部分には同一の符号を付す。
【００４２】まず、図５（ａ）に示すように、Ｐ型のシ
リコン基板１上に膜厚１００ｎｍ程度のシリコン酸化膜
４１を形成する。しかる後、シリコン酸化膜４１上にフ
ォトレジスト４２を塗布し、素子分離領域のレジスト４
２を除去すべくパターニングする。
リコン基板１上に膜厚１００ｎｍ程度のシリコン酸化膜
４１を形成する。しかる後、シリコン酸化膜４１上にフ
ォトレジスト４２を塗布し、素子分離領域のレジスト４
２を除去すべくパターニングする。
【００４３】次に、図５（ｂ）に示すように、フォトレ
ジスト４２をマスクとしてシリコン酸化膜４１及びシリ
コン基板１を異方性ドライエッチングし、２００〜５０
０ｎｍの深さの溝（トレンチ）４３を形成する。しかる
後、フォトレジスト４２を除去する。
ジスト４２をマスクとしてシリコン酸化膜４１及びシリ
コン基板１を異方性ドライエッチングし、２００〜５０
０ｎｍの深さの溝（トレンチ）４３を形成する。しかる
後、フォトレジスト４２を除去する。
【００４４】次に、図５（ｃ）に示すように、溝４３が
埋め込まれるように、シリコン基板１の全面にＣＶＤ法
によりシリコン酸化膜４４を形成する。
埋め込まれるように、シリコン基板１の全面にＣＶＤ法
によりシリコン酸化膜４４を形成する。
【００４５】次に、図５（ｄ）に示すように、シリコン
酸化膜４４をエッチバックし、シリコン基板１とシリコ
ン酸化膜４４との上面がほぼ平坦になるようにする。こ
れにより、シリコン基板１は、２００〜５００ｎｍの厚
さのフィールド酸化膜２により素子分離される。
酸化膜４４をエッチバックし、シリコン基板１とシリコ
ン酸化膜４４との上面がほぼ平坦になるようにする。こ
れにより、シリコン基板１は、２００〜５００ｎｍの厚
さのフィールド酸化膜２により素子分離される。
【００４６】次に、図５（ｅ）に示すように、シリコン
基板１を洗浄した後、酸化処理をして、シリコン基板１
上に膜厚３０〜１００ｎｍ程度のシリコン酸化膜３を形
成する。しかる後、シリコン基板１に酸素イオンを注入
する。このイオン注入により、素子領域の所定深さ位置
に酸素イオン注入層４を形成する。このとき、シリコン
酸化膜３はイオン注入の保護膜として機能し、シリコン
基板１を保護する。しかる後、シリコン基板１をアンモ
ニア過酸化水素水及びフッ酸により洗浄する。
基板１を洗浄した後、酸化処理をして、シリコン基板１
上に膜厚３０〜１００ｎｍ程度のシリコン酸化膜３を形
成する。しかる後、シリコン基板１に酸素イオンを注入
する。このイオン注入により、素子領域の所定深さ位置
に酸素イオン注入層４を形成する。このとき、シリコン
酸化膜３はイオン注入の保護膜として機能し、シリコン
基板１を保護する。しかる後、シリコン基板１をアンモ
ニア過酸化水素水及びフッ酸により洗浄する。
【００４７】次に、図５（ｆ）に示すように、Ｎ2 ガス
又は微量のＯ2 ガスを含むＮ2 ガス雰囲気中にて温度１
３００℃、６時間の熱処理を施す。これにより、酸素イ
オン注入層４の酸素とシリコン基板１のシリコンとが反
応し、素子領域の所定深さ位置にフィールド酸化膜２と
連続した膜厚１５０ｎｍ程度の埋め込み酸化物層５が形
成され、これにより、埋め込み酸化物層５とフィールド
酸化膜２とで囲まれて絶縁分離された膜厚２８０ｎｍ程
度のシリコン薄膜６が形成される。
又は微量のＯ2 ガスを含むＮ2 ガス雰囲気中にて温度１
３００℃、６時間の熱処理を施す。これにより、酸素イ
オン注入層４の酸素とシリコン基板１のシリコンとが反
応し、素子領域の所定深さ位置にフィールド酸化膜２と
連続した膜厚１５０ｎｍ程度の埋め込み酸化物層５が形
成され、これにより、埋め込み酸化物層５とフィールド
酸化膜２とで囲まれて絶縁分離された膜厚２８０ｎｍ程
度のシリコン薄膜６が形成される。
【００４８】次に、図５（ｇ）に示すように、シリコン
酸化膜３をフッ酸洗浄で除去した後、シリコン薄膜６上
に膜厚１５ｎｍ程度のゲート酸化膜７をウェット酸化に
より形成する。しかる後、減圧ＣＶＤ法により膜厚３０
０ｎｍ程度のポリシリコン膜を形成し、リン拡散炉にお
いてリンを１０20／ｃｍ3 以上ドープする。そして、フ
ォトレジスト（図示せず）をパターン形成した後、ドラ
イエッチング法によりポリシリコン膜をパターニング
し、ゲート酸化膜７上にゲート電極８を形成する。
酸化膜３をフッ酸洗浄で除去した後、シリコン薄膜６上
に膜厚１５ｎｍ程度のゲート酸化膜７をウェット酸化に
より形成する。しかる後、減圧ＣＶＤ法により膜厚３０
０ｎｍ程度のポリシリコン膜を形成し、リン拡散炉にお
いてリンを１０20／ｃｍ3 以上ドープする。そして、フ
ォトレジスト（図示せず）をパターン形成した後、ドラ
イエッチング法によりポリシリコン膜をパターニング
し、ゲート酸化膜７上にゲート電極８を形成する。
【００４９】次に、図５（ｈ）に示すように、ゲート電
極８をマスクとしてシリコン薄膜６に不純物、例えば砒
素を加速電圧８０ｋｅＶ、ドーズ量５．０×１０15／ｃ
ｍ2の条件でイオン注入し、シリコン薄膜６内にイオン
注入層９を形成する。しかる後、減圧ＣＶＤ法で膜厚８
００ｎｍ程度の層間絶縁膜１０を全面に形成し、層間絶
縁膜１０にイオン注入層９に達するコンタクト孔１１を
開孔する。
極８をマスクとしてシリコン薄膜６に不純物、例えば砒
素を加速電圧８０ｋｅＶ、ドーズ量５．０×１０15／ｃ
ｍ2の条件でイオン注入し、シリコン薄膜６内にイオン
注入層９を形成する。しかる後、減圧ＣＶＤ法で膜厚８
００ｎｍ程度の層間絶縁膜１０を全面に形成し、層間絶
縁膜１０にイオン注入層９に達するコンタクト孔１１を
開孔する。
【００５０】次に、図５（ｉ）に示すように、温度９０
０℃、時間３０分の熱処理を施してソース又はドレイン
となる不純物拡散層１２を形成する。しかる後、スパッ
タ法により堆積させた膜厚５００ｎｍ程度のアルミ薄膜
をパターニングし、所望のパターンのアルミ配線１３を
形成する。
０℃、時間３０分の熱処理を施してソース又はドレイン
となる不純物拡散層１２を形成する。しかる後、スパッ
タ法により堆積させた膜厚５００ｎｍ程度のアルミ薄膜
をパターニングし、所望のパターンのアルミ配線１３を
形成する。
【００５１】以上の工程により、トレンチ分離法により
素子分離された素子領域にＮチャネルＭＯＳトランジス
タが形成される。
素子分離された素子領域にＮチャネルＭＯＳトランジス
タが形成される。
【００５２】本実施例においては、トレンチ形成時のプ
ラズマ処理による損傷のために生じた結晶欠陥を埋め込
み酸化物層５の形成時に除去することができるので、シ
リコン薄膜６に結晶欠陥が残存することが殆どなくな
る。従って、本実施例により製造されたＭＯＳトランジ
スタは、トレンチ分離により分離特性が良く、しかもリ
ーク電流等が少なく、従来に比べて大幅に特性が向上す
る。また、トレンチ分離法でフィールド酸化膜２を形成
するので、バーズビークが殆どなく微細化に適したフィ
ールド酸化膜２を形成できる。
ラズマ処理による損傷のために生じた結晶欠陥を埋め込
み酸化物層５の形成時に除去することができるので、シ
リコン薄膜６に結晶欠陥が残存することが殆どなくな
る。従って、本実施例により製造されたＭＯＳトランジ
スタは、トレンチ分離により分離特性が良く、しかもリ
ーク電流等が少なく、従来に比べて大幅に特性が向上す
る。また、トレンチ分離法でフィールド酸化膜２を形成
するので、バーズビークが殆どなく微細化に適したフィ
ールド酸化膜２を形成できる。
【００５３】以上に説明した実施例では、ＮチャネルＭ
ＯＳトランジスタを例に説明したが、ＰチャネルＭＯＳ
トランジスタの場合も殆ど同様である。但し、Ｐ型のシ
リコン基板１を用いる場合には、酸素イオン注入後の熱
処理により埋め込み酸化物層５及びシリコン薄膜６を形
成した後、シリコン薄膜６の全面にリンイオンを加速電
圧３０ｋｅＶ、ドーズ量２．０×１０12／ｃｍ2 の条件
でイオン注入することにより、シリコン薄膜６をＮ型に
変更する。しかる後、イオン注入層９を形成する際の不
純物として砒素等の代わりにホウ素等の不純物をシリコ
ン基板１に加速電圧３０ｋｅＶ、ドーズ量５．０×１０
15／ｃｍ2 の条件でイオン注入すればよい。
ＯＳトランジスタを例に説明したが、ＰチャネルＭＯＳ
トランジスタの場合も殆ど同様である。但し、Ｐ型のシ
リコン基板１を用いる場合には、酸素イオン注入後の熱
処理により埋め込み酸化物層５及びシリコン薄膜６を形
成した後、シリコン薄膜６の全面にリンイオンを加速電
圧３０ｋｅＶ、ドーズ量２．０×１０12／ｃｍ2 の条件
でイオン注入することにより、シリコン薄膜６をＮ型に
変更する。しかる後、イオン注入層９を形成する際の不
純物として砒素等の代わりにホウ素等の不純物をシリコ
ン基板１に加速電圧３０ｋｅＶ、ドーズ量５．０×１０
15／ｃｍ2 の条件でイオン注入すればよい。
【００５４】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、フィールド酸化膜を形成した後に酸素イオン注入を
行い、その後熱処理して、フィールド酸化膜と連続した
埋め込み酸化物層を素子領域に形成するので、シリコン
基板の素子領域に存在する結晶欠陥が従来よりも容易に
除去される。また、シリコン基板にフィールド酸化膜を
形成した後に高温で熱処理を行って埋め込み酸化物層を
形成するので、フィールド酸化膜の形成により生じた結
晶欠陥も同時に除去することができる。
ば、フィールド酸化膜を形成した後に酸素イオン注入を
行い、その後熱処理して、フィールド酸化膜と連続した
埋め込み酸化物層を素子領域に形成するので、シリコン
基板の素子領域に存在する結晶欠陥が従来よりも容易に
除去される。また、シリコン基板にフィールド酸化膜を
形成した後に高温で熱処理を行って埋め込み酸化物層を
形成するので、フィールド酸化膜の形成により生じた結
晶欠陥も同時に除去することができる。
【００５５】この結果、結晶欠陥が殆ど存在しないＳＯ
Ｉ構造の素子領域に各素子を形成することができるよう
になって、接合容量の減少、素子間分離耐圧の向上、ラ
ッチアップの防止等のＳＯＩ構造の利益を享受できると
ともに、半導体装置の特性を向上させることができる。
Ｉ構造の素子領域に各素子を形成することができるよう
になって、接合容量の減少、素子間分離耐圧の向上、ラ
ッチアップの防止等のＳＯＩ構造の利益を享受できると
ともに、半導体装置の特性を向上させることができる。
【図１】本発明の第１実施例によるＭＯＳトランジスタ
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図２】酸素イオンのドーズ量と埋め込み酸化物層及び
シリコン薄膜の膜厚との関係を示すグラフである。
シリコン薄膜の膜厚との関係を示すグラフである。
【図３】本発明の第２実施例によるＭＯＳトランジスタ
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図４】本発明の第３実施例によるＭＯＳトランジスタ
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図５】本発明の第４実施例によるＭＯＳトランジスタ
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ シリコン酸化膜 ４ 酸素イオン注入層 ５ 埋め込み酸化物層 ６ シリコン薄膜 ７ ゲート酸化膜 ８ ゲート電極 ９ イオン注入層 １０ 層間絶縁膜 １１ コンタクト孔 １２ 不純物拡散層 １３ アルミ配線 ２０ サイドウォール酸化膜 ２１ 低濃度イオン注入層 ２２ 高濃度不純物拡散層 ２３ 低濃度不純物拡散層 ３１ パッド酸化膜 ３２ ポリシリコン膜 ３３ シリコン窒化膜 ４１ シリコン酸化膜 ４２ フォトレジスト ４３ 溝（トレンチ） ４４ シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｆ Ｅ 29/786 Ｈ０１Ｌ 21/76 Ｒ 9056−4Ｍ 29/78 ３１１ Ｒ
Claims (5)
- 【請求項１】 半導体基板に素子分離用のフィールド酸
化膜を形成する工程と、 しかる後、上記フィールド酸化膜で囲まれた素子領域の
半導体基板の所定深さ位置に酸素をイオン注入する工程
と、 しかる後、上記半導体基板を高温で熱処理することによ
り、上記素子領域の上記半導体基板の上記所定深さ位置
に上記フィールド酸化膜と連続する埋め込み酸化物層を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 上記熱処理を１２５０℃以上の温度で行
うことを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項３】 上記フィールド酸化膜をＬＯＣＯＳ法に
より形成すること特徴とする請求項１又は２に記載の半
導体装置の製造方法。 - 【請求項４】 上記フィールド酸化膜をポリシリバッフ
ァードＬＯＣＯＳ法により形成すること特徴とする請求
項１又は２に記載の半導体装置の製造方法。 - 【請求項５】 上記フィールド酸化膜をトレンチ分離法
により形成することを特徴とする請求項１又は２に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35187393A JPH07201773A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35187393A JPH07201773A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201773A true JPH07201773A (ja) | 1995-08-04 |
Family
ID=18420198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35187393A Withdrawn JPH07201773A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201773A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074928A (en) * | 1997-02-12 | 2000-06-13 | Nec Corporation | Method of fabricating SOI substrate |
| US6211064B1 (en) | 1998-06-30 | 2001-04-03 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating CMOS device |
| US7425475B2 (en) | 2004-08-26 | 2008-09-16 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device and semiconductor device |
-
1993
- 1993-12-28 JP JP35187393A patent/JPH07201773A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074928A (en) * | 1997-02-12 | 2000-06-13 | Nec Corporation | Method of fabricating SOI substrate |
| US6211064B1 (en) | 1998-06-30 | 2001-04-03 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating CMOS device |
| US7425475B2 (en) | 2004-08-26 | 2008-09-16 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device and semiconductor device |
| US8017492B2 (en) | 2004-08-26 | 2011-09-13 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device and semiconductor device with separation along peeling layer |
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Legal Events
| Date | Code | Title | Description |
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