JPH0722625A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0722625A JPH0722625A JP16687593A JP16687593A JPH0722625A JP H0722625 A JPH0722625 A JP H0722625A JP 16687593 A JP16687593 A JP 16687593A JP 16687593 A JP16687593 A JP 16687593A JP H0722625 A JPH0722625 A JP H0722625A
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Abstract
(57)【要約】
【目的】 高速性を低下させることなくオフ電流を低減
してスタンドバイ状態の消費電力を低減させることがで
きる半導体装置を提供する。 【構成】 単結晶シリコン基板３上に埋め込みＳｉＯ2
層２が形成され、ＳｉＯ 2 層２には単結晶シリコン層１
（ＳＯＩ層）が形成され、単結晶シリコン層１上にはゲ
ート酸化膜を介してゲートポリシリコン４が形成され、
さらに、ドレイン領域７およびソース領域８が形成さ
れ、薄膜ＳＯＩＭＯＳＦＥＴが形成されている。また、
単結晶シリコン層１の周辺部には、埋め込みＳｉＯ2 層
２のバーズビークにより薄くなった単結晶シリコン層１
の周辺部５が形成されており、この周辺部５のうちＭＯ
ＳＦＥＴのチャネル領域６の側壁には、チャネル領域よ
りも高濃度にドープされたチャネル側壁部１１が形成さ
れている。
してスタンドバイ状態の消費電力を低減させることがで
きる半導体装置を提供する。 【構成】 単結晶シリコン基板３上に埋め込みＳｉＯ2
層２が形成され、ＳｉＯ 2 層２には単結晶シリコン層１
（ＳＯＩ層）が形成され、単結晶シリコン層１上にはゲ
ート酸化膜を介してゲートポリシリコン４が形成され、
さらに、ドレイン領域７およびソース領域８が形成さ
れ、薄膜ＳＯＩＭＯＳＦＥＴが形成されている。また、
単結晶シリコン層１の周辺部には、埋め込みＳｉＯ2 層
２のバーズビークにより薄くなった単結晶シリコン層１
の周辺部５が形成されており、この周辺部５のうちＭＯ
ＳＦＥＴのチャネル領域６の側壁には、チャネル領域よ
りも高濃度にドープされたチャネル側壁部１１が形成さ
れている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
構造を採用するＭＯＳＦＥＴのオフ電流低減に有効な技
術に関するものである。
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
構造を採用するＭＯＳＦＥＴのオフ電流低減に有効な技
術に関するものである。
【０００２】
【従来の技術】従来、半導体装置の高速化・高集積化が
進められる中で絶縁体上の単結晶シリコン層（ＳＯＩ
層）に形成したＭＯＳＦＥＴの研究が行われている。特
にＳＯＩ層の厚さがＭＯＳＦＥＴのチャネル領域の最大
空乏層幅よりも薄くチャネル形成時にＳＯＩ層が完全に
空乏化するような場合（以下これを薄膜ＳＯＩＭＯＳＦ
ＥＴという）には、バルクシリコン基板上に形成したＭ
ＯＳＦＥＴに比べ、ショートチャネル効果が抑制でき
る、チャネル中の垂直方向の電界が緩和されるため実効
移動度が向上する、低浮遊容量のため高速動作が可能等
の優れた特性を示すことが知られている。また、ＳＯＩ
上に形成された各ＭＯＳＦＥＴは、絶縁物によって電気
的に完全に分離するようにしているため、バルクシリコ
ン基板上の相補型ＭＯＳ回路で問題となるラッチアップ
現象が起こらないという利点もある。
進められる中で絶縁体上の単結晶シリコン層（ＳＯＩ
層）に形成したＭＯＳＦＥＴの研究が行われている。特
にＳＯＩ層の厚さがＭＯＳＦＥＴのチャネル領域の最大
空乏層幅よりも薄くチャネル形成時にＳＯＩ層が完全に
空乏化するような場合（以下これを薄膜ＳＯＩＭＯＳＦ
ＥＴという）には、バルクシリコン基板上に形成したＭ
ＯＳＦＥＴに比べ、ショートチャネル効果が抑制でき
る、チャネル中の垂直方向の電界が緩和されるため実効
移動度が向上する、低浮遊容量のため高速動作が可能等
の優れた特性を示すことが知られている。また、ＳＯＩ
上に形成された各ＭＯＳＦＥＴは、絶縁物によって電気
的に完全に分離するようにしているため、バルクシリコ
ン基板上の相補型ＭＯＳ回路で問題となるラッチアップ
現象が起こらないという利点もある。
【０００３】そして、各ＭＯＳＦＥＴの分離方法として
は、ＭＯＳＦＥＴ領域を島状に分離するメサ型分離法ま
たは、酸化膜により分離するＬＯＣＯＳ（LOCal Oxidat
ionof Silicon) 分離法等がある。しかし、メサ型分離
法によって分離された薄膜ＳＯＩＭＯＳＦＥＴにおいて
は、図７に示すようにフィールド部４９下が埋め込み酸
化膜４２のみになってしまうため、埋め込み酸化膜４２
が薄い場合にはフィールド部のゲートポリシリコン４４
と埋め込み酸化膜４２と基板４３とで形成される寄生容
量が大きくなり素子の高速化には不利といった問題があ
る。また、ＳＯＩ層側壁部の角の部分４５のゲート酸化
膜４６の膜厚が薄くなり易く、かつ電界集中するためゲ
ート酸化膜耐圧が低下するという問題もある。
は、ＭＯＳＦＥＴ領域を島状に分離するメサ型分離法ま
たは、酸化膜により分離するＬＯＣＯＳ（LOCal Oxidat
ionof Silicon) 分離法等がある。しかし、メサ型分離
法によって分離された薄膜ＳＯＩＭＯＳＦＥＴにおいて
は、図７に示すようにフィールド部４９下が埋め込み酸
化膜４２のみになってしまうため、埋め込み酸化膜４２
が薄い場合にはフィールド部のゲートポリシリコン４４
と埋め込み酸化膜４２と基板４３とで形成される寄生容
量が大きくなり素子の高速化には不利といった問題があ
る。また、ＳＯＩ層側壁部の角の部分４５のゲート酸化
膜４６の膜厚が薄くなり易く、かつ電界集中するためゲ
ート酸化膜耐圧が低下するという問題もある。
【０００４】また、ＬＯＣＯＳ分離法によって分離され
た薄膜ＳＯＩＭＯＳＦＥＴにおいてはメサ型分離法の問
題点は解決できるものの次のような問題がある。基板５
３上に酸化膜５２を形成し、さらにＳＯＩ層５１を形成
した基板において、ＬＯＣＯＳ分離法によってＳＯＩ層
を分離した場合、通常、図８（ａ）に示すようにＳＯＩ
層の周辺部にはバーズビークと呼ばれる横方向に広がる
酸化膜層５６が形成される。これにより、ＳＯＩ層端部
５５が外側に向かって薄くなる。このとき、酸化膜厚差
とマスクとして使用する窒化珪素膜５７とによる応力の
影響でバーズビーク部のＳＯＩ層表面５８には結晶欠陥
が発生する。これを除去するため、図８（ｂ）に示すよ
うに窒化珪素膜５７およびパッド酸化膜５９の除去後、
全面を結晶欠陥が発生している深さまで犠牲酸化し、さ
らに、この犠牲酸化膜６０を除去することで結晶欠陥を
消滅させる方法が一般に行われている。
た薄膜ＳＯＩＭＯＳＦＥＴにおいてはメサ型分離法の問
題点は解決できるものの次のような問題がある。基板５
３上に酸化膜５２を形成し、さらにＳＯＩ層５１を形成
した基板において、ＬＯＣＯＳ分離法によってＳＯＩ層
を分離した場合、通常、図８（ａ）に示すようにＳＯＩ
層の周辺部にはバーズビークと呼ばれる横方向に広がる
酸化膜層５６が形成される。これにより、ＳＯＩ層端部
５５が外側に向かって薄くなる。このとき、酸化膜厚差
とマスクとして使用する窒化珪素膜５７とによる応力の
影響でバーズビーク部のＳＯＩ層表面５８には結晶欠陥
が発生する。これを除去するため、図８（ｂ）に示すよ
うに窒化珪素膜５７およびパッド酸化膜５９の除去後、
全面を結晶欠陥が発生している深さまで犠牲酸化し、さ
らに、この犠牲酸化膜６０を除去することで結晶欠陥を
消滅させる方法が一般に行われている。
【０００５】
【発明が解決しようとする課題】しかしながら、図８
（ｃ）に示すように、この酸化膜６０の除去時にＬＯＣ
ＯＳ酸化で形成された酸化膜５６も同時にオーバーエッ
チングされ、本来残ってほしい部分の酸化膜５６’がエ
ッチングされてしまう。そして、図（ｃ）中のＡ部の拡
大図である図８（ｄ）を見ると、バーズビーク部の薄い
ＳＯＩ層端部５５のところにもゲート酸化膜６１が形成
され、ＳＯＩ層端部５５にもチャネル領域となる部分が
形成されてしまう。すなわち、本来のＭＯＳＦＥＴの側
壁部に寄生ＭＯＳＦＥＴが形成されることになる。この
ＳＯＩ層端部５５に形成されるチャネル領域のしきい値
電圧は中央の平坦なＳＯＩ層領域のしきい値電圧よりも
低くなり、薄膜ＳＯＩＭＯＳＦＥＴとして図９に示すよ
うに、バーズビーク部のＭＯＳＦＥＴによる特性Ｘと平
坦部のＭＯＳＦＥＴによる特性Ｙとが重なり合うような
ドレイン電流−ゲート電圧特性を示す。従って、中央の
平坦なＳＯＩ層領域のしきい値電圧Ｖthを低く設定した
場合には、図９に示すように、オフ状態（ゲート電圧Ｖ
G ＝０Ｖ）でも薄いＳＯＩ層端部５５のＭＯＳＦＥＴが
オンしてしまい、オフ電流が大きくなり素子のスタンド
バイ状態での消費電力が大きくなってしまうという問題
がある。そこで、チャネル領域となるＳＯＩ層領域の不
純物濃度を高くしてしきい値電圧を高く設定すれば、図
９に示す特性曲線がゲート電圧の高い側へシフトしてオ
フ電流を小さくすることができるが、このときには、同
じゲート電圧に対してオン電流が小さくなってしまい、
素子の高速化に不利となってしまう。この問題は特にチ
ャネル領域の不純物濃度が１×１０16ｃｍ-3以上と高い
場合に顕著に現れ、例えばＮ+ ポリシリコンゲートのＮ
チャネル薄膜ＳＯＩＭＯＳＦＥＴやＰ+ ポリシリコンゲ
ートのＰチャネル薄膜ＳＯＩＭＯＳＦＥＴで大きな問題
となる。
（ｃ）に示すように、この酸化膜６０の除去時にＬＯＣ
ＯＳ酸化で形成された酸化膜５６も同時にオーバーエッ
チングされ、本来残ってほしい部分の酸化膜５６’がエ
ッチングされてしまう。そして、図（ｃ）中のＡ部の拡
大図である図８（ｄ）を見ると、バーズビーク部の薄い
ＳＯＩ層端部５５のところにもゲート酸化膜６１が形成
され、ＳＯＩ層端部５５にもチャネル領域となる部分が
形成されてしまう。すなわち、本来のＭＯＳＦＥＴの側
壁部に寄生ＭＯＳＦＥＴが形成されることになる。この
ＳＯＩ層端部５５に形成されるチャネル領域のしきい値
電圧は中央の平坦なＳＯＩ層領域のしきい値電圧よりも
低くなり、薄膜ＳＯＩＭＯＳＦＥＴとして図９に示すよ
うに、バーズビーク部のＭＯＳＦＥＴによる特性Ｘと平
坦部のＭＯＳＦＥＴによる特性Ｙとが重なり合うような
ドレイン電流−ゲート電圧特性を示す。従って、中央の
平坦なＳＯＩ層領域のしきい値電圧Ｖthを低く設定した
場合には、図９に示すように、オフ状態（ゲート電圧Ｖ
G ＝０Ｖ）でも薄いＳＯＩ層端部５５のＭＯＳＦＥＴが
オンしてしまい、オフ電流が大きくなり素子のスタンド
バイ状態での消費電力が大きくなってしまうという問題
がある。そこで、チャネル領域となるＳＯＩ層領域の不
純物濃度を高くしてしきい値電圧を高く設定すれば、図
９に示す特性曲線がゲート電圧の高い側へシフトしてオ
フ電流を小さくすることができるが、このときには、同
じゲート電圧に対してオン電流が小さくなってしまい、
素子の高速化に不利となってしまう。この問題は特にチ
ャネル領域の不純物濃度が１×１０16ｃｍ-3以上と高い
場合に顕著に現れ、例えばＮ+ ポリシリコンゲートのＮ
チャネル薄膜ＳＯＩＭＯＳＦＥＴやＰ+ ポリシリコンゲ
ートのＰチャネル薄膜ＳＯＩＭＯＳＦＥＴで大きな問題
となる。
【０００６】従って、本発明は上記問題点に鑑み、高速
性を低下させることなくオフ電流を低減してスタンドバ
イ状態の消費電力を低減させることのできる半導体装置
を提供することを目的とする。
性を低下させることなくオフ電流を低減してスタンドバ
イ状態の消費電力を低減させることのできる半導体装置
を提供することを目的とする。
【０００７】
【課題を解決するため手段】従って、上記問題点を解決
するために成された本発明による半導体装置は、半導体
基板の表面に絶縁体層を介して薄膜の単結晶半導体層を
形成し、該単結晶半導体層にＬＯＣＯＳ酸化膜により周
囲から分離されたＭＯＳＦＥＴを形成した半導体装置に
おいて、前記ＭＯＳＦＥＴのチャネル領域の側壁部であ
って、前記ＬＯＣＯＳ酸化膜のバーズビークによりその
膜厚が前記単結晶半導体層よりも薄く形成された領域の
少なくとも一部において、前記チャネル領域よりも不純
物濃度を高くしたことを特徴とする。
するために成された本発明による半導体装置は、半導体
基板の表面に絶縁体層を介して薄膜の単結晶半導体層を
形成し、該単結晶半導体層にＬＯＣＯＳ酸化膜により周
囲から分離されたＭＯＳＦＥＴを形成した半導体装置に
おいて、前記ＭＯＳＦＥＴのチャネル領域の側壁部であ
って、前記ＬＯＣＯＳ酸化膜のバーズビークによりその
膜厚が前記単結晶半導体層よりも薄く形成された領域の
少なくとも一部において、前記チャネル領域よりも不純
物濃度を高くしたことを特徴とする。
【０００８】
【作用】本発明によれば、前記ＭＯＳＦＥＴのチャネル
領域の側壁部であって、前記ＬＯＣＯＳ酸化膜のバーズ
ビークによりその膜厚が前記単結晶半導体層よりも薄く
形成された領域の少なくとも一部において、前記チャネ
ル領域よりも不純物濃度を高くするようにしているた
め、前記ＬＯＣＯＳ酸化膜のバーズビークによりその膜
厚が前記単結晶半導体層よりも薄い領域において形成さ
れる寄生ＭＯＳＦＥＴが、前記チャネル領域のしきい値
電圧よりも低い電圧でオンしてしまうことを防ぐことが
できる。
領域の側壁部であって、前記ＬＯＣＯＳ酸化膜のバーズ
ビークによりその膜厚が前記単結晶半導体層よりも薄く
形成された領域の少なくとも一部において、前記チャネ
ル領域よりも不純物濃度を高くするようにしているた
め、前記ＬＯＣＯＳ酸化膜のバーズビークによりその膜
厚が前記単結晶半導体層よりも薄い領域において形成さ
れる寄生ＭＯＳＦＥＴが、前記チャネル領域のしきい値
電圧よりも低い電圧でオンしてしまうことを防ぐことが
できる。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第一の実施例における半導体装
置の構造を示すもので図１（ａ）は平面図、図１（ｂ）
は同図（ａ）のａ−ａ’上における断面構造を示す。図
中３は単結晶シリコン基板であり、この基板３上に埋め
込みＳｉＯ2 層２が形成されており、さらにＳｉＯ2 層
２には薄い単結晶シリコン層１（ＳＯＩ層）が形成さ
れ、単結晶シリコン層１にはＮ+ ポリシリコンゲート４
を持つＮチャネルＭＯＳＦＥＴが形成されている。ただ
しシリコン層１はＭＯＳＦＥＴのチャネル領域の最大空
乏層幅よりも薄くチャネル形成時にＳＯＩ層が完全に空
乏化する厚さになっている。例えばＮチャネルＭＯＳＦ
ＥＴの中央部のチャネル領域６の不純物濃度が８×１０
16ｃｍ-3程度の場合、ＳＯＩ膜厚は１００ｎｍ以下にな
っている。ＳＯＩ層の周辺部には、ＬＯＣＯＳ酸化膜の
バーズビーク領域によってその膜厚が外側に向かって徐
々に薄くなっている周辺部５が形成されている。さらに
この領域の中央部チャネル領域６の側壁部１１において
は、平均的な不純物濃度が例えば２．０×１０17ｃｍ-3
と中央部のチャネル領域６の不純物濃度よりも高くなっ
ている。これにより、中央部のチャネル領域６のしきい
値電圧と周辺部のチャネル領域１１のしきい値電圧はほ
ぼ同じになりゲート電圧ＶG ＝０Ｖの時に流れるオフ電
流を非常に小さくすることができる。
する。図１は、本発明の第一の実施例における半導体装
置の構造を示すもので図１（ａ）は平面図、図１（ｂ）
は同図（ａ）のａ−ａ’上における断面構造を示す。図
中３は単結晶シリコン基板であり、この基板３上に埋め
込みＳｉＯ2 層２が形成されており、さらにＳｉＯ2 層
２には薄い単結晶シリコン層１（ＳＯＩ層）が形成さ
れ、単結晶シリコン層１にはＮ+ ポリシリコンゲート４
を持つＮチャネルＭＯＳＦＥＴが形成されている。ただ
しシリコン層１はＭＯＳＦＥＴのチャネル領域の最大空
乏層幅よりも薄くチャネル形成時にＳＯＩ層が完全に空
乏化する厚さになっている。例えばＮチャネルＭＯＳＦ
ＥＴの中央部のチャネル領域６の不純物濃度が８×１０
16ｃｍ-3程度の場合、ＳＯＩ膜厚は１００ｎｍ以下にな
っている。ＳＯＩ層の周辺部には、ＬＯＣＯＳ酸化膜の
バーズビーク領域によってその膜厚が外側に向かって徐
々に薄くなっている周辺部５が形成されている。さらに
この領域の中央部チャネル領域６の側壁部１１において
は、平均的な不純物濃度が例えば２．０×１０17ｃｍ-3
と中央部のチャネル領域６の不純物濃度よりも高くなっ
ている。これにより、中央部のチャネル領域６のしきい
値電圧と周辺部のチャネル領域１１のしきい値電圧はほ
ぼ同じになりゲート電圧ＶG ＝０Ｖの時に流れるオフ電
流を非常に小さくすることができる。
【００１０】次に、第一の実施例における半導体装置の
具体的な形成方法の一例について図２〜４（各製造工程
毎の要部平面図および断面図）を用いて簡単に説明す
る。図２は、ＳＯＩ層をＬＯＣＯＳ分離法によって分離
し、ゲート酸化膜を形成した後のＮチャネルＭＯＳＦＥ
Ｔのしきい値電圧調整のための不純物のドーピング工程
を示すものである。図２（ａ）は平面図、同図（ｂ）は
（ａ）図のａ−ａ’上における断面図である。この工程
は、ＮチャネルＭＯＳＦＥＴの中央部の平坦なＳＯＩ層
領域６のしきい値電圧調整するもので、ＮチャネルＭＯ
ＳＦＥＴ全体にボロンをイオン注入する工程である。な
お、（ａ）図に示す５ｂの部分はＳＯＩ層周辺の薄肉領
域５のうち、ゲート酸化膜が形成された領域である。従
って、この領域のうち、後の工程においてゲートポリシ
リコンの形成される領域が周辺部チャネル領域となる。
具体的な形成方法の一例について図２〜４（各製造工程
毎の要部平面図および断面図）を用いて簡単に説明す
る。図２は、ＳＯＩ層をＬＯＣＯＳ分離法によって分離
し、ゲート酸化膜を形成した後のＮチャネルＭＯＳＦＥ
Ｔのしきい値電圧調整のための不純物のドーピング工程
を示すものである。図２（ａ）は平面図、同図（ｂ）は
（ａ）図のａ−ａ’上における断面図である。この工程
は、ＮチャネルＭＯＳＦＥＴの中央部の平坦なＳＯＩ層
領域６のしきい値電圧調整するもので、ＮチャネルＭＯ
ＳＦＥＴ全体にボロンをイオン注入する工程である。な
お、（ａ）図に示す５ｂの部分はＳＯＩ層周辺の薄肉領
域５のうち、ゲート酸化膜が形成された領域である。従
って、この領域のうち、後の工程においてゲートポリシ
リコンの形成される領域が周辺部チャネル領域となる。
【００１１】図３は、周辺部の薄いＳＯＩ層領域５のし
きい値電圧調整のための不純物のドーピング工程を示す
ものである。図３（ａ）は平面図、図３（ｂ）は図
（ａ）のａ−ａ’上における断面図である。この工程で
は、中央部の平坦なＳＯＩ層領域６に不純物がドーピン
グされないようレジスト１０でマスクしてボロンをイオ
ン注入し、周辺部の薄いＳＯＩ層のチャネル領域近傍１
１のみの不純物濃度を高くする。この際、次工程でのゲ
ートポリシリコンのパターニングに対して、位置ずれ余
裕をもたすため、ソース・ドレイン方向に少し広めにイ
オン注入する。
きい値電圧調整のための不純物のドーピング工程を示す
ものである。図３（ａ）は平面図、図３（ｂ）は図
（ａ）のａ−ａ’上における断面図である。この工程で
は、中央部の平坦なＳＯＩ層領域６に不純物がドーピン
グされないようレジスト１０でマスクしてボロンをイオ
ン注入し、周辺部の薄いＳＯＩ層のチャネル領域近傍１
１のみの不純物濃度を高くする。この際、次工程でのゲ
ートポリシリコンのパターニングに対して、位置ずれ余
裕をもたすため、ソース・ドレイン方向に少し広めにイ
オン注入する。
【００１２】図４は、ゲートポリシリコン層を堆積して
パターニングした後の状態を示すもので図４（ａ）は平
面図、図４（ｂ）は図（ａ）のａ−ａ’上における断面
図である。ゲートポリシリコン４下の薄いＳＯＩ層周辺
において、図３に示す工程でチャネル領域以外の領域で
高濃度化された領域１１ａについては、この後のソース
・ドレイン層形成のための砒素をゲートポリシリコン４
をマスクとして自己整合的にイオン注入されＮ型化され
る。従って、最終的には周辺部の薄いＳＯＩ層のチャネ
ル領域１１のみがＰ型の高濃度層として残ることにな
る。なお、図３に示す工程は、図２に示す工程の前に行
っても同様の構造が得られる。
パターニングした後の状態を示すもので図４（ａ）は平
面図、図４（ｂ）は図（ａ）のａ−ａ’上における断面
図である。ゲートポリシリコン４下の薄いＳＯＩ層周辺
において、図３に示す工程でチャネル領域以外の領域で
高濃度化された領域１１ａについては、この後のソース
・ドレイン層形成のための砒素をゲートポリシリコン４
をマスクとして自己整合的にイオン注入されＮ型化され
る。従って、最終的には周辺部の薄いＳＯＩ層のチャネ
ル領域１１のみがＰ型の高濃度層として残ることにな
る。なお、図３に示す工程は、図２に示す工程の前に行
っても同様の構造が得られる。
【００１３】図５は、本発明の第二の実施例における半
導体装置の平面図を示し、図６は本発明の第二の実施例
における半導体装置の製造工程のうち、周辺部の薄いＳ
ＯＩ層領域２５のしきい値電圧調整のための不純物のド
ーピング工程を示す平面図である。図５に示すように不
純物濃度が中央部の平坦なＳＯＩ層領域２６よりも高く
なった領域３１が、周辺部の薄いＳＯＩ層チャネル領域
のソース電極２８側半分であっても良い。
導体装置の平面図を示し、図６は本発明の第二の実施例
における半導体装置の製造工程のうち、周辺部の薄いＳ
ＯＩ層領域２５のしきい値電圧調整のための不純物のド
ーピング工程を示す平面図である。図５に示すように不
純物濃度が中央部の平坦なＳＯＩ層領域２６よりも高く
なった領域３１が、周辺部の薄いＳＯＩ層チャネル領域
のソース電極２８側半分であっても良い。
【００１４】第一の実施例ではドレイン電極７に高電圧
が印加されたとき周辺部の薄いＳＯＩ層のチャネル領域
１１の不純物濃度が高いため、ドレインとチャネル領域
間のＰＮ接合にできる空乏層幅が中央部の平坦なＳＯＩ
層領域２６より周辺部の薄いＳＯＩ層のチャネル領域１
１の方が狭くなりソース・ドレイン耐圧が低くなる恐れ
があるが、第二の実施例ではドレイン電極２７側のチャ
ネル領域３２の不純物濃度は中央部の平坦なＳＯＩ層領
域２６と同じなためドレインとチャネル領域間のＰＮ接
合にできる空乏層幅が変化せずソース・ドレイン耐圧が
低くなることはない。
が印加されたとき周辺部の薄いＳＯＩ層のチャネル領域
１１の不純物濃度が高いため、ドレインとチャネル領域
間のＰＮ接合にできる空乏層幅が中央部の平坦なＳＯＩ
層領域２６より周辺部の薄いＳＯＩ層のチャネル領域１
１の方が狭くなりソース・ドレイン耐圧が低くなる恐れ
があるが、第二の実施例ではドレイン電極２７側のチャ
ネル領域３２の不純物濃度は中央部の平坦なＳＯＩ層領
域２６と同じなためドレインとチャネル領域間のＰＮ接
合にできる空乏層幅が変化せずソース・ドレイン耐圧が
低くなることはない。
【００１５】以上の実施例はＮ+ ゲートのＮチャネルＭ
ＯＳＦＥＴの場合で説明したがこの場合だけに限らずＰ
+ ゲートのＰチャネルＭＯＳＦＥＴのように不純物の導
電型が逆の場合にも同様に適用できる。
ＯＳＦＥＴの場合で説明したがこの場合だけに限らずＰ
+ ゲートのＰチャネルＭＯＳＦＥＴのように不純物の導
電型が逆の場合にも同様に適用できる。
【００１６】
【発明の効果】以上のように、本発明によれば、半導体
基板の表面に絶縁層を介して薄膜の単結晶半導体層を形
成し、該単結晶半導体層にＬＯＣＯＳ酸化膜によって周
囲から分離されたＭＯＳＦＥＴにおいて、前記ＬＯＣＯ
Ｓ酸化膜のバーズビークによりその膜厚が薄く形成され
た前記単結晶半導体層に形成される寄生ＭＯＳＦＥＴが
前記ＭＯＳＦＥＴのしきい値電圧よりも低い電圧でオン
してしまうことを防ぐことができるため、前記ＭＯＳＦ
ＥＴのオフ電流を低減してスタンドバイ状態の消費電力
を低減させることができる。また、前記ＭＯＳＦＥＴの
しきい値電圧を上げることなくオフ電流の低減を図って
いるため、素子としての高速性を低下させることはな
い。
基板の表面に絶縁層を介して薄膜の単結晶半導体層を形
成し、該単結晶半導体層にＬＯＣＯＳ酸化膜によって周
囲から分離されたＭＯＳＦＥＴにおいて、前記ＬＯＣＯ
Ｓ酸化膜のバーズビークによりその膜厚が薄く形成され
た前記単結晶半導体層に形成される寄生ＭＯＳＦＥＴが
前記ＭＯＳＦＥＴのしきい値電圧よりも低い電圧でオン
してしまうことを防ぐことができるため、前記ＭＯＳＦ
ＥＴのオフ電流を低減してスタンドバイ状態の消費電力
を低減させることができる。また、前記ＭＯＳＦＥＴの
しきい値電圧を上げることなくオフ電流の低減を図って
いるため、素子としての高速性を低下させることはな
い。
【図１】（ａ）は、本発明の第一の実施例における半導
体装置の平面図である。（ｂ）は、本発明の第一の実施
例における半導体装置の断面図である。
体装置の平面図である。（ｂ）は、本発明の第一の実施
例における半導体装置の断面図である。
【図２】（ａ）は、本発明の第一の実施例における半導
体装置の製造工程を示す平面図である。（ｂ）は、本発
明の第一の実施例における半導体装置の製造工程を示す
断面図である。
体装置の製造工程を示す平面図である。（ｂ）は、本発
明の第一の実施例における半導体装置の製造工程を示す
断面図である。
【図３】（ａ）は、本発明の第一の実施例における半導
体装置の製造工程を示す平面図である。（ｂ）は、本発
明の第一の実施例における半導体装置の製造工程を示す
断面図である。
体装置の製造工程を示す平面図である。（ｂ）は、本発
明の第一の実施例における半導体装置の製造工程を示す
断面図である。
【図４】（ａ）は、本発明の第一の実施例における半導
体装置の製造工程を示す平面図である。（ｂ）は、本発
明の第一の実施例における半導体装置の製造工程を示す
断面図である。
体装置の製造工程を示す平面図である。（ｂ）は、本発
明の第一の実施例における半導体装置の製造工程を示す
断面図である。
【図５】（ａ）は、本発明の第二の実施例における半導
体装置の製造工程を示す平面図である。（ｂ）は、本発
明の第二の実施例における半導体装置の製造工程を示す
断面図である。
体装置の製造工程を示す平面図である。（ｂ）は、本発
明の第二の実施例における半導体装置の製造工程を示す
断面図である。
【図６】（ａ）は、本発明の第二の実施例における半導
体装置の製造工程を示す平面図である。（ｂ）は、本発
明の第二の実施例における半導体装置の製造工程を示す
断面図である。
体装置の製造工程を示す平面図である。（ｂ）は、本発
明の第二の実施例における半導体装置の製造工程を示す
断面図である。
【図７】従来のメサ分離法によって分離された薄膜ＳＯ
ＩＭＯＳＦＥＴの断面図である。
ＩＭＯＳＦＥＴの断面図である。
【図８】（ａ）は、従来のＬＯＣＯＳ分離法によって分
離された薄膜ＳＯＩＭＯＳＦＥＴの製造工程断面図であ
る。（ｂ）は、従来のＬＯＣＯＳ分離法によって分離さ
れた薄膜ＳＯＩＭＯＳＦＥＴの製造工程断面図である。
（ｃ）は、従来のＬＯＣＯＳ分離法によって分離された
薄膜ＳＯＩＭＯＳＦＥＴの製造工程断面図である。
（ｄ）は、従来のＬＯＣＯＳ分離法によって分離された
薄膜ＳＯＩＭＯＳＦＥＴの製造工程断面図である。
離された薄膜ＳＯＩＭＯＳＦＥＴの製造工程断面図であ
る。（ｂ）は、従来のＬＯＣＯＳ分離法によって分離さ
れた薄膜ＳＯＩＭＯＳＦＥＴの製造工程断面図である。
（ｃ）は、従来のＬＯＣＯＳ分離法によって分離された
薄膜ＳＯＩＭＯＳＦＥＴの製造工程断面図である。
（ｄ）は、従来のＬＯＣＯＳ分離法によって分離された
薄膜ＳＯＩＭＯＳＦＥＴの製造工程断面図である。
【図９】従来のＬＯＣＯＳ分離法によって分離された薄
膜ＳＯＩＭＯＳＦＥＴのドレイン電流−ゲート電圧特性
を示す図である。
膜ＳＯＩＭＯＳＦＥＴのドレイン電流−ゲート電圧特性
を示す図である。
１ 単結晶シリコン層 ２ 埋め込みＳｉＯ2 層 ３ 単結晶シリコン基板 ４ ゲートポリシリコン ５ 周辺部 ６ 中央部チャネル領域 ７ ドレイン領域 ８ ソース領域 １１ チャネル側壁部
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8122−4Ｍ Ｈ０１Ｌ 21/84 9056−4Ｍ 29/78 ３１１ Ｒ
Claims (1)
- 【請求項１】 半導体基板の表面に絶縁体層を介して薄
膜の単結晶半導体層を形成し、該単結晶半導体層にＬＯ
ＣＯＳ酸化膜により周囲から分離されたＭＯＳＦＥＴを
形成した半導体装置において、 前記ＭＯＳＦＥＴのチャネル領域の側壁部であって、前
記ＬＯＣＯＳ酸化膜のバーズビークによりその膜厚が前
記単結晶半導体層よりも薄く形成された領域の少なくと
も一部において、前記チャネル領域よりも不純物濃度を
高くしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16687593A JPH0722625A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16687593A JPH0722625A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722625A true JPH0722625A (ja) | 1995-01-24 |
Family
ID=15839250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16687593A Pending JPH0722625A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722625A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046088A (ja) * | 2001-07-31 | 2003-02-14 | Sony Corp | 半導体装置及びその製造方法 |
| JP2007123519A (ja) * | 2005-10-27 | 2007-05-17 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2007251146A (ja) * | 2006-02-20 | 2007-09-27 | Seiko Instruments Inc | 半導体装置 |
-
1993
- 1993-07-06 JP JP16687593A patent/JPH0722625A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046088A (ja) * | 2001-07-31 | 2003-02-14 | Sony Corp | 半導体装置及びその製造方法 |
| JP2007123519A (ja) * | 2005-10-27 | 2007-05-17 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2007251146A (ja) * | 2006-02-20 | 2007-09-27 | Seiko Instruments Inc | 半導体装置 |
| KR101326393B1 (ko) * | 2006-02-20 | 2013-11-11 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011127 |