JPH10294465A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10294465A JPH10294465A JP9100093A JP10009397A JPH10294465A JP H10294465 A JPH10294465 A JP H10294465A JP 9100093 A JP9100093 A JP 9100093A JP 10009397 A JP10009397 A JP 10009397A JP H10294465 A JPH10294465 A JP H10294465A
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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Abstract
(57)【要約】
【目的】 レイアウト面積を増大させることなく、チャ
ネル領域（ボディ領域）にソース領域とは独立に電圧を
印加できるようにする。 【構成】 ＳＯＩ基板の埋め込み酸化膜２上にチャネル
領域５となる島状のｐ型半導体領域を形成し、ゲート絶
縁膜７を介してゲート電極８を形成する。ドレイン領域
３を埋め込み酸化膜２に達するように形成し、ソース領
域４と埋め込み酸化膜２との間には高濃度ｐ型領域６を
介在させる。ドレイン領域３とソース領域４に達するコ
ンタクトホール１４を開孔し、またソース領域４を貫通
して高濃度ｐ型領域６に達するボディコンタクトホール
１５を開孔する。コンタクトホール１４、１５の内壁に
サイドウォール１２を形成し、コンタクトホール１４、
１５を介して各領域と接続される金属配線１１を形成す
る。
ネル領域（ボディ領域）にソース領域とは独立に電圧を
印加できるようにする。 【構成】 ＳＯＩ基板の埋め込み酸化膜２上にチャネル
領域５となる島状のｐ型半導体領域を形成し、ゲート絶
縁膜７を介してゲート電極８を形成する。ドレイン領域
３を埋め込み酸化膜２に達するように形成し、ソース領
域４と埋め込み酸化膜２との間には高濃度ｐ型領域６を
介在させる。ドレイン領域３とソース領域４に達するコ
ンタクトホール１４を開孔し、またソース領域４を貫通
して高濃度ｐ型領域６に達するボディコンタクトホール
１５を開孔する。コンタクトホール１４、１５の内壁に
サイドウォール１２を形成し、コンタクトホール１４、
１５を介して各領域と接続される金属配線１１を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にＳＯＩ型の半導体装置に関するものである。
特にＳＯＩ型の半導体装置に関するものである。
【０００２】
【従来の技術】ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓ
ｕｌａｔｏｒ）デバイスは、素子分離が容易で高集積化
に適していること、ラッチアップフリーであること、ソ
ース・ドレイン領域の接合容量が低く高速動作が可能で
あること等、バルク型デバイスに対して多くの利点を有
することから、その開発が精力的に進められている。図
７にＳＯＩ基板上に形成されたＭＯＳデバイス（ここで
はｎチャネルＭＯＳトランジスタを例に挙げる）の一般
的な構成を示す（以下、この構造を第１の従来例とい
う）。図７において、１はシリコン基板、２はＳＯＩ基
板の埋め込み酸化膜、３、４は、それぞれＳＯＩ基板の
シリコン層に形成されたｎ+ 型のドレイン領域とソース
領域、５は、ＳＯＩ基板のシリコン層に形成されたｐ-
型のチャネル領域、７はゲート絶縁膜、８はゲート電
極、９はサイドウォール、１０は層間絶縁膜、１１は金
属配線である。
ｕｌａｔｏｒ）デバイスは、素子分離が容易で高集積化
に適していること、ラッチアップフリーであること、ソ
ース・ドレイン領域の接合容量が低く高速動作が可能で
あること等、バルク型デバイスに対して多くの利点を有
することから、その開発が精力的に進められている。図
７にＳＯＩ基板上に形成されたＭＯＳデバイス（ここで
はｎチャネルＭＯＳトランジスタを例に挙げる）の一般
的な構成を示す（以下、この構造を第１の従来例とい
う）。図７において、１はシリコン基板、２はＳＯＩ基
板の埋め込み酸化膜、３、４は、それぞれＳＯＩ基板の
シリコン層に形成されたｎ+ 型のドレイン領域とソース
領域、５は、ＳＯＩ基板のシリコン層に形成されたｐ-
型のチャネル領域、７はゲート絶縁膜、８はゲート電
極、９はサイドウォール、１０は層間絶縁膜、１１は金
属配線である。
【０００３】図７に示すトランジスタ動作をさせるに
は、ソース領域に接地電位を与え、ゲート電極８とドレ
イン領域３に正の電圧を印加する。ここで、ドレイン電
圧を高くするとドレイン領域３とチャネル領域５との接
合部で電界が強くなるために、電子・正孔対が発生す
る。電子はドレイン領域３に吸収され、正孔の一部はソ
ース領域４に吸収されるが、残りの正孔はチャネル領域
５に留まることになる。このためにこのデバイスでは、
チャネル領域の電位が上昇し、その結果しきい値電圧が
低下し、またあるドレイン電圧でドレイン電流が急に増
大するキンク特性が観測される。
は、ソース領域に接地電位を与え、ゲート電極８とドレ
イン領域３に正の電圧を印加する。ここで、ドレイン電
圧を高くするとドレイン領域３とチャネル領域５との接
合部で電界が強くなるために、電子・正孔対が発生す
る。電子はドレイン領域３に吸収され、正孔の一部はソ
ース領域４に吸収されるが、残りの正孔はチャネル領域
５に留まることになる。このためにこのデバイスでは、
チャネル領域の電位が上昇し、その結果しきい値電圧が
低下し、またあるドレイン電圧でドレイン電流が急に増
大するキンク特性が観測される。
【０００４】さらにドレイン電圧を上げていくと、ソー
ス領域４からチャネル領域５に電子が注入される割合が
増大し、寄生バイポーラ動作領域に入りドレイン電流が
急増してトランジスタの耐圧が低下する。これらのキン
ク特性や寄生バイポーラ動作は、このトランジスタの出
力波形を著しく歪ませる。そこで、キンク特性や寄生バ
イポーラ動作の原因となるチャネル部の正孔を吸収する
ための様々な構造が提案されている。
ス領域４からチャネル領域５に電子が注入される割合が
増大し、寄生バイポーラ動作領域に入りドレイン電流が
急増してトランジスタの耐圧が低下する。これらのキン
ク特性や寄生バイポーラ動作は、このトランジスタの出
力波形を著しく歪ませる。そこで、キンク特性や寄生バ
イポーラ動作の原因となるチャネル部の正孔を吸収する
ための様々な構造が提案されている。
【０００５】図８は、特開平２−２８０３７１号公報に
て提案されたＭＯＳトランジスタの構造を示す断面図で
ある（以下、この構造を第２の従来例という）。同図に
おいて、図７に示した第１の従来例の部分と対応する個
所には同一の参照番号が付せられている。この第２の従
来例では、図８に示されるように、ソース・ドレイン領
域の下に高濃度ｐ型領域６を設け、ソース部のコンタク
トホールをこの高濃度ｐ型領域６に届くように開口し、
このコンタクトホール埋め込む金属配線１１によりソー
ス領域とｐ型領域６とを短絡する。これにより、チャネ
ル領域５から金属配線１１に至る電流パスが形成される
ことになり、チャネル部に発生した正孔を引き抜くこと
が可能になる。
て提案されたＭＯＳトランジスタの構造を示す断面図で
ある（以下、この構造を第２の従来例という）。同図に
おいて、図７に示した第１の従来例の部分と対応する個
所には同一の参照番号が付せられている。この第２の従
来例では、図８に示されるように、ソース・ドレイン領
域の下に高濃度ｐ型領域６を設け、ソース部のコンタク
トホールをこの高濃度ｐ型領域６に届くように開口し、
このコンタクトホール埋め込む金属配線１１によりソー
ス領域とｐ型領域６とを短絡する。これにより、チャネ
ル領域５から金属配線１１に至る電流パスが形成される
ことになり、チャネル部に発生した正孔を引き抜くこと
が可能になる。
【０００６】図９は、特開平４−２５９２５９号公報に
て提案されたＭＯＳトランジスタの構造を示す断面図で
ある（以下、この構造を第３の従来例という）。この第
３の従来例では、図９に示されるように、チャネル領域
５と同等の不純物濃度の低濃度ｐ型領域５ａをチャネル
領域５に隣接して設け、この低濃度ｐ型領域５ａ内にソ
ース領域４を形成している。そして、低濃度ｐ型領域５
ａのチャネル領域５とは反対側にチャネル部の電位を固
定するための高濃度ｐ型領域６を設け、これにコンタク
トホールを介して金属配線１１を接続する。これによ
り、チャネル部に発生した正孔を低濃度ｐ型領域５ａ、
高濃度ｐ型領域６を介して引き抜くことができる。
て提案されたＭＯＳトランジスタの構造を示す断面図で
ある（以下、この構造を第３の従来例という）。この第
３の従来例では、図９に示されるように、チャネル領域
５と同等の不純物濃度の低濃度ｐ型領域５ａをチャネル
領域５に隣接して設け、この低濃度ｐ型領域５ａ内にソ
ース領域４を形成している。そして、低濃度ｐ型領域５
ａのチャネル領域５とは反対側にチャネル部の電位を固
定するための高濃度ｐ型領域６を設け、これにコンタク
トホールを介して金属配線１１を接続する。これによ
り、チャネル部に発生した正孔を低濃度ｐ型領域５ａ、
高濃度ｐ型領域６を介して引き抜くことができる。
【０００７】さらに、図１０は、IEEE TRANSACTIONS ON
ELECTRON DEVICES,VOL.35,NO.8,AUG.1988 pp.1391-139
3 にて開示されたＭＯＳトランジスタの構成を示す平面
図であり、また図１１（ａ）、（ｂ）はそれぞれ図１０
のＡ−Ａ線とＢ−Ｂ線での断面図である（以下、この構
造を第４の従来例という）。この第４の従来例では、図
１０、図１１に示されるように、ドレイン領域３とソー
ス領域４下にチャネル領域５と同一不純物濃度の低濃度
ｐ型領域５ａが設けられており、そしてソース側の領域
はｎ+ 型のソース領域４とチャネル電位を固定するため
の高濃度ｐ型領域６とに分割されている。
ELECTRON DEVICES,VOL.35,NO.8,AUG.1988 pp.1391-139
3 にて開示されたＭＯＳトランジスタの構成を示す平面
図であり、また図１１（ａ）、（ｂ）はそれぞれ図１０
のＡ−Ａ線とＢ−Ｂ線での断面図である（以下、この構
造を第４の従来例という）。この第４の従来例では、図
１０、図１１に示されるように、ドレイン領域３とソー
ス領域４下にチャネル領域５と同一不純物濃度の低濃度
ｐ型領域５ａが設けられており、そしてソース側の領域
はｎ+ 型のソース領域４とチャネル電位を固定するため
の高濃度ｐ型領域６とに分割されている。
【０００８】
【発明が解決しようとする課題】上述した第２の従来例
（図８）では、チャネル電位をソース電位に固定する方
式を採用しているため、ソース電位を独立に制御してこ
れによりトランジスタのしきい値を制御することができ
ないという問題点がある。さらに、この従来例では、ド
レイン領域底面にｐｎ接合が形成されているため、その
接合容量によりデバイスの動作速度が低下するという欠
点もある（この点は第４の従来例も同様である）。ま
た、第３の従来例（図９）においては、上記第２の従来
例の上記２つの問題点は解決されているものの、独立に
チャネル電位を制御することができるようにするために
ソース領域の外周部にチャネル領域と同一導電型の高濃
度不純物領域を形成し、この不純物領域に金属配線との
コンタクトをとるための領域を設ける必要があるため、
レイアウト面積が広くなり素子の集積度が低下するとい
う問題点がある。さらに、第４の従来例（図１０、図１
１）では、ソース領域を平面的に分割しているため、ト
ランジスタのソース領域の幅が狭くなることによりトラ
ンジスタの駆動電流が低下する。また、駆動電流を低下
させないようにするには素子サイズを例えば２倍とする
必要があり、結果的に集積度の低下を招くことになる。
（図８）では、チャネル電位をソース電位に固定する方
式を採用しているため、ソース電位を独立に制御してこ
れによりトランジスタのしきい値を制御することができ
ないという問題点がある。さらに、この従来例では、ド
レイン領域底面にｐｎ接合が形成されているため、その
接合容量によりデバイスの動作速度が低下するという欠
点もある（この点は第４の従来例も同様である）。ま
た、第３の従来例（図９）においては、上記第２の従来
例の上記２つの問題点は解決されているものの、独立に
チャネル電位を制御することができるようにするために
ソース領域の外周部にチャネル領域と同一導電型の高濃
度不純物領域を形成し、この不純物領域に金属配線との
コンタクトをとるための領域を設ける必要があるため、
レイアウト面積が広くなり素子の集積度が低下するとい
う問題点がある。さらに、第４の従来例（図１０、図１
１）では、ソース領域を平面的に分割しているため、ト
ランジスタのソース領域の幅が狭くなることによりトラ
ンジスタの駆動電流が低下する。また、駆動電流を低下
させないようにするには素子サイズを例えば２倍とする
必要があり、結果的に集積度の低下を招くことになる。
【０００９】したがって、本発明の解決すべき課題は、
デバイスのレイアウト面積を広げることなく、またデバ
イスの駆動能力を低下させることなく、ＳＯＩ型デバイ
スのチャネル部の電位をソース部とは独立に制御できる
半導体装置を提供できるようにすることである。
デバイスのレイアウト面積を広げることなく、またデバ
イスの駆動能力を低下させることなく、ＳＯＩ型デバイ
スのチャネル部の電位をソース部とは独立に制御できる
半導体装置を提供できるようにすることである。
【００１０】
【課題を解決するための手段】上述した本発明の課題
は、 ソース領域の下にチャネル領域と同一導電型の半導
体領域を設け、 前記半導体領域およびソース・ドレイン領域に到達
するコンタクトホールを設け、該コンタクトホールの内
壁にサイドウォールを形成する、ことによって、解決す
ることができる。
は、 ソース領域の下にチャネル領域と同一導電型の半導
体領域を設け、 前記半導体領域およびソース・ドレイン領域に到達
するコンタクトホールを設け、該コンタクトホールの内
壁にサイドウォールを形成する、ことによって、解決す
ることができる。
【００１１】
【発明の実施の形態】本発明による半導体装置は、ゲー
ト電極（８）と、ゲート電極下に形成されたゲート絶縁
膜（７）と絶縁性薄膜（２）または絶縁性基板との間に
形成された第１導電型のチャネル領域（５）と、前記チ
ャネル領域を挟んで形成された第２導電型のソース領域
（４）およびドレイン領域（３）と、前記ソース領域と
前記絶縁性薄膜または絶縁性基板との間に形成された、
一端が前記チャネル領域に接触する第１導電型半導体領
域（６；５ａ）と、前記ソース領域およびドレイン領域
上に形成された層間絶縁膜（１０）と、を有し、前記層
間絶縁膜を貫通するコンタクトホール内に形成された導
電体によってソース領域およびドレイン領域が前記層間
絶縁膜上に引き出され、前記層間絶縁膜および前記ソー
ス領域を貫通するボディコンタクトホール内に形成され
た導電体によって前記第１導電型半導体領域が前記層間
絶縁膜上に引き出されているものであって、前記コンタ
クトホールおよび前記ボディコンタクトホールの内壁に
は絶縁物からなるサイドウォール（１２）が形成されて
いることを特徴としている。
ト電極（８）と、ゲート電極下に形成されたゲート絶縁
膜（７）と絶縁性薄膜（２）または絶縁性基板との間に
形成された第１導電型のチャネル領域（５）と、前記チ
ャネル領域を挟んで形成された第２導電型のソース領域
（４）およびドレイン領域（３）と、前記ソース領域と
前記絶縁性薄膜または絶縁性基板との間に形成された、
一端が前記チャネル領域に接触する第１導電型半導体領
域（６；５ａ）と、前記ソース領域およびドレイン領域
上に形成された層間絶縁膜（１０）と、を有し、前記層
間絶縁膜を貫通するコンタクトホール内に形成された導
電体によってソース領域およびドレイン領域が前記層間
絶縁膜上に引き出され、前記層間絶縁膜および前記ソー
ス領域を貫通するボディコンタクトホール内に形成され
た導電体によって前記第１導電型半導体領域が前記層間
絶縁膜上に引き出されているものであって、前記コンタ
クトホールおよび前記ボディコンタクトホールの内壁に
は絶縁物からなるサイドウォール（１２）が形成されて
いることを特徴としている。
【００１２】［作用］本発明の半導体装置においては、
ソース領域内にソース領域に到達するコンタクトホール
とは別にこれより深くチャネル領域と同一導電型の半導
体領域にまで到達するボディコンタクトホールを設け、
それぞれのコンタクトホールの内壁にサイドウォールを
設けたものであるので、ソース領域とは独立にチャネル
領域の電位を制御することが可能になる。また、チャネ
ル領域の電位を固定するためのボディコンタクトホール
はソース領域内に形成されるので、レイアウト面積を増
加させないようにすることができる。
ソース領域内にソース領域に到達するコンタクトホール
とは別にこれより深くチャネル領域と同一導電型の半導
体領域にまで到達するボディコンタクトホールを設け、
それぞれのコンタクトホールの内壁にサイドウォールを
設けたものであるので、ソース領域とは独立にチャネル
領域の電位を制御することが可能になる。また、チャネ
ル領域の電位を固定するためのボディコンタクトホール
はソース領域内に形成されるので、レイアウト面積を増
加させないようにすることができる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例の半導体装置
を示す平面図であり、図２（ａ）は図１のＡ−Ａ線で
の、また図２（ｂ）は図１のＢ−Ｂ線での断面図であ
る。図１、図２において、図７などに示された従来例の
部分と共通する部分には同一の参照番号が付せられてい
る。本実施例の半導体装置においては、図１に示される
ように、ソース領域４内にソース・ドレイン領域を引き
出すための通常のコンタクトホール１４とは別にボディ
領域（チャネル領域と同一導電型の基体領域）を引き出
すためのボディコンタクトホール１５が開口されてい
る。ここで、ボディコンタクトホール１５は、ソース領
域の下のチャネル領域と同一導電型の領域との接続を可
能にするために、コンタクトホール１４よりも深く形成
されている（図２参照）。また、コンタクトホール１４
およびボディコンタクトホール１５の内壁には絶縁物か
らなるサイドウォール１２が形成されている。
て説明する。図１は本発明の第１の実施例の半導体装置
を示す平面図であり、図２（ａ）は図１のＡ−Ａ線で
の、また図２（ｂ）は図１のＢ−Ｂ線での断面図であ
る。図１、図２において、図７などに示された従来例の
部分と共通する部分には同一の参照番号が付せられてい
る。本実施例の半導体装置においては、図１に示される
ように、ソース領域４内にソース・ドレイン領域を引き
出すための通常のコンタクトホール１４とは別にボディ
領域（チャネル領域と同一導電型の基体領域）を引き出
すためのボディコンタクトホール１５が開口されてい
る。ここで、ボディコンタクトホール１５は、ソース領
域の下のチャネル領域と同一導電型の領域との接続を可
能にするために、コンタクトホール１４よりも深く形成
されている（図２参照）。また、コンタクトホール１４
およびボディコンタクトホール１５の内壁には絶縁物か
らなるサイドウォール１２が形成されている。
【００１４】図２に示されるように、ドレイン領域３は
埋め込み酸化膜２に直接接触するように形成されるが、
ソース領域４領域下にはチャネル領域と接触するこれと
同一導電型の高濃度ｐ型領域６が配置される。そして、
ドレイン領域３とソース領域４上にはこれらの領域の表
面を露出させるコンタクトホール１４が開孔されてい
る。さらに、高濃度ｐ型領域６上には、層間絶縁膜１０
およびソース領域４を貫通して高濃度ｐ型領域６の内部
にまで至るボディコンタクトホール１５が開孔されてい
る。そして、コンタクトホール１４およびボディコンタ
クトホール１５の内面にはシリコン酸化膜からなるサイ
ドウォール１２が形成されている。この構成によれば、
高濃度ｐ型領域６をソース領域４と短絡させないで層間
絶縁膜上に引き出すことが可能になる。よって、本発明
によれば、ソース領域４とは独立にチャネル領域の電位
を制御することが可能になり、チャネル電位によりトラ
ンジスタのしきい値を所望の値に制御することが可能と
なる。また、チャネル領域に対する電流パスが確保され
ているため、キンク特性や寄生バイポーラ効果の原因と
なる正孔を吸収することができる。
埋め込み酸化膜２に直接接触するように形成されるが、
ソース領域４領域下にはチャネル領域と接触するこれと
同一導電型の高濃度ｐ型領域６が配置される。そして、
ドレイン領域３とソース領域４上にはこれらの領域の表
面を露出させるコンタクトホール１４が開孔されてい
る。さらに、高濃度ｐ型領域６上には、層間絶縁膜１０
およびソース領域４を貫通して高濃度ｐ型領域６の内部
にまで至るボディコンタクトホール１５が開孔されてい
る。そして、コンタクトホール１４およびボディコンタ
クトホール１５の内面にはシリコン酸化膜からなるサイ
ドウォール１２が形成されている。この構成によれば、
高濃度ｐ型領域６をソース領域４と短絡させないで層間
絶縁膜上に引き出すことが可能になる。よって、本発明
によれば、ソース領域４とは独立にチャネル領域の電位
を制御することが可能になり、チャネル電位によりトラ
ンジスタのしきい値を所望の値に制御することが可能と
なる。また、チャネル領域に対する電流パスが確保され
ているため、キンク特性や寄生バイポーラ効果の原因と
なる正孔を吸収することができる。
【００１５】次に、図１および図２に示した本発明の第
１の実施例の製造方法の一例を図３〜図５の製造工程順
の断面図を用いて説明する。なお、図３〜図５は、図１
のＢ−Ｂ線での断面を示している。ＳＯＩ基板のシリコ
ン層を所望の厚さ、例えば１５０ｎｍに薄膜化し公知の
方法例えばメサ型分離法により素子分離を行う。この素
子分離工程の前または後に、イオン注入によりボロンを
１０17〜１０18ｃｍ-3程度の濃度になるようにチャネル
ドープして、チャネル領域５となるｐ- 型層を形成す
る。
１の実施例の製造方法の一例を図３〜図５の製造工程順
の断面図を用いて説明する。なお、図３〜図５は、図１
のＢ−Ｂ線での断面を示している。ＳＯＩ基板のシリコ
ン層を所望の厚さ、例えば１５０ｎｍに薄膜化し公知の
方法例えばメサ型分離法により素子分離を行う。この素
子分離工程の前または後に、イオン注入によりボロンを
１０17〜１０18ｃｍ-3程度の濃度になるようにチャネル
ドープして、チャネル領域５となるｐ- 型層を形成す
る。
【００１６】そして熱酸化法により例えば７ｎｍのゲー
ト酸化膜７を形成した後、減圧ＣＶＤ法およびイオン注
入によりリンが高濃度にドープされたポリシリコン膜を
形成しこれをフォトリソグラフィ法および異方性ドライ
エッチングによりパターニングしてゲート電極８を形成
する。次に、ＣＶＤ法により例えば１００ｎｍのシリコ
ン酸化膜を被着しこれをエッチバックしてサイドウォー
ル９を形成する〔図３（ａ）〕。次に、ソース形成領域
上をマスクするフォトレジスト膜１３ａを形成し、例え
ばひ素を８０ｋｅＶの注入エネルギーで、５×１０20ｃ
ｍ-3程度の濃度になるように注入し、ドレイン領域３を
形成する〔図３（ｂ）〕。次に、ドレイン形成領域上を
マスクするフォトレジスト膜１３ｂを形成し、例えばボ
ロンを６０ｋｅＶの注入エネルギーで１×１０20ｃｍ-3
程度の濃度になるように注入し、さらに例えばひ素を３
０ｋｅＶの注入エネルギーで５×１０20ｃｍ-3程度の濃
度になるように浅い打ち返し注入を行い、ソース領域４
とチャネル領域に接続される高濃度ｐ型領域６を形成す
る〔図３（ｃ）〕。
ト酸化膜７を形成した後、減圧ＣＶＤ法およびイオン注
入によりリンが高濃度にドープされたポリシリコン膜を
形成しこれをフォトリソグラフィ法および異方性ドライ
エッチングによりパターニングしてゲート電極８を形成
する。次に、ＣＶＤ法により例えば１００ｎｍのシリコ
ン酸化膜を被着しこれをエッチバックしてサイドウォー
ル９を形成する〔図３（ａ）〕。次に、ソース形成領域
上をマスクするフォトレジスト膜１３ａを形成し、例え
ばひ素を８０ｋｅＶの注入エネルギーで、５×１０20ｃ
ｍ-3程度の濃度になるように注入し、ドレイン領域３を
形成する〔図３（ｂ）〕。次に、ドレイン形成領域上を
マスクするフォトレジスト膜１３ｂを形成し、例えばボ
ロンを６０ｋｅＶの注入エネルギーで１×１０20ｃｍ-3
程度の濃度になるように注入し、さらに例えばひ素を３
０ｋｅＶの注入エネルギーで５×１０20ｃｍ-3程度の濃
度になるように浅い打ち返し注入を行い、ソース領域４
とチャネル領域に接続される高濃度ｐ型領域６を形成す
る〔図３（ｃ）〕。
【００１７】次いで、例えば１０００℃、１０秒のＲＴ
Ａ（rapid thermal anneal）で不純物の活性化を行った
後、ＣＶＤ法によりＢＰＳＧ等からなる層間絶縁膜１０
を堆積し、リフローにより平坦化した後、フォトリソグ
ラフィ法およびドライエッチングによりコンタクトホー
ルをソース、ドレイン領域の表面で止まるように開孔す
る〔図４（ｄ）〕。そしてボディコンタクトホール形成
領域上に開口を有するフォトレジスト１３ｃを形成し、
酸化膜に対して選択性の高いシリコンの異方性エッチン
グを行って、高濃度ｐ型領域６の途中で止まるボディコ
ンタクトホール１５を形成する〔図４（ｅ）〕。次に、
ＣＶＤ法によりシリコン酸化膜１２ａを２０ｎｍの膜厚
に堆積し〔図４（ｆ）〕、異方性エッチングを行って、
コンタクトホール１４、１５の側面にサイドウォール１
２を形成する〔図５（ｇ）〕。最後に、アルミニウム合
金等をスパッタ法等で堆積し、フォトレジスト膜をマス
クにこれをパターニングして金属配線１１を形成する
〔図５（ｈ）〕。
Ａ（rapid thermal anneal）で不純物の活性化を行った
後、ＣＶＤ法によりＢＰＳＧ等からなる層間絶縁膜１０
を堆積し、リフローにより平坦化した後、フォトリソグ
ラフィ法およびドライエッチングによりコンタクトホー
ルをソース、ドレイン領域の表面で止まるように開孔す
る〔図４（ｄ）〕。そしてボディコンタクトホール形成
領域上に開口を有するフォトレジスト１３ｃを形成し、
酸化膜に対して選択性の高いシリコンの異方性エッチン
グを行って、高濃度ｐ型領域６の途中で止まるボディコ
ンタクトホール１５を形成する〔図４（ｅ）〕。次に、
ＣＶＤ法によりシリコン酸化膜１２ａを２０ｎｍの膜厚
に堆積し〔図４（ｆ）〕、異方性エッチングを行って、
コンタクトホール１４、１５の側面にサイドウォール１
２を形成する〔図５（ｇ）〕。最後に、アルミニウム合
金等をスパッタ法等で堆積し、フォトレジスト膜をマス
クにこれをパターニングして金属配線１１を形成する
〔図５（ｈ）〕。
【００１８】図６は、本発明の第２の実施例を示す断面
図である。本実施例の先の実施例と相違する点は、チャ
ネル領域５と同一濃度の低濃度ｐ型領域５ａがソース領
域下まで延長され、コンタクトをとるための高濃度ｐ型
領域６がボディコンタクトホール１５直下に限定されて
形成されている点である。このような構造でもソース領
域とは独立にチャネル領域の電位を固定することがで
き、第１の実施例と同様の効果を得ることができる。こ
の第２の実施例の半導体装置は、図３〜図５に示した工
程とほぼ同様の工程により形成することができる。但
し、図３（ｃ）の工程では、ボロンをイオン注入するこ
となく、ヒ素のみのイオン注入を行う。また、図４
（ｅ）の工程に続けて、ボロンのイオン注入を行う。若
しくは、図５（ｇ）の工程の後、フォトレジスト膜によ
ってコンタクトホール１４のみをマスクし、ボロンのイ
オン注入を行う。
図である。本実施例の先の実施例と相違する点は、チャ
ネル領域５と同一濃度の低濃度ｐ型領域５ａがソース領
域下まで延長され、コンタクトをとるための高濃度ｐ型
領域６がボディコンタクトホール１５直下に限定されて
形成されている点である。このような構造でもソース領
域とは独立にチャネル領域の電位を固定することがで
き、第１の実施例と同様の効果を得ることができる。こ
の第２の実施例の半導体装置は、図３〜図５に示した工
程とほぼ同様の工程により形成することができる。但
し、図３（ｃ）の工程では、ボロンをイオン注入するこ
となく、ヒ素のみのイオン注入を行う。また、図４
（ｅ）の工程に続けて、ボロンのイオン注入を行う。若
しくは、図５（ｇ）の工程の後、フォトレジスト膜によ
ってコンタクトホール１４のみをマスクし、ボロンのイ
オン注入を行う。
【００１９】上述した実施例ではｎチャネル型のＭＯＳ
デバイスについて説明したが、本発明はｐチャネル型Ｍ
ＯＳデバイスにも適用が可能なものであり、さらにＣＭ
ＯＳのデバイスについても適用が可能である。また、実
施例ではＳＯＩ基板を用いた半導体装置について説明し
たが、ＳＯＳ（Silicon on Saphire）などのように絶縁
性基板上に形成されたシリコン層に素子を形成するもの
であってもよい。さらに、ＭＯＳデバイスの形成される
半導体層はＳｉに限定されるものではなく、全体若しく
は一部がＳｉＧｅなどのＳｉ以外の材料であってもよ
い。
デバイスについて説明したが、本発明はｐチャネル型Ｍ
ＯＳデバイスにも適用が可能なものであり、さらにＣＭ
ＯＳのデバイスについても適用が可能である。また、実
施例ではＳＯＩ基板を用いた半導体装置について説明し
たが、ＳＯＳ（Silicon on Saphire）などのように絶縁
性基板上に形成されたシリコン層に素子を形成するもの
であってもよい。さらに、ＭＯＳデバイスの形成される
半導体層はＳｉに限定されるものではなく、全体若しく
は一部がＳｉＧｅなどのＳｉ以外の材料であってもよ
い。
【００２０】
【発明の効果】以上説明したように、本発明の半導体装
置は、ソース領域下にチャネル領域と同一導電型の不純
物領域を設け、ソース・ドレイン領域に対するコンタク
トホールとは別にこれよりも深い、上記不純物領域に到
達するボディコンタクトホールを開孔し、これにサイド
ウォールを形成したものであるので、レイアウト面積を
増大させることなく、ソース領域とは独立にチャネル領
域の電位を固定することが可能になる。したがって、本
発明によれば、集積度を低下させることなく、チャネル
電位によりトランジスタのしきい値を所望の値に設定す
ることが可能になる。
置は、ソース領域下にチャネル領域と同一導電型の不純
物領域を設け、ソース・ドレイン領域に対するコンタク
トホールとは別にこれよりも深い、上記不純物領域に到
達するボディコンタクトホールを開孔し、これにサイド
ウォールを形成したものであるので、レイアウト面積を
増大させることなく、ソース領域とは独立にチャネル領
域の電位を固定することが可能になる。したがって、本
発明によれば、集積度を低下させることなく、チャネル
電位によりトランジスタのしきい値を所望の値に設定す
ることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のＭＯＳトランジスタの
平面図。
平面図。
【図２】本発明の第１の実施例のＭＯＳトランジスタの
断面図。
断面図。
【図３】本発明の第１の実施例の製造方法を説明するた
めの工程断面図の一部。
めの工程断面図の一部。
【図４】本発明の第１の実施例の製造方法を説明するた
めの、図３の工程に続く工程での工程断面図の一部。
めの、図３の工程に続く工程での工程断面図の一部。
【図５】本発明の第１の実施例の製造方法を説明するた
めの、図４の工程に続く工程での工程断面図。
めの、図４の工程に続く工程での工程断面図。
【図６】本発明の第２の実施例のＭＯＳトランジスタの
断面図。
断面図。
【図７】第１の従来例を示す断面図。
【図８】第２の従来例（特開平２−２８０３７１）を示
す断面図。
す断面図。
【図９】第３の従来例（特開平４−２５９２５９）を示
す断面図。
す断面図。
【図１０】第４の従来例（ＥＤ ’88,Vol.35,No.8,pp.
1391-1393 ）を示す平面図。
1391-1393 ）を示す平面図。
【図１１】第４の従来例を示す断面図。
１ シリコン基板 ２ 埋め込み酸化膜 ３ ドレイン領域 ４ ソース領域 ５ チャネル領域 ５ａ 低濃度ｐ型領域 ６ 高濃度ｐ型領域 ７ ゲート絶縁膜 ８ ゲート電極 ９ サイドウォール １０ 層間絶縁膜 １１ 金属配線 １２ サイドウォール １２ａ シリコン酸化膜 １３ａ〜１３ｃ フォトレジスト膜 １４ コンタクトホール １５ ボディコンタクトホール
Claims (5)
- 【請求項１】 ゲート電極と、ゲート電極下に形成され
たゲート絶縁膜と絶縁性薄膜または絶縁性基板との間に
形成された第１導電型のチャネル領域と、前記チャネル
領域を挟んで形成された第２導電型のソース領域および
ドレイン領域と、前記ソース領域と前記絶縁性薄膜また
は絶縁性基板との間に形成された、一端が前記チャネル
領域に接触する第１導電型半導体領域と、前記ソース領
域およびドレイン領域上に形成された層間絶縁膜と、を
有し、前記層間絶縁膜を貫通するコンタクトホール内に
形成された導電体によってソース領域およびドレイン領
域が前記層間絶縁膜上に引き出され、前記層間絶縁膜お
よび前記ソース領域を貫通するボディコンタクトホール
内に形成された導電体によって前記第１導電型半導体領
域が前記層間絶縁膜上に引き出されている半導体装置で
あって、前記コンタクトホールおよび前記ボディコンタ
クトホールの内壁には絶縁物からなるサイドウォールが
形成されていることを特徴とする半導体装置。 - 【請求項２】 前記第１導電型半導体領域は、少なくと
も前記ボディコンタクトホール直下の部分が高不純物濃
度領域になされていることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記ドレイン領域は、その下面が前記絶
縁性薄膜または絶縁性基板に接触するように形成されて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記ソース領域に到達する前記コンタク
トホールは複数個開設され、この複数個のコンタクトホ
ールと前記ボディコンタクトホールとは１列に形成され
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記チャネル領域、前記ソース領域およ
びドレイン領域、並びに、前記第１導電型半導体領域は
島状の半導体薄膜に形成されていることを特徴とする請
求項１記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9100093A JP2870635B2 (ja) | 1997-04-17 | 1997-04-17 | 半導体装置 |
| KR1019980013831A KR100266185B1 (ko) | 1997-04-17 | 1998-04-17 | 반도체 장치 |
| CN98107024A CN1196582A (zh) | 1997-04-17 | 1998-04-17 | 半导体装置 |
| US09/061,864 US5929490A (en) | 1997-04-17 | 1998-04-17 | Semiconductor device with an improved body contact hole structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9100093A JP2870635B2 (ja) | 1997-04-17 | 1997-04-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294465A true JPH10294465A (ja) | 1998-11-04 |
| JP2870635B2 JP2870635B2 (ja) | 1999-03-17 |
Family
ID=14264805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9100093A Expired - Fee Related JP2870635B2 (ja) | 1997-04-17 | 1997-04-17 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5929490A (ja) |
| JP (1) | JP2870635B2 (ja) |
| KR (1) | KR100266185B1 (ja) |
| CN (1) | CN1196582A (ja) |
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| JP2006156862A (ja) * | 2004-12-01 | 2006-06-15 | Oki Electric Ind Co Ltd | Ｓｏｉ半導体装置およびその製造方法 |
| US7432560B2 (en) | 2004-09-09 | 2008-10-07 | Samsung Electronics Co., Ltd. | Body-tied-to-source MOSFETs with asymmetrical source and drain regions and methods of fabricating the same |
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| KR100513813B1 (ko) * | 1998-12-24 | 2005-12-08 | 주식회사 하이닉스반도체 | 몸체 접촉 이중막 실리콘 반도체 소자 제조방법 |
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| CN101916776B (zh) * | 2010-07-13 | 2015-07-22 | 中国科学院上海微系统与信息技术研究所 | 具有bts结构的soimos器件及其制作方法 |
| US20140062849A1 (en) * | 2012-09-05 | 2014-03-06 | Tagnetics, Inc. | Cmos-compatible display system and method |
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|---|---|---|---|---|
| JPH0783127B2 (ja) * | 1989-04-20 | 1995-09-06 | 三菱電機株式会社 | 半導体装置 |
| JPH04259259A (ja) * | 1991-02-14 | 1992-09-14 | Nippondenso Co Ltd | 薄膜ｓｏｉ構造のｍｉｓトランジスタ |
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-
1997
- 1997-04-17 JP JP9100093A patent/JP2870635B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-17 CN CN98107024A patent/CN1196582A/zh active Pending
- 1998-04-17 KR KR1019980013831A patent/KR100266185B1/ko not_active IP Right Cessation
- 1998-04-17 US US09/061,864 patent/US5929490A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR100266185B1 (ko) | 2000-09-15 |
| US5929490A (en) | 1999-07-27 |
| JP2870635B2 (ja) | 1999-03-17 |
| CN1196582A (zh) | 1998-10-21 |
| KR19980081515A (ko) | 1998-11-25 |
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