JPH0945789A

JPH0945789A - 半導体装置およびその製造方法

Info

Publication number: JPH0945789A
Application number: JP7191757A
Authority: JP
Inventors: Shinichiro Kimura; 紳一郎木村; Masaru Hisamoto; 大久本; Hidekazu Murakami; 英一村上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-07-27
Filing date: 1995-07-27
Publication date: 1997-02-14

Abstract

(57)【要約】【目的】所要面積の増大なしにＳＯＩ膜の電位を固定で
きる、ＳＯＩ−ＭＯＳＦＥＴおよびその製造方法を提供
する。【構成】埋込酸化膜（１１）上に形成された第１導電型
ＳＯＩ膜（１２）の所定部分に第１導電型を有する高不
純物濃度領域（１９）を設け、上記ＳＯＩ膜（１２）
を、上記高不純物濃度領域（１９）および上記埋込酸化
膜（１１）を貫通する第１導電型を有する低抵抗半導体
（１７）を介して、第１導電型を有する半導体基板（１
０）と電気的に導通する。【効果】特別な配線を設けることなしに、ＳＯＩ膜と半
導体基板を電気的に接続できるので、僅かなな面積増大
で、ＳＯＩ膜に所定の電位を印加できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、詳しくは、寄生容量が小さいために高
性能化に有利な、ＳＯＩ（Silicon on Insulator）膜に
形成された、金属−酸化膜−半導体型の電界効果半導体
装置（Metal Oxide Semiconductor Field Effect Trans
istor；以下、ＭＯＳＦＥＴと記す)およびその製造方法
に関する。

【０００２】

【従来の技術】シリコンを用いた集積回路の代表例であ
るダイナミック・ランダムアクセス・メモリは、現在、
０．８ミクロンの技術を用いて、４メガビットメモリの
量産が行われている。また、次世代の０．５ミクロン技
術を使用する１６メガビットメモリも量産化が始まって
いる。今後も、微細加工技術の進歩と相俟って、半導体
素子が縮小され、集積度の向上と高性能化が実現される
のは間違いない。

【０００３】しかし、チャネル長がハーフミクロン以下
の領域になると、ＭＯＳＦＥＴのチャネル領域を流れる
電子もしくは正孔は、速度が飽和した状態になってお
り、このため、微細化しても、これまでのようには、チ
ャネル長に反比例して電流が大きくなることは期待でき
ない。また、微細化を進めるために、基板濃度が上昇し
ており、その結果、電子もしくは正孔の移動度が低下し
て、電流の増加があまり期待できなくなっている。ま
た、この基板濃度の上昇は、接合容量などの寄生容量の
増大を招くために、回路特性を大きく損なう要因とな
る。

【０００４】このような課題が発生するＭＯＳＦＥＴの
構造上の問題点を、図３に示した、従来構造のＭＯＳＦ
ＥＴの断面図を用いて説明する。ここでは、説明を簡単
にするために、配線を除いたｎ型のＭＯＳＦＥＴを例と
して説明する。ゲート電極２１の幅がハーフミクロン以
下のＭＯＳＦＥＴに特徴的なのが、パンチスルーストッ
パ３１である。パンチスルーストッパ３１は、基板１０
と同じ導電型を有し、不純物濃度が基板１０より高い領
域であり、ソース・ドレイン接合３０の空乏層がチャネ
ル領域に張り出すのを防ぐことによって、リーク電流の
発生を防止する。このパンチスルーストッパ３１は、ソ
ース・ドレイン接合３０の界面の近傍に濃度のピークが
位置するように、その分布が設定される。そのため、ソ
ース・ドレイン接合３１と基板１０との間には、ｐｎ接
合の空乏層によって接合容量が発生する。

【０００５】このようなＭＯＳＦＥＴが多数個接続され
て構成されたＬＳＩ(Large Scale Integration)におい
ては、信号の伝達時間は、上記接合容量を充放電する時
間が支配的となり、上記接合容量の増大は、伝達時間を
遅くして回路性能を劣化させる大きな原因となる。

【０００６】この問題を根本的に解決するために、図４
に示したように、ＳＯＩ膜を用いて形成されたＭＯＳＦ
ＥＴ（ＳＯＩ−ＭＯＳＦＥＴ）が提案されている。ＳＯ
Ｉ膜とは、半導体基板１０の表面上に形成された酸化膜
１１の上に、さらに形成された単結晶半導体膜をいう。
図３の場合は、ＭＯＳＦＥＴのゲート電極２１直下のチ
ャネル領域やソース・ドレイン接合３０が、ＳＯＩ膜内
に形成されている。

【０００７】このような構造のＳＯＩ−ＭＯＳＦＥＴで
は、ソースドレイン接合３０が、内部に埋め込まれた酸
化膜１１に達しているため、チャネル領域と接するわず
かな部分を除いて、接合容量が形成されないという特徴
がある。ソースドレイン接合３０によって作られる接合
容量の大部分は、ソースドレイン接合３０の底面と半導
体基板１０との間で発生するので、上記底面と半導体基
板１０との接触が無くなることは、接合容量の低減には
極めて有効である。具体的には、図３に示した従来ＭＯ
ＳＦＥＴと比べて、接合容量を１／１０程度に減少させ
ることが可能である。

【０００８】

【発明が解決しようとする課題】しかし、図４に示した
従来のＳＯＩ−ＭＯＳＦＥＴには、ＳＯＩ膜が絶縁膜１
１上に形成されているという構造に起因する大きな問題
が存在する。すなわち、ＭＯＳＦＥＴが形成されている
ＳＯＩ膜が電気的に浮遊状態になり、ＳＯＩ膜の電位を
所定の電位に固定できないという問題である。ＭＯＳＦ
ＥＴが動作している時には、ソース・ドレイン間で電子
や正孔が移動しているのみではなく、これらの電子や正
孔が、基板の原子と衝突することによって、新たに電子
や正孔が発生している。しかも、発生する電子や正孔が
雪崩的に増加するという現象、すなわち、衝突電離と呼
ばれる現象が起っている。通常の半導体基板を用いた従
来構造のｎ−ＭＯＳＦＥＴでは、正孔が発生するが、そ
の大部分は基板に電位を与える端子に向かって流れるの
で、障害は起こらない。しかし、ＳＯＩ膜を用いた場合
は、正孔を引き抜く場所が存在しないので、正孔はチャ
ネル領域に溜りやすく、その結果、基板の電位が上昇す
るという現象が起こる。基板電位が上昇することは、基
板に正電位を与えたことと同じであり、基板とソース間
が順バイアス状態となって、ポテンシャル障壁が低下
し、その結果として、ソース領域からリーク電流が流れ
出てしまうという、極めて好ましくない状態になってし
まう。

【０００９】この問題を根本的に解決するためには、Ｓ
ＯＩ膜に外部から電位を与えることが必要であり、その
方法の一つが、アイイーイーイー・ジャーナル・オブ・
ソリッド・ステート・サーキット、第１，２９巻、第１
３２３頁１９９４年（IEEE Journal of Solid-State Ci
rcuits, vol. 29, No. 11, p1323, 1994)に開示されて
いる。ここに開示されているＭＯＳＦＥＴの構造を、模
式的に図５に示した。図５はＭＯＳＦＥＴのパターンを
上方から見た図である。図５において、符号１は活性領
域を表わし、素子分離酸化膜（図示せず）によって包囲
されている。この活性領域１の一部４が露出されるよう
にゲート電極３が配置されている。図５に示したよう
に、活性領域１には、コンタクト孔５を設けるための高
濃度不純物領域４が設けられている。この高濃度不純物
領域４は、導電型が基板と同じで不純物濃度が高いの
で、配線６と電気的に接続することができ、ゲート電極
３直下の基板領域は、この高濃度不純物領域４を介して
電位が固定される。このような構造を用いることによ
って、基板の電位を固定することは可能であるが、ＭＯ
ＳＦＥＴの占有面積が大きくなる、およびゲート電極３
にコンタクト孔５を形成するための領域が活性領域１上
にあるために、ゲート容量が大きくなる、などの問題が
生じる。そのため、図５に示した従来のＳＯＩ−ＭＯＳ
ＦＥＴでは、ＳＯＩ−ＭＯＳＦＥＴの本来の性能を十分
に引き出すのは困難であった。

【００１０】本発明の目的は、上記従来の問題を解決
し、基板の電位を固定させることできるＳＯＩ−ＭＯＳ
ＦＥＴおよびその製造方法を提供することである。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＳＯＩ−ＭＯＳＦＥＴが形成されている
ＳＯＩ膜の下方に形成された第１の絶縁膜に開口部を形
成し、この開口部内を導電性膜で充填し、この導電性膜
を介して上記ＳＯＩ膜と半導体基板を電気的に接続する
ものである。上記導電性膜としては、ＳＯＩ膜および半
導体基板と同じ導電型を有する高不純物濃度の多結晶シ
リコン膜が最も好ましい。

【００１２】また、上記ＳＯＩ膜に、半導体基板と同じ
導電型を有する高不純物濃度領域を形成し、この高不純
物濃度領域と上記導電性膜を互いに接続させてもよい。

【００１３】すなわち、図１（ｂ）に示したように、Ｓ
ＯＩ−ＭＯＳＦＥＴが形成されているＳＯＩ膜１２の所
定部分には、同じ導電型を有する高不純物濃度領域１９
が形成され、両者は電気的に互い接続されている。上記
高不純物濃度領域１９は、半導体基板１０と同じ導電型
を有しており、同じ導電型を有する多結晶半導体１７に
よって互いに接続されている。上記多結晶半導体１７の
上部に、熱酸化によって酸化膜１８を形成すれば、多結
晶半導体１７の表面は露出されない。

【００１４】本発明は、このような構造を有しているの
で、図５に示した従来のＳＯＩ−ＭＯＳＦＥＴとは異な
り、配線を用いることなしに、ＳＯＩ膜１２と基板１０
の間の電気的な導通を行なうことができる。ゲート電極
２１へのコンタクトは、素子分離酸化膜１５の上におい
て、埋込金属２３および配線２４を、ゲート電極２１に
電気的に接続して行われる。なお、図１（ａ）は上面図
であり、図１（ｂ）は、図１（ａ）のＡ−Ａ’断面図で
ある。

【００１５】図２（ａ）、（ｂ）は、上記高不純物濃度
領域１９を形成しない場合の構造を示し、コンタクト孔
２は、活性領域１と素子分離酸化膜１５の両者にまたが
るように形成され、これによって、基板コンタクトを形
成するのに必要なコンタクト孔が設けられる。なお、図
２（ａ）は上面図であり、図２（ｂ）は図２（ａ）のＡ
−Ａ’断面図である。

【００１６】上記のように、本発明によれば、第１導電
型を有する単結晶半導体膜（ＳＯＩ膜）が、第１導電型
を有する単結晶半導体基板上に形成された第１の絶縁膜
の上に形成され、上記ＳＯＩ膜のうち、ソース・ドレイ
ン領域とは異なる第１導電型領域と上記半導体基板は、
当該半導体基板表面上の第１の絶縁膜に形成された開口
部を埋める、第１導電型を有し、かつ、上記ＳＯＩ膜お
よび上記半導体基板より低抵抗の多結晶半導体によっ
て、電気的に導通される。さらに、当該多結晶半導体の
表面には、この表面を酸化して酸化膜を形成することが
でき、上記開口部の一部を上記単結晶半導体膜内に形成
し、他の一部を素子分離酸化膜領域に形成することもで
きる。

【００１７】ゲート電極２１は、図１（ａ）、（ｂ）に
示したように、上記熱酸化膜１８の上方に到達していな
くてもよく、図２（ａ）、（ｂ）に示したように、上記
熱酸化膜１８の上方に延伸していてもよい。また、上記
半導体基板１０、多結晶シリコン１７およびＳＯＩ膜１
２の導電型をｐ型として、ｎチャネルＭＯＳＦＥＴをＳ
ＯＩ層１２内に形成してもよく、上記導電型をｎ型とし
て、ｐチャネルＭＯＳＦＥＴを形成してもよい。

【００１８】ＳＯＩ層／埋込酸化膜／支持基板という積
層構造（ＳＯＩ基板）は、酸化膜が表面上に形成された
支持基板、および他の単結晶半導体基板を、それぞれ用
意し、上記酸化膜と他の単結晶半導体基板を互いに対
向、密着させてて張り合わせ、研削など適当な手段を用
いて、他の単結晶半導体基板を薄くすることによって形
成される。

【００１９】

【作用】ＳＯＩ膜と電位を与えることができる半導体基
板が、第１の絶縁膜を貫通する多結晶半導体膜によって
互いに電気的に接続され、両者の接続に特別の配線を設
ける必要がない。そのため、図５に示した従来のＳＯＩ
−ＭＯＳＦＥＴと比べて、占有面積の増加が少く、一般
的なレイアウトルールに従って形成された本発明のＳＯ
Ｉ−ＭＯＳＦＥＴの面積は、基板へのコンタクト領域を
有する従来のＳＯＩ−ＭＯＳＦＥＴの面積の、ほぼ８０
％程度であり、所要面積を約２０％低減できる。

【００２０】また、ゲート電極へのコンタクト孔を形成
するための領域が、素子分離酸化膜の上にあるため、ゲ
ート容量の増加が防止される。さらに、基板へのコンタ
クト領域を、素子分離酸化膜と基板にまたがって形成す
ることによって、所要面積を、従来ＳＯＩ−ＭＯＳＦＥ
Ｔの面積の６０％程度に減少される。

【００２１】上記ＳＯＩ膜の上記多結晶シリコンに接す
る部分およびその近傍に、上記ＳＯＩ膜と同じ導電型の
高不純物濃度領域を設けてもよい。高不純物濃度領域を
ＳＯＩ膜に設けることによって、ＳＯＩ膜と多結晶シリ
コンの電気的接続はさらに良好になる。また、上記多結
晶シリコンの上面に、熱酸化膜を選択的に形成すること
によって、ＳＯＩ膜と多結晶シリコンとの電気的な接続
を損なうことなしに、ゲート酸化膜およびゲート電極の
形成など、後の工程を行うことができる。

【００２２】上記埋込酸化膜に形成された開口部内は、
上記ＳＯＩ膜と同じ導電型を有する低抵抗の多結晶シリ
コンによって充填されており、上記ＳＯＩ膜と支持基板
は、上記多結晶シリコン１７によって電気的に導通され
ている。上記ＳＯＩ膜の上記多結晶シリコンに接する部
分およびその近傍に、上記ＳＯＩ膜と同じ導電型の高不
純物濃度領域を設けてもよい。高不純物濃度領域をＳＯ
Ｉ膜に設けることによって、ＳＯＩ膜と多結晶シリコン
の電気的接続はさらに良好になる。また、上記多結晶シ
リコンの上面には、熱酸化膜が選択的に形成されている
ので、ＳＯＩ膜と多結晶シリコンとの電気的な接続を損
なうことなしに、ゲート酸化膜およびゲート電極の形成
など、後の工程を行うことができる。

【００２３】ゲート電極２１は、図１（ａ）、（ｂ）に
示したように、上記熱酸化膜１８の上方に到達していな
くてもよく、図２（ａ）、（ｂ）に示したように、上記
熱酸化膜１８の上方に延伸していてもよい。また、上記
半導体基板１０、多結晶シリコン１７およびＳＯＩ膜１
２の導電型をｐ型として、ｎチャネルＭＯＳＦＥＴをＳ
ＯＩ層１２内に形成してもよく、上記導電型をｎ型とし
て、ｐチャネルＭＯＳＦＥＴを形成してもよい。

【００２４】ＳＯＩ層／埋込酸化膜／支持基板という積
層構造（ＳＯＩ基板）は、酸化膜が表面上に形成された
支持基板、および他の単結晶半導体基板を、それぞれ用
意し、上記酸化膜と他の単結晶半導体基板を互いに対
向、密着させてて張り合わせ、研削など適当な手段を用
いて、他の単結晶半導体基板を薄くすることによって形
成される。

【００２５】

【実施例】

〈実施例１〉本発明の第１の実施例を、図６を用いて説
明する。本実施例はｎ−ＭＯＳＦＥＴの例を示したが、
導電型を逆にすることによって、ｐ−ＭＯＳＦＥＴを同
様に形成できることはいうまでもない。まず、図６
（ａ）に示したように、半導体基板１０、埋め込み酸化
膜１１およびＳＯＩ膜１２を有するＳＯＩ基板を、周知
の方法を用いて形成した。すなわち、第１の半導体基板
１０の表面に、周知の熱酸化法によってシリコン酸化膜
１１を形成し、別途用意した第２の単結晶シリコン基板
と上記シリコン酸化膜１１を互いに対向、密着させて両
者を貼り合わせた。次に、第２の単結晶シリコン基板
を、研削など周知の手段を用いて薄くし、ＳＯＩ膜１２
を形成した。

【００２６】シリコン窒化膜１４をマスクとして用いる
周知の選択酸化法を用いて、上記ＳＯＩ膜１２の所定部
分を選択酸化して、素子分離酸化膜１５を形成し、ＳＯ
Ｉ基板が形成された。上記ＳＯＩ膜１２の膜厚は５０か
ら１００ｎｍであり、膜厚が１００から２００ｎｍの素
子分離酸化膜１５が形成された。なお、シリコン窒化膜
１４の下には、厚さ数１０ｎｍの薄い酸化膜１３が形成
された。

【００２７】次に、図６（ｂ）に示したように、上記Ｓ
ＯＩ基板の表面上にホトレジスト膜１６を全面に塗布し
た後、周知のリソグラフィ法を用いて、所望部分を除去
した後、このレジスト膜１６をマスクにして、シリコン
窒化膜１４、酸化膜１３、ＳＯＩ膜１２および埋め込み
酸化膜１１の露出された部分を、周知のドライエッチ法
を用いて順次エッチングしてコンタクト孔を形成し、半
導体基板１０の表面を露出させた。形成されたコンタク
ト孔の径は０．３μｍ程度であった。

【００２８】ドライエッチングにともなう汚染を、周知
の清浄化処理によって除去した後、図６（ｃ）に示した
ように、基板１０と同じ導電型で、かつ、不純物を高濃
度に含む多結晶シリコン１７によって上記コンタクト孔
を埋めて、コンタクトを形成した。本実施例では、ボロ
ンを１０²⁰／ｃｍ³程度含んだ多結晶シリコンを、周知
の低圧気相成長法を用いて、上記コンタクト孔が埋まる
程度に堆積した後に、全面異方性エッチングを行って、
上記多結晶シリコンを、コンタクト孔内のみに残し、他
の部分は除去した。

【００２９】図６（ｄ）に示したように、上記シリコン
窒化膜１４をマスクにして、上記コンタクト孔を埋めた
多結晶シリコン１７の露出された表面を選択的に酸化し
て、多結晶シリコン１７の表面にシリコン酸化膜１８を
形成した。本実施例では、酸化膜１８の厚さは、５０か
ら１００ｎｍとした。

【００３０】図７（ａ）に示したように、上記多結晶シ
リコン１７とＳＯＩ膜１２との電気的な導通を良くする
ために、ＳＯＩ膜１２の一部１９に、ホトレジストマス
ク１６およびシリコン酸化膜１８をマスクとして不純物
イオンを打ち込みし、低抵抗化した。本実施例では、ボ
ロンを打ち込み、領域１９の不純物濃度が１０¹⁸／ｃｍ
³程度になるようにした。

【００３１】上記ホトレジストマスク１６およびシリコ
ン酸化膜１３を除去した後、図７（ｂ）に示したよう
に、膜厚が５から１０ｎｍのゲート酸化膜２０を、周知
の熱酸化法を用いて形成した。このゲート酸化膜２０の
上に、高濃度（１０²⁰／ｃｍ³程度）のリンを含む多結
晶シリコン膜からなるゲート電極２１を形成し、さら
に、このゲート電極２１をマスクにして、ヒ素を２×１
０¹⁵／ｃｍ²程度イオン打ち込みし、熱処理を行なって
打ち込まれた不純物を活性化し、ソースドレインを形成
した。なお、本実施例では、理解を容易にするために、
最も単純なソースドレイン構造を形成した例を示した
が、ドレイン端での電界を緩和できる周知のＬＤＤ（Li
ghtly DopedDrain)構造などを形成してもよい。

【００３２】ゲート電極２１を形成した後、周知の方法
を用いて層間絶縁膜２２の形成およびゲート電極２１へ
のコンタクト孔の形成を行った後、最後に、図７（ｃ）
に示したように、タングステンなどの金属２３によって
コンタクト孔を埋め、さらにアルミニューム膜と高融点
金属膜などの積層膜を配線２４として形成して、本実施
例の半導体装置が完成した。

【００３３】〈実施例２〉本発明の第２の実施例を、図
８を用いて説明する。まず、上記実施例１と同様に処理
し、図８（ａ）に示したように、ＳＯＩ膜１２の所定部
分を選択酸化して、素子分離酸化膜１５を形成した。

【００３４】次に、ホトレジストマスク１６を用いた選
択エッチングによって、図８（ｂ）に示したように、半
導体基板１０の表面に達するコンタクト孔を形成した。
ただし、本実施例では、上記実施例１と異なり、素子分
離酸化膜１５の一部に、コンタクト孔がかかるようにす
る。

【００３５】次に、図８（ｃ）に示したように、実施例
１と同様に処理して、多結晶シリコン１７によってコン
タクト孔を埋め戻した。図８（ｄ）に示したように、周
知の熱酸化方を用いて、多結晶シリコン膜１４の表面に
酸化膜１８を成長させて、多結晶シリコン膜１４を絶縁
した。図９（ａ）、（ｂ）は、上記第１の実施例と同じ
であるが、実施例１とは異なり、ゲート電極２１は素子
分離酸化膜１５にまたがっているために、図７（ａ）の
ように、あらかじめ高濃度不純物領域を形成するための
イオン打ち込みは不要である。

【００３６】〈実施例３〉，
上記実施例１、２では、本発明をｎ−ＭＯＳＦＥＴに適
用した例を示した。先に説明した衝突電離による基板電
位の変化は、ｎ−ＭＯＳＦＥＴにおいて最も顕著であ
り、本発明はｎ−ＭＯＳに適用した場合に極めて顕著な
効果が得られるが、半導体基板や多結晶半導体の導電型
を変えれば、ｐ−ＭＯＳＦＥＴに適用できることは言う
までもない。

【００３７】本実施例は、図１０に示したように、ｎ−
ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴから構成されるＣＭＯ
Ｓ（Complementary MOS)素子において、ｎ−ＭＯＳＦＥ
Ｔのみに本発明を適用し、ｐ−ＭＯＳＦＥＴとしては、
基板へのコンタクト２を有しない従来の構造のものを形
成した。このような構成にすることによって、基板との
コンタクトに不可欠な多結晶シリコンの導電型は一種類
で良くなるために、製造工程が簡略化できるという利点
が得られた。また、ｎ−ＭＯＳＦＥＴとしては、実施例
２で示したＳＯＩ−ＭＯＳＦＥＴを使用できることは言
うまでもない。

【００３８】

【発明の効果】上記説明から明らかなように、本発明に
よれば、所要面積や寄生容量の増大なしに、ＳＯＩ膜の
電位を完全に固定することができるＳＯＩ−ＭＯＳＦＥ
Ｔが実現できる。その結果、動作中における基板電位の
変動に起因する特性の変化、たとえば、ドレイン耐圧の
低下やリーク電流などが生ずる恐れはない。このため、
寄生容量が少ないというＳＯＩ−ＭＯＳＦＥＴの特徴を
活かした、低電力でかつ高性能なＬＳＩが実現され、さ
らに、占有面積の増加が効果的に抑制される。

【図面の簡単な説明】

【図１】本発明の第１の実施例の平面構造および断面構
造を示す図、

【図２】本発明の第２の実施例の平面構造および断面構
造を示す図、

【図３】従来のＭＯＳＦＥＴの断面構造を示す図、

【図４】従来のＳＯＩ−ＭＯＳＦＥＴの断面構造を示す
図、

【図５】従来のＳＯＩ−ＭＯＳＦＥＴの平面構造を示す
図、

【図６】本発明の第１の実施例における製造方法を示す
工程図、

【図７】本発明の第１の実施例における製造方法を示す
工程図、

【図８】本発明の第２の実施例における製造方法を示す
工程図、

【図９】本発明の第２の実施例における製造方法を示す
工程図、

【図１０】本発明の第３の実施例におけるＣＭＯＳの平
面構造を示す図。

【符号の説明】

１……活性領域、２……コンタクト孔、３……ゲート電
極、４、４’……高濃度領域、５……電極につながるコ
ンタクト孔、６……配線、１０……半導体基板、１１…
…埋め込み酸化膜、１２……ＳＯＩ膜、１３……酸化
膜、１４……シリコン窒化膜、１５……素子分離酸化
膜、１６……ホトレジスト膜、１７……多結晶シリコ
ン、１８……酸化膜、１９……高濃度不純物領域、２０
……ゲート酸化膜、２１……ゲート電極、２２……層間
絶縁膜、２３……金属、２４……配線、３０……ソース
・ドレイン接合、３１……パンチスルーストッパ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ６１３Ｂ 29/786

Claims

【特許請求の範囲】

【請求項１】第１導電型を有する半導体基板と、当該半
導体基板の主表面上に形成された第１の絶縁膜と、当該
第１の絶縁膜の所定領域上に形成された上記第１導電型
を有する単結晶半導体膜と、当該単結晶半導体膜を包囲
して上記第１の絶縁膜上に形成された素子分離絶縁膜
と、上記第１の絶縁膜に設けられた開口部を充填する導
電性膜を具備し、上記単結晶半導体膜は、上記導電性膜
を介して上記半導体基板と電気的に導通していることを
特徴とする半導体装置。
【請求項２】上記単結晶半導体膜の所定部分には、上記
第１導電型を有する高不純物濃度領域が形成され、上記
導電性膜は、上記高不純物濃度領域と接していることを
特徴とする請求項１に記載の半導体装置。
【請求項３】上記導電性膜の上部の側面は、上記高不純
物濃度領域によって包囲されていることを特徴とする請
求項２に記載の半導体装置。
【請求項４】上記導電性膜の上部の側面は、上記単結晶
半導体膜および上記素子分離絶縁膜に接していることを
特徴とする請求項１に記載の半導体装置。
【請求項５】上記導電性膜の上部の側面は、上記素子分
離絶縁膜から離間していることを特徴とする請求項１に
記載の半導体装置。
【請求項６】上記単結晶半導体膜は、単結晶シリコン膜
であることを特徴とする請求項１から５のいずれか一に
記載の半導体装置。
【請求項７】上記導電性膜は、上記第１導電型を有する
低抵抗の多結晶シリコン膜であることを特徴とする請求
項１から６のいずれか一に記載の半導体装置。
【請求項８】上記多結晶シリコン膜の上部には、上記多
結晶シリコン膜の露出された部分を酸化して形成された
酸化シリコン膜が形成されていることを特徴とする請求
項７に記載の半導体装置。
【請求項９】上記単結晶半導体膜には、上記第１導電型
とは逆の第２導電型を有するソース領域およびドレイン
領域が互いに離間して形成され、当該ソース領域とドレ
イン領域の間の上記単結晶半導体膜の主表面上には、ゲ
ート絶縁膜を介してゲート電極が形成されていることを
特徴とする請求項１から８のいずれか一に記載の半導体
装置。
【請求項１０】ｎチャネル絶縁ゲート型電界効果トラン
ジスタとｐチャネル絶縁ゲート型電界効果トランジスタ
が同一の上記単結晶半導体膜に形成され、上記ｎチャネ
ル絶縁ゲート型電界効果トランジスタは、請求項９に記
載された半導体装置であることを特徴とする相補型絶縁
ゲート型電界効果トランジスタ。
【請求項１１】第１導電型を有する単結晶半導体膜内に
形成された活性領域と、当該活性領域の上方を横断して
設けられたゲート電極と、当該ゲート電極の一方の端部
に形成された、当該ゲート電極と電気的に接続された第
１のコンタクトと、上記ゲート電極の上記一方の端部と
は対向する側の端部近傍に設けられた第２のコンタクト
を具備し、当該第２のコンタクトは、上記単結晶半導体
膜と当該単結晶半導体膜の下方に絶縁膜を介して形成さ
れた半導体基板と電気的に接続されていることを特徴と
する半導体装置。
【請求項１２】上記第２のコンタクトは、上記ゲート電
極の上記端部から離間し、かつ、上記活性領域の外部の
位置に形成されていることを特徴とする請求項１１に記
載の半導体装置。
【請求項１３】上記第２のコンタクトは、上記ゲート電
極の上記端部の下方の、上記活性領域に接した位置に形
成されていることを特徴とする請求項１１に記載の半導
体装置。
【請求項１４】第１導電型を有する半導体基板の主表面
上に、第１の絶縁膜および上記第１導電型を有する単結
晶半導体膜を積層して形成する工程と、少なくとも上記
第１の絶縁膜の所定部分に上記半導体基板の主表面に達
する開口部を形成する工程と、当該開口部を上記第１導
電型を有する多結晶シリコン膜によって充填し、上記単
結晶半導体膜と上記半導体基板を電気的に接続する工程
を少なくとも含むことを特徴とする半導体装置の製造方
法。
【請求項１５】上記開口部を多結晶シリコンによって充
填する工程の後に、当該多結晶シリコン膜の露出された
上面を酸化して、酸化シリコン膜を形成する工程が付加
されることを特徴とする請求項１４に記載の半導体装置
の製造方法。
【請求項１６】上記多結晶シリコン膜の上面を酸化して
酸化シリコン膜を形成する工程の後に、上記単結晶半導
体膜の所定部分に上記第１導電型を有する不純物をドー
プして、高不純物濃度領域を形成する工程が付加される
ことを特徴とする請求項１５に記載の半導体装置の製造
方法。