JP2891325B2 - Ｓｏｉ型半導体装置およびその製造方法 - Google Patents
Ｓｏｉ型半導体装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（Silicon on I
nsulator）型の半導体装置およびその製造方法に関し、
特に活性層となるシリコン薄膜をエピタキシャル成長さ
せる型のＳＯＩ型半導体装置およびその製造方法に関す
るものである。
nsulator）型の半導体装置およびその製造方法に関し、
特に活性層となるシリコン薄膜をエピタキシャル成長さ
せる型のＳＯＩ型半導体装置およびその製造方法に関す
るものである。
【０００２】
【従来の技術】大規模集積回路の集積度は急速な勢いで
向上している。それにともなって、素子の微細化も急速
に進行しており、例えばＭＯＳ型集積回路に搭載されて
いるＭＯＳトランジスタのゲート長はすでに０．５ミク
ロン以下になっており、研究レベルでは０．０５ミクロ
ンに達している。性能が高くしかも長期信頼性を有する
微細化ＭＯＳトランジスタを実現するためには、様々な
要素を考慮しながら構造の最適化を行わなければならな
い。
向上している。それにともなって、素子の微細化も急速
に進行しており、例えばＭＯＳ型集積回路に搭載されて
いるＭＯＳトランジスタのゲート長はすでに０．５ミク
ロン以下になっており、研究レベルでは０．０５ミクロ
ンに達している。性能が高くしかも長期信頼性を有する
微細化ＭＯＳトランジスタを実現するためには、様々な
要素を考慮しながら構造の最適化を行わなければならな
い。
【０００３】寸法を縮小しても電流駆動能力などの基本
性能が低下しないようにするためにはゲート長を短くし
なければならないが、ゲート長の減少ともとに「短チャ
ネル効果」と呼ばれる現象が顕著になってしまう。短チ
ャネル効果とは、ゲート長の減少に伴ってトランジスタ
のしきい値やソース・ドレイン間耐圧が低下し、サブス
レッショルド係数の値が増加してしまう現象である。
性能が低下しないようにするためにはゲート長を短くし
なければならないが、ゲート長の減少ともとに「短チャ
ネル効果」と呼ばれる現象が顕著になってしまう。短チ
ャネル効果とは、ゲート長の減少に伴ってトランジスタ
のしきい値やソース・ドレイン間耐圧が低下し、サブス
レッショルド係数の値が増加してしまう現象である。
【０００４】この現象を抑制して良好な特性のトランジ
スタを実現するために、一般的にはゲート長の減少に合
わせてチャネル部の不純物濃度を増加させなければなら
ないが、このような一般的原則に基づいて微細ＭＯＳト
ランジスタを作製すると、ドレインと基板の間に形成さ
れるｐ−ｎ接合の容量が増加するため、寄生容量の充放
電に要する時間が増加して回路動作速度が低下してしま
うことになる。
スタを実現するために、一般的にはゲート長の減少に合
わせてチャネル部の不純物濃度を増加させなければなら
ないが、このような一般的原則に基づいて微細ＭＯＳト
ランジスタを作製すると、ドレインと基板の間に形成さ
れるｐ−ｎ接合の容量が増加するため、寄生容量の充放
電に要する時間が増加して回路動作速度が低下してしま
うことになる。
【０００５】そこで、ｐ−ｎ接合容量を低減化して動作
速度の高速化を図ることのできるものとしてＳＯＩ構造
を有する基板（以下、ＳＯＩ基板という）を用いた集積
回路が注目され、研究・開発が活発に進められている。
ＳＯＩ技術は、一般的には単結晶シリコン基板上に絶縁
体薄膜を介して単結晶シリコン薄膜を設け、該シリコン
薄膜を活性層として利用するものであり、その形成方法
も各種のものが知られている。
速度の高速化を図ることのできるものとしてＳＯＩ構造
を有する基板（以下、ＳＯＩ基板という）を用いた集積
回路が注目され、研究・開発が活発に進められている。
ＳＯＩ技術は、一般的には単結晶シリコン基板上に絶縁
体薄膜を介して単結晶シリコン薄膜を設け、該シリコン
薄膜を活性層として利用するものであり、その形成方法
も各種のものが知られている。
【０００６】図６は、エピタキシャル法を利用した従来
のＳＯＩ基板の製造方法を示す工程断面図とそのＳＯＩ
基板を利用して形成した薄膜トランジスタ（ＭＯＳトラ
ンジスタ）の断面図である。従来法では、まず単結晶シ
リコン基板１上に絶縁体層として厚さ５００ｎｍ程度の
シリコン酸化膜５を化学気相成長（ＣＶＤ： chemical
vapor deposition）法等により堆積する〔図６
（ａ）〕。
のＳＯＩ基板の製造方法を示す工程断面図とそのＳＯＩ
基板を利用して形成した薄膜トランジスタ（ＭＯＳトラ
ンジスタ）の断面図である。従来法では、まず単結晶シ
リコン基板１上に絶縁体層として厚さ５００ｎｍ程度の
シリコン酸化膜５を化学気相成長（ＣＶＤ： chemical
vapor deposition）法等により堆積する〔図６
（ａ）〕。
【０００７】次に、通常のフォトリソグラフィ技術とド
ライエッチング技術を用いて、シリコン酸化膜５の一部
を選択的に除去して、所望の大きさの開口部５ａを形成
し、単結晶シリコン基板１の表面を露出させる〔図６
（ｂ）〕。次に、開口部５ａに露出したシリコン基板１
の表面の結晶面を成長核として、シリコンを厚さ１００
〜５００ｎｍ程度成長させてエピタキシャル成長シリコ
ン膜６を形成する〔図６（ｃ）〕。
ライエッチング技術を用いて、シリコン酸化膜５の一部
を選択的に除去して、所望の大きさの開口部５ａを形成
し、単結晶シリコン基板１の表面を露出させる〔図６
（ｂ）〕。次に、開口部５ａに露出したシリコン基板１
の表面の結晶面を成長核として、シリコンを厚さ１００
〜５００ｎｍ程度成長させてエピタキシャル成長シリコ
ン膜６を形成する〔図６（ｃ）〕。
【０００８】続いて、通常のプロセス技術を用いて、シ
リコン膜６上にゲート酸化膜９を介してゲート電極１０
を形成し、その側面に側壁酸化膜１１を形成する。そし
て、ゲート電極１０、側壁酸化膜１１をマスクとしてヒ
素やボロンなどの不純物元素を導入してソース領域１２
とドレイン領域１３を形成する〔図６（ｄ）〕。
リコン膜６上にゲート酸化膜９を介してゲート電極１０
を形成し、その側面に側壁酸化膜１１を形成する。そし
て、ゲート電極１０、側壁酸化膜１１をマスクとしてヒ
素やボロンなどの不純物元素を導入してソース領域１２
とドレイン領域１３を形成する〔図６（ｄ）〕。
【０００９】
【発明が解決しようとする課題】上述の従来のＳＯＩ基
板の製造方法においては、エピタキシャル成長シリコン
膜６はシリコン酸化膜５の開口部５ａを埋めるように成
長する段階において開口部の側壁に接触し、シリコン酸
化膜５の上面に広がる段階においてはその表面と接触す
るため、これらのシリコン／酸化膜界面近傍には結晶欠
陥が多数形成されてしまう。
板の製造方法においては、エピタキシャル成長シリコン
膜６はシリコン酸化膜５の開口部５ａを埋めるように成
長する段階において開口部の側壁に接触し、シリコン酸
化膜５の上面に広がる段階においてはその表面と接触す
るため、これらのシリコン／酸化膜界面近傍には結晶欠
陥が多数形成されてしまう。
【００１０】したがって、このようなシリコン膜に形成
されたＭＯＳトランジスタの特性は、通常のシリコン基
板上に形成されたＭＯＳトランジスタのそれよりも劣っ
てしまう。また、シリコン膜６の品質は開口部５ａから
離れるにつれ劣化するため、ＭＯＳトランジスタの特性
もそれに対応して劣化する。
されたＭＯＳトランジスタの特性は、通常のシリコン基
板上に形成されたＭＯＳトランジスタのそれよりも劣っ
てしまう。また、シリコン膜６の品質は開口部５ａから
離れるにつれ劣化するため、ＭＯＳトランジスタの特性
もそれに対応して劣化する。
【００１１】さらに、図６（ｄ）に示されるように、従
来のＭＯＳトランジスタのチャネル領域は他の領域から
分離されて形成されているため、例えばＭＯＳトランジ
スタがｎチャネル型である場合、ドレイン接合端で起こ
る衝突電離現象によって発生する正孔はチャネル領域内
に蓄積される。その結果、ソース−チャネル間が順バイ
アス状態となり、寄生バイポーラ動作が生じて実効的な
ソース・ドレイン間耐圧が低下するという問題点もあっ
た。
来のＭＯＳトランジスタのチャネル領域は他の領域から
分離されて形成されているため、例えばＭＯＳトランジ
スタがｎチャネル型である場合、ドレイン接合端で起こ
る衝突電離現象によって発生する正孔はチャネル領域内
に蓄積される。その結果、ソース−チャネル間が順バイ
アス状態となり、寄生バイポーラ動作が生じて実効的な
ソース・ドレイン間耐圧が低下するという問題点もあっ
た。
【００１２】本発明は、従来例のこのような問題点を解
決すべくなされたものであって、その目的は、第１に、
より欠陥の少ない領域にトランジスタの活性領域を設け
るようにしてトランジスタ特性の向上を図ることことで
あり、第２に、ソース・ドレイン間耐圧の高い薄膜トラ
ンジスタを形成しうるようにすることであり、第３に、
結晶欠陥の少ないＳＯＩ基板を提供できるようにするこ
とである。
決すべくなされたものであって、その目的は、第１に、
より欠陥の少ない領域にトランジスタの活性領域を設け
るようにしてトランジスタ特性の向上を図ることことで
あり、第２に、ソース・ドレイン間耐圧の高い薄膜トラ
ンジスタを形成しうるようにすることであり、第３に、
結晶欠陥の少ないＳＯＩ基板を提供できるようにするこ
とである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、単結晶シリコン基板（１）上に絶
縁体薄膜（５）および単結晶シリコン薄膜（６）が形成
され、前記単結晶シリコン薄膜上にゲート絶縁膜（９）
を介してゲート電極（１０）が設けられ、前記単結晶シ
リコン薄膜をソース・ドレイン領域（１２、１３）およ
びチャネル領域とし前記ゲート電極を制御電極とする薄
膜トランジスタが形成されているＳＯＩ型半導体装置に
おいて、前記ゲート電極直下において前記絶縁体薄膜に
開口が設けられ、前記単結晶シリコン基板の突起部（１
ａ）が、該突起部の上面と前記絶縁体薄膜の上面とが同
一平面にあるように前記開口内に存在し、前記単結晶シ
リコン薄膜は前記突起部の上面を核として成長したもの
であることを特徴とするＳＯＩ型半導体装置、が提供さ
れる。
に、本発明によれば、単結晶シリコン基板（１）上に絶
縁体薄膜（５）および単結晶シリコン薄膜（６）が形成
され、前記単結晶シリコン薄膜上にゲート絶縁膜（９）
を介してゲート電極（１０）が設けられ、前記単結晶シ
リコン薄膜をソース・ドレイン領域（１２、１３）およ
びチャネル領域とし前記ゲート電極を制御電極とする薄
膜トランジスタが形成されているＳＯＩ型半導体装置に
おいて、前記ゲート電極直下において前記絶縁体薄膜に
開口が設けられ、前記単結晶シリコン基板の突起部（１
ａ）が、該突起部の上面と前記絶縁体薄膜の上面とが同
一平面にあるように前記開口内に存在し、前記単結晶シ
リコン薄膜は前記突起部の上面を核として成長したもの
であることを特徴とするＳＯＩ型半導体装置、が提供さ
れる。
【００１４】また、本発明によれば、（１）単結晶シリ
コン基板の表面を選択的にエッチングして該シリコン基
板に突起部を形成する工程〔図４（ａ）、（ｂ）〕と、
（２）全面に絶縁膜を堆積し、不要の絶縁膜を除去して
単結晶シリコン基板の突起部間を絶縁体薄膜によって埋
め込む工程〔図４（ｃ）、（ｄ）、図５（ａ）〕と、
（３）前記突起部の単結晶シリコンを成長核としてシリ
コンをエピタキシャル成長させ、前記突起部上および前
記絶縁体薄膜上に単結晶シリコン薄膜を形成する工程
〔図５（ｂ）〕と、（４）前記突起部上の前記単結晶シ
リコン薄膜上にゲート絶縁膜を介してゲート電極を設
け、該ゲート電極を制御電極とする薄膜トランジスタを
形成する工程〔図５（ｅ）〕と、を含むＳＯＩ型半導体
装置の製造方法、が提供される。
コン基板の表面を選択的にエッチングして該シリコン基
板に突起部を形成する工程〔図４（ａ）、（ｂ）〕と、
（２）全面に絶縁膜を堆積し、不要の絶縁膜を除去して
単結晶シリコン基板の突起部間を絶縁体薄膜によって埋
め込む工程〔図４（ｃ）、（ｄ）、図５（ａ）〕と、
（３）前記突起部の単結晶シリコンを成長核としてシリ
コンをエピタキシャル成長させ、前記突起部上および前
記絶縁体薄膜上に単結晶シリコン薄膜を形成する工程
〔図５（ｂ）〕と、（４）前記突起部上の前記単結晶シ
リコン薄膜上にゲート絶縁膜を介してゲート電極を設
け、該ゲート電極を制御電極とする薄膜トランジスタを
形成する工程〔図５（ｅ）〕と、を含むＳＯＩ型半導体
装置の製造方法、が提供される。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示すトラ
ンジスタ部の縦断面図である。同図に示されるように、
ｐ型の単結晶シリコン基板１の（１００）面上には膜厚
約５００ｎｍのシリコン酸化膜５が形成されている。単
結晶シリコン基板１は突起部１ａを有しており、この突
起部１ａの露出面とシリコン酸化膜５の上面とは平坦な
面を形成している。
て説明する。図１は、本発明の第１の実施例を示すトラ
ンジスタ部の縦断面図である。同図に示されるように、
ｐ型の単結晶シリコン基板１の（１００）面上には膜厚
約５００ｎｍのシリコン酸化膜５が形成されている。単
結晶シリコン基板１は突起部１ａを有しており、この突
起部１ａの露出面とシリコン酸化膜５の上面とは平坦な
面を形成している。
【００１６】シリコン酸化膜５上には、シリコン基板の
突起部１ａの表面結晶面を成長核として、厚さ５０ｎｍ
程度のエピタキシャル成長シリコン膜６が形成されてい
る。突起部１ａ上のシリコン膜６上には、ゲート酸化膜
９を介してゲート電極１０が形成されている。この実施
例ではゲート電極１０のゲート長は突起部１ａの幅より
少し長くなされている。ゲート電極の側面には側壁酸化
膜１１が形成されている。ゲート電極１０の両側のシリ
コン膜６には、ＬＤＤ（Lightly Doped Drain）構造の
ソース領域１２とドレイン領域１３が形成されている。
突起部１ａの表面結晶面を成長核として、厚さ５０ｎｍ
程度のエピタキシャル成長シリコン膜６が形成されてい
る。突起部１ａ上のシリコン膜６上には、ゲート酸化膜
９を介してゲート電極１０が形成されている。この実施
例ではゲート電極１０のゲート長は突起部１ａの幅より
少し長くなされている。ゲート電極の側面には側壁酸化
膜１１が形成されている。ゲート電極１０の両側のシリ
コン膜６には、ＬＤＤ（Lightly Doped Drain）構造の
ソース領域１２とドレイン領域１３が形成されている。
【００１７】単結晶シリコン基板１の突起部１ａおよび
その下部周辺部には、選択的にｐ型不純物がドープされ
たｐ型高濃度不純物領域８が形成されている。この構成
により、ドレイン領域からの空乏層の広がりは抑えら
れ、短チャネル効果は抑制される。また、この高濃度不
純物領域８は、ソース・ドレイン領域１２、１３とは接
触することのないように形成されているので、この高濃
度領域が設けられたことにより接合容量が増加するする
ことはない。
その下部周辺部には、選択的にｐ型不純物がドープされ
たｐ型高濃度不純物領域８が形成されている。この構成
により、ドレイン領域からの空乏層の広がりは抑えら
れ、短チャネル効果は抑制される。また、この高濃度不
純物領域８は、ソース・ドレイン領域１２、１３とは接
触することのないように形成されているので、この高濃
度領域が設けられたことにより接合容量が増加するする
ことはない。
【００１８】このＳＯＩ基板では、単結晶シリコンの突
起部から結晶成長が始まるため、従来例の場合のように
酸化膜開口の側面で結晶欠陥が発生することがなく良質
のエピタキシャル成長層が得られる。エピタキシャル成
長シリコン膜６の結晶性は、突起部１ａから離れるにつ
れて劣化するが、本発明の半導体装置においては、最も
結晶性のよい突起部直上にトランジスタの活性領域が位
置しているため、特性の優れたトランジスタを得ること
ができる。また、チャネル領域はシリコン基板と接続さ
れているため、衝突電離現象が発生することがあっても
これによって生じた正孔は基板側に引き抜かれることに
なり、寄生バイポーラ動作を起こすことはなくなり、ソ
ース・ドレイン間耐圧は改善されている。
起部から結晶成長が始まるため、従来例の場合のように
酸化膜開口の側面で結晶欠陥が発生することがなく良質
のエピタキシャル成長層が得られる。エピタキシャル成
長シリコン膜６の結晶性は、突起部１ａから離れるにつ
れて劣化するが、本発明の半導体装置においては、最も
結晶性のよい突起部直上にトランジスタの活性領域が位
置しているため、特性の優れたトランジスタを得ること
ができる。また、チャネル領域はシリコン基板と接続さ
れているため、衝突電離現象が発生することがあっても
これによって生じた正孔は基板側に引き抜かれることに
なり、寄生バイポーラ動作を起こすことはなくなり、ソ
ース・ドレイン間耐圧は改善されている。
【００１９】図２は、本発明の第２の実施例のトランジ
スタ部の構成を示す断面図である。同図において、図１
の部分と共通する部分には同一の参照番号が付せられて
いるので重複する説明は省略するが、この例では、突起
部１ａの幅がソース接合とドレイン接合の間の距離より
も大きくなっている。その結果、第１の実施例で示した
構造の場合よりも各接合位置近傍の結晶性が高くなるた
め、リーク電流値をより低減できるという利点を有す
る。
スタ部の構成を示す断面図である。同図において、図１
の部分と共通する部分には同一の参照番号が付せられて
いるので重複する説明は省略するが、この例では、突起
部１ａの幅がソース接合とドレイン接合の間の距離より
も大きくなっている。その結果、第１の実施例で示した
構造の場合よりも各接合位置近傍の結晶性が高くなるた
め、リーク電流値をより低減できるという利点を有す
る。
【００２０】図３は、本発明の第３の実施例のトランジ
スタ部の構成を示す断面図である。同図においても、図
１の部分と共通する部分には同一の参照番号が付せられ
ている。この実施例においては、図１に示した第１の実
施例のｎチャネルＭＯＳトランジスタのソース・ドレイ
ン領域１２、１３上に厚さ６０ｎｍ程度のシリコン膜１
４が選択的に形成されている。このシリコン膜１４が形
成されたことによって、図１と図２に示したトランジス
タのソース領域１２とドレイン領域１３のシリコン膜の
厚さが実質的に増加して寄生抵抗値が低減化するため、
トランジスタの電流駆動能力が向上するという利点があ
る。
スタ部の構成を示す断面図である。同図においても、図
１の部分と共通する部分には同一の参照番号が付せられ
ている。この実施例においては、図１に示した第１の実
施例のｎチャネルＭＯＳトランジスタのソース・ドレイ
ン領域１２、１３上に厚さ６０ｎｍ程度のシリコン膜１
４が選択的に形成されている。このシリコン膜１４が形
成されたことによって、図１と図２に示したトランジス
タのソース領域１２とドレイン領域１３のシリコン膜の
厚さが実質的に増加して寄生抵抗値が低減化するため、
トランジスタの電流駆動能力が向上するという利点があ
る。
【００２１】次に、図４および図５を参照して図１に示
した第１の実施例の製造方法について説明する。なお、
図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）は、第１の実
施例の製造方法を工程順に示した工程断面図である。
（１００）面を主面とする比抵抗２〜３Ω・ｃｍのｐ型
の単結晶シリコン基板１上に熱酸化技術を用いて厚さ４
０ｎｍ程度のシリコン酸化膜２を形成し、その上に化学
気相成長技術を用いて膜厚２００ｎｍ程度の多結晶シリ
コン膜３を堆積する〔図４（ａ）〕。
した第１の実施例の製造方法について説明する。なお、
図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）は、第１の実
施例の製造方法を工程順に示した工程断面図である。
（１００）面を主面とする比抵抗２〜３Ω・ｃｍのｐ型
の単結晶シリコン基板１上に熱酸化技術を用いて厚さ４
０ｎｍ程度のシリコン酸化膜２を形成し、その上に化学
気相成長技術を用いて膜厚２００ｎｍ程度の多結晶シリ
コン膜３を堆積する〔図４（ａ）〕。
【００２２】次に、通常のフォトリソグラフィ技術を用
いてエピタキシャル成長の成長核に用いる部分（突起部
１ａを形成する領域）だけにフォトレジスト４が残るよ
うにパターニングを行い、このフォトレジスト４をマス
クとして、反応性イオンエッチングによってシリコン基
板１に高さ５００ｎｍ程度の突起部１ａを形成する〔図
４（ｂ）〕。
いてエピタキシャル成長の成長核に用いる部分（突起部
１ａを形成する領域）だけにフォトレジスト４が残るよ
うにパターニングを行い、このフォトレジスト４をマス
クとして、反応性イオンエッチングによってシリコン基
板１に高さ５００ｎｍ程度の突起部１ａを形成する〔図
４（ｂ）〕。
【００２３】フォトレジスト４を除去した後、化学気相
成長技術を用いて厚さ１００ｎｍ程度のシリコン酸化膜
５を形成する。このとき、溝部の幅が広い領域と狭い領
域に堆積されるシリコン酸化膜の表面段差を低減するた
めに、シリコン酸化膜５を堆積する前に、突起部の高さ
と同じ程度の厚さに気相成長酸化膜を堆積し、この酸化
膜をフォトリソグラフィ法により突起部１ａ間のみにい
わゆるダミーパターンとして残す手法を用いることが有
効である〔図４（ｃ）〕。
成長技術を用いて厚さ１００ｎｍ程度のシリコン酸化膜
５を形成する。このとき、溝部の幅が広い領域と狭い領
域に堆積されるシリコン酸化膜の表面段差を低減するた
めに、シリコン酸化膜５を堆積する前に、突起部の高さ
と同じ程度の厚さに気相成長酸化膜を堆積し、この酸化
膜をフォトリソグラフィ法により突起部１ａ間のみにい
わゆるダミーパターンとして残す手法を用いることが有
効である〔図４（ｃ）〕。
【００２４】次に、機械的研削、機械化学研磨技術等を
用いてシリコン酸化膜５を研磨する。そして、多結晶シ
リコン膜３の表面が露出した直後で研磨を終了する。こ
のとき、多結晶シリコン膜３の表面が露出する直前での
研磨速度を、それまでの研磨速度より低くする等の工夫
を施すことによって、突起部間に埋め込まれるシリコン
酸化膜５の膜厚を精度よく制御することができる〔図４
（ｄ）〕。
用いてシリコン酸化膜５を研磨する。そして、多結晶シ
リコン膜３の表面が露出した直後で研磨を終了する。こ
のとき、多結晶シリコン膜３の表面が露出する直前での
研磨速度を、それまでの研磨速度より低くする等の工夫
を施すことによって、突起部間に埋め込まれるシリコン
酸化膜５の膜厚を精度よく制御することができる〔図４
（ｄ）〕。
【００２５】多結晶シリコン膜３を除去した後、希釈し
たフッ酸溶液を用いてシリコン酸化膜２を除去して突起
部１ａのシリコン基板表面を露出させる。このシリコン
基板表面の位置とシリコン酸化膜５の上面との段差は、
プロセス条件を最適化することによって著しく低減する
ことが可能である〔図５（ａ）〕。露出したシリコン基
板表面の結晶面を成長核としてシリコンを成長させ、厚
さ５０ｎｍ程度のエピタキシャル成長シリコン膜６を形
成する〔図５（ｂ）〕。このエピタキシャル成長工程に
おいて、突起部１ａの上面とシリコン酸化膜５の上面と
が平坦面となるように加工しておくことによりこのエピ
タキシャル成長シリコン膜６の結晶性を向上させること
ができる。
たフッ酸溶液を用いてシリコン酸化膜２を除去して突起
部１ａのシリコン基板表面を露出させる。このシリコン
基板表面の位置とシリコン酸化膜５の上面との段差は、
プロセス条件を最適化することによって著しく低減する
ことが可能である〔図５（ａ）〕。露出したシリコン基
板表面の結晶面を成長核としてシリコンを成長させ、厚
さ５０ｎｍ程度のエピタキシャル成長シリコン膜６を形
成する〔図５（ｂ）〕。このエピタキシャル成長工程に
おいて、突起部１ａの上面とシリコン酸化膜５の上面と
が平坦面となるように加工しておくことによりこのエピ
タキシャル成長シリコン膜６の結晶性を向上させること
ができる。
【００２６】次に、通常のフォトリソグラフィ技術を用
いて突起部１ａ上に開口を有するフォトレジスト７を形
成し、これをマスクとして、例えば加速エネルギー２０
０ｋｅＶ、注入量５×１０12cm-2程度の条件でボロン・
イオンＢ+ を注入して、ゲート電極下部すなわち突起部
１ａの所望の位置に、ｐ型高濃度不純物領域８を形成す
る。引き続き、トランジスタのしきい値を制御するため
のボロンのイオン注入を、例えば加速エネルギー１５ｋ
ｅＶ、注入量１×１０12cm-2程度の条件で行う〔図５
（ｃ）〕。
いて突起部１ａ上に開口を有するフォトレジスト７を形
成し、これをマスクとして、例えば加速エネルギー２０
０ｋｅＶ、注入量５×１０12cm-2程度の条件でボロン・
イオンＢ+ を注入して、ゲート電極下部すなわち突起部
１ａの所望の位置に、ｐ型高濃度不純物領域８を形成す
る。引き続き、トランジスタのしきい値を制御するため
のボロンのイオン注入を、例えば加速エネルギー１５ｋ
ｅＶ、注入量１×１０12cm-2程度の条件で行う〔図５
（ｃ）〕。
【００２７】なお、ｐ型高濃度不純物領域８は、図４
（ａ）に示す状態においてイオン注入を行うことによ
り、あるいはそれ以前に基板表面に不純物を導入するこ
とにより形成するようにしてもよい。また、図４
（ｄ）、図５（ａ）に示される状態で行ってもよい。突
起部１ａに形成されるこのｐ型高濃度不純物領域８の不
純物濃度は、短チャネル効果を抑制するために１×１０
17ｃｍ-3以上とすることが望ましい。
（ａ）に示す状態においてイオン注入を行うことによ
り、あるいはそれ以前に基板表面に不純物を導入するこ
とにより形成するようにしてもよい。また、図４
（ｄ）、図５（ａ）に示される状態で行ってもよい。突
起部１ａに形成されるこのｐ型高濃度不純物領域８の不
純物濃度は、短チャネル効果を抑制するために１×１０
17ｃｍ-3以上とすることが望ましい。
【００２８】次に、熱酸化法によりゲート酸化膜９を形
成し、リンドープ多結晶シリコン膜を堆積しこれをパタ
ーニングしてゲート電極１０を形成する。続いて、ヒ素
等のｎ型不純物のイオン注入を行い、さらに側壁酸化膜
１１を形成した後、再びイオン注入を行ってＬＤＤ構造
のソース領域１２およびドレイン領域１３を形成する
〔図５（ｄ）〕。ゲート電極の形成工程において、突起
部１ａの幅がゲート長と同じに設定されている場合に
は、図４（ｂ）に示したフォトレジスト４をパターニン
グする際に用いたフォトマスクを流用してゲート電極形
成用のフォトレジストのパターニングを行うことができ
る。第２、第３の実施例についても同様の方法で製造す
ることができる。
成し、リンドープ多結晶シリコン膜を堆積しこれをパタ
ーニングしてゲート電極１０を形成する。続いて、ヒ素
等のｎ型不純物のイオン注入を行い、さらに側壁酸化膜
１１を形成した後、再びイオン注入を行ってＬＤＤ構造
のソース領域１２およびドレイン領域１３を形成する
〔図５（ｄ）〕。ゲート電極の形成工程において、突起
部１ａの幅がゲート長と同じに設定されている場合に
は、図４（ｂ）に示したフォトレジスト４をパターニン
グする際に用いたフォトマスクを流用してゲート電極形
成用のフォトレジストのパターニングを行うことができ
る。第２、第３の実施例についても同様の方法で製造す
ることができる。
【００２９】以上ｎチャネル型薄膜トランジスタの製造
方法について説明したが、ｐチャネル型のものについて
も不純物の導電型を変更するのみでほぼ同様に形成する
ことができる。また、ＣＭＯＳ回路は、図４（ａ）に示
す工程に先立って単結晶シリコン基板１上にｐウェルと
ｎウェルを形成しておき、それぞれのウェル上にｎチャ
ネルあるいはｐチャネルの薄膜トランジスタを形成する
ことにより容易に実現することができる。この場合、各
ウェルの電位を固定するためのコンタクトはコンタクト
部分のエピタキシャル成長シリコン膜６およびシリコン
酸化膜５を除去することによって容易に実現できる。
方法について説明したが、ｐチャネル型のものについて
も不純物の導電型を変更するのみでほぼ同様に形成する
ことができる。また、ＣＭＯＳ回路は、図４（ａ）に示
す工程に先立って単結晶シリコン基板１上にｐウェルと
ｎウェルを形成しておき、それぞれのウェル上にｎチャ
ネルあるいはｐチャネルの薄膜トランジスタを形成する
ことにより容易に実現することができる。この場合、各
ウェルの電位を固定するためのコンタクトはコンタクト
部分のエピタキシャル成長シリコン膜６およびシリコン
酸化膜５を除去することによって容易に実現できる。
【００３０】
【発明の効果】以上説明したように、本発明によるＳＯ
Ｉ型半導体装置は、単結晶シリコン基板の突起部上に薄
膜トランジスタを形成するものであるので、結晶性のよ
い領域においてチャネルを形成できるためトランジスタ
の特性を向上させることができる。またゲート電極（チ
ャネル領域）の直下にはシリコン酸化膜が存在しないた
め、正孔の蓄積を防止することができＳＯＩ構造に固有
の寄生バイポーラ動作を防止することができる。さら
に、ゲート電極（チャネル領域）の直下の所望の領域に
のみ高濃度不純物領域が形成されているため、ドレイン
寄生容量の増加と短チャネル効果を同時に抑制できると
いう効果を有する。
Ｉ型半導体装置は、単結晶シリコン基板の突起部上に薄
膜トランジスタを形成するものであるので、結晶性のよ
い領域においてチャネルを形成できるためトランジスタ
の特性を向上させることができる。またゲート電極（チ
ャネル領域）の直下にはシリコン酸化膜が存在しないた
め、正孔の蓄積を防止することができＳＯＩ構造に固有
の寄生バイポーラ動作を防止することができる。さら
に、ゲート電極（チャネル領域）の直下の所望の領域に
のみ高濃度不純物領域が形成されているため、ドレイン
寄生容量の増加と短チャネル効果を同時に抑制できると
いう効果を有する。
【００３１】また、本発明のＳＯＩ基板では、シリコン
酸化膜の開口部内はシリコン基板の突起部である単結晶
シリコンにより占められておりエピタキシャル成長はそ
の突起部の上面の結晶を成長核として行われるため、酸
化膜開口部底面より結晶成長を始める場合に導入される
開口部側面での結晶欠陥を回避することができる。そし
て、シリコン基板上面（突起部１ａ上面）とシリコン酸
化膜５の上面を平坦面に加工しておくことにより、結晶
性の優れたエピタキシャル成長シリコン膜を得ることが
できる。
酸化膜の開口部内はシリコン基板の突起部である単結晶
シリコンにより占められておりエピタキシャル成長はそ
の突起部の上面の結晶を成長核として行われるため、酸
化膜開口部底面より結晶成長を始める場合に導入される
開口部側面での結晶欠陥を回避することができる。そし
て、シリコン基板上面（突起部１ａ上面）とシリコン酸
化膜５の上面を平坦面に加工しておくことにより、結晶
性の優れたエピタキシャル成長シリコン膜を得ることが
できる。
【図１】本発明の第１の実施例における薄膜トランジス
タの断面図。
タの断面図。
【図２】本発明の第２の実施例における薄膜トランジス
タの断面図。
タの断面図。
【図３】本発明の第３の実施例における薄膜トランジス
タの断面図。
タの断面図。
【図４】図１に示した実施例の製造方法を説明するため
の工程順断面図の一部。
の工程順断面図の一部。
【図５】図１に示した実施例の製造方法を説明するため
の、図４の工程に続く工程での工程順断面図。
の、図４の工程に続く工程での工程順断面図。
【図６】従来例の製造方法を説明するための工程順断面
図。
図。
１ 単結晶シリコン基板 １ａ 突起部 ２ シリコン酸化膜 ３ 多結晶シリコン膜 ４ フォトレジスト ５ シリコン酸化膜 ５ａ 開口部 ６ エピタキシャル成長シリコン膜 ７ フォトレジスト ８ ｐ型高濃度不純物領域 ９ ゲート酸化膜 １０ ゲート電極 １１ 側壁酸化膜 １２ ソース領域 １３ ドレイン領域 １４ シリコン膜
Claims (6)
- 【請求項１】 単結晶シリコン基板上に絶縁体薄膜およ
び単結晶シリコン薄膜が形成され、前記単結晶シリコン
薄膜上にゲート絶縁膜を介してゲート電極が設けられ、
前記単結晶シリコン薄膜をソース・ドレイン領域および
チャネル領域とし前記ゲート電極を制御電極とする薄膜
トランジスタが形成されているＳＯＩ型半導体装置にお
いて、前記ゲート電極直下において前記絶縁体薄膜に開
口が設けられ、前記単結晶シリコン基板の突起部が、該
突起部の上面と前記絶縁体薄膜の上面とが同一平面にあ
るように前記開口内に存在し、前記単結晶シリコン薄膜
は前記突起部の上面を核として成長したものであり、か
つ、前記単結晶シリコン基板の突起部には、チャネル領
域の不純物濃度より高い濃度に不純物が添加されている
ことを特徴とするＳＯＩ型半導体装置。 - 【請求項２】 前記単結晶シリコン薄膜のソース・ドレ
イン領域上には追加のシリコン薄層が形成されているこ
とを特徴とする請求項１記載のＳＯＩ型半導体装置。 - 【請求項３】 前記単結晶シリコン基板の突起部の平面
寸法は、前記ゲート電極の平面寸法とほぼ同等であるか
ゲート長方向に大きいことを特徴とする請求項１記載の
ＳＯＩ型半導体装置。 - 【請求項４】 （１）単結晶シリコン基板の表面を選択
的にエッチングして該単結晶シリコン基板に突起部を形
成する工程と、 （２）全面に絶縁膜を堆積し、不要の絶縁膜を除去して
単結晶シリコン基板の突起部間を絶縁体薄膜によって埋
め込む工程と、 （３）前記突起部の単結晶シリコンを成長核としてシリ
コンをエピタキシャル成長させ、前記突起部上および前
記絶縁体薄膜上に単結晶シリコン薄膜を形成する工程
と、 （４）前記突起部上の前記単結晶シリコン薄膜上にゲー
ト絶縁膜を介してゲート電極を設け、該ゲート電極を制
御電極とする薄膜トランジスタを形成する工程と、 を含むことを特徴とするＳＯＩ型半導体装置の製造方
法。 - 【請求項５】 前記第（１）または第（３）の工程に先
立って、シリコン基板の表面に不純物をドープする工程
が追加され、前記突起部が高不純物濃度領域となされる
ことを特徴とする請求項４記載のＳＯＩ型半導体装置の
製造方法。 - 【請求項６】 前記第（３）の工程の後に前記第（４）
の工程に先立って、前記単結晶シリコン薄膜を越えて前
記突起部に不純物をイオン注入して、前記突起部の不純
物濃度を前記単結晶シリコン薄膜のチャネル部の不純物
濃度より高くする工程が挿入されていることを特徴とす
る請求項４記載のＳＯＩ型半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232284A JP2891325B2 (ja) | 1994-09-01 | 1994-09-01 | Ｓｏｉ型半導体装置およびその製造方法 |
| EP95113790A EP0700096A3 (en) | 1994-09-01 | 1995-09-01 | SOI type field effect transistor and manufacturing method |
| KR1019950028637A KR960012302A (ko) | 1994-09-01 | 1995-09-01 | Soi형 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232284A JP2891325B2 (ja) | 1994-09-01 | 1994-09-01 | Ｓｏｉ型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878692A JPH0878692A (ja) | 1996-03-22 |
| JP2891325B2 true JP2891325B2 (ja) | 1999-05-17 |
Family
ID=16936817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6232284A Expired - Fee Related JP2891325B2 (ja) | 1994-09-01 | 1994-09-01 | Ｓｏｉ型半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0700096A3 (ja) |
| JP (1) | JP2891325B2 (ja) |
| KR (1) | KR960012302A (ja) |
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|---|---|---|---|---|
| EP0849804A3 (en) * | 1996-12-19 | 1999-08-25 | Texas Instruments Incorporated | Improvements in or relating to field effect transistors |
| US5913135A (en) * | 1996-12-19 | 1999-06-15 | Texas Instruments Incorporated | Method for forming planar field effect transistors with source and drain on oxide and device constructed therefrom |
| DE19757609A1 (de) * | 1997-12-23 | 1999-07-01 | Siemens Ag | Soi-mosfet |
| WO2005038931A1 (ja) * | 2003-10-20 | 2005-04-28 | Nec Corporation | 半導体装置及び半導体装置の製造方法 |
| JP2007266569A (ja) | 2006-02-28 | 2007-10-11 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US9660085B2 (en) * | 2013-12-23 | 2017-05-23 | Intel Coporation | Wide band gap transistors on non-native semiconductor substrates and methods of manufacture thereof |
| US10032911B2 (en) | 2013-12-23 | 2018-07-24 | Intel Corporation | Wide band gap transistor on non-native semiconductor substrate |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54881A (en) * | 1977-06-03 | 1979-01-06 | Fujitsu Ltd | Semiconductor device |
| JPS5710267A (en) * | 1980-06-23 | 1982-01-19 | Fujitsu Ltd | Semiconductor device |
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