JPH06188263A - 自己整合型薄膜トランジスタの製造方法 - Google Patents
自己整合型薄膜トランジスタの製造方法Info
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- JPH06188263A JPH06188263A JP33478592A JP33478592A JPH06188263A JP H06188263 A JPH06188263 A JP H06188263A JP 33478592 A JP33478592 A JP 33478592A JP 33478592 A JP33478592 A JP 33478592A JP H06188263 A JPH06188263 A JP H06188263A
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Abstract
(57)【要約】
【目的】 プレーナ構造を有する自己整合型薄膜トラン
ジスタの製造方法に関し、スループットの向上を目的と
する。 【構成】 ガラス基板１上に形成された動作層となる半
導体薄膜２上に、端面が自己整合するゲート絶縁膜３と
ゲート電極４と若しくは更に被覆絶縁膜７とが順次積層
された積層パターンを形成する工程、該積層パターン形
成面の少なくとも該ゲート絶縁膜３の端面若しくはゲー
ト絶縁膜３の端面及び被覆絶縁膜７の表面を除く表出面
上に選択的に、ソース及びドレイン領域となる不純物の
ドープされた多結晶シリコン層９を、該ゲート絶縁膜３
の膜厚より薄く堆積させる工程を有するよう構成する。
ジスタの製造方法に関し、スループットの向上を目的と
する。 【構成】 ガラス基板１上に形成された動作層となる半
導体薄膜２上に、端面が自己整合するゲート絶縁膜３と
ゲート電極４と若しくは更に被覆絶縁膜７とが順次積層
された積層パターンを形成する工程、該積層パターン形
成面の少なくとも該ゲート絶縁膜３の端面若しくはゲー
ト絶縁膜３の端面及び被覆絶縁膜７の表面を除く表出面
上に選択的に、ソース及びドレイン領域となる不純物の
ドープされた多結晶シリコン層９を、該ゲート絶縁膜３
の膜厚より薄く堆積させる工程を有するよう構成する。
Description
【０００１】
【産業上の利用分野】本発明はプレーナ構造を有する自
己整合型薄膜トランジスタの製造方法に関する。
己整合型薄膜トランジスタの製造方法に関する。
【０００２】液晶ディスプレイ、エレクトロルミネッセ
ンス等の駆動に用いられる薄膜トランジスタ（ＴＦＴ）
は、上記装置の駆動速度を向上するために寄生容量の小
さいことが望まれ、更に上記ＴＦＴが多数配設されるＴ
ＦＴマトリクスを製造する際のスループットを向上させ
ることが強く望まれている。
ンス等の駆動に用いられる薄膜トランジスタ（ＴＦＴ）
は、上記装置の駆動速度を向上するために寄生容量の小
さいことが望まれ、更に上記ＴＦＴが多数配設されるＴ
ＦＴマトリクスを製造する際のスループットを向上させ
ることが強く望まれている。
【０００３】
【従来の技術】従来、プレーナ構造の自己整合型ＴＦＴ
は、一般に次のような方法により形成されていた。
は、一般に次のような方法により形成されていた。
【０００４】即ち、先ず図３(a) に示すように、透明ガ
ラス基板１上に厚さ100nm 程度のノンドープポリシリコ
ン(Si)からなる半導体動作層（活性層）２を気相成長
し、次いでその上に例えば気相成長二酸化シリコン（CV
D-SiO2）からなる厚さ200nm 程度のゲートSiO2膜３を形
成し、次いでその上に例えばクロム(Cr)等からなる厚さ
100nm程度のゲート電極層104 を形成する。なお、更に
上部に被覆SiO2膜を形成する場合もある。
ラス基板１上に厚さ100nm 程度のノンドープポリシリコ
ン(Si)からなる半導体動作層（活性層）２を気相成長
し、次いでその上に例えば気相成長二酸化シリコン（CV
D-SiO2）からなる厚さ200nm 程度のゲートSiO2膜３を形
成し、次いでその上に例えばクロム(Cr)等からなる厚さ
100nm程度のゲート電極層104 を形成する。なお、更に
上部に被覆SiO2膜を形成する場合もある。
【０００５】次いで図３(b) に示すように、ゲート電極
相当のパターン形状を有するレジストパターン５をマス
クにし上記ゲート電極層104 及びその下部のゲートSiO2
膜３をパターニングし、前記半導体動作層２上、レジス
トパターン５の端面を基準にして各々の端面が自己整合
するゲート絶縁膜３とゲート電極４との積層パターンを
形成する。なお、更に、ゲート電極４の上部が被覆SiO2
膜で覆われる場合もある。
相当のパターン形状を有するレジストパターン５をマス
クにし上記ゲート電極層104 及びその下部のゲートSiO2
膜３をパターニングし、前記半導体動作層２上、レジス
トパターン５の端面を基準にして各々の端面が自己整合
するゲート絶縁膜３とゲート電極４との積層パターンを
形成する。なお、更に、ゲート電極４の上部が被覆SiO2
膜で覆われる場合もある。
【０００６】次いで図３(c) に示すように、レジストパ
ターン５を除去した後、前記積層パターンをマスクにし
て半導体動作層２へ例えば燐(P+ ) をイオン注入し、所
定の熱処理を行って、半導体動作層２内に内側端部がゲ
ート電極４の端面に自己整合するｎ型ドレイン領域6D及
びｎ型ソース領域6Sを形成する。
ターン５を除去した後、前記積層パターンをマスクにし
て半導体動作層２へ例えば燐(P+ ) をイオン注入し、所
定の熱処理を行って、半導体動作層２内に内側端部がゲ
ート電極４の端面に自己整合するｎ型ドレイン領域6D及
びｎ型ソース領域6Sを形成する。
【０００７】そして以後、図示しないが、層間絶縁膜の
形成、ゲート電極、ドレイン領域及びソース領域に対す
るコンタクトホールの形成、コンタクトホール上へのゲ
ート配線、ドレイン電極及びソース電極の形成等がなさ
れる方法である。
形成、ゲート電極、ドレイン領域及びソース領域に対す
るコンタクトホールの形成、コンタクトホール上へのゲ
ート配線、ドレイン電極及びソース電極の形成等がなさ
れる方法である。
【０００８】
【発明が解決しようとする課題】上記工程説明で述べた
ように従来のプレーナ構造の自己整合型ＴＦＴの製造方
法においては、ドレイン領域6D及びソース領域6Sが、イ
オン注入法により不純物をドープすることにって形成さ
れていた。
ように従来のプレーナ構造の自己整合型ＴＦＴの製造方
法においては、ドレイン領域6D及びソース領域6Sが、イ
オン注入法により不純物をドープすることにって形成さ
れていた。
【０００９】しかし、イオン注入が微小基板面を順次走
査して行われるために、液晶ディスプレイのように大面
積を有し多数のＴＦＴが配設されるＴＦＴマトリクスの
製造に際してはそのスループットが著しく低下するとい
う問題があった。
査して行われるために、液晶ディスプレイのように大面
積を有し多数のＴＦＴが配設されるＴＦＴマトリクスの
製造に際してはそのスループットが著しく低下するとい
う問題があった。
【００１０】そこで本発明は、スループットの大幅向上
が可能なプレーナ構造の自己整合型ＴＦＴの製造方法を
提供することを目的とする。
が可能なプレーナ構造の自己整合型ＴＦＴの製造方法を
提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題の解決は、ガラ
ス基板上に形成された動作層となる半導体薄膜上に、端
面が自己整合するゲート絶縁膜とゲート電極との順次積
層された積層パターンを形成する工程、該積層パターン
形成面の少なくとも該ゲート絶縁膜の端面を除く表出面
上に選択的に、ソース及びドレイン領域となる不純物の
ドープされた多結晶シリコン層を、該ゲート絶縁膜の膜
厚より薄く堆積させる工程、若しくは、ガラス基板上に
形成された動作層となる半導体薄膜上に、端面が自己整
合するゲート絶縁膜とゲート電極と被覆絶縁膜との順次
積層された積層パターンを形成する工程、該積層パター
ン形成面の少なくとも該ゲート絶縁膜の端面及び該被覆
絶縁膜の表面を除く表出面上に選択的に、ソース及びド
レイン領域となる不純物のドープされた多結晶シリコン
層を、該ゲート絶縁膜の膜厚より薄く堆積させる工程を
有する本発明による自己整合型薄膜トランジスタの製造
方法によって達成される。
ス基板上に形成された動作層となる半導体薄膜上に、端
面が自己整合するゲート絶縁膜とゲート電極との順次積
層された積層パターンを形成する工程、該積層パターン
形成面の少なくとも該ゲート絶縁膜の端面を除く表出面
上に選択的に、ソース及びドレイン領域となる不純物の
ドープされた多結晶シリコン層を、該ゲート絶縁膜の膜
厚より薄く堆積させる工程、若しくは、ガラス基板上に
形成された動作層となる半導体薄膜上に、端面が自己整
合するゲート絶縁膜とゲート電極と被覆絶縁膜との順次
積層された積層パターンを形成する工程、該積層パター
ン形成面の少なくとも該ゲート絶縁膜の端面及び該被覆
絶縁膜の表面を除く表出面上に選択的に、ソース及びド
レイン領域となる不純物のドープされた多結晶シリコン
層を、該ゲート絶縁膜の膜厚より薄く堆積させる工程を
有する本発明による自己整合型薄膜トランジスタの製造
方法によって達成される。
【００１２】
【作用】即ち本発明の方法では、ソース及びドレイン領
域を半導体動作層上に堆積したドープポリドシリコン層
によって形成する。
域を半導体動作層上に堆積したドープポリドシリコン層
によって形成する。
【００１３】それを可能にするために本発明の方法で
は、半導体動作層上に端面が自己整合するゲート絶縁膜
とゲート電極との積層パターン（若しくは端面が自己整
合するゲート絶縁膜とゲート電極と被覆絶縁膜との積層
パターン）を形成し、これをマスクにし、絶縁膜上には
シリコン層が堆積しない選択堆積手段を用いて半導体動
作層上に選択的にソース及びドレイン領域となるドープ
ドポリシリコン層を堆積せしめ、且つその堆積厚さをゲ
ート絶縁膜の膜厚より薄く制限する。
は、半導体動作層上に端面が自己整合するゲート絶縁膜
とゲート電極との積層パターン（若しくは端面が自己整
合するゲート絶縁膜とゲート電極と被覆絶縁膜との積層
パターン）を形成し、これをマスクにし、絶縁膜上には
シリコン層が堆積しない選択堆積手段を用いて半導体動
作層上に選択的にソース及びドレイン領域となるドープ
ドポリシリコン層を堆積せしめ、且つその堆積厚さをゲ
ート絶縁膜の膜厚より薄く制限する。
【００１４】このようにすることによって、ゲート絶縁
膜端面上へのドープドポリシリコン層の堆積が避けられ
ると同時に、前記積層パターンの両側に堆積されるドー
プドポリシリコン層からなるソース及びドレイン領域の
上面がゲート絶縁膜の上面より低くなって、ソース及び
ドレイン領域とゲート電極との間の絶縁は保たれ、プレ
ーナ構造の自己整合型ＴＦＴの特性は確保される。
膜端面上へのドープドポリシリコン層の堆積が避けられ
ると同時に、前記積層パターンの両側に堆積されるドー
プドポリシリコン層からなるソース及びドレイン領域の
上面がゲート絶縁膜の上面より低くなって、ソース及び
ドレイン領域とゲート電極との間の絶縁は保たれ、プレ
ーナ構造の自己整合型ＴＦＴの特性は確保される。
【００１５】以上により、本発明によれば、プレーナ構
造の自己整合型ＴＦＴのソース及びドレイン領域を堆積
法により形成することが可能になり、基板上に多数個配
設されるＴＦＴのソース及びドレイン領域を同時に形成
することが可能になって、上記ＴＦＴを用いたＴＦＴマ
トリクス基板製造に際してのスループットが大幅に向上
する。
造の自己整合型ＴＦＴのソース及びドレイン領域を堆積
法により形成することが可能になり、基板上に多数個配
設されるＴＦＴのソース及びドレイン領域を同時に形成
することが可能になって、上記ＴＦＴを用いたＴＦＴマ
トリクス基板製造に際してのスループットが大幅に向上
する。
【００１６】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１は本発明の一実施例の工程断面図、第２図
は本発明の他の実施例の工程断面図である。全図を通じ
同一対象物は同一符合で示す。
明する。図１は本発明の一実施例の工程断面図、第２図
は本発明の他の実施例の工程断面図である。全図を通じ
同一対象物は同一符合で示す。
【００１７】図１(a) 参照 本発明の方法によりプレーナ構造の自己整合型ＴＦＴを
形成するに際しては、透明ガラス基板１上にCVD 法によ
り多結晶シリコン(Si)からなる厚さ 100nm程度の半導体
動作層２を形成した後、この半導体動作層２上にCVD 法
によって例えば厚さ 200nm程度のゲートSiO2膜３を形成
し、次いでスパッタ法により例えばCrからなる厚さ 100
nm程度のゲート電極層104 を形成し、次いでCVD 法によ
り例えば厚さ 200nm程度の被覆SiO2膜７を形成する。
形成するに際しては、透明ガラス基板１上にCVD 法によ
り多結晶シリコン(Si)からなる厚さ 100nm程度の半導体
動作層２を形成した後、この半導体動作層２上にCVD 法
によって例えば厚さ 200nm程度のゲートSiO2膜３を形成
し、次いでスパッタ法により例えばCrからなる厚さ 100
nm程度のゲート電極層104 を形成し、次いでCVD 法によ
り例えば厚さ 200nm程度の被覆SiO2膜７を形成する。
【００１８】図１(b) 参照 次いで、上記積層膜上にゲート電極に相当するパターン
形状を有するレジストパターン８を形成し、このレジス
トパターン８をマスクにし、先ず、例えば緩衝作用を持
った弗酸(HF)と弗化アンモン(NH4F)と水(H2O) との混液
である BHF液により被覆SiO2膜７の表出部をエッチング
除去し、次いで、例えば硝酸セリウムアンモン溶液でCr
からなるゲート電極層104 の表出部をエッチング除去
し、次いで、例えば BHF液によりゲートSiO2膜３の表出
部をエッチング除去し、レジストパターン８の端面を基
準にしてそれぞれの端面が自己整合するゲートSiO2膜３
とゲート電極４(Cr)と被覆SiO2膜７との積層パターンを
形成する。
形状を有するレジストパターン８を形成し、このレジス
トパターン８をマスクにし、先ず、例えば緩衝作用を持
った弗酸(HF)と弗化アンモン(NH4F)と水(H2O) との混液
である BHF液により被覆SiO2膜７の表出部をエッチング
除去し、次いで、例えば硝酸セリウムアンモン溶液でCr
からなるゲート電極層104 の表出部をエッチング除去
し、次いで、例えば BHF液によりゲートSiO2膜３の表出
部をエッチング除去し、レジストパターン８の端面を基
準にしてそれぞれの端面が自己整合するゲートSiO2膜３
とゲート電極４(Cr)と被覆SiO2膜７との積層パターンを
形成する。
【００１９】図１(c) 参照 次いでレジストパターン８を除去した後、プラズマCVD
法によるシリコン(Si)の選択成長手段により、ゲートSi
O2膜３の端面及び被覆SiO2縁膜７の表面を除く表出面即
ち半導体動作層２の表出面上にゲートSiO2膜３の膜厚よ
り薄い例えば50nm程度の厚さを有するｎ型のドープドポ
リSi層９を堆積させる。
法によるシリコン(Si)の選択成長手段により、ゲートSi
O2膜３の端面及び被覆SiO2縁膜７の表面を除く表出面即
ち半導体動作層２の表出面上にゲートSiO2膜３の膜厚よ
り薄い例えば50nm程度の厚さを有するｎ型のドープドポ
リSi層９を堆積させる。
【００２０】なお上記プラズマCVD 法によるドープドポ
リSi層の選択堆積は、例えば次に示す２種類の方法によ
りなされる。即ち、第１の方法は弗化珪素(SiF) を含む
成長ガスの連続導入による方法で、成長ガスの組成及び
成長条件は例えば下記の通りである。
リSi層の選択堆積は、例えば次に示す２種類の方法によ
りなされる。即ち、第１の方法は弗化珪素(SiF) を含む
成長ガスの連続導入による方法で、成長ガスの組成及び
成長条件は例えば下記の通りである。
【００２１】 ガス導入方法： 連続 成長ガスの組成： SiH4（モノシラン） １ sccm SiF 40 sccm H2 59 sccm PH3 （フォスフィン） 0.03 sccm 圧力： 0.5 Torr 基板温度： 350 ℃ 放電電力： 200 Ｗ この第１の方法では、成長ガス中に含まれる弗素(F) が
絶縁膜表面に堆積するSi分子をエッチングし、絶縁膜表
面上即ちゲートSiO2膜３の端面上及び被覆SiO2膜７の表
面上にはポリSi層を堆積せしめない。
絶縁膜表面に堆積するSi分子をエッチングし、絶縁膜表
面上即ちゲートSiO2膜３の端面上及び被覆SiO2膜７の表
面上にはポリSi層を堆積せしめない。
【００２２】また、第２の方法は成長ガスとエッチング
用水素(H2)ガスを交互に導入する方法で、成長ガスの組
成及び成長条件は例えば下記の通りである。 ガス導入方法： 成長ガスとエッチング用H2を交互に導入 成長ガス導入時間： 10 sec エッチング用水素導入時間： 50 sec 成長ガスの組成： SiH4（モノシラン） １ sccm H2 59 sccm PH3 （フォスフィン） 0.03 sccm エッチング用H2流量： 200 sccm 圧力： 0.5 Torr 基板温度： 350 ℃ 放電電力： 200 Ｗ この第２の方法では、エッチング用H2が絶縁膜表面に堆
積するSi分子をエッチングし、絶縁膜表面上即ちゲート
SiO2膜３の端面上及び被覆SiO2膜７の表面上にはポリSi
層を堆積せしめない。
用水素(H2)ガスを交互に導入する方法で、成長ガスの組
成及び成長条件は例えば下記の通りである。 ガス導入方法： 成長ガスとエッチング用H2を交互に導入 成長ガス導入時間： 10 sec エッチング用水素導入時間： 50 sec 成長ガスの組成： SiH4（モノシラン） １ sccm H2 59 sccm PH3 （フォスフィン） 0.03 sccm エッチング用H2流量： 200 sccm 圧力： 0.5 Torr 基板温度： 350 ℃ 放電電力： 200 Ｗ この第２の方法では、エッチング用H2が絶縁膜表面に堆
積するSi分子をエッチングし、絶縁膜表面上即ちゲート
SiO2膜３の端面上及び被覆SiO2膜７の表面上にはポリSi
層を堆積せしめない。
【００２３】このドープドポリSi層の選択堆積によっ
て、ゲート電極４の一方の側に堆積されたドープドポリ
Si層９はｎ型ドレイン領域9Dに、他方の側に堆積された
ドープドポリSi層９はｎ型ソース領域9Sになる。なお、
この選択堆積工程において、導電体であるゲート電極４
の端面にもドープドポリSi層９が薄く堆積されるが、支
障はない。
て、ゲート電極４の一方の側に堆積されたドープドポリ
Si層９はｎ型ドレイン領域9Dに、他方の側に堆積された
ドープドポリSi層９はｎ型ソース領域9Sになる。なお、
この選択堆積工程において、導電体であるゲート電極４
の端面にもドープドポリSi層９が薄く堆積されるが、支
障はない。
【００２４】図１(d) 参照 次いで、被覆SiO2膜７を例えば15%HF 溶液で除去した
後、この基板上に通常のCVD 法によりSiO2等からなる厚
さ 400nm程度の層間絶縁膜10を形成し、次いで通常のフ
ォトリソグラフィ及びドライエッチング手段を用いて上
記層間絶縁膜10にゲート電極４、前記ドープドポリSi層
９からなるドレイン領域9D及びソース領域9Sの表面を個
々に表出するコンタクトホール11G 、11D 及び11S を形
成し、次いで通常の配線形成方法に従って前記コンタク
トホール11G 、11D 及び11S 上にアルミニウム(Al)若し
くはその合金等からなり、ゲート電極４に接続するゲー
ト配線12G 、ドレイン領域9Dに接続するドレイン電極12
D 及びソース領域9Sに接するソース電極12S を形成し、
ＴＦＴが完成する。
後、この基板上に通常のCVD 法によりSiO2等からなる厚
さ 400nm程度の層間絶縁膜10を形成し、次いで通常のフ
ォトリソグラフィ及びドライエッチング手段を用いて上
記層間絶縁膜10にゲート電極４、前記ドープドポリSi層
９からなるドレイン領域9D及びソース領域9Sの表面を個
々に表出するコンタクトホール11G 、11D 及び11S を形
成し、次いで通常の配線形成方法に従って前記コンタク
トホール11G 、11D 及び11S 上にアルミニウム(Al)若し
くはその合金等からなり、ゲート電極４に接続するゲー
ト配線12G 、ドレイン領域9Dに接続するドレイン電極12
D 及びソース領域9Sに接するソース電極12S を形成し、
ＴＦＴが完成する。
【００２５】なお、上記一実施例の方法では、ドープド
ポリSi層９の選択堆積に際して、導電体であるゲート電
極４の端面にもドープドポリSi層９が堆積する。この端
面は垂直面であるためにそこに堆積される厚さは水平面
を有する半導体動作層２上よりは薄くなるが、この部分
の堆積は可能な限り減少させることが望ましい。
ポリSi層９の選択堆積に際して、導電体であるゲート電
極４の端面にもドープドポリSi層９が堆積する。この端
面は垂直面であるためにそこに堆積される厚さは水平面
を有する半導体動作層２上よりは薄くなるが、この部分
の堆積は可能な限り減少させることが望ましい。
【００２６】図２に示すのは、上記ゲート電極４端面へ
のドープドポリSiの堆積を減少させる実施例である。 図２(a) 参照 この実施例では、前記実施例で示したゲート部の端面が
自己整合する積層パターンを、ゲートSiO2膜３と例えば
Crからなるゲート電極４と被覆窒化シリコン(Si3N4) 13
とによって形成する。なおSi3N4 膜のパターニングには
例えばCF4 プラズマによるドライエッチング手段を用い
る。
のドープドポリSiの堆積を減少させる実施例である。 図２(a) 参照 この実施例では、前記実施例で示したゲート部の端面が
自己整合する積層パターンを、ゲートSiO2膜３と例えば
Crからなるゲート電極４と被覆窒化シリコン(Si3N4) 13
とによって形成する。なおSi3N4 膜のパターニングには
例えばCF4 プラズマによるドライエッチング手段を用い
る。
【００２７】図２(b) 参照 次いで、 BHF液によりゲートSiO2膜３を選択的に約 100
nm程度サイドエッチングする。この際からなる被覆用Si
3N4 膜13及びゲート電極４はエッチングされない。
nm程度サイドエッチングする。この際からなる被覆用Si
3N4 膜13及びゲート電極４はエッチングされない。
【００２８】図２(c) 参照 次いでゲート電極４を、硫酸セリウムアンモン液により
ゲートSiO2膜３同様約100nm程度選択的にサイドエッチ
ングする。ここでゲート電極４の端面の上部には約 100
nm程度突出した被覆用Si3N4 膜13の庇部13P が形成され
る。
ゲートSiO2膜３同様約100nm程度選択的にサイドエッチ
ングする。ここでゲート電極４の端面の上部には約 100
nm程度突出した被覆用Si3N4 膜13の庇部13P が形成され
る。
【００２９】図２(d) 参照 次いで、前記実施例同様の選択堆積手段により、半導体
動作層２の表出部上に厚さ50nm程度のドープドポリSi層
９を形成する。
動作層２の表出部上に厚さ50nm程度のドープドポリSi層
９を形成する。
【００３０】この際、この実施例においてはゲート電極
４の端面の上部に上記被覆Si3N4 膜13の庇部13P が存在
することにより、ゲート電極４の端面上に堆積するドー
プドポリSi層９は殆どなくなる。
４の端面の上部に上記被覆Si3N4 膜13の庇部13P が存在
することにより、ゲート電極４の端面上に堆積するドー
プドポリSi層９は殆どなくなる。
【００３１】以後、ＴＦＴ完成までの工程は前記実施例
と同様である。なお本発明の方法において、ゲート電極
は上記Crに限られるものではなく、タングステン(W) 、
チタン(Ti)等の高融点金属も用いられる。
と同様である。なお本発明の方法において、ゲート電極
は上記Crに限られるものではなく、タングステン(W) 、
チタン(Ti)等の高融点金属も用いられる。
【００３２】またSiの選択成長における成長ガス組成、
成長条件等も上記実施例に限られるものではない。ま
た、上記実施例ではゲート電極上に被覆絶縁膜を設けた
が、この被覆絶縁膜は設けないでも本発明の実施は可能
であり、同様の効果が得られる。
成長条件等も上記実施例に限られるものではない。ま
た、上記実施例ではゲート電極上に被覆絶縁膜を設けた
が、この被覆絶縁膜は設けないでも本発明の実施は可能
であり、同様の効果が得られる。
【００３３】
【発明の効果】以上実施例に示したように本発明の方法
によれば、プレーナ構造の自己整合型ＴＦＴのドレイン
及びソース領域が選択成長手段で半導体動作層上に堆積
したドープドポリSi層によって構成される。従って、ソ
ース及びドレイン領域の底面とチャネル形成面とがほぼ
平坦になって寄生容量の低減が図れるとともに、基板上
に多数個配設されるＴＦＴのソース及びドレイン領域を
同時に形成することが可能になって、上記ＴＦＴを用い
たＴＦＴマトリクス基板製造に際してのスループットが
大幅に向上する。
によれば、プレーナ構造の自己整合型ＴＦＴのドレイン
及びソース領域が選択成長手段で半導体動作層上に堆積
したドープドポリSi層によって構成される。従って、ソ
ース及びドレイン領域の底面とチャネル形成面とがほぼ
平坦になって寄生容量の低減が図れるとともに、基板上
に多数個配設されるＴＦＴのソース及びドレイン領域を
同時に形成することが可能になって、上記ＴＦＴを用い
たＴＦＴマトリクス基板製造に際してのスループットが
大幅に向上する。
【図１】 本発明の一実施例の工程断面図
【図２】 本発明の他の実施例の工程断面図
【図３】 従来方法の工程断面図
１ 透明ガラス基板 ２ 半導体動作層 ３ ゲートSiO2膜 ４ ゲート電極 ７、13 被覆SiO2膜 ８ レジストパターン ９ ｎ型ドープドポリSi層 9D ｎ型ドレイン領域 9S ｎ型ソース領域 10 層間絶縁膜 11D 、11G 、11S コンタクトホール 12D ドレイン電極 12S ソース電極 12G ゲート配線
Claims (2)
- 【請求項１】 ガラス基板上に形成された動作層となる
半導体薄膜上に、端面が自己整合するゲート絶縁膜とゲ
ート電極との順次積層された積層パターンを形成する工
程、 該積層パターン形成面の少なくとも該ゲート絶縁膜の端
面を除く表出面上に選択的に、ソース及びドレイン領域
となる不純物のドープされた多結晶シリコン層を、該ゲ
ート絶縁膜の膜厚より薄く堆積させる工程を有すること
を特徴とする自己整合型薄膜トランジスタの製造方法。 - 【請求項２】 ガラス基板上に形成された動作層となる
半導体薄膜上に、端面が自己整合するゲート絶縁膜とゲ
ート電極と被覆絶縁膜との順次積層された積層パターン
を形成する工程、 該積層パターン形成面の少なくとも該ゲート絶縁膜の端
面及び該被覆絶縁膜の表面を除く表出面上に選択的に、
ソース及びドレイン領域となる不純物のドープされた多
結晶シリコン層を、該ゲート絶縁膜の膜厚より薄く堆積
させる工程を有することを特徴とする自己整合型薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33478592A JPH06188263A (ja) | 1992-12-16 | 1992-12-16 | 自己整合型薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33478592A JPH06188263A (ja) | 1992-12-16 | 1992-12-16 | 自己整合型薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188263A true JPH06188263A (ja) | 1994-07-08 |
Family
ID=18281212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33478592A Pending JPH06188263A (ja) | 1992-12-16 | 1992-12-16 | 自己整合型薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188263A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700096A3 (en) * | 1994-09-01 | 1996-11-06 | Nec Corp | SOI type field effect transistor and manufacturing method |
| JP2007059880A (ja) * | 2005-07-08 | 2007-03-08 | Kovio Inc | Ｒｆｉｄタグを製造する方法およびｒｆｉｄタグを用いて形成される機構 |
| JP2017076785A (ja) * | 2015-10-12 | 2017-04-20 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
-
1992
- 1992-12-16 JP JP33478592A patent/JPH06188263A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700096A3 (en) * | 1994-09-01 | 1996-11-06 | Nec Corp | SOI type field effect transistor and manufacturing method |
| JP2007059880A (ja) * | 2005-07-08 | 2007-03-08 | Kovio Inc | Ｒｆｉｄタグを製造する方法およびｒｆｉｄタグを用いて形成される機構 |
| JP2017076785A (ja) * | 2015-10-12 | 2017-04-20 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010515 |