JPS61139068A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置にかかわり、特に絶縁層上にシリコ
ン層を有するＳＯＩ構造（Ｓｉｌｉｏｎ ｏｎＩｎｓｕ
ｌａｔｏｒ ）のＭＯＳ ＦＥＴ半導体装置に関する
ものである。
ン層を有するＳＯＩ構造（Ｓｉｌｉｏｎ ｏｎＩｎｓｕ
ｌａｔｏｒ ）のＭＯＳ ＦＥＴ半導体装置に関する
ものである。
ＳＯ■構造を有する従来の半導体装置の断面構造を第３
図および第４図に示す。
図および第４図に示す。
これによれば、シリコン等の半導体基板１１上に、絶縁
層、例えば酸化膜１２が形成され、その上に半導体層と
して例えば多結晶シリコン１１１０が形成される。
層、例えば酸化膜１２が形成され、その上に半導体層と
して例えば多結晶シリコン１１１０が形成される。
その後、この多結晶シリコン層１０は電子ビームあるい
はレーザビームが照射されることによって単結晶化され
る。そして公知の半導体製造技術を用いてＭＯＳＯ８方
体導体装置成している。
はレーザビームが照射されることによって単結晶化され
る。そして公知の半導体製造技術を用いてＭＯＳＯ８方
体導体装置成している。
第３図および第４図にはｎチャネルにのＭＯＳトランジ
スタがシリコン層１０内に形成された構造を示しており
、１３はソースドレイン拡散（ｎ＋）層を、１４はチャ
ネル拡散（１））層を、１５はゲート酸化膜を、１６は
ポリシリコンゲート電極をそれぞれ示している。なお、
第４図の場合には第３図の場合よりもｎ＋拡散が浅く、
ソースドレイン領域１３の下にチャネル拡散層１４が残
存している。
スタがシリコン層１０内に形成された構造を示しており
、１３はソースドレイン拡散（ｎ＋）層を、１４はチャ
ネル拡散（１））層を、１５はゲート酸化膜を、１６は
ポリシリコンゲート電極をそれぞれ示している。なお、
第４図の場合には第３図の場合よりもｎ＋拡散が浅く、
ソースドレイン領域１３の下にチャネル拡散層１４が残
存している。
このような構造では各種の問題が生じる。すなわち、第
３図に示す構造のＭＯＳ ＦＥＴでは、酸化膜１２の
ために正孔の逃げ場がなくチャネル拡散層１４が電位的
に７０−ティング状態となって、正電荷が蓄積しやすく
なる。
３図に示す構造のＭＯＳ ＦＥＴでは、酸化膜１２の
ために正孔の逃げ場がなくチャネル拡散層１４が電位的
に７０−ティング状態となって、正電荷が蓄積しやすく
なる。
正電荷がチャネル下方部に蓄積した状態はチャネル拡散
層１４にバックゲートバイアスを印加した状態と同じで
あり、チャネル部のしきい値電圧を低下させることによ
りＭＯＳ ＦＥＴのドレイン電流とソースドレイン電
圧との関係を示すニー■特性の飽和領域で、異常電流が
現われる。
層１４にバックゲートバイアスを印加した状態と同じで
あり、チャネル部のしきい値電圧を低下させることによ
りＭＯＳ ＦＥＴのドレイン電流とソースドレイン電
圧との関係を示すニー■特性の飽和領域で、異常電流が
現われる。
またチャネル拡散層１４下部の絶縁基板近傍には流入す
る正孔が増えるとソースとこの領域間で作られるｐｎ接
合の順方向電位障壁を越えてバックチャネルが形成され
る。これは、動作をしていない待機時にも少しずつリー
クするスタンバイ電流の増加をもたらし、消費電力の増
加の原因となる。これらの現象はゲート長が短くなるら
につれてより顕著に現われるため、ＶＬＳＩのような微
細ゲート長の装置には第３図に示すような従来のＳＯＩ
構造のＭＯＳ ＦＥＴ構造は不向きである。
る正孔が増えるとソースとこの領域間で作られるｐｎ接
合の順方向電位障壁を越えてバックチャネルが形成され
る。これは、動作をしていない待機時にも少しずつリー
クするスタンバイ電流の増加をもたらし、消費電力の増
加の原因となる。これらの現象はゲート長が短くなるら
につれてより顕著に現われるため、ＶＬＳＩのような微
細ゲート長の装置には第３図に示すような従来のＳＯＩ
構造のＭＯＳ ＦＥＴ構造は不向きである。
また第４図に示す構造のＭＯＳ ＦＥＴでは、ソース
ドレイン拡散領１！１３の下にもゲート直下のチャネル
領域と同一タイプの拡散層１４が入りこんでいる。した
がって寄生容量の増加による動作速度の減少をもたらす
。
ドレイン拡散領１！１３の下にもゲート直下のチャネル
領域と同一タイプの拡散層１４が入りこんでいる。した
がって寄生容量の増加による動作速度の減少をもたらす
。
ざらに、ソースドレイン拡散１１１３とその下に入り込
む拡散層１４との間には空乏領域化があるが、宇宙空間
や原子炉等の電離放射線（たとえばγ線）の影響を受け
る環境で使用した場合、電離放射線により能動領域の全
体に電子−正孔対が発生し、特に上述の空欠領域近傍で
電子−正孔対が発生するとこれらは空欠領域で加速され
、その結果さらに電子−正孔対の発生をもたらし、素子
の誤差動作の原因となる。
む拡散層１４との間には空乏領域化があるが、宇宙空間
や原子炉等の電離放射線（たとえばγ線）の影響を受け
る環境で使用した場合、電離放射線により能動領域の全
体に電子−正孔対が発生し、特に上述の空欠領域近傍で
電子−正孔対が発生するとこれらは空欠領域で加速され
、その結果さらに電子−正孔対の発生をもたらし、素子
の誤差動作の原因となる。
本発明は、上述の問題を解決するためなされたものでチ
ャネル領域の７０−ティング状態による異常電流やバッ
クチャネルによる漏れ電流を少なくし、素子の特性を向
上させることのできる構造を有する半導体装置およびそ
の製造方法を提供することを目的とする。
ャネル領域の７０−ティング状態による異常電流やバッ
クチャネルによる漏れ電流を少なくし、素子の特性を向
上させることのできる構造を有する半導体装置およびそ
の製造方法を提供することを目的とする。
上記目的達成のため、本発明においては絶縁膜で被覆さ
れた半導体基板と、前記絶縁謹上に形成された半導体層
とを有し、この半導体層内に形成されたＭＯＳ型半導体
素子のゲート直下のチャネル部が、前記絶縁膜に設けた
開口を介して前記半導体基板と接触するようにしており
チャネル下部への電荷蓄積がなくなることにより特性の
向上を図ることができる。また、他の本発明においては
半導体基板上に絶縁膜を形成する工程と、この絶縁膜の
うちその上部にチャネル領域が形成される部分を選択的
に開口する工程と、この開口部にシリコンを選択的にエ
ピタキシャル成長させ、その上面と前記絶縁膜上面がほ
ぼ同一平面となるようにする工程と、これらの上に多結
晶シリコン層と形成する工程と、この多結晶シリコン層
を再結晶化する工程と、この再結晶化シリコン層上にゲ
ート絶縁膜およびゲート電極を、前記再結晶化シリコン
層中に不純物拡散領域をそれぞれ形成する工程と、を備
えており、絶縁膜上に形成された半導体層を確実に基板
と接触させ、特性の向上を図ることができる。
れた半導体基板と、前記絶縁謹上に形成された半導体層
とを有し、この半導体層内に形成されたＭＯＳ型半導体
素子のゲート直下のチャネル部が、前記絶縁膜に設けた
開口を介して前記半導体基板と接触するようにしており
チャネル下部への電荷蓄積がなくなることにより特性の
向上を図ることができる。また、他の本発明においては
半導体基板上に絶縁膜を形成する工程と、この絶縁膜の
うちその上部にチャネル領域が形成される部分を選択的
に開口する工程と、この開口部にシリコンを選択的にエ
ピタキシャル成長させ、その上面と前記絶縁膜上面がほ
ぼ同一平面となるようにする工程と、これらの上に多結
晶シリコン層と形成する工程と、この多結晶シリコン層
を再結晶化する工程と、この再結晶化シリコン層上にゲ
ート絶縁膜およびゲート電極を、前記再結晶化シリコン
層中に不純物拡散領域をそれぞれ形成する工程と、を備
えており、絶縁膜上に形成された半導体層を確実に基板
と接触させ、特性の向上を図ることができる。
第１図はこの発明による半導体装置の一実施例を示す図
で、第１図（ａ）がその断面図を、第１図（ｂ）がその
上面図をそれぞれ示している。第３図および第４図に示
したと同一部分には同一符号を付しその説明は省略する
。
で、第１図（ａ）がその断面図を、第１図（ｂ）がその
上面図をそれぞれ示している。第３図および第４図に示
したと同一部分には同一符号を付しその説明は省略する
。
これによれはゲート酸化膜１５の下部に位置するチレネ
ル拡散層１４直下の酸化膜１２に開口を設け、この開口
部を充填する選択エピタキシャルシリコン１７を介して
チャネル拡散層１４を半導体基板１１とを接続した構造
となっている。
ル拡散層１４直下の酸化膜１２に開口を設け、この開口
部を充填する選択エピタキシャルシリコン１７を介して
チャネル拡散層１４を半導体基板１１とを接続した構造
となっている。
酸化膜除去領域２０は能動領域の幅よりも長くすること
が望ましい。このようにすると、バックチャネルが無く
なり、これに起因する消費電力の増加は防止される。
が望ましい。このようにすると、バックチャネルが無く
なり、これに起因する消費電力の増加は防止される。
次に第１図に示す構造を得るための製造方法について説
明する。
明する。
第２図は第１図に示す構造を作製するための製造工程別
断面図を示したものである。まず第２図（ａ）に示すよ
うにｐ型のシリコンを半導体基板１１として用意し、熱
酸化により表面に１μｍの酸化膜１２を絶縁膜として形
成する。
断面図を示したものである。まず第２図（ａ）に示すよ
うにｐ型のシリコンを半導体基板１１として用意し、熱
酸化により表面に１μｍの酸化膜１２を絶縁膜として形
成する。
ついで周知のフォトエツチング法により後にチャネル領
域となる部分の酸化膜１２をフォトレジストをマスクに
してＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
−ｉｎｇ ）で除去し、第２図（ａ）に示す構造を得る
。
域となる部分の酸化膜１２をフォトレジストをマスクに
してＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
−ｉｎｇ ）で除去し、第２図（ａ）に示す構造を得る
。
ついで選択エピタキシャル法によりエツチング除去され
た開口部にシリコンを成長させ、第２図（ｂ）に示すよ
うな選択エピタキシャルシリコン１７を持つ平坦な形状
を得る。
た開口部にシリコンを成長させ、第２図（ｂ）に示すよ
うな選択エピタキシャルシリコン１７を持つ平坦な形状
を得る。
ついで多結晶シリコン１８を５００ｎｍ堆積し、開口部
にエピタキシャル成長により形成した選択エピタキシャ
ルシリコン１７を結晶成長の種としてレーザ照射を全面
におこなう。この結果、多結晶シリコン１８はｐタイプ
のシリコン基板１１の結晶方法に従い再結晶化され、第
２図（ｄ）に示すように再結晶化シリコン１９が形成さ
れる。
にエピタキシャル成長により形成した選択エピタキシャ
ルシリコン１７を結晶成長の種としてレーザ照射を全面
におこなう。この結果、多結晶シリコン１８はｐタイプ
のシリコン基板１１の結晶方法に従い再結晶化され、第
２図（ｄ）に示すように再結晶化シリコン１９が形成さ
れる。
この再結晶化シリコン１９を半導体層として公知のＭＯ
Ｓ製造技術を用いて第２図（ｅ）に示すようにソース、
ドレイン領１４１３、ゲート絶縁膜１５、ゲート電極１
６を備、ｔｆＭＯＳＦＥＴを形成する。
Ｓ製造技術を用いて第２図（ｅ）に示すようにソース、
ドレイン領１４１３、ゲート絶縁膜１５、ゲート電極１
６を備、ｔｆＭＯＳＦＥＴを形成する。
このようにしてＭＯＳ ＦＥＴのゲート直下のチャネ
ル部が絶縁膜１２に設けた開口を介して半導体基板１１
と接触する構造の半導体装置が完成する。
ル部が絶縁膜１２に設けた開口を介して半導体基板１１
と接触する構造の半導体装置が完成する。
以上実施例に基づいて詳細に説明したように、本発明に
かかる半導体装置ではゲート直下のチャネル領域が半導
体基板と電気的に接続する構造となるため、半導体基板
を接地することによりチャネル下部がフローティング状
態になることはない。
かかる半導体装置ではゲート直下のチャネル領域が半導
体基板と電気的に接続する構造となるため、半導体基板
を接地することによりチャネル下部がフローティング状
態になることはない。
したがってチャネル領域に正電荷の蓄積が無くなり、良
好な素子特性が得られる。
好な素子特性が得られる。
また寄生容壷が低減できるための動作速度が速くなると
いう利点がある。
いう利点がある。
さらに能動領域の下部に空乏領域が発生しないことによ
り電離放射線による誤動作も減少する。
り電離放射線による誤動作も減少する。
一方、他の本発明にかかる半導体装置の製造方法では基
板上に形成された絶縁膜を形成し、この絶縁膜のうち将
来その上部にチャネル領域が形成される部分を開口し、
この部分にシリコンをエピタキシャル成長させ、その後
絶縁股上に形成された多結晶シリコン層をエピタキシャ
ル成長した部分を種に再結晶化することにより基板と接
続された能動領域を容易かつ確実に形成することができ
る。
板上に形成された絶縁膜を形成し、この絶縁膜のうち将
来その上部にチャネル領域が形成される部分を開口し、
この部分にシリコンをエピタキシャル成長させ、その後
絶縁股上に形成された多結晶シリコン層をエピタキシャ
ル成長した部分を種に再結晶化することにより基板と接
続された能動領域を容易かつ確実に形成することができ
る。
第１図は、この発明の一実施例を示す構造図で、（ａ）
はその断面図、（ｂ）はその上面図、第２図は第１図に
示す構造を作製するための工程別断面図、第３図および
第４図はｌ来のＳｏｆ構造の半導体装置の構造を示す断
面図である。 １０・・・半導体層、１１・・・半導体基板、１２・・
・絶縁膜、１３・・・ソースドレイン拡散層、１４・・
・チャネル拡散層（チャネル領域）、１５・・・ゲート
酸化膜、１７・・・選択エピタキシャルシリコン、１８
・・・多結晶シリコン、１９・・・再結晶化シリコン、
２０・・・絶縁膜除去領域。 出願人代理人 猪 股 清 乳 １ え （０） （ｂ）６３ 閉 も４ 図
はその断面図、（ｂ）はその上面図、第２図は第１図に
示す構造を作製するための工程別断面図、第３図および
第４図はｌ来のＳｏｆ構造の半導体装置の構造を示す断
面図である。 １０・・・半導体層、１１・・・半導体基板、１２・・
・絶縁膜、１３・・・ソースドレイン拡散層、１４・・
・チャネル拡散層（チャネル領域）、１５・・・ゲート
酸化膜、１７・・・選択エピタキシャルシリコン、１８
・・・多結晶シリコン、１９・・・再結晶化シリコン、
２０・・・絶縁膜除去領域。 出願人代理人 猪 股 清 乳 １ え （０） （ｂ）６３ 閉 も４ 図
Claims (1)
- 【特許請求の範囲】 １、絶縁膜で被覆された半導体基板と、前記絶縁膜上に
形成された半導体層とからなる半導体装置において、前
記半導体層内に形成されたＭＯＳ型半導体素子のゲート
直下のチャネル部が、前記絶縁膜に設けた開口を介して
前記半導体基板と接触していることを特徴とする半導体
装置。 ２、開口部の幅がゲート電極幅にほぼ等しいことを特徴
とする特許請求の範囲第１項記載の半導体装置。 ３、開口部の長さがソース、ドレイン領域の長さより長
く形成されたことを特徴とする特許請求の範囲第１項記
載の半導体装置。 ４、半導体基板上に絶縁膜を形成する工程と、この絶縁
膜のうちその上部にチャネル領域が形成される部分を選
択的に開口する工程と、 この開口部にシリコンを選択的にエピタキシャル成長さ
せ、その上面と前記絶縁膜上面がほぼ同一平面となるよ
うにする工程と、 これらの上に多結晶シリコン層と形成する工程と、 この多結晶シリコン層を前記エピタキシャル成長で形成
されたシリコンを種として再結晶化する工程と、 この再結晶化シリコン層上にゲート絶縁膜およびゲート
電極を、前記再結晶化シリコン層中に不純物拡散領域を
それぞれ形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。 ５、再結晶化がレーザ照射により行われるものである特
許請求の範囲第４項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26137884A JPS61139068A (ja) | 1984-12-11 | 1984-12-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26137884A JPS61139068A (ja) | 1984-12-11 | 1984-12-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61139068A true JPS61139068A (ja) | 1986-06-26 |
Family
ID=17361013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26137884A Pending JPS61139068A (ja) | 1984-12-11 | 1984-12-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61139068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878692A (ja) * | 1994-09-01 | 1996-03-22 | Nec Corp | Ｓｏｉ型半導体装置およびその製造方法 |
-
1984
- 1984-12-11 JP JP26137884A patent/JPS61139068A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878692A (ja) * | 1994-09-01 | 1996-03-22 | Nec Corp | Ｓｏｉ型半導体装置およびその製造方法 |
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