JP3211773B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】宇宙空間等の放射線環境下で使用される
半導体装置では、シングルイベントアップセット（ソフ
トエラー）が問題となる。ここで、まず通常のＭＯＳト
ランジスタにおけるシングルイベントアップセット現象
について図面を参照して説明する。
半導体装置では、シングルイベントアップセット（ソフ
トエラー）が問題となる。ここで、まず通常のＭＯＳト
ランジスタにおけるシングルイベントアップセット現象
について図面を参照して説明する。
【０００３】図３は、通常のＭＯＳトランジスタに荷電
粒子が入射したときの様子を示したものである。シリコ
ン基板１０１上にフィールド絶縁膜１０２、ゲート絶縁
膜１０３、ゲート電極１０４、ソース領域１０５、ドレ
イン領域１０６が形成されている。ここで、図３はドレ
イン領域１０６に逆バイアスが印加された場合を示して
おり、ドレイン領域１０６の下に空乏層１０７が延びて
いる。
粒子が入射したときの様子を示したものである。シリコ
ン基板１０１上にフィールド絶縁膜１０２、ゲート絶縁
膜１０３、ゲート電極１０４、ソース領域１０５、ドレ
イン領域１０６が形成されている。ここで、図３はドレ
イン領域１０６に逆バイアスが印加された場合を示して
おり、ドレイン領域１０６の下に空乏層１０７が延びて
いる。
【０００４】この通常のＮＭＯＳトランジスタに荷電粒
子が入射すると、その飛跡１０８に沿って電子・正孔対
が発生する。このとき、逆バイアス状態のドレイン領域
１０６の底部では、発生した電荷によって空乏層内が導
電状態となり、空乏層にかかっていた電界が低不純物濃
度の基板（ウェル）方向へ円柱状に伸長して印加され
る。この伸長した電界領域（＝ファネリング領域１０
９）内の少数キャリアは、ドレイン領域１０６の電界に
よって収集され、ドレイン領域１０６に接続されている
ノードの電位を変化させて、ビット反転などのソフトエ
ラー（シングルイベントアップセット）を引き起こす。
子が入射すると、その飛跡１０８に沿って電子・正孔対
が発生する。このとき、逆バイアス状態のドレイン領域
１０６の底部では、発生した電荷によって空乏層内が導
電状態となり、空乏層にかかっていた電界が低不純物濃
度の基板（ウェル）方向へ円柱状に伸長して印加され
る。この伸長した電界領域（＝ファネリング領域１０
９）内の少数キャリアは、ドレイン領域１０６の電界に
よって収集され、ドレイン領域１０６に接続されている
ノードの電位を変化させて、ビット反転などのソフトエ
ラー（シングルイベントアップセット）を引き起こす。
【０００５】このシングルイベントアップセットの発生
を抑制するため、これまで、基板への欠陥の導入を用い
た種々の方法が考案されている。
を抑制するため、これまで、基板への欠陥の導入を用い
た種々の方法が考案されている。
【０００６】例えば、特開昭６０−６２１１１号公報に
は、半導体基板の製造方法の一例が記載されており、図
４は、この従来技術について説明するものである。図４
を参照すると、低抵抗の半導体基板１１０に、半導体基
板１１０中のドーパントと反対の導電型の不純物をイオ
ン注入し、熱処理を施して、半導体基板１１０全体に微
小欠陥１１１を生成する。すると、半導体基板１１０の
表面付近には、欠陥１１１を含む高抵抗層が形成され
る。
は、半導体基板の製造方法の一例が記載されており、図
４は、この従来技術について説明するものである。図４
を参照すると、低抵抗の半導体基板１１０に、半導体基
板１１０中のドーパントと反対の導電型の不純物をイオ
ン注入し、熱処理を施して、半導体基板１１０全体に微
小欠陥１１１を生成する。すると、半導体基板１１０の
表面付近には、欠陥１１１を含む高抵抗層が形成され
る。
【０００７】次に、半導体基板１１０の表面に、高抵抗
・無欠陥の単結晶半導体層１１２を、例えば、エピタキ
シャル成長で形成する。半導体基体１１０及び単結晶半
導体層１１２からなる半導体基体上にＭＯＳトランジス
タを形成すると、微小欠陥１１１が再結合中心として働
くため、放射線照射によって発生した少数キャリアの再
結合が促進され、従って、キャリアのライフタイムが短
くなり、シングルイベントアップセットの発生が抑えら
れる。
・無欠陥の単結晶半導体層１１２を、例えば、エピタキ
シャル成長で形成する。半導体基体１１０及び単結晶半
導体層１１２からなる半導体基体上にＭＯＳトランジス
タを形成すると、微小欠陥１１１が再結合中心として働
くため、放射線照射によって発生した少数キャリアの再
結合が促進され、従って、キャリアのライフタイムが短
くなり、シングルイベントアップセットの発生が抑えら
れる。
【０００８】また、特開昭６０−５４４７３号公報に
は、他の半導体記憶装置の製造方法が記載されており、
図５は、この従来技術について説明するものである。図
５を参照すると、不純物として１０17ｃｍ-3以上の酸素
を含む半導体基板１１３の表面にＹＡＧレーザーを走査
しながら照射し、半導体基板１１３の表面近傍に過飽和
酸素を析出させて、ここに１０6ｃｍ-3程度の微小欠陥
１１４を形成する。このとき、レーザービームの出力を
制御して、表面から１〜５μｍを無欠陥状態に、その下
には高密度の微小欠陥領域を形成する。図４の場合と同
様に、この微小欠陥が再結合中心となり、シングルイベ
ントアップセットの発生を抑制する。
は、他の半導体記憶装置の製造方法が記載されており、
図５は、この従来技術について説明するものである。図
５を参照すると、不純物として１０17ｃｍ-3以上の酸素
を含む半導体基板１１３の表面にＹＡＧレーザーを走査
しながら照射し、半導体基板１１３の表面近傍に過飽和
酸素を析出させて、ここに１０6ｃｍ-3程度の微小欠陥
１１４を形成する。このとき、レーザービームの出力を
制御して、表面から１〜５μｍを無欠陥状態に、その下
には高密度の微小欠陥領域を形成する。図４の場合と同
様に、この微小欠陥が再結合中心となり、シングルイベ
ントアップセットの発生を抑制する。
【０００９】
【発明が解決しようとする課題】これらの従来方法に
は、以下に示すような問題点がある。
は、以下に示すような問題点がある。
【００１０】第１の問題点は、図４に示す方法ではエピ
タキシャル成長により、また図５に示す方法ではレーザ
ー照射により半導体基板の表面に無欠陥層を形成するの
で、深さ１μｍ未満の薄い無欠陥層を制御性良く形成す
ることが困難であるということである。
タキシャル成長により、また図５に示す方法ではレーザ
ー照射により半導体基板の表面に無欠陥層を形成するの
で、深さ１μｍ未満の薄い無欠陥層を制御性良く形成す
ることが困難であるということである。
【００１１】第２の問題点は、従来の方法は、いずれも
半導体基板の全面に欠陥を分布させるものであり、実際
にこのような半導体基板上にＭＯＳトランジスタを形成
した場合、しきい値電圧や短チャネル効果等に影響を及
ぼしたり、ウェルの境界付近でリーク電流が増大すると
いうことである。
半導体基板の全面に欠陥を分布させるものであり、実際
にこのような半導体基板上にＭＯＳトランジスタを形成
した場合、しきい値電圧や短チャネル効果等に影響を及
ぼしたり、ウェルの境界付近でリーク電流が増大すると
いうことである。
【００１２】すなわち、シングルイベントアップセット
を抑制するためには、欠陥を充分に浅い領域（逆バイア
ス時のドレイン空乏層の直下）に分布させなければなら
ないが、図４、図５の方法で欠陥領域を浅く形成した場
合、チャネル領域の下や素子分離絶縁膜の下にも欠陥が
存在することになる。従って、チャネル近傍に欠陥が存
在すると、この欠陥はチャネルプロファイル制御用に注
入された不純物をパイルアップし、しきい値電圧や短チ
ャネル効果等に影響を及ぼす可能性があるからである。
また、素子分離領域付近に欠陥があると、例えばウェル
の境界付近でリーク電流が増大する恐れがあるからであ
る。
を抑制するためには、欠陥を充分に浅い領域（逆バイア
ス時のドレイン空乏層の直下）に分布させなければなら
ないが、図４、図５の方法で欠陥領域を浅く形成した場
合、チャネル領域の下や素子分離絶縁膜の下にも欠陥が
存在することになる。従って、チャネル近傍に欠陥が存
在すると、この欠陥はチャネルプロファイル制御用に注
入された不純物をパイルアップし、しきい値電圧や短チ
ャネル効果等に影響を及ぼす可能性があるからである。
また、素子分離領域付近に欠陥があると、例えばウェル
の境界付近でリーク電流が増大する恐れがあるからであ
る。
【００１３】なお、基板技術でシングルイベントアップ
セット耐性を向上させる方法として、ＳＯＩ技術があ
り、ＳＯＩ基板を用いれば、上記の問題点が発生するこ
ともなくシングルイベントアップセット耐性を向上させ
ることができるが、一方、基板コストが増大するという
問題が新たに発生する。
セット耐性を向上させる方法として、ＳＯＩ技術があ
り、ＳＯＩ基板を用いれば、上記の問題点が発生するこ
ともなくシングルイベントアップセット耐性を向上させ
ることができるが、一方、基板コストが増大するという
問題が新たに発生する。
【００１４】従って、本発明の目的は、荷電粒子の入射
によって発生するキャリアのライフタイムを短くして、
シングルイベントアップセット耐性を強化することので
きる半導体装置及びその製造方法を、比較的低コストで
提供することにある。
によって発生するキャリアのライフタイムを短くして、
シングルイベントアップセット耐性を強化することので
きる半導体装置及びその製造方法を、比較的低コストで
提供することにある。
【００１５】
【課題を解決するための手段】本発明は、半導体基板上
に形成されたソース領域及びドレイン領域の少なくとも
一方領域の下部であって少なくとも逆バイアス時のドレ
イン空乏層直下の領域に、荷電粒子の入射によるファネ
リングを抑制すべく所定の密度の高密度欠陥層が形成さ
れているものである。前記ソース領域及び前記ドレイン
領域の間の前記半導体基板上に、水平方向で前記ソース
領域の直下に形成された前記高密度欠陥層及び前記ドレ
イン領域の直下に形成された前記高密度欠陥層の間の間
隔よりも狭い幅でゲート絶縁膜及びゲート電極が順次形
成されていること、前記所定の密度が、荷電粒子の入射
によるファネリングを抑制できるような密度に設定され
ていることがそれぞれ好ましい。
に形成されたソース領域及びドレイン領域の少なくとも
一方領域の下部であって少なくとも逆バイアス時のドレ
イン空乏層直下の領域に、荷電粒子の入射によるファネ
リングを抑制すべく所定の密度の高密度欠陥層が形成さ
れているものである。前記ソース領域及び前記ドレイン
領域の間の前記半導体基板上に、水平方向で前記ソース
領域の直下に形成された前記高密度欠陥層及び前記ドレ
イン領域の直下に形成された前記高密度欠陥層の間の間
隔よりも狭い幅でゲート絶縁膜及びゲート電極が順次形
成されていること、前記所定の密度が、荷電粒子の入射
によるファネリングを抑制できるような密度に設定され
ていることがそれぞれ好ましい。
【００１６】また、本発明においては、前記高密度欠陥
層がＧｅまたはＡｒのイオン注入により形成される構成
とすることもできる。
層がＧｅまたはＡｒのイオン注入により形成される構成
とすることもできる。
【００１７】また、本発明の半導体装置の製造方法は、
基板上に、ソース形成領域及びドレイン形成領域が開口
したフォトレジストで覆うフォトレジストパターンを形
成する工程と、前記フォトレジストパターンをマスクに
してイオン注入及び熱処理を行うことによって、ソース
領域及びドレイン領域の下部に高密度欠陥層を形成する
工程と、前記フォトレジストパターンを除去する工程
と、前記ソース領域及び前記ドレイン領域の間の前記基
板上に、水平方向で前記ソース領域の直下に形成された
前記高密度欠陥層及び前記ドレイン領域の直下に形成さ
れた前記高密度欠陥層の間の間隔よりも狭い幅でゲート
絶縁膜及びゲート電極を順次形成する工程と、を含むも
のであり、前記高密度欠陥層は、ファネリングを抑制す
べく逆バイアスのドレイン空乏層直下の領域に形成され
ることが好ましい。
基板上に、ソース形成領域及びドレイン形成領域が開口
したフォトレジストで覆うフォトレジストパターンを形
成する工程と、前記フォトレジストパターンをマスクに
してイオン注入及び熱処理を行うことによって、ソース
領域及びドレイン領域の下部に高密度欠陥層を形成する
工程と、前記フォトレジストパターンを除去する工程
と、前記ソース領域及び前記ドレイン領域の間の前記基
板上に、水平方向で前記ソース領域の直下に形成された
前記高密度欠陥層及び前記ドレイン領域の直下に形成さ
れた前記高密度欠陥層の間の間隔よりも狭い幅でゲート
絶縁膜及びゲート電極を順次形成する工程と、を含むも
のであり、前記高密度欠陥層は、ファネリングを抑制す
べく逆バイアスのドレイン空乏層直下の領域に形成され
ることが好ましい。
【００１８】本発明においては、前記イオン注入が、５
００ｋｅＶから７００ｋｅＶの注入エネルギーで、１０
15〜１０16ｃｍ-2のドーズ量のＧｅイオンにより行わ
れ、前記熱処理が９００℃から９５０℃の温度範囲で行
われる構成とすることができ、前記注入するイオンはＡ
ｒイオンであってもよい。
００ｋｅＶから７００ｋｅＶの注入エネルギーで、１０
15〜１０16ｃｍ-2のドーズ量のＧｅイオンにより行わ
れ、前記熱処理が９００℃から９５０℃の温度範囲で行
われる構成とすることができ、前記注入するイオンはＡ
ｒイオンであってもよい。
【００１９】
【発明の実施の形態】本発明に係る半導体装置は、その
好ましい一実施の形態において、シリコン基板上に形成
されたソース領域（図１の５）及びドレイン領域（図１
の６）下部のドレイン空乏層（図１の７）直下の領域
に、荷電粒子の入射によるファネリングを抑制できるよ
うな高密度の欠陥（図１の８及び９）が、Ｇｅイオン注
入またはＡｒイオン注入により形成されているものであ
る。
好ましい一実施の形態において、シリコン基板上に形成
されたソース領域（図１の５）及びドレイン領域（図１
の６）下部のドレイン空乏層（図１の７）直下の領域
に、荷電粒子の入射によるファネリングを抑制できるよ
うな高密度の欠陥（図１の８及び９）が、Ｇｅイオン注
入またはＡｒイオン注入により形成されているものであ
る。
【００２０】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００２１】［実施例１］まず、本発明の一実施例に係
る半導体装置を、図面を参照して説明する。図１は、本
発明の一実施例に係る半導体装置の構造を説明するため
の図であり、図２は、半導体装置の製造方法の一部を模
式的に説明するための図である。
る半導体装置を、図面を参照して説明する。図１は、本
発明の一実施例に係る半導体装置の構造を説明するため
の図であり、図２は、半導体装置の製造方法の一部を模
式的に説明するための図である。
【００２２】まず、図１及び図２を参照して、本実施例
の半導体装置の製造方法について説明する。シリコン基
板１上に、フィールド絶縁膜２を形成し、続いて、公知
のフォトリソグラフィー技術により、ソース・ドレイン
領域を形成する部分のみを開口してフォトレジストパタ
ーンを形成し、シリコン基板１全面にＧｅイオン１１を
注入する。このときの注入のエネルギーは、Ｇｅイオン
１１の飛程が逆バイアス時のドレイン空乏層の深さより
やや下にくるように調節する。例えば、ドレイン接合の
深さが０．１５μｍとすると、Ｇｅイオン１１の注入エ
ネルギーは５００〜７００ｋｅＶにすればよい。またド
ーズは、１０15〜１０16ｃｍ-2程度が好ましい。
の半導体装置の製造方法について説明する。シリコン基
板１上に、フィールド絶縁膜２を形成し、続いて、公知
のフォトリソグラフィー技術により、ソース・ドレイン
領域を形成する部分のみを開口してフォトレジストパタ
ーンを形成し、シリコン基板１全面にＧｅイオン１１を
注入する。このときの注入のエネルギーは、Ｇｅイオン
１１の飛程が逆バイアス時のドレイン空乏層の深さより
やや下にくるように調節する。例えば、ドレイン接合の
深さが０．１５μｍとすると、Ｇｅイオン１１の注入エ
ネルギーは５００〜７００ｋｅＶにすればよい。またド
ーズは、１０15〜１０16ｃｍ-2程度が好ましい。
【００２３】次に、９００〜９５０℃の温度で熱処理を
行い、シリコン基板１表面を再結晶化させる。このと
き、注入されたＧｅイオン１１は格子点のＳｉと置換さ
れ、生成されたＳｉが格子間隙へ移動する。そしてこの
格子間Ｓｉの応力で、転位ループ９が発生する。転位ル
ープ９は熱処理により拡散し、図１に示すように、Ｇｅ
の存在する領域を取り囲むように偏在する。この後、通
常の方法によりゲート絶縁膜３、ゲート電極４、ソース
領域５、ドレイン領域６等を形成し、図１の半導体装置
を得る。なお、Ｇｅイオン注入後の熱処理以降の工程で
は、Ｇｅの再分布を防ぐため、熱工程の温度を８５０℃
以下にする。
行い、シリコン基板１表面を再結晶化させる。このと
き、注入されたＧｅイオン１１は格子点のＳｉと置換さ
れ、生成されたＳｉが格子間隙へ移動する。そしてこの
格子間Ｓｉの応力で、転位ループ９が発生する。転位ル
ープ９は熱処理により拡散し、図１に示すように、Ｇｅ
の存在する領域を取り囲むように偏在する。この後、通
常の方法によりゲート絶縁膜３、ゲート電極４、ソース
領域５、ドレイン領域６等を形成し、図１の半導体装置
を得る。なお、Ｇｅイオン注入後の熱処理以降の工程で
は、Ｇｅの再分布を防ぐため、熱工程の温度を８５０℃
以下にする。
【００２４】次に、本実施例の半導体装置の構造につい
て説明する。図１を参照すると、シリコン基板１上に、
通常のＭＯＳトランジスタの形成と同様の方法により、
フィールド絶縁膜２、ゲート絶縁膜３、ゲート電極４、
ソース領域５、ドレイン領域６が形成されている。本実
施例では、ドレイン領域６に逆バイアスが印加された場
合を示しており、ドレイン領域６の下に空乏層７が延び
ている。
て説明する。図１を参照すると、シリコン基板１上に、
通常のＭＯＳトランジスタの形成と同様の方法により、
フィールド絶縁膜２、ゲート絶縁膜３、ゲート電極４、
ソース領域５、ドレイン領域６が形成されている。本実
施例では、ドレイン領域６に逆バイアスが印加された場
合を示しており、ドレイン領域６の下に空乏層７が延び
ている。
【００２５】そして、本実施例の特徴として、ソース・
ドレイン領域５、６の下で、且つチャネル領域付近、素
子分離領域付近を除く領域に、少数キャリアの再結合を
促進する欠陥として、Ｇｅ８および転位ループ９が導入
されている。ここで、Ｇｅ８は所定の深さ（ドレイン領
域６−シリコン基板１間に逆バイアスを印加したときの
空乏層の深さよりやや下）に分布しており、転位ループ
９はＧｅ８の存在する領域を囲むように存在している。
ドレイン領域５、６の下で、且つチャネル領域付近、素
子分離領域付近を除く領域に、少数キャリアの再結合を
促進する欠陥として、Ｇｅ８および転位ループ９が導入
されている。ここで、Ｇｅ８は所定の深さ（ドレイン領
域６−シリコン基板１間に逆バイアスを印加したときの
空乏層の深さよりやや下）に分布しており、転位ループ
９はＧｅ８の存在する領域を囲むように存在している。
【００２６】通常のＭＯＳトランジスタを宇宙空間等の
放射線環境下で使用すると、荷電粒子入射後の数１０ｐ
ｓ〜数１００ｐｓの間にドレイン空乏層内の電荷および
ファネリング円柱内の電荷がドリフトによって収集され
る。ドリフトによる電荷収集が終わった後も、拡散によ
る電荷収集が数ｎｓ〜数１０ｎｓ続く。これらの電荷収
集メカニズムのうち、ノードの電位変化にもっとも寄与
するのは、ファネリング成分である。このように、荷電
粒子の入射による誤動作は、荷電粒子の入射によって発
生した電荷がファネリング現象などのメカニズムにより
収集されて、ドレインに接続されているノードの電位を
変化させることにより発生する。
放射線環境下で使用すると、荷電粒子入射後の数１０ｐ
ｓ〜数１００ｐｓの間にドレイン空乏層内の電荷および
ファネリング円柱内の電荷がドリフトによって収集され
る。ドリフトによる電荷収集が終わった後も、拡散によ
る電荷収集が数ｎｓ〜数１０ｎｓ続く。これらの電荷収
集メカニズムのうち、ノードの電位変化にもっとも寄与
するのは、ファネリング成分である。このように、荷電
粒子の入射による誤動作は、荷電粒子の入射によって発
生した電荷がファネリング現象などのメカニズムにより
収集されて、ドレインに接続されているノードの電位を
変化させることにより発生する。
【００２７】一方、図１に示す本実施例の半導体装置で
は、ドレイン領域６の直下に、欠陥としてＧｅ８および
転位ループ９を備えている。これらのＧｅや欠陥は、シ
リコン基板１のバンドギャップ中にエネルギー準位を生
成し、再結合中心として働く。従って、逆バイアス状態
のドレイン領域に荷電粒子が入射して電子・正孔対が発
生しても、再結合中心であるＧｅ８や転位ループ９の存
在により少数キャリアのライフタイムが短くなり、ドレ
イン領域６に収集される少数キャリアが減少して、シン
グルイベントアップセット耐性が向上する。
は、ドレイン領域６の直下に、欠陥としてＧｅ８および
転位ループ９を備えている。これらのＧｅや欠陥は、シ
リコン基板１のバンドギャップ中にエネルギー準位を生
成し、再結合中心として働く。従って、逆バイアス状態
のドレイン領域に荷電粒子が入射して電子・正孔対が発
生しても、再結合中心であるＧｅ８や転位ループ９の存
在により少数キャリアのライフタイムが短くなり、ドレ
イン領域６に収集される少数キャリアが減少して、シン
グルイベントアップセット耐性が向上する。
【００２８】なお、ソース領域５に電荷が入射した場
合、電子が収集されてもノードの電位は変化しないの
で、誤動作にはつながらない。従ってＭＯＳトランジス
タのソース・ドレインが固定されている場合は、ソース
領域５の下へのＧｅイオン注入は不要である。ソース・
ドレインが固定されない場合、例えばトランスファーゲ
ートを形成する場合や、ゲートアレイの下地を構成する
場合などは、本実施例にあるように両方のソース・ドレ
イン領域の下にＧｅイオンを注入する必要がある。
合、電子が収集されてもノードの電位は変化しないの
で、誤動作にはつながらない。従ってＭＯＳトランジス
タのソース・ドレインが固定されている場合は、ソース
領域５の下へのＧｅイオン注入は不要である。ソース・
ドレインが固定されない場合、例えばトランスファーゲ
ートを形成する場合や、ゲートアレイの下地を構成する
場合などは、本実施例にあるように両方のソース・ドレ
イン領域の下にＧｅイオンを注入する必要がある。
【００２９】本実施例では、注入するイオンとしてＧｅ
イオンを例に挙げたが、注入イオンは再結合中心となる
ものであればよく、例えば、Ｇｅイオンの代わりにＡｒ
イオン等を用いることもできる。
イオンを例に挙げたが、注入イオンは再結合中心となる
ものであればよく、例えば、Ｇｅイオンの代わりにＡｒ
イオン等を用いることもできる。
【００３０】
【発明の効果】以上、説明したように、本発明によれ
ば、放射線の入射に起因するシングルイベントアップセ
ットの発生を効率的に抑えることができるという効果を
奏する。
ば、放射線の入射に起因するシングルイベントアップセ
ットの発生を効率的に抑えることができるという効果を
奏する。
【００３１】その理由は、本発明によれば、ドレイン領
域直下のファネリングが伸長する領域に、イオン注入の
エネルギー調節により制御性良く再結合中心を分布させ
ることができるので、シングルイベントアップセットの
発生を効率的に抑えることができるからである。
域直下のファネリングが伸長する領域に、イオン注入の
エネルギー調節により制御性良く再結合中心を分布させ
ることができるので、シングルイベントアップセットの
発生を効率的に抑えることができるからである。
【００３２】また、本発明では、フォトリソグラフィー
によりＧｅイオンの注入領域を限定することができるの
で、欠陥などを存在させたくない領域、例えばチャネル
付近や素子分離領域へはＧｅが入らないようにすること
ができる。従って、チャネル領域付近に欠陥が分布した
ときのデバイス特性への影響や、素子分離領域付近に欠
陥が分布したときのリーク電流の増加を抑えることがで
きるという効果を奏する。
によりＧｅイオンの注入領域を限定することができるの
で、欠陥などを存在させたくない領域、例えばチャネル
付近や素子分離領域へはＧｅが入らないようにすること
ができる。従って、チャネル領域付近に欠陥が分布した
ときのデバイス特性への影響や、素子分離領域付近に欠
陥が分布したときのリーク電流の増加を抑えることがで
きるという効果を奏する。
【００３３】さらに、本発明によれば、ＳＯＩ基板など
の特殊な基板を用いた場合に比べ、比較的低コストでシ
ングルイベントアップセット耐性を向上させることがで
きるという効果を奏する。
の特殊な基板を用いた場合に比べ、比較的低コストでシ
ングルイベントアップセット耐性を向上させることがで
きるという効果を奏する。
【００３４】
【図１】本発明の一実施例に係る半導体装置の構造を模
式的に説明するための断面図である。
式的に説明するための断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を模式的に説明するための断面図である。
を模式的に説明するための断面図である。
【図３】従来の半導体装置を示す断面図である。
【図４】従来の半導体装置を示す断面図である。
【図５】従来の半導体装置を示す断面図である。
１ シリコン基板 ２、１０２ フィールド絶縁膜 ３、１０３ ゲート絶縁膜 ４、１０４ ゲート電極 ５、１０５ ソース領域 ６、１０６ ドレイン領域 ７、１０７ 空乏層 ８ Ｇｅ ９ 転位ループ １０ フォトレジスト １１ Ｇｅイオン １０８ 荷電粒子の飛跡 １０９ ファネリング １１１ 欠陥 １１２ 単結晶半導体層 １１４ 欠陥（酸素析出）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/322
Claims (10)
- 【請求項１】半導体基板上に形成されたソース領域及び
ドレイン領域の少なくとも一方領域の下部であって少な
くとも逆バイアス時のドレイン空乏層直下の領域に、荷
電粒子の入射によるファネリングを抑制すべく所定の密
度の高密度欠陥層が形成されていることを特徴とする半
導体装置。 - 【請求項２】前記ソース領域及び前記ドレイン領域の間
の前記半導体基板上に、水平方向で前記ソース領域の直
下に形成された前記高密度欠陥層及び前記ドレイン領域
の直下に形成された前記高密度欠陥層の間の間隔よりも
狭い幅でゲート絶縁膜及びゲート電極が順次形成されて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記高密度欠陥層は、５００ｋｅＶから７
００ｋｅＶの注入エネルギーで、１０ 15 〜１０ 16 ｃｍ -2
のドーズ量のイオン注入により形成されていることを特
徴とする請求項１または２に記載の半導体装置。 - 【請求項４】前記高密度欠陥層がＧｅのイオン注入によ
り形成されていることを特徴とする請求項１乃至３のい
ずれか一に記載の半導体装置。 - 【請求項５】前記高密度欠陥層がＡｒのイオン注入によ
り形成されていることを特徴とする請求項１乃至３のい
ずれか一に記載の半導体装置。 - 【請求項６】基板上に、ソース形成領域及びドレイン形
成領域が開口したフォトレジストで覆うフォトレジスト
パターンを形成する工程と、 前記フォトレジストパターンをマスクにしてイオン注入
及び熱処理を行うことによって、ソース領域及びドレイ
ン領域の下部に高密度欠陥層を形成する工程と、 前記フォトレジストパターンを除去する工程と、 前記ソース領域及び前記ドレイン領域の間の前記基板上
に、水平方向で前記ソース領域の直下に形成された前記
高密度欠陥層及び前記ドレイン領域の直下に形成された
前記高密度欠陥層の間の間隔よりも狭い幅でゲート絶縁
膜及びゲート電極を順次形成する工程と、を含む ことを
特徴とする半導体装置の製造方法。 - 【請求項７】前記高密度欠陥層は、ファネリングを抑制
すべく逆バイアスのドレイン空乏層直下の領域に形成さ
れることを特徴とする請求項６記載の半導体装置の製造
方法。 - 【請求項８】前記イオン注入が、５００ｋｅＶから７０
０ｋｅＶの注入エネルギーで、１０ 15〜１０16ｃｍ-2の
ドーズ量のＧｅイオンにより行われることを特徴とする
請求項６または７に記載の半導体装置の製造方法。 - 【請求項９】前記熱処理が、９００℃から９５０℃の温
度範囲で行われることを特徴とする請求項８記載の半導
体装置の製造方法。 - 【請求項１０】前記注入するイオンがＡｒイオンである
ことを特徴とする請求項６または７に記載の半導体装置
の製造方法。
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|---|---|---|---|
| JP18032798A JP3211773B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体装置およびその製造方法 |
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|---|---|
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| JP3211773B2 true JP3211773B2 (ja) | 2001-09-25 |
Family
ID=16081284
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| JP18032798A Expired - Fee Related JP3211773B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-06-26 JP JP18032798A patent/JP3211773B2/ja not_active Expired - Fee Related
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