JP2700320B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果型トランジスタのチヤネル部に不純
物を導入した半導体装置およびその製造方法に関するも
のである。
物を導入した半導体装置およびその製造方法に関するも
のである。
LSIは高性能化，高集積化に向けてさらに微細化の研
究が進められているが、その要となる微細なMOSFET（MO
S型電界効果トランジスタ）を実現するためには、チヤ
ネル部に浅く不純物を導入する技術の確立が必要であ
る。このチヤネル部に浅く不純物を導入する技術は、他
の特性を劣化させることなく、MOSFETの閾値電圧を制御
するために必要である。MOSFETのゲート電極材料として
は、信頼性に優れていることから、高濃度Ｎ型ポリシリ
コン（Ｎ+ポリシリコン）が多く使われる。Ｎ+ポリシリ
コンゲートＰチヤネルMOSFETにおいては、閾値電圧を必
要な値に制御するためにチヤネル部表面近傍にほう素
（Ｂ）等のＰ型不純物を導入する必要がある。このと
き、不純物の導入深さが深いと、他の特性の劣化、例え
ばパンチスルー耐圧の低下，サブスレツシヨルド係数の
増大等、微細化にとって好ましくない影響をもたらす。
究が進められているが、その要となる微細なMOSFET（MO
S型電界効果トランジスタ）を実現するためには、チヤ
ネル部に浅く不純物を導入する技術の確立が必要であ
る。このチヤネル部に浅く不純物を導入する技術は、他
の特性を劣化させることなく、MOSFETの閾値電圧を制御
するために必要である。MOSFETのゲート電極材料として
は、信頼性に優れていることから、高濃度Ｎ型ポリシリ
コン（Ｎ+ポリシリコン）が多く使われる。Ｎ+ポリシリ
コンゲートＰチヤネルMOSFETにおいては、閾値電圧を必
要な値に制御するためにチヤネル部表面近傍にほう素
（Ｂ）等のＰ型不純物を導入する必要がある。このと
き、不純物の導入深さが深いと、他の特性の劣化、例え
ばパンチスルー耐圧の低下，サブスレツシヨルド係数の
増大等、微細化にとって好ましくない影響をもたらす。
従来、チヤネル部に不純物を導入する（以後、チヤネ
ルドープと呼ぶ）には、専らイオン注入技術が使われて
いる。一般的には、ゲート酸化膜を通して例えばＢをイ
オン注入し、その後、電気炉中でアニールを行い、イオ
ン注入したＢを電気的に活性化させるこという方法が使
われている。このとき、Ｂの導入深さを浅くするために
は、Ｂの注入エネルギを下げればよい。しかし、特に、
イオン半径の小さいＢの低エネルギイオン注入において
は、チヤネリングが生じ、導入深さを浅くすることがで
きない。この低エネルギでのチヤネリングは、従来使わ
れているチヤネリング防止方法、すなわち、ウエーハを
イオンビーム入射方向から約８°程度傾けてイオン注入
する、あるいは非晶質であるSiO2膜を通してイオン注入
する等の方法では防止できず、Ｂが深くまで侵入してし
まう。また、イオン注入後のアニールにより、導入され
たＢは拡散し、さらに深くまで侵入する。このため、チ
ヤネル長0.5μｍあるいはそれ以下のMOSFET、特にＮ+ポ
リシリコンゲートＰチヤネルMOSFETで必要とされる浅い
チヤネルドープを行うことはむずかしく、極めて微細な
MOSFETを実現することは困難であつた。
ルドープと呼ぶ）には、専らイオン注入技術が使われて
いる。一般的には、ゲート酸化膜を通して例えばＢをイ
オン注入し、その後、電気炉中でアニールを行い、イオ
ン注入したＢを電気的に活性化させるこという方法が使
われている。このとき、Ｂの導入深さを浅くするために
は、Ｂの注入エネルギを下げればよい。しかし、特に、
イオン半径の小さいＢの低エネルギイオン注入において
は、チヤネリングが生じ、導入深さを浅くすることがで
きない。この低エネルギでのチヤネリングは、従来使わ
れているチヤネリング防止方法、すなわち、ウエーハを
イオンビーム入射方向から約８°程度傾けてイオン注入
する、あるいは非晶質であるSiO2膜を通してイオン注入
する等の方法では防止できず、Ｂが深くまで侵入してし
まう。また、イオン注入後のアニールにより、導入され
たＢは拡散し、さらに深くまで侵入する。このため、チ
ヤネル長0.5μｍあるいはそれ以下のMOSFET、特にＮ+ポ
リシリコンゲートＰチヤネルMOSFETで必要とされる浅い
チヤネルドープを行うことはむずかしく、極めて微細な
MOSFETを実現することは困難であつた。
したがつて本発明は前述した従来の問題に鑑みてなさ
れたものであり、その目的は、チヤネル部に極めて浅い
不純物層を形成することにより、微細なMOSFETを実現可
能とした半導体装置およびその製造方法を提供すること
にある。
れたものであり、その目的は、チヤネル部に極めて浅い
不純物層を形成することにより、微細なMOSFETを実現可
能とした半導体装置およびその製造方法を提供すること
にある。
本発明による半導体装置の製造方法は、ゲート電極形
成前に、電界効果型トランジスタのチャネルとなる領域
に、半導体の電気特性に影響を与えない不活性な第１の
イオンを注入し、半導体表面から前記電界効果型トラン
ジスタのソース・ドレインの空乏層の位置より深い位置
まで非晶質層を形成する工程と、電気的に活性な第２の
イオンを注入する工程と、上記非晶質層および第２のイ
オン注入層を熱処理する工程とを有している。
成前に、電界効果型トランジスタのチャネルとなる領域
に、半導体の電気特性に影響を与えない不活性な第１の
イオンを注入し、半導体表面から前記電界効果型トラン
ジスタのソース・ドレインの空乏層の位置より深い位置
まで非晶質層を形成する工程と、電気的に活性な第２の
イオンを注入する工程と、上記非晶質層および第２のイ
オン注入層を熱処理する工程とを有している。
本発明は、第２のイオン注入前に半導体基板の表面を
非晶質化すると、チヤネリングの発生が防止されるとと
もにその後の熱処理に伴う拡散が抑制され、さらにソー
ス，ドレインの空乏層中に非晶質再結晶化に伴い発生す
る結晶欠陥層が存在すると、接合のリーク電流が増大す
るという実験事実に基づいてなされたものである。
非晶質化すると、チヤネリングの発生が防止されるとと
もにその後の熱処理に伴う拡散が抑制され、さらにソー
ス，ドレインの空乏層中に非晶質再結晶化に伴い発生す
る結晶欠陥層が存在すると、接合のリーク電流が増大す
るという実験事実に基づいてなされたものである。
本発明においては、第２のイオン注入前にチヤネル領
域となる半導体基板表面を第１のイオン注入により非晶
質化することにより、チヤネリングの発生が抑制される
とともにその後の熱処理に伴う拡散が抑制され、さらに
その非晶質の深さが制御されて非晶質層再結晶化に伴い
発生する結晶欠陥層がソース，ドレインの空乏層よりも
深い位置にある構造となる。
域となる半導体基板表面を第１のイオン注入により非晶
質化することにより、チヤネリングの発生が抑制される
とともにその後の熱処理に伴う拡散が抑制され、さらに
その非晶質の深さが制御されて非晶質層再結晶化に伴い
発生する結晶欠陥層がソース，ドレインの空乏層よりも
深い位置にある構造となる。
第５図は膜厚約150ÅのSiO2膜を通してBF2をイオン注
入したときの注入直後のＢの濃度分布測定結果である。
注入エネルギは約25KeV、注入量は1.35×1013cm-2であ
る。ここで、BF2を用いた理由は、低エネルギのＢイオ
ンを得るためであり、約25KeVのBF2イオン注入は約5.6K
eVのＢイオン注入に相当する。図中、実線はBF2イオン
注入に先立つてSiを約150KeV、２×1015cm-2でイオン注
入し、表面を非晶質化した場合であり、破線は非晶質化
を行わない場合を示す。図に示すように非晶質化を行わ
ないと、SiO2膜を通して注入してもチヤネリングが生
じ、分布形状が深くなる。これに対して非晶質化を行う
とチヤネリングが防止され、浅い分布形状を実現でき
る。
入したときの注入直後のＢの濃度分布測定結果である。
注入エネルギは約25KeV、注入量は1.35×1013cm-2であ
る。ここで、BF2を用いた理由は、低エネルギのＢイオ
ンを得るためであり、約25KeVのBF2イオン注入は約5.6K
eVのＢイオン注入に相当する。図中、実線はBF2イオン
注入に先立つてSiを約150KeV、２×1015cm-2でイオン注
入し、表面を非晶質化した場合であり、破線は非晶質化
を行わない場合を示す。図に示すように非晶質化を行わ
ないと、SiO2膜を通して注入してもチヤネリングが生
じ、分布形状が深くなる。これに対して非晶質化を行う
とチヤネリングが防止され、浅い分布形状を実現でき
る。
浅い急峻な分布形状を実現する上での問題点として以
上述べたチヤネリングの他に不純物の活性化のためのア
ニール時の拡散による分布形状の拡がりがある。以下、
アニール時の拡散に与える非晶質化の効果を調べた結果
を述べる。アニール時の拡散を最小限にとどめるために
ランプ加熱による短時間アニール（ランプアニール）
が、最近用いられるようになつてきた。第６図は、約70
KeV 1×1014cm-2の条件でイオン注入したＢのランプア
ニール後の拡散の様子を示すもので、ピーク濃度Npのア
ニール時間による変化を示したものである。アニール温
度は約900℃である。実線は非晶質化なしの場合を示
し、破線はSiイオン注入による非晶質化を行つた場合を
示す。非晶質化なしの場合は、アニール初期の30秒程度
の間に大きな拡散が起き分布形状が拡がるためにピーク
濃度Npが小さくなることがわかる。また、30秒程度以上
のアニールを行つても、それ以上の拡散による分布の拡
がりはないことがわかる。約900℃でのＢの通常の拡散
係数は、10-15cm2/sec程度と非常に小さいので、約900
℃,30秒程度の熱処理では、拡散による分布の拡がり、
すなわちピーク濃度Npの低下はないはずである。ところ
が、実際には図に示すように、分布形状が拡がりピーク
濃度Npが低下する。この理由は、イオン注入ダメージに
基づく増速拡散現象が起きるためである。第６図の結果
からアニール初期のＢの拡散係数を見積ると10-12cm2/s
ec程度と通常の拡散係数の値に比べて1000倍もの大きな
値になつている。そして、アニールの進行とともにダメ
ージに基づく増速拡散は減少していき、30秒程度以上の
アニールでは分布形状に影響を与えないほどに減少す
る。イオン注入したＢを電気的に活性にするためには、
10〜30秒程度のアニールが必要である。従つて、活性化
のためのアニールにより、イオン注入したＢは増速拡散
のために大きくその分布が拡がる。これに対して非晶質
化を行つた場合には、ほとんどピーク濃度Npは変化しな
いことがわかる。すなわち、Ｂイオン注入前にSi表面を
非晶質化することによりイオン注入ダメージに基づく増
速拡散が抑制されることがわかり、急峻な浅い分布形状
を実現する上で、非晶質化が非常に有効な手段であるこ
とが明らかとなつた。
上述べたチヤネリングの他に不純物の活性化のためのア
ニール時の拡散による分布形状の拡がりがある。以下、
アニール時の拡散に与える非晶質化の効果を調べた結果
を述べる。アニール時の拡散を最小限にとどめるために
ランプ加熱による短時間アニール（ランプアニール）
が、最近用いられるようになつてきた。第６図は、約70
KeV 1×1014cm-2の条件でイオン注入したＢのランプア
ニール後の拡散の様子を示すもので、ピーク濃度Npのア
ニール時間による変化を示したものである。アニール温
度は約900℃である。実線は非晶質化なしの場合を示
し、破線はSiイオン注入による非晶質化を行つた場合を
示す。非晶質化なしの場合は、アニール初期の30秒程度
の間に大きな拡散が起き分布形状が拡がるためにピーク
濃度Npが小さくなることがわかる。また、30秒程度以上
のアニールを行つても、それ以上の拡散による分布の拡
がりはないことがわかる。約900℃でのＢの通常の拡散
係数は、10-15cm2/sec程度と非常に小さいので、約900
℃,30秒程度の熱処理では、拡散による分布の拡がり、
すなわちピーク濃度Npの低下はないはずである。ところ
が、実際には図に示すように、分布形状が拡がりピーク
濃度Npが低下する。この理由は、イオン注入ダメージに
基づく増速拡散現象が起きるためである。第６図の結果
からアニール初期のＢの拡散係数を見積ると10-12cm2/s
ec程度と通常の拡散係数の値に比べて1000倍もの大きな
値になつている。そして、アニールの進行とともにダメ
ージに基づく増速拡散は減少していき、30秒程度以上の
アニールでは分布形状に影響を与えないほどに減少す
る。イオン注入したＢを電気的に活性にするためには、
10〜30秒程度のアニールが必要である。従つて、活性化
のためのアニールにより、イオン注入したＢは増速拡散
のために大きくその分布が拡がる。これに対して非晶質
化を行つた場合には、ほとんどピーク濃度Npは変化しな
いことがわかる。すなわち、Ｂイオン注入前にSi表面を
非晶質化することによりイオン注入ダメージに基づく増
速拡散が抑制されることがわかり、急峻な浅い分布形状
を実現する上で、非晶質化が非常に有効な手段であるこ
とが明らかとなつた。
良好な特性を持つMOSFETを実現する上でもう一つの重
要な要素は、ソース，ドレインのリーク電流である。イ
オン注入により形成した非晶質層を再結晶化すると、非
晶質層と単結晶層との界面付近に結晶欠陥が発生する。
発明者は、この結晶欠陥と接合のリーク電流との関係を
調べた結果、結晶欠陥が空乏層中にあるときにリーク電
流が著しく増大することを見いだした。この実験結果を
もとに本発明では、結晶欠陥がソース，ドレインの空乏
層よりも深くなるように非晶質層の深さを制御すること
により、残留欠陥の影響のない良好な特性を持つMOSFET
を実現する。
要な要素は、ソース，ドレインのリーク電流である。イ
オン注入により形成した非晶質層を再結晶化すると、非
晶質層と単結晶層との界面付近に結晶欠陥が発生する。
発明者は、この結晶欠陥と接合のリーク電流との関係を
調べた結果、結晶欠陥が空乏層中にあるときにリーク電
流が著しく増大することを見いだした。この実験結果を
もとに本発明では、結晶欠陥がソース，ドレインの空乏
層よりも深くなるように非晶質層の深さを制御すること
により、残留欠陥の影響のない良好な特性を持つMOSFET
を実現する。
第１図（ａ）〜（ｄ）は本発明をMOSLSIの製造に適用
した場合の一実施例であつてＰチヤンネルMOSFETの製造
工程を示す要部断面図である。同図において、１はＮ型
Si基板、２はフイールド酸化膜、３は非晶質層、４はチ
ヤネルドープ層、５はチヤネル部の非晶質層形成のため
のイオン注入に伴う結晶欠陥、６はゲート酸化膜、７は
低抵抗多結晶シリコンゲート電極、８はソース，ドレイ
ン部の非晶質層形成のためのイオン注入に伴う結晶欠
陥、９は高濃度Ｐ型（Ｐ+）層（ソース，ドレイン）、1
0は層間絶縁膜、11はAl電極である。
した場合の一実施例であつてＰチヤンネルMOSFETの製造
工程を示す要部断面図である。同図において、１はＮ型
Si基板、２はフイールド酸化膜、３は非晶質層、４はチ
ヤネルドープ層、５はチヤネル部の非晶質層形成のため
のイオン注入に伴う結晶欠陥、６はゲート酸化膜、７は
低抵抗多結晶シリコンゲート電極、８はソース，ドレイ
ン部の非晶質層形成のためのイオン注入に伴う結晶欠
陥、９は高濃度Ｐ型（Ｐ+）層（ソース，ドレイン）、1
0は層間絶縁膜、11はAl電極である。
まず、同図（ａ）に示すようにＮ型Si基板１に通常の
MOSLSI製造工程に従つて厚さ約5000Åのフイールド酸化
膜２を形成しチヤネル部を分離する。本実施例ではＮ型
Si基板１の不純物濃度は約３×1017cm-3とした。次に半
導体の電気的特性に影響を与えない不活性な第１のイオ
ンとして例えばSiを、注入エネルギ約150KeV,注入量約
２×1015cm-2の条件でチヤネル部にイオン注入し、チヤ
ネル部の表面近傍に非晶質層３を形成する。この場合、
非晶質層３の深さは、上記の条件で約3000Åであつた。
すなわち、Si基板１の表面から約3000Åの深さまで非晶
質化されたことになる。第２図は非晶質層の深さとSiの
注入エネルギとの関係を示したものであり、同図に示す
ように非晶質層の深さはSiの注入エネルギにより制御で
きる。引続いて電気的に活性な第２のイオンとして例え
ばBF2を、注入エネルギ約25KeV,注入量約1.35×1013cm
-2の条件でイオン注入し、Ｂがドープされたチヤネルド
ープ層４を形成する。この場合、注入条件は所要のMOSF
ETの閾値電圧にしたがつて決定することは勿論である。
次に第１図（ｂ）に示すように非晶質層３およびチヤネ
ルドープ層４を、熱処理として例えばアニールを行なつ
てチヤネルドープ層４にドープされたＢを活性化および
非晶質層３を再結晶化させる。本実施例では、ランプア
ニールを用い、アニール条件は約950℃,15秒とした。こ
のアニールにより、チヤネルドープ層４にイオン注入さ
れたＢは電気的に活性化されるとともに非晶質層３は結
晶化する。このとき、元の非晶質層３と単結晶との界面
近傍に結晶欠陥５が形成される。この現象は、非晶質層
３が再結晶する際に非晶質の部分の結晶性は良好となる
が、イオン注入によつて非晶質層３と結晶層との間に導
入された欠陥の回復が完全ではなく、その部分に欠陥が
残留するものと考えられている。次にチヤネルドープ層
４上に厚さ約100Åのゲート酸化膜６を乾燥酸素雰囲気
中で形成する。その後、第１図（ｃ）に示すようにこの
ゲート酸化膜６上に低抵抗多結晶シリコンを約3000Åの
厚さに堆積し、通常のフオトリソグラフイもしくは電子
ビームリソグラフイを用いてゲート電極７を形成する。
次にソース，ドレインとなるべき部分にSiを、注入エネ
ルギ約30KeV,注入量約２×1015cm-2の条件でイオン注入
して非晶質層を形成した後、引続いてBF2を、注入エネ
ルギ約15KeV,注入量約２×1015cm-2の条件でイオン注入
し、ドープ層を形成する。この場合、ソース，ドレイン
として用いるＰ+Ｎ接合形成のためのイオン注入に先立
つてSiイオンを注入することにより、Ｂイオンのチヤネ
リングの発生を防止し、浅いソース，ドレインが形成さ
れる。しかる後に約950℃,15秒のランプアニールを行な
い、イオン注入により導入されたＢの活性化を行なうと
ともに非晶質層を再結晶化する。このアニールにより、
元の非晶質層と単結晶との界面近傍に結晶欠陥８が形成
されるとともにソース，ドレインとしてのＰ+層９が形
成される。本実施例の条件では、結晶欠陥８の深さは約
800Å,P+層９の深さは約900Åであつた。以後は通常のM
OSLSIの製造工程にしたがつて第３図（ｄ）に示すよう
に層間絶縁膜10およびAl電極11を形成し、Ｐチヤンネル
MOSFETが製造される。
MOSLSI製造工程に従つて厚さ約5000Åのフイールド酸化
膜２を形成しチヤネル部を分離する。本実施例ではＮ型
Si基板１の不純物濃度は約３×1017cm-3とした。次に半
導体の電気的特性に影響を与えない不活性な第１のイオ
ンとして例えばSiを、注入エネルギ約150KeV,注入量約
２×1015cm-2の条件でチヤネル部にイオン注入し、チヤ
ネル部の表面近傍に非晶質層３を形成する。この場合、
非晶質層３の深さは、上記の条件で約3000Åであつた。
すなわち、Si基板１の表面から約3000Åの深さまで非晶
質化されたことになる。第２図は非晶質層の深さとSiの
注入エネルギとの関係を示したものであり、同図に示す
ように非晶質層の深さはSiの注入エネルギにより制御で
きる。引続いて電気的に活性な第２のイオンとして例え
ばBF2を、注入エネルギ約25KeV,注入量約1.35×1013cm
-2の条件でイオン注入し、Ｂがドープされたチヤネルド
ープ層４を形成する。この場合、注入条件は所要のMOSF
ETの閾値電圧にしたがつて決定することは勿論である。
次に第１図（ｂ）に示すように非晶質層３およびチヤネ
ルドープ層４を、熱処理として例えばアニールを行なつ
てチヤネルドープ層４にドープされたＢを活性化および
非晶質層３を再結晶化させる。本実施例では、ランプア
ニールを用い、アニール条件は約950℃,15秒とした。こ
のアニールにより、チヤネルドープ層４にイオン注入さ
れたＢは電気的に活性化されるとともに非晶質層３は結
晶化する。このとき、元の非晶質層３と単結晶との界面
近傍に結晶欠陥５が形成される。この現象は、非晶質層
３が再結晶する際に非晶質の部分の結晶性は良好となる
が、イオン注入によつて非晶質層３と結晶層との間に導
入された欠陥の回復が完全ではなく、その部分に欠陥が
残留するものと考えられている。次にチヤネルドープ層
４上に厚さ約100Åのゲート酸化膜６を乾燥酸素雰囲気
中で形成する。その後、第１図（ｃ）に示すようにこの
ゲート酸化膜６上に低抵抗多結晶シリコンを約3000Åの
厚さに堆積し、通常のフオトリソグラフイもしくは電子
ビームリソグラフイを用いてゲート電極７を形成する。
次にソース，ドレインとなるべき部分にSiを、注入エネ
ルギ約30KeV,注入量約２×1015cm-2の条件でイオン注入
して非晶質層を形成した後、引続いてBF2を、注入エネ
ルギ約15KeV,注入量約２×1015cm-2の条件でイオン注入
し、ドープ層を形成する。この場合、ソース，ドレイン
として用いるＰ+Ｎ接合形成のためのイオン注入に先立
つてSiイオンを注入することにより、Ｂイオンのチヤネ
リングの発生を防止し、浅いソース，ドレインが形成さ
れる。しかる後に約950℃,15秒のランプアニールを行な
い、イオン注入により導入されたＢの活性化を行なうと
ともに非晶質層を再結晶化する。このアニールにより、
元の非晶質層と単結晶との界面近傍に結晶欠陥８が形成
されるとともにソース，ドレインとしてのＰ+層９が形
成される。本実施例の条件では、結晶欠陥８の深さは約
800Å,P+層９の深さは約900Åであつた。以後は通常のM
OSLSIの製造工程にしたがつて第３図（ｄ）に示すよう
に層間絶縁膜10およびAl電極11を形成し、Ｐチヤンネル
MOSFETが製造される。
第３図は、上記実施例で説明したチヤネルドープ層の
Ｂの深さ方向の濃度分布をSIMSで測定した結果を示した
ものである。図中、実線が上記実施例で示した方法の場
合、破線が比較のために行なつたもので、非晶質化をし
なかつた場合である。同図に示すように上記実施例で説
明した方法を用いることにより、極めて浅いチヤネルド
ープ層が得られる。一方、従来の方法、すなわち、非晶
質化をしない方法では、チヤネリングおよび増速拡散の
ために分布が拡がり、ランプアニールを用いても浅いチ
ヤネルドープ層が得られないことがわかる。このように
本実施例によれば、極めて浅く急峻なチヤネルドープ層
が得られることが明らかとなつた。
Ｂの深さ方向の濃度分布をSIMSで測定した結果を示した
ものである。図中、実線が上記実施例で示した方法の場
合、破線が比較のために行なつたもので、非晶質化をし
なかつた場合である。同図に示すように上記実施例で説
明した方法を用いることにより、極めて浅いチヤネルド
ープ層が得られる。一方、従来の方法、すなわち、非晶
質化をしない方法では、チヤネリングおよび増速拡散の
ために分布が拡がり、ランプアニールを用いても浅いチ
ヤネルドープ層が得られないことがわかる。このように
本実施例によれば、極めて浅く急峻なチヤネルドープ層
が得られることが明らかとなつた。
また、第１図（ｂ），（ｃ），（ｄ）に示したように
イオン注入で非晶質層を形成した場合には、アニール
後、非晶質層と単結晶との界面近傍に二次欠陥が発生す
る。そして、この結晶欠陥が半導体の空乏層中にあると
きは生成再結合中心として作用するので、PN接合の逆方
向のリーク電流の増大をもたらす。本実施例において
は、この非晶質化に伴う結晶欠陥がソース，ドレインの
空乏層内に存在しない構成としたことにより、リーク電
流の増大等の特性劣化を抑制することができた。
イオン注入で非晶質層を形成した場合には、アニール
後、非晶質層と単結晶との界面近傍に二次欠陥が発生す
る。そして、この結晶欠陥が半導体の空乏層中にあると
きは生成再結合中心として作用するので、PN接合の逆方
向のリーク電流の増大をもたらす。本実施例において
は、この非晶質化に伴う結晶欠陥がソース，ドレインの
空乏層内に存在しない構成としたことにより、リーク電
流の増大等の特性劣化を抑制することができた。
また、第４図は、上記実施例で説明した方法により形
成されたMOSFETの断面構造の拡大図であり、同図におい
て、９sはソース、９Dはドレイン、12は空乏層端であ
る。同図に示すように動作状態では、ドレイン９Dに印
加する電圧でドレイン９Dの空乏層が伸びるが、この空
乏層の深さが結晶欠陥５よりも浅くなるように非晶質化
のためのSiイオン注入エネルギを選んだ。すなわち、同
図に示すように結晶欠陥５の深さＷ1がドレイン９D領域
における空乏層端12の深さＷ2よりも大きくなるように
した。一方、ソース，ドレイン形成時のSiイオン注入
は、その結晶欠陥の深さが接合深さより浅くなるように
した。すなわち、同図に示すように結晶欠陥８の深さＷ
4がＰ+Ｎ接合深さＷ3よりも小さくなるようにした。こ
のようにすることにより、結晶欠陥８はＰ+層９内に存
在し、空乏層内には存在しないようにすることができ
る。ソース，ドレイン形成時のSiイオン注入に伴う結晶
欠陥８は、結晶欠陥５の場合とは異なり、その深さを深
くすることにより、影響を除くことはできない。なぜな
らば、ドレイン９Dの空乏層が届かないほど結晶欠陥８
を深くしてもゲート電極７下のチヤネルとなる部分に結
晶欠陥５が位置するため、移動度の低下などMOSFETの性
能劣化の原因となる。つまり、ソース，ドレイン形成時
のSiイオン注入は、これに伴う結晶欠陥８の深さが接合
深さより浅くなるようにする必要がある。
成されたMOSFETの断面構造の拡大図であり、同図におい
て、９sはソース、９Dはドレイン、12は空乏層端であ
る。同図に示すように動作状態では、ドレイン９Dに印
加する電圧でドレイン９Dの空乏層が伸びるが、この空
乏層の深さが結晶欠陥５よりも浅くなるように非晶質化
のためのSiイオン注入エネルギを選んだ。すなわち、同
図に示すように結晶欠陥５の深さＷ1がドレイン９D領域
における空乏層端12の深さＷ2よりも大きくなるように
した。一方、ソース，ドレイン形成時のSiイオン注入
は、その結晶欠陥の深さが接合深さより浅くなるように
した。すなわち、同図に示すように結晶欠陥８の深さＷ
4がＰ+Ｎ接合深さＷ3よりも小さくなるようにした。こ
のようにすることにより、結晶欠陥８はＰ+層９内に存
在し、空乏層内には存在しないようにすることができ
る。ソース，ドレイン形成時のSiイオン注入に伴う結晶
欠陥８は、結晶欠陥５の場合とは異なり、その深さを深
くすることにより、影響を除くことはできない。なぜな
らば、ドレイン９Dの空乏層が届かないほど結晶欠陥８
を深くしてもゲート電極７下のチヤネルとなる部分に結
晶欠陥５が位置するため、移動度の低下などMOSFETの性
能劣化の原因となる。つまり、ソース，ドレイン形成時
のSiイオン注入は、これに伴う結晶欠陥８の深さが接合
深さより浅くなるようにする必要がある。
以上説明したように本実施例によれば、リーク電流等
の他の諸特性を劣化させることなく、極めて浅いチヤネ
ルドープ層４を有するMOSFETを実現することができる。
の他の諸特性を劣化させることなく、極めて浅いチヤネ
ルドープ層４を有するMOSFETを実現することができる。
なお、前述した実施例では、非晶質化のためのイオン
注入のイオン種としてSiを用いた場合について説明した
が、この他にGe,Ar等、最終的に電気的特性に影響を与
えないものであれば特に限定されない。また、チヤネル
ドープのためのイオン種としてBF2を用いた場合につい
て説明したが、勿論、Ｐ型の不純物としてＢをイオン注
入しても良く、さらにGa等でも良い。また、As,P等のＮ
型不純物のチヤネルドープに対しても有効である。ま
た、熱処理としてランプアニールを用いた場合について
説明したが、他のアニール方法、例えば電気炉アニー
ル，電子ビームアニールもしくはレーザアニール等を用
いても前述と同様の効果が得られることはいうまでもな
い。
注入のイオン種としてSiを用いた場合について説明した
が、この他にGe,Ar等、最終的に電気的特性に影響を与
えないものであれば特に限定されない。また、チヤネル
ドープのためのイオン種としてBF2を用いた場合につい
て説明したが、勿論、Ｐ型の不純物としてＢをイオン注
入しても良く、さらにGa等でも良い。また、As,P等のＮ
型不純物のチヤネルドープに対しても有効である。ま
た、熱処理としてランプアニールを用いた場合について
説明したが、他のアニール方法、例えば電気炉アニー
ル，電子ビームアニールもしくはレーザアニール等を用
いても前述と同様の効果が得られることはいうまでもな
い。
以上説明したように本発明によれば、電界効果型トラ
ンジスタのチヤネル領域のソース，ドレインの空乏層の
深さよりも深い位置に非晶質層再結晶化に伴い発生する
結晶欠陥を存在させたことにより、トランジスタの他の
諸特性を劣化させることなく、極めて浅いチヤネルドー
プ層を形成できるので、微細な電界効果型トランジスタ
が実現でき、大規模な半導体集積回路の製造が可能とな
る。また、電界効果型トランジスタのチヤネルとなる領
域に半導体の電気的特性に影響を与えない不活性な第１
のイオンを注入して半導体表面に非晶質層を形成した後
に電気的に活性な第２のイオンを注入することにより、
チヤネリングの発生を防止でき、しかもその後の熱処理
時の増速拡散を抑制できるので、極めて浅いチヤネルド
ープ層が形成できる等の極めて優れた効果が得られる。
ンジスタのチヤネル領域のソース，ドレインの空乏層の
深さよりも深い位置に非晶質層再結晶化に伴い発生する
結晶欠陥を存在させたことにより、トランジスタの他の
諸特性を劣化させることなく、極めて浅いチヤネルドー
プ層を形成できるので、微細な電界効果型トランジスタ
が実現でき、大規模な半導体集積回路の製造が可能とな
る。また、電界効果型トランジスタのチヤネルとなる領
域に半導体の電気的特性に影響を与えない不活性な第１
のイオンを注入して半導体表面に非晶質層を形成した後
に電気的に活性な第２のイオンを注入することにより、
チヤネリングの発生を防止でき、しかもその後の熱処理
時の増速拡散を抑制できるので、極めて浅いチヤネルド
ープ層が形成できる等の極めて優れた効果が得られる。
第１図（ａ）〜（ｄ）は本発明による半導体装置および
その製造方法の一実施例を説明するための工程の要部断
面図、第２図は非晶質層の深さとSiの注入エネルギとの
関係を示す図、第３図は本発明の実施例におけるチヤネ
ルドープ層のＢの濃度分布測定結果を示す図、第４図は
本発明の実施例におけるMOSFETの断面構造の拡大図、第
５図は膜厚約150ÅのSiO2膜を通して低エネルギイオン
を注入したＢの注入直後の濃度分布測定結果を示す図、
第６図はイオン注入したＢのアニールによる拡散の様子
を示した図である。 １……Ｎ型Si基板、２……フイールド酸化膜、３……非
晶質層、４……チヤネルドープ層、５……チヤネル部の
非晶質層形成のためのイオン注入に伴う結晶欠陥、６…
…ゲート酸化膜、７……低抵抗多結晶シリコンゲート電
極、８……ソース，ドレイン部の非晶質層形成のための
イオン注入に伴う結晶欠陥、９……Ｐ+層、９S……ソー
ス、９D……ドレイン、10……層間絶縁膜、11……Al電
極、12……空乏層端。
その製造方法の一実施例を説明するための工程の要部断
面図、第２図は非晶質層の深さとSiの注入エネルギとの
関係を示す図、第３図は本発明の実施例におけるチヤネ
ルドープ層のＢの濃度分布測定結果を示す図、第４図は
本発明の実施例におけるMOSFETの断面構造の拡大図、第
５図は膜厚約150ÅのSiO2膜を通して低エネルギイオン
を注入したＢの注入直後の濃度分布測定結果を示す図、
第６図はイオン注入したＢのアニールによる拡散の様子
を示した図である。 １……Ｎ型Si基板、２……フイールド酸化膜、３……非
晶質層、４……チヤネルドープ層、５……チヤネル部の
非晶質層形成のためのイオン注入に伴う結晶欠陥、６…
…ゲート酸化膜、７……低抵抗多結晶シリコンゲート電
極、８……ソース，ドレイン部の非晶質層形成のための
イオン注入に伴う結晶欠陥、９……Ｐ+層、９S……ソー
ス、９D……ドレイン、10……層間絶縁膜、11……Al電
極、12……空乏層端。
Claims (1)
- 【請求項１】ゲート電極形成前に、電界効果型トランジ
スタのチャネルとなる領域に、半導体の電気特性に影響
を与えない不活性な第１のイオンを注入し、半導体表面
から前記電界効果型トランジスタのソース・ドレインの
空乏層の位置より深い位置まで非晶質層を形成する工程
と、電気的に活性な第２のイオンを注入して第２のイオ
ン注入層を形成する工程と、前記非晶質層および前記第
２のイオン注入層を熱処理する工程とを含むことを特徴
とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038518A JP2700320B2 (ja) | 1988-02-23 | 1988-02-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038518A JP2700320B2 (ja) | 1988-02-23 | 1988-02-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214172A JPH01214172A (ja) | 1989-08-28 |
| JP2700320B2 true JP2700320B2 (ja) | 1998-01-21 |
Family
ID=12527494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038518A Expired - Fee Related JP2700320B2 (ja) | 1988-02-23 | 1988-02-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2700320B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0565231A3 (en) * | 1992-03-31 | 1996-11-20 | Sgs Thomson Microelectronics | Method of fabricating a polysilicon thin film transistor |
| JP4639040B2 (ja) * | 2002-10-10 | 2011-02-23 | パナソニック株式会社 | 半導体装置の製造方法 |
| WO2006043323A1 (ja) * | 2004-10-20 | 2006-04-27 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2009200090A (ja) * | 2008-02-19 | 2009-09-03 | Panasonic Corp | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196818A (ja) * | 1988-02-02 | 1989-08-08 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-02-23 JP JP63038518A patent/JP2700320B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01214172A (ja) | 1989-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |