DE69213539T2 - Halbleitervorrichtung mit verbessertem isoliertem Gate-Transistor - Google Patents

Halbleitervorrichtung mit verbessertem isoliertem Gate-Transistor

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Description

    HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
  • Die Erfindung betrifft eine Halbleitereinrichtung, die in elektronischen Schaltungen verschiedener technischer Gebiete einschließlich denjenigen von Büroautomatisierungsgeräten, elektrischen Einrichtungen für den privaten Gebrauch, wie beispielsweise Faksimilegeräten, Druckern und Videokameras, sowie auch denjenigen von Kraftfahrzeugen, Kraftwerken und Raumsatelliten Anwendung findet. Insbesondere bezieht sich die Erfindung auf eine Halbleitereinrichtung, die zur Verwendung in einem Halbleiterspeicher zum Speichern benötigter Datensignale verwendbar ist.
    • Verwandter Stand der Technik
  • Fig. 1 veranschaulicht eine Halbleiter-Speichereinrichtung (einen Halbleiterspeicher), die einmal programmiert werden kann. Die Speicherzelle dieser Halbleiter- Speichereinrichtung besteht aus einem MOS-Feldeffekttransistor (nachstehend in Kurzform als 'MOSFET' bezeichnet) in Form eines Feldeffekttransistors mit isoliertem Gate und einer isolierenden Schicht.
  • Ein solcher Speicher wurde beispielsweise in "A new Programmable Cell Utilizing Insulator Breakdown" IEDM'85, Seiten 639 bis 642 beschrieben.
  • Eine andere Bauform eines Halbleiterspeichers ist in Fig. 2 gezeigt.
  • In Fig. 2, die eine Querschnittsansicht desselben zeigt, bezeichnet das Bezugszeichen 120 ein n-Substrat; 121 einen p&spplus;-Drainbereich; 122 einen p&spplus;-Sourcebereich; 123 ein schwebendes oder erdfreies Gate; 124 eine iso lierende Schicht; 125 eine Drainbereich-Zwischenverbindung; und 126 eine Sourcebereich-Zwischenverbindung. Das erdfreie Gate 123 wird durch Einbetten beispielsweise eines Polysiliziums in ein Siliziumoxid hergestellt. Normalerweise fließt kein Strom zwischen dem Sourcebereich und dem Drainbereich. Wenn eine hohe Spannung zwischen dem Sourcebereich und dem Drainbereich dieses Transistors angelegt wird, findet ein Lawinendurchbruch in dem pn-Übergang auf der Drainseite statt, der Elektronen mit einem hohen Energieniveau in das erdfreie Gate injiziert und auf diese Weise ermöglicht, daß sich ein Strom zwischen dem Sourcebereich und dem Gatebereich einstellt, durch welchen ein Schreibvorgang in den Speicher ausgeführt werden kann. Wenn diese Einrichtung als Speicher verwendet wird, entsprechen der Injektion und der Nichtinjektion von Elektronen in das erdfreie Gate jeweils Zustände 0 und 1 von Daten. In dem vorstehend beschriebenen Speicher ist, da eine geringe Menge der in dem erdfreien Gate gespeicherten elektrischen Ladung leckt, eine dauerhafte Speicherung von Daten nicht möglich, so daß sich die Lesekennlinien oder -Eigenschaften mit der Zeit ändern.
  • Darüber hinaus ist der vorstehende MOSFET nicht für eine Feinverarbeitung geeignet und durch eine geringe wechselseitige Leitfähigkeit (gm-Kennlinie oder - Eigenschaften) gekennzeichnet.
  • Ferner kann dann, wenn die Gatelänge 0,5 µm oder weniger beträgt, eine Verbesserung des vorstehend genannten MOSFET auf der Grundlage der Skalierungsregel nicht erwartet werden.
  • Neben der vorstehend erwähnten Halbleitereinrichtung wurde auch ein SOI-MOSFET vorgeschlagen (japanische Patent-Offenlegungsschrift Nr. 2-14578). In dieser Halbleitereinrichtung ist eine SiO&sub2;-Schicht auf einem Si- Substrat vorgesehen und eine Si-Tafelbergstruktur auf der SiO&sub2;-Schicht angeordnet. Eine Gateoxidschicht ist auf der Seitenfläche oder Seitenwandung der Tafelbergstruktur bereitgestellt. Die Fig. 3 und 4 veranschaulichen eine solche Einrichtung. In den Fig. 3 und 4 bezeichnet das Bezugszeichen 232 eine isolierende Schicht; 231' kristallines Silizium; 236 einen Source bereich; 237 einen Drainbereich; und 235 eine Gate- Elektrode, die einen Kanalbereich des kristallinen Si- Abschnitts brückt. Fig. 3 ist ein Querschnitt entlang einer Linie a - a' gemäß Fig. 4.
  • Wie in Fig. 3 gezeigt, sind drei obere Oberflächen des kristallinen Siliziumabschnitts 231' durch die Gateoxidschicht 234 mit der Gate-Elektrode 235 bedeckt, während eine untere Fläche 238 desselben in Kontakt mit der Oberfläche der isolierenden Schicht 232 steht. Die Maße des kristallinen Siliziumabschnitts genügen dem Zusammenhang W&sub0; < 2WH. Somit wird der Kanal der Seitenwand vergrößert und infolgedessen die Kanalleitung erhöht.
  • Ein MOSFET, der im Hinblick auf die Struktur dem vorstehend genannten ähnlich ist, wurde ebenfalls vorgeschlagen (japanische Patent-Offenlegungsschrift Nr. 2-263473). Fig. 5 zeigt eine Aufsicht auf diesen MOSFET. Fig. 6 ist ein Querschnitt entlang einer Linie A - A' in Fig. 5. Fig. 7 ist ein Querschnitt entlang einer Linie B - B' in Fig. 5. Eine kristalline Si- Schicht 246 bildet einen Sourcebereich 243, einen Drainbereich 242 und einen Kanal. Der Abschnitt der kristallinen Si-Schicht 246, der durch eine Gate- Elektrode 245 bedeckt ist, bildet einen Kanalbereich, der über eine Öffnung 247 mit einem Substrat 240 ver bunden ist. Die Drainschicht 242 ist durch die kristalline Si-Schicht 246 über eine Öffnung 248 mit dem Substrat 240 verbunden
  • Die vorstehend beschriebenen, herkömmlichen Strukturen sind gekennzeichnet durch einen erhöhten Leckstrom des Transistors, Schwankungen im Transistor und verschlechterten Aus-Kennlinien bzw. Auszustand-Eigenschaften und einem daher instabilen Betrieb des Transistors. Zunächst wird nachstehend erklärt, warum die Aus-Kennlinien des SOI-MOSFETs schlechter sind. Die Erfinder führen dies darauf zurück daß der Si-Bereich, der den Kanal bildet, mit einem SiO&sub2; bedeckt ist mit Ausnahme der Übergänge bzw. Schnittstellen zwischen dem Sourcebereich, dem Quellbereich und dem Si-Bereich. D.h., der Si-Bereich, der den Kanalbereich bildet, wird vollstandig in den erdfreien Zustand gebracht, so daß dessen Potential nicht festgelegt werden kann und dadurch der Betrieb instabil wird. Ferner hören die Ladungsträger (im Falle eines p-MOSFETs beispielsweise Elektronen) die in dem Si-Bereich generiert werden, wenn sich der Transistor in einem Ein-Zustand befindet, auf zu fließen, wenn der Transistor abgeschaltet wird, und verbleiben in dem Si-Bereich, bis sie mit Löchern rekombinieren und verschwinden, wodurch die Aus-Kennlinie des Transistors verschlechtert wird. Bei den vorstehend erwähnten, herkömmlichen Transistoren ergibt sich ein großer Leckstrom, weil der von der Gate-Elektrode umgebene Kanalbereich in direktem Kontakt mit der das Substrat bildenden, isolierenden Schicht steht. D.h., der Kanalbereich wird in einen vollständigen Depletionszustand versetzt, wenn der Transistor eingeschaltet wird, und die sich ergebende Depletionsschicht erreicht den Übergang zwischen dem Kanalbereich und der isoherenden Schicht und erzeugt einen großen Rekombinationsstrom durch die Fehistellen im Übergang.
  • Die JP-A-2 263 473 offenbart einen MOSFET, bei dem eine kristalline Si-Schicht einen Sourcebereich, einen Drainbereich und einen Kanal bildet. Der Abschnitt der kristallinen Si-Schicht, die durch eine Gate-Elektrode bedeckt ist, bildet einen Kanalbereich, der über eine Öffnung mit einem Substrat verbunden ist. Die Drain schicht ist durch die kristalline Si-Schicht über eine weitere Öffnung mit dem Substrat verbunden.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Halbleitereinrichtung zu schaffen mit einer Speicherfunktionr die einen akkuraten und stabilen Schreibvorgang sowie einen schnellen und akkuraten Auslesevorgang gewährleistet, die eine für eine Feinverarbeitung geeignete Struktur hat und die einen geringen Leistungsverbrauch sicherstellt.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch einen Transistor mit isoliertem Gate, umfassend eine Vielzahl von Hauptelektrodenbereichen; einen Kanalbereich zwischen der Vielzahl der Hauptelektrodenbereiche; und eine Gate-Elektrode auf dem Kanalbereich mit einem zwischenliegend angeordneten Gate-Isolatorfilm; wobei die Gate-Elektrode zumindest zwei gegenüberliegende Abschnitte aufweist; dadurch gekennzeichnet, daß ein Isolationsbereich auf einem Einkristall-Halbleitersubstrat ausgebildet ist, wobei der Isolationsbereich eine Öffnung aufweist, an der eine Fläche des Substrats exponiert ist; ein einkristalliner Halbleiterbereich im Innern der Öffnung und in Kontakt mit dem Kanalbereich stehend vorgesehen ist, wobei der Halbleiterbereich denselben Leitungstyp wie der Kanalbereich und eine höhere Verunreinigungskonzentration als der Kanalbereich aufweist; die Vielzahl der Hauptelektrodenbereiche über dem Isolationsbereich ausgebildet ist; der Kanalbereich über dem Halbleiterbereich ausgebildet ist; und der Transistor in einem Zustand, in dem der Halbleiterbereich auf einer vorbestimmten Spannung gehalten wird, aktiviert ist.
  • Weiter liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zum Herstellen eines Feldeffekttransistors mit einer SOI-Rückgate-Struktur oder SOI-Gate-Rückenstruktur besser als herkömrnlich zu schaffen.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren zur Herstellung einer Halbleitereinrichtung, gekennzeichnet durch die Schritte: Erzeugen eines Isolationsbereichs auf einem Einkristall-Halbleitersubstrat, wobei der Isolationsbereich eine Öffnung, an der eine Fläche des Substrats exponiert ist, und einen zurückversetzten Abschnitt, dessen Durchmesser größer ist als der der Öffnung, aufweist; Erzeugen eines einkristallinen Halbleiterbereichs im Innern der Öffnung und des zurückversetzten Abschnitts; und Erzeugen eines Halbleiter-Elements, dessen aktivierte Bereich zumindest Teil des einkristallinen Halbleiterbereichs ist.
  • D.h., in dem Halbleiterspeicher, der, in der Funktion eines Speicherzellentransistors, einen Transistor verwendet, der für eine Feinverarbeitung geeignet ist und der ein großes stromtreibverrnögen hat, wird die Wortleitung durch das Gate des Transistors gebildet, während die Bitleitung auf dem Sourcebereich des Transistors gebildet wird mit einem pn-Übergang dazwischen. Demzufolge kann ein programmierbarer Halbleiterspeicher mit einer geringen Fehlerrate und hoher Dichte sowie schnellen Lese- und Schreibkennlinien erhalten werden.
  • In einem solchen Speicher ist der Drainbereich des Speicherzellentransistors allen Speicherzellen gemeinsam ausgebildet, und ein solcher gemeinsamer Drainbereich ist mit einer Leistungsversorgungsleitung verbun den, um die Leistungsversorgungsleitung allen der Vielzahl von Speicherzellen gemeinsam zur Verfügung zu stellen. Demzufolge kann der Bereich, der für den Leistungsversorgungsabschnitt benötigt wird, verkleinert und dadurch die Anzahl von in einem festen Bereich vor handener Speicherzellentransistoren vergrößert werden. Infolgedessen kann eine hohe Integration erzielt werden.
  • Erfindungsgemäß kann, da die Größe oder Stärke eines elektrischen Felds in einer Richtung senkrecht zu der Trägerrnobilisierungsrichtung durch die beiden einander gegenüberliegenden Gate-Elektroden verringert wird, eine Halbleitereinrichtung erhalten werden, die eine hohe Mobilität und hervorragende gm-Eigenschaften aufweist. Demzufolge kann die Generation heißer Träger aufgrund der Begrenzung des elektrischen Felds verhindert und die Lebensdauer und infolgedessen die Zuverlässigkeit der Einrichtung erhöht werden.
  • Ferner werden, da die Kapazität des unter der Gateoxidschicht bereitgestellten Si-Abschnitts verringert wird, die S-Faktor (Ausschlag unterhalb der Schwelle; subtreshold swing) -Kennlinien verbessert und Leckströme stark reduziert.
  • Darüber hinaus wird die für das Speicherelement benötigte Fläche verringert, so daß eine hohe Integrationsdichte erzielt werden kann.
  • Weil ein Bereich mit einem von der eines Sourcebereichs und eines Drainbereichs verschiedenen Leitungstyp und mit einer höheren Dotierungs- oder Verunreinigungskonzentration als ein Kanalbereich, der sicherstellt, daß die im gesteuerten Zustand des Transistors an das Gate angelegte Steuerspannung den Bereich nicht umkehrt oder umpolt, auf dem Abschnitt des Kanalbereichs bereitgestellt ist, der von dem Abschnitt, auf dem die beiden einander gegenüberliegenden Gate-Elektroden angeordnet sind, verschieden ist, wird erfindungsgemäß die Geschwindigkeit, mit der die Minoritätsträger aus der durch die beiden einander gegenüberliegenden Gate-Elektroden (wobei es sich im Falle eines n-Kanal-MOS um Löcher und im Falle eines p-Kanal-MOS um Elektronen handelt) umgebenen Halbleiterschicht austreten, wenn der Transistor eingeschaltet oder ausgeschaltet wird, erhöht, so daß infolgedessen die Schalteigenschaften verbessert werden.
  • Darüber hinaus verhindert die vorstehend erwähnte Schicht mit hoher Konzentration selbst dann, wenn der Kanalbereich vollständig von Ladungsträgern entleert oder depletiert ist, daß die Depletionsschicht die untere Isolationsschicht erreicht, so daß die Dunkelstromerzeugung verringert wird.
  • Außerdem muß dann, wenn eine Feinverarbeitung auf einem Niveau von 0,1 µm erzielt wird, die Halbleitereinrichtung bei niedrigen Temperaturen, wie etwa der Temperatur flüssigen Stickstoffs, aktivierbar sein. Jedoch kann selbst dann, wenn bei der Niedrigtemperaturaktivierung ein Einfrieren der Träger auftritt, eine Erhöhung des parasitären Widerstands und eine Reduktion des Drainstroms im Vergleich zu herkömmlichen Anordnungen stark verringert werden.
  • Erfindungsgemäß ist es möglich, einen SOI-MOSFET auf eine selbstausrichtende Art und Weise herzustellen, indem der Einkristall-Halbleiterbereich, der mittels eines Vorgangs selektiven epitaxialen Wachsens bzw. eines SEG-Vorgangs (selective epitaxial growth) oder dergleichen erzeugt wird, durch zumindest zwei isolierende Schichten aus denselben Materialarten definiert wird.
  • Da Ausrichtungsgrenzen ignoriert werden können, kann eine Halbleitereinrichtung hergestellt werden, die eine hohe Integration und eine schnelle Aktivierung gewährleistet.
  • Außerdem kann, da eine Halbleiterschicht aus Polysih zium oder eine amorphe Halbleiterschicht als eine Pufferschicht zwischen dem Abschnitt der Isolationsschicht, der sich von dem unterscheidet, der den SEG- Keim bildet, oder sich von dem unterscheidet, der in Kontakt mit dem Halbleitersubstrat und dem einkri stallinen Halbleiterbereich, geformt durch SEG oder dergleichen, ist, ein aus dem in dem Halbleiterbereich ausgebildeter Transistor leckender Strom begrenzt und infolgedessen ein Hochleistungstransistor bereitgestellt werden.
    • KURZBESCHREIBUNG DER ZEICHNUNG
  • Fig. 1 ist eine vereinfachte Ansicht eines Beispiels eines herkömmlichen Halbleiterspeichers;
  • Fig. 2 ist eine vereinfachte Ansicht eines weiteren Beispiels eines herkömmlichen Halbleiterspeichers;
  • Fig. 3 ist eine vereinfachte Querschnittsansicht eines Beispiels eines herkömmlichen Transistors;
  • Fig. 4 ist eine vereinfachte perspektivische Ansicht des Beispiels des herkömmlichen Transistors;
  • Fig. 5 ist eine vereinfachte Aufsicht auf das Beispiel des herkömmlichen Transistors;
  • Fig. 6 ist eine vereinfachte Querschnittsansicht des Beispiels der herkömmlichen Halbleitereinrichtung;
  • Fig. 7 ist ein eine vereinfachte Querschnittsansicht des Beispiels der herkömmlichen Halbleitereinrichtung;
  • Fig. 8 ist eine vereinfachte Aufsicht auf einen Halbleiterspeicher gemäß einem ersten Referenzbeispiel der Erfindung;
  • Fig. 9 ist eine vereinfachte Querschnittsansicht entlang der Linie X&sub1; - X&sub1;' in Fig. 8;
  • Fig. 10 ist eine vereinfachte Querschnittsansicht entlang der Linie X&sub2; - X&sub2;' in Fig. 8;
  • Fig. 11 ist eine vereinfachte Querschnittsansicht entlang der Linie X&sub3; - X&sub3; in Fig. 8;
  • Fig. 12 ist eine vereinfachte Querschnittsansicht entlang der Linie Y - Y' in Fig. 8;
  • Fig. 13 ist ein Schaltungsdiagramrn des Halbleiterspeichers gemäß dem ersten Referenzbeispiel der Erfindung;
  • Fig. 14 ist eine vereinfachte Ansicht, die das Herstellungsverfahren des ersten Referenzbeispiels veranschaulicht;
  • Fig. 15 ist eine vereinfachte Ansicht, die das Herstellungsverfahren des ersten Referenzbeispiels veranschaulicht;
  • Fig. 16 ist eine vereinfachte Ansicht, die das Herstellungsverfahren des ersten Referenzbeispiels veranschaulicht;
  • Fig. 17 ist eine vereinfachte Ansicht, die das Herstellungsverfahren des ersten Referenzbeispiels veranschaulicht;
  • Fig. 18 ist eine vereinfachte Ansicht, die das Herstellungsverfahren des ersten Referenzbeispiels veranschaulicht;
  • Fig. 19 ist eine vereinfachte Querschnittsansicht eines Halbleiterspeichers gemäß einem zweiten Referenzbeispiel der Erfindung;
  • Fig. 20 ist eine vereinfachte Querschnittsansicht des zweiten Referenzbeispiels der Erfindung;
  • Fig. 21 ist eine vereinfachte Querschnittsansicht des zweiten Referenzbeispiels der Erfindung;
  • Fig. 22 ist eine vereinfachte Querschnittsansicht des zweiten Referenzbeispiels der Erfindung;
  • Fig. 23 ist eine vereinfachte Querschnittsansicht eines Halbleiterspeichers gemäß einem dritten Referenzbeispiel der Erfindung;
  • Fig. 24 ist eine vereinfachte Querschnittsansicht eines Halbleiterspeichers gemäß einem vierten Referenzbeispiel der Erfindung;
  • Fig. 25 ist eine vereinfachte Querschnittsansicht entlang der Linie X&sub1; - X&sub1;' in Fig. 24;
  • Fig. 26 ist eine vereinfachte Querschnittsansicht entlang der Linie Y - Y' in Fig. 24;
  • Fig. 27 ist eine vereinfachte Aufsicht auf einen Halbleiterspeicher gemäß einem fünften Referenzbeispiel der Erfindung;
  • Fig. 28 ist eine vereinfachte Querschnittsansicht entlang der Linie X&sub1; - X&sub1;' in Fig. 27;
  • Fig. 29 ist eine vereinfachte Querschnittsansicht entlang der Linie X&sub3; - X&sub3;' in Fig. 27;
  • Fig. 30 ist eine vereinfachte Ansicht, die ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß einem sechsten Bezugsbeispiel der Erfindung zeigt;
  • Fig. 31 ist eine vereinfachte Ansicht, die das Verfahren zur Herstellung einer Halbleitereinrichtung gemäß einem sechsten Bezugsbeispiel der Erfindung zeigt;
  • Fig. 32 ist eine vereinfachte Aufsicht auf einen Transistor gemäß einem ersten Ausführungsbeispiel der Erfindung;
  • die Fig. 33A bis 33C sind vereinfachte Querschnittsansichten des ersten Ausführungsbeispiels der Erfindung;
  • die Fig. 34A bis 34D sind vereinfachte Ansichten, die ein Verfahren zur Herstellung des Transistors gemäß dem ersten Ausführungsbeispiel zeigen;
  • die Fig. 35A bis 35C sind vereinfachte Querschnittsansichten eines Transistors gemäß einem zweiten Ausführungsbeispiel der Erfindung;
  • Fig. 36 ist eine vereinfachte Querschnittsansicht eines Transistors gemäß einem dritten Ausführungsbeispiel der Erfindung;
  • Fig. 37 ist eine vereinfachte Aufsicht auf eine Halbleitereinrichtung gemäß einem vierten Ausführungsbeispiel der Erfindung;
  • die Fig. 38A bis 38C sind vereinfachte Querschnittsansichten des vierten Ausführungsbeispiels der Erfindung;
  • Fig. 39 ist ein Schaltungsdiagrarnrn eines Halbleiterspeichers gemäß einem fünften Ausführungsbeispiel der Erfindung;
  • Fig. 40 ist eine Querschnittsansicht des fünften Ausführungsbeispiels der Erfindung;
  • Fig. 41 ist eine Aufsicht auf einen Halbleiterspeicher gemäß einem sechsten Ausführungsbeispiel der Erfindung;
  • die Fig. 42A bis 42C sind Querschnittsansichten des sechsten Ausführungsbeispiels der Erfindung;
  • Fig. 43 ist eine Querschnittsansicht des sechsten Ausführungsbeispiels der Erfindung;
  • Fig. 44 ist ein Schaltungsdiagramm eines Beispiels eines Halbleiterspeichers gemäß der Erfindung;
  • Fig. 45 ist eine vereinfachte Querschnittsansicht eines Halbleiterspeichers gemäß einem siebten Ausführungsbeispiel der Erfindung;
  • die Fig. 46A bis 46D sind vereinfachte Querschnittsansichten, die ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß einem achten Ausführungsbeispiel der Erfindung zeigen;
  • Fig. 47 ist eine vereinfachte Querschnittsansicht einer Halbleitereinrichtung gemäß dem achten Ausführungsbeispiel der Erfindung;
  • Fig. 48 ist eine vereinfachte Aufsicht auf das achte Ausführungsbeispiel der Erfindung;
  • Fig. 49 ist eine vereinfachte Querschnittsansicht des achten Ausführungsbeispiels der Erfindung;
  • die Fig. 51A bis 51D sind vereinfachte Ansichten, die ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß einem neunten Ausführungsbeispiel der Erfindung veranschaulichen;
  • die Fig. 52A bis 52D sind vereinfachte Ansichten, die ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß einem zehnten Ausführungsbeispiel der Erfindung veranschaulichen;
  • Fig. 53 ist eine vereinfachte Aufsicht auf eine Halbleitereinrichtung gemäß dem zehnten Ausführungsbeispiel der Erfindung;
  • die Fig. 54A bis 54D sind vereinfachte Ansichten, die ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß einem zehnten Ausführungsbeispiel der Erfindung veranschaulichen;
  • Fig. 55 ist eine vereinfachte Aufsicht auf eine Halbleitereinrichtung gemäß einem zwölften Ausführungsbeispiel der Erfindung;
  • Fig. 56 ist eine vereinfachte Aufsicht auf eine Halbleitereinrichtung gemäß einem dreizehnten Ausführungsbeispiel der Erfindung;
  • die Fig. 57A und 57B sind vereinfachte Ansichten einer Halbleitereinrichtung gemäß einem vierzehnten Ausführungsbeispiel der Erfindung;
  • Fig. 58 ist eine vereinfachte Aufsicht auf einen Halbleiterspeicher gemäß einem fünfzehnten Ausführungsbeispiel der Erfindung;
  • Fig. 59 ist eine vereinfachte Querschnittsansicht entlang der Linie X&sub1; - X&sub1;' in Fig. 58;
  • Fig. 60 ist eine vereinfachte Querschnittsansicht entlang der Linie X&sub2; - X&sub2;' in Fig. 58;
  • Fig. 61 ist eine vereinfachte Querschnittsansicht entlang der Linie X&sub3; - X&sub3;' in Fig. 58;
  • Fig. 62 ist eine vereinfachte Querschnittsansicht entlang der Linie Y - Y' in Fig. 58;
  • Fig. 63 ist ein Schaltungsdiagramm eines Halbleiterspeichers gemäß dem fünfzehnten Ausführungsbeispiel der Erfindung;
  • Fig. 64 ist eine vereinfachte Ansicht, die ein Verfahren zur Herstellung eines Halbleiterspeichers gemäß dem fünfzehnten Ausführungsbeispiel der Erfindung zeigt;
  • Fig. 65 ist eine vereinfachte Ansicht, die ein Verfahren zur Herstellung eines Halbleiterspeichers gemäß einem sechzehnten Ausführungsbeispiel der Erfindung zeigt;
  • Fig. 66 ist eine vereinfachte Ansicht, die ein Verfahren zur Herstellung eines Halbleiterspeichers gemäß dem sechzehnten Ausführungsbeispiel der Erfindung zeigt;
  • Fig. 67 ist eine vereinfachte Ansicht, die ein Verfahren zur Herstellung eines Halbleiterspeichers gemäß dem sechzehnten Ausführungsbeispiel der Erfindung zeigt;
  • Fig. 68 ist eine vereinfachte Ansicht, die ein Verfahren zur Herstellung eines Halbleiterspeichers gemäß dem sechzehnten Ausführungsbeispiel der Erfindung zeigt; Fig. 69 ist eine vereinfachte Aufsicht auf einen Halbleiterspeicher gemäß dem sechzehnten Ausführungsbeispiel der Erfindung;
  • Fig. 70 ist eine vereinfachte Aufsicht auf einen Halbleiterspeicher gemäß einem siebzehnten Ausführungsbeispiel der Erfindung;
  • Fig. 71 ist eine vereinfachte Querschnittsansicht des Halbleiterspeichers gemäß dem siebzehnten Ausführungsbeispiel der Erfindung;
  • Fig. 72 ist eine vereinfachte Querschnittsansicht des Halbleiterspeichers gemäß dem siebzehnten Ausführungsbeispiel der Erfindung;
  • Fig. 73 ist eine vereinfachte Querschnittsansicht des Halbleiterspeichers gemäß einem achtzehnten Ausführungsbeispiel der Erfindung;
    • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
  • Zunächst werden die Struktur eines Transistors und die Struktur eines Halbleiterspeichers, auf welchen die vorliegende Erfindung beruht, beschrieben.
  • Gemäß einem bevorzugten Ausführungsbeispiel der. Erfindung umfaßt ein Halbleiterspeicher: einen Transistor, in dem eine Gate-Elektrode zumindest gegenüberliegende Abschnitte hat, die einen zwischenliegenden Kanalbereich umgeben und in dem ein Teil des Abschnitts des Kanalbereichs, der sich von dem Abschnitt desselben, der mit dem Sourcebereich und dem Gatebereich verbunden ist, in Kontakt mit einem dotierten Bereich ist, der mit dem Kanalbereich Minoritätsträger austauschen kann; und ein Speicherelement, welches aus einer durchbrechbaren isolierenden Schicht besteht.
  • In dem Kanalbereich der Halbleitereinrichtung gemäß der Erfindung werden eine Breite (d&sub3;) des zwischen den einander gegenüberliegenden Abschnitten der Gate-Elektrode in der Richtung der einander gegenüberliegenden Abschnitte liegenden Kanalbereichs und die Halbleiter- Verunreinigungs- bzw. Dotierungskonzentration des Kanalbereichs in der nachstehend beschriebenen Weise bestimmt. D.h., sie werden derart bestimmt, daß sich von zwei Seiten der einander gegenüberliegenden Abschnitte aus erstreckende Depletionsschichten miteinander gekoppelt werden, um selbst dann eine Depletionsschicht zu bilden, wenn keine Gatespannung angelegt ist. In der Praxis, in der d&sub3; die Breite des Kanalbereichs in der Richtung der einander gegenüberliegenden Abschnitte der Gate-Elektrode und W die Breite des sich von den beiden Seiten aus in derselben Richtung erstreckenden Depletionsschicht ist, ist der Zusammenhang d&sub3; &le; W erfüllt. Falls der Kanalbereich, der sich zwischen den einander gegenüberliegenden Elektroden befindet, vollständig entleert ist, selbst wenn die Gatespannung auf einen Pegel ansteigt, bei dem sich eine Inversionsschicht ausbildet, wird das an das Innere des Kanalbereichs angelegte elektrische Feld begrenzt und werden die Eigenschaften der Einrichtung verbessert.
  • Der dotierte Bereich ist ein beliebiger Halbleiterbereich mit einem Leitungstyp, der sich von dem des Sourcebereichs und dem des Drainbereichs unterscheidet und der eine höhere Dotierungs- oder Verunreinigungskonzentration als der Kanalbereich hat. Somit besteht keine Beschränkung im Hinblick auf den Dotierungstyp und den Leitungstyp. In der Praxis ist die Verunreinigungskonzentration des dotierten Bereichs eine Konzentration, die gewährleistet, daß der dotierte Bereich durch die an das Gate angelegte Steuerspannung nicht invertiert wird, wenn der Transistor aktiviert wird. Funktionell hat der dotierte Bereich eine Struktur, die erlaubt, daß Träger aus dem von den einander gegenüberliegenden Abschnitten der Gate-Elektrode flankierten Kanalbereich in einem aktivierten Zustand akzeptiert werden (wenn der Transistor ein- oder ausgeschaltet ist). Um diese Funktion zu erzielen, wird der dotierte Bereich direkt oder durch ein Halbleitersubstrat mit demselben Leitungstyp auf einer Referenzspannung (Vref) gehalten.
  • Die Gate-Elektrode gemäß der Erfindung besteht aus einem Material wie etwa einem Metall, polykristallinem Silizium, Silizid oder Polyzid (polycide) . In der Praxis werden Al, W, Mo, Ni, Co, Rh, Pt, Pd oder ein Silizid oder Polyzid dieser Elemente eingesetzt. Eine Auswahl erfolgt hinsichtlich der Struktur, der Ansteuerbedingungen und der Austrittsarbeit eines in Betracht gezogenen MOSFETs.
  • Die Gate-Elektrode und der dotierte Bereich sind so geformt, daß keine Gate-Elektrode auf dem Abschnitt existiert, der dem dotierten Bereich gegenüberliegt, daß der dotierte Bereich auf dem Abschnitt angeordnet ist, der dem dotierten Bereich gegenüberliegt, oder daß ein Teil der Gate-Elektrode auf dem Abschnitt angeordnet ist, der dem dotierten Bereich gegenüberliegt, wie dies bei einem noch zu beschreibenden Ausführungsbeispiel der Fall ist. Bevorzugt ist die Form des Querschnitts des Kanalbereichs in einer Richtung senkrecht zu der Trägermobilisierungsrichtung viereckförmig oder quadratisch, wobei beispielsweise drei Oberflächen von der Gate-Elektrode umgeben sind, während die verbleibende Oberfläche in Kontakt mit dem dotierten Bereich ist. Die Seiten dieses Vierecks können geradlinig oder gekrümmt sein. Jeder der Kantenabschnitte kann mit der Beschichtungseigenschaft der in Betracht gezogenen Gate-Isolatorschicht schräg abgeschnitten bzw. angefast sein.
  • Bei der erfindungsgemäßen Halbleiterspeichereinrichtung ist der Transistor so aufgebaut, daß sich die MOSFET- Elemente auf einem Substrat in der Seitenrichtung desselben befinden, wie noch zu beschreiben ist, und in Kontakt mit dem dotierten Bereich auf der Seite des Substrats stehen, und so, daß die gegenüberliegenden Abschnitte der Gate-Elektrode eine Oberfläche haben, die quer über die Oberfläche des Substrats verläuft. Alternativ kännen die einander gegenüberliegenden Abschnitte der Gate-Elektrode im wesentlichen parallel zu der Oberfläche des Substrats mit dem an der Seitenfläche bereitgestellten dotierten Bereich angeordnet sein. Die zuvor erwähnte Struktur jedoch, d.h. die Struktur der Ausführungsbeispiele, die noch zu beschreiben sind, ist vom Blickpunkt der gegenwärtigen Herstellungsverfahren aus gesehen zu bevorzugen.
  • So ist beispielsweise der Transistor mit umgebendem Gate (surrounding gate transistor, SGT), vorgeschlagen in IEDM (International Electron Device Meeting) (1988), Seiten 222- 225, durch H. Tadato, K. Sunoushi, N. Okabe, A. Nitayama, K. Hieda, F. Horiguchi und F. Masuoka, bekannt. In diesem Transistor mit umgebenden Gate sind ein Sourcebereich und ein Drainbereich oberhalb und unterhalb eines Kanals angeordnet, und vier Gate-Elektroden liegen einander gegenüber.
  • Der Transistor gemäß der Erfindung ist so aufgebaut, daß ein Sourcebereich und ein Drainbereich an den Vorder- und Rückseiten der sich gegenüberliegenden Gate- Elektroden angeordnet sind.
  • Mit dieser Struktur können die Elektroden des Sourcebe reichs und des Drainbereichs auf einfache Art und Weise wie bei herkömmlichen MOSFETs in derselben Ebene ausgebildet werden. Da die Kanallänge wie bei dem herkömmlichen MOSFET durch die Breite der Gate-Elektrode bestimmt wird, ist die Kanallängen-Verarbeitungsgenauig keit hoch. Die Struktur, welches benötigt wird, um die beiden einander gegenüberliegenden Gate-Elektroden in der lateralen Richtung oder Seitenrichtung herzustellen, kann ohne Verwendung einer Maske mittels Lithographie erzeugt werden, so daß die vorstehend erwähnte Struktur für eine Feinverarbeitung geeignet ist. Infolgedessen können der Abstand zwischen den beiden Gate- Elektroden verschmälert und die Entstehung einer Durchgreifspannungserscheinung vermieden werden, ohne daß die Dotierungskonzentration erhöht zu werden braucht.
  • Dies ermöglicht den Erhalt exzellenter gm-Eigenschaften oder-Kennlinien selbst bei hoher Integration.
  • Der erfindungsgemäße Transistor ist so aufgebaut, daß die MOSFET-Elemente auf dem Substrat in der lateralen Richtung desselben angeordnet sind und in Kontakt mit dem dotierten Bereich auf der Seite des Substrats stehen, und so, daß die einander gegenüberliegenden Abschnitte der Gate-Elektrode eine Oberfläche haben, die quer über die Oberfläche des Substrats verläuft. Der Grund, weshalb diese Struktur des Transistors eingesetzt wird, wird nachstehend im Vergleich zu dem vorstehend erwähnten, herkömmlichen MOSFET beschrieben.
  • Bei dem herkömmlichen MOSFET befindet sich zumindest ein Teil des Kanalbereichs in Kontakt mit der sich unter dem Kanalbereich befindenden isolierenden Schicht. Dies führt zu den nachstehenden Nachteilen.
  • Zunächst ist die Stärke des Leckstroms aufgrund der Erzeugung von Dunkelstrom groß. In dem in Fig. 3 gezeigten Aufbau ist der aus Silizium bestehende Kanalbereich 231' von der Oberfläche 238 der isolierenden Schicht 232 und der Gateoxidschicht umgeben. Wenn der Transistor eingeschaltet wird, wird aufgrund der an das Gate angelegten Spannung der gesamte Kanalbereich von vorhandenen Ladungsträgern befreit. Infolgedessen hat der MOSFET-Transistor ein größeres Stromtreibvermögen als die anderen Arten von Transistoren. Obwohl jedoch der Übergang zwischen der Gateoxidschicht und dem Silizium des Kanals aufgrund der jüngst entwickelten Prozeßverfahren (Waschen oder dergleichen) außerordentliche Eigenschaften zeigt, weist der Übergang zwischen dem Kanalsilizium und der isolierenden Schicht Fehlstellen und eine Dichte auf hohem Niveau auf. Da die Gate-Elektrode auf der isolierenden Schicht in der Nähe der durch 250 bezeichneten Abschnitte angeordnet ist, bringt die Depletion des gesamten Kanalabschnitts die Oberfläche 238 der isolierenden Schicht in Kontakt mit der Depletionsschicht. Somit werden im Falle eines n-MOSFETs dann, wenn der Transistor eingeschaltet wird, Löcher in dem Kanalbereich angesammelt. Falls die in dem Übergang erzeugten Löcher in dem Kanalbereich vorhanden sind, werden selbst dann, wenn eine Spannung, die an das Gate angelegt werden soll, so geändert wird, daß der Transistor abgeschaltet wird, Elektronen aus dem Sourcebereich injiziert, und der Transistor kann sofort abgeschaltet werden. Mit anderen Worten muß in dem MOSFET, der durch Depletion aktiviert wird, die Generation unnötiger Ladungen strenger verhindert werden als im Falle von herkömmlichen MOSFETs.
  • Das vorstehend erwähnte pHänomen kann in anderen Arten herkömmlicher Transistoren beobachtet werden. Dies wird unter Bezugnahme auf Fig. 6 beschrieben. Gemäß Fig. 6 werden, da die einkristallinen Si-Abschnitte 246, die als Kanalbereiche dienen, über die Öffnungen 247 in Kontakt mit dem Substrat stehen, die Kanäle erdfrei, und nicht benötigte Ladungsträger (Löcher im Falles eines n-MOSFETs oder Elektronen im Falle eines p-MOSFETs) werden durch die Kanäle abfließen. Jedoch, wie durch 251 gemäß Fig. 6 angegeben, stehen die Kanalbereiche in Kontakt mit der Oberfläche der isolierenden Schicht, und es findet eine Generation von nicht benötigten Ladungsträgern statt. Daher verschlechtert der durch die in dem Übergang zwischen der isolierenden Schicht und dem Kanalbereich vorhandenen Fehistellen generierte Leckstrom die Eigenschaften der Einrichtung bzw. des Bauelements.
  • Zweitens ändert sich leicht die effektive Kanalbreite in einzelnen Transistoren.
  • Die Kanaibreite der herkömmlichen Transistoren wird durch die Höhe und die Breite des in Fig. 3 gezeigten einkristallinen Siliziums 231' oder durch den in Fig. 6 gezeigten Si-Abschnitt 246 bestimmt. Vorwiegend wird die Höhe durch die Si-Ätztiefe bestimmt. In einem MOSFET mit einer Gatelänge von 0,1 ,1m und einer Gatebreite von 0,5 µm beträgt diese Höhe von Si etwa 0,2 µm, wobei deren Toleranz innerhalb von 200 Å liegen muß. Bei der gegenwärtig angewandten Trockenätztechnik ist es sehr schwierig, diese Toleranz in der Wafer- Ebene oder zwischen den Wafern einzuhalten. Außerdem, wie durch 250 in Fig. 3 angedeutet, ändert sich die Höhe des Si-Abschnitts unmittelbar oberhalb der isoherenden Schicht leicht, und dies bewirkt, daß sich die Dicke des Si-Abschnitts zwischen dem oberen und dem unteren Si-Abschnitt ändert.
  • Bei dem erfindungsgemäß eingesetzten Transistor ist, da die Kanallänge wie im Falle eines herkömmlichen MOSFETs durch die Breite der Gate-Elektrode bestimmt wird, die Genauigkeit der Kanallängenverarbeitung hoch. Außerdem sind, da der Kanalbereich durch den Gateelektrodenabschnitt definiert wird und sich die Schicht mit der hohen Konzentration unmittelbar unter oder über dem Kanal befindet, die Schwankungen hiervon geringer.
  • Außerdem expandiert aufgrund des Vorhandenseins der Schicht mit hoher Konzentration die sich ergebende Depletionsschicht selbst dann nicht, wenn der Kanalbereich entleert wird, wenn der Transistor eingeschaltet wird. Infolgedessen kontaktiert die Depletionsschicht die Oberfläche der isolierenden Schicht mit Ausnahme der Gateoxidschicht (isolierende Schicht) nicht, und eine nicht benötigte Ladungsträger-Erzeugungsquelle existiert nicht.
  • Wie der vorstehenden Beschreibung entnehmbar ist, wird bei dem Speicher gemäß der Erfindung als ein Speicherzellentransistor ein Transistor verwendet, der für eine Feinverarbeitung geeignet ist und der ein großes Stromtreibvermögen hat. In diesem Speicher wird die Wortleitung durch das Gate des Transistors gebildet, während die Bitleitung auf dem Sourcebereich des Transistors mit einem pn-Übergang dazwischen ausgebildet ist. Auf diese Weise hat ein programmierbarer Speicher gemäß der Erfindung eine geringere Fehlerrate und bietet eine hohe Dichte sowie schnelle Auslese- und Schreibkennlinien.
  • Vor der Beschreibung der einzelnen Ausführungsbeispiele der Erfindung werden zunächst Referenzbeispiele, die von den Erfindern der vorliegenden Erfindung untersucht wurden, beschrieben, weil diese die grundlegenden Technologien der vorliegenden Erfindung bilden.
    • (Erstes Referenzbeispiel)
  • Fig. 8 ist eine Aufsicht auf eine Speicherzelle, die ein erstes Referenzbeispiel der Erfindung bildet. In Fig. 8 bezeichnen die Bezugszeichen 1001 und 1001' Wortleitungen; 1002 und 1002' Bitleitungen; 1003 und 1003' Leistungsversorgungsleitungen; 1004 einen Silizium-Einkristall, der als ein Schalttransistor in der Speicherzelle arbeitet; 1005 einen Kontaktbereich zwischen der Stromversorgungsleitung und einer Drainschicht; 1006 eine Drainschicht des Transistors; 1007 ein Gate des Transistors; 1008 eine Sourceschicht des Transistors; und 1009 eine elektrisch durchbrechbare isolierende Schicht, die zwischen der Sourceschicht und der Bitleitung vorgesehen ist. Die Fig. 9 bis 12 sind jeweils Schnitte, die entlang von Linien X&sub1; - X&sub1;¹, X&sub2; - X&sub2;', X&sub3; - X&sub3;' und Y - Y' gemäß Fig. 8 vorgenommen sind. In Fig. 9 bezeichnet das Bezugszeichen 1012 ein p-Si-Substrat, welches einen Widerstand von beispielsweise einigen Q'cm aufweist; 1013 eine vergrabene p&supmin;-Schicht; 1014 eine Feldoxidschicht; 1015 einen Zwischenschicht-Isolator, der aus PSG, BPSG, SiN oder SON hergestellt sein kann; 1016 eine p-Schicht, die genau unter dem Drainbereich angeordnet ist; 1017 eine n&spplus;-Drainschicht mit hoher Konzentration; und 1018 eine Zwischenverbindung für eine Drain-Strornversorgung, die mit der Drainschicht 1017 über einen Kontaktbereich 1019 verbunden ist. Die in Fig. 10 gezeigte Drainschicht 1006 entspricht der n&spplus;-Drainschicht 1017 mit hoher Konzentration. Der in Fig. 8 gezeigte Kontaktbe reich 1005 entspricht dem in Fig. 9 gezeigten Kontaktbereich 1009. In Fig. 9 ist die Darstellung einer Passivierungsschicht weggelassen.
  • Fig. 10 ist eine Querschnittsansicht des Gatebereichs des Transistors in der Speicherzelle.
  • In Fig. 10 bezeichnet das Bezugszeichen 1021 einen Kanalbereich, der aus einem Halbleiter besteht mit einer Dotierungskonzentration von beispielsweise 5 x 10&sup4; bis 5 x 10¹&sup6; cm³; und 1022 einen Gate-Isolatorfilm, der etwa 60 Å bis 250 Å dick ist, obwohl die Dicke desselben in Übereinstimmung mit der Länge des Gates geändert werden
  • Der Gate-Isolatorfurn 1022 kann ein aus einer Si-Oxidschicht, SiON oder einer laminierten Schicht aus SiO&sub2; oder SiON bestehen. Das Bezugszeichen 1023 bezeichnet eine Schicht aus SiO&sub2; und SiON. Das Bezugszeichen 1023 bezeichnet eine Gate-Elektrode mit einer niedrigresi stiven Struktur, die eine Austrittsarbeit aufweist, welche einen gewünschten Schwellenwert des Transistors gewährleistet, wie etwa eine Polyzidstruktur, in der eine aus WxSi1-x bestehende obere Schicht auf einem p&spplus;-Polysilizium-Substrat ausgebildet ist; 1024 eine Zwischenverbindung für die Drain-Stromversorgung, die der in Fig. 8 gezeigten Zwischenverbindung 1003 entspricht; und 1025 eine Zwischenverbindung für die Bitleitung, die der in Fig. 8 gezeigten Zwischenverbindung 1002 entspricht. Wie in Fig. 10 gezeigt, wird der Ka nalbereich 1021 durch die Gate-Isolatorschicht 1022 und die p-Schicht 1016 definiert. Daher beträgt die Kanalbreite dieses Transistors 2d&sub1; + d&sub3;. Die Dicke der Gate- Isolatorschicht, die sich zwischen dem Kanalbereich 1021 befindet, ändert sich auf die durch 1026 gemäß Fig. 10 angedeutete Weise infolge des Feldoxidationsprozesses und ist vergleichsweise schwer zu steuern. Da jedoch der tatsächlich aktivierte Kanalbereich durch den sich unter dem Kanalbereich befindenden p-Bereich definiert wird, wird er bei diesem Transistor nicht durch Schwankungen in der Dicke der Gate-Isolator schicht beeinträchtigt, so daß Schwankungen in den Transistoren werden stark verringert werden.
  • Fig. 11 ist eine Querschnittsansicht eines Sourcebereichs des Transistors in der Speicherzelle. In Fig. 11 bezeichnet das Bezugszeichen 1030 einen n&spplus;-Si-Bereich, der den Sourcebereich bildet; 1031' eine isolierende Schicht, die auf dem Sourcebereich angeordnet ist und deren Durchbruch und Nichtdurchbruch jeweils den leitenden Zustand bzw. den nichtleitenden Zustand des Speichers definieren; und 1032 eine Bitleitungs-Zwischenverbindung, die mit der isolierenden Schicht 1031' über einen Kontaktbereich 1033 verbunden sind. Die isolierende Schicht kann aus SiO&sub2;, SiON oder einer laminierten Schicht aus SiO&sub2; und SiN bestehen. Aluminiumoxid und Tantalumoxid können ebenfalls verwendet werden.
  • Fig. 12, welche den Schnitt entlang der Linie Y - Y' gemäß Fig. 8 zeigt, wird nachstehend beschrieben.
  • Wie durch 1035 und 1035' in Fig. 12 angegeben, sind die Transistoren durch eine vertikale Fläche voneinander getrennt. Ein Zwischenschicht-Isolator ist zwischen den benachbarten Transistoren vergraben, so daß der Trennabstand verkleinert werden kann. Daher ist der Transistor gemäß diesem Referenzbeispiel für eine hochintegrierte Einrichtung geeignet. Die Gatelektrodenstruktur auf dem in Fig. 12 gezeigten Querschnitt ist ähnlich derjenigen eines gewöhnlichen MOSFETs. In dem Schnitt nach Fig. 10 jedoch, der zu dem in Fig. 12 gezeigten Schnitt senkrecht steht, ist die Gate-Elektrode derart angeordnet, daß sie den Seitenwandab schnitten gegenüberliegt Darüber hinaus wird, obwohl die Gate-Elektrode auf dem oberen Abschnitt angeordnet ist, dann, falls die Beziehung zwischen d&sub1; und d&sub3;, gezeigt in Fig. 10, anhand der Gleichung
  • d&sub3; < d&sub1; (1)
  • ermittelt wird, und zwar auch dann, wenn die Gatespannung zunimmt, das Potential des Kanalbereichs von beiden Seiten desselben erhöht, so daß infolgedessen das elektrische Feld in dem Kanalbereich im Vergleich zu dem allgemeinen MOSFET begrenzt werden kann. Außerdem finden Potentialänderungen über den gesamten Kanalbereich hinweg statt. Demzufolge kann dann, wenn der Transistor eingeschaltet wird, ein großer Strom fließen, und eine großes Treibvermögen kann erhalten werden.
  • Fig. 13 ist ein Schaltungsdiagramrn eines Halbleiterspeichers mit 3 x 3 Zellen gemäß dem ersten Referenzbeispiel der Erfindung.
  • Die einzelne Zelle beinhaltet einen Adressierungstransistor 1040 und ein Speicherelement 1041. Das Speicher element 1041 wirkt als ein Kondensator, bevor der Durchbruch erfolgt, und wirkt nach dem Durchbruch nicht mehr als ein Kondensator.
  • Die Bezugszeichen 1001, 1001' und 1001' ' bezeichnen Wortleitungen, die mit den Gates von FETs verbunden sind.
  • 1002, 1002' und 1002'' bezeichnen Bitleitungen, die mit einer Seite eines jeden der Speicherelemente verbunden sind.
  • 1003, 1003' und 1003' ' bezeichnen Stromversorgungsleitungen. Der Speicher beinhaltet ebenfalls, als periphe re Schaltungen, eine Bitleitungsspannungs-Einstell schaltung 1042 zum Einstellen der Spannung jeder der Bitleitungen auf eine Referenzspannung, eine Wortleitungsspannungs-Einstellschaltung 1043, eine Auswahlsignal-Erzeugungsschaltung 1044 zum Erzeugen eines Signals zum sequentiellen Auswählen der Bitleitungen, Bitleitungs-Auswahlschalter 1045, 1045' und 1045' ', einen Schalter 1046 zum Zurücksetzen einer Bitleitungs- Ausleseschaltung 1048 und einen Verstärker 1047.
  • Die Funktionsweise des vorstehend erwähnten Halbleiterspeichers wird nachstehend beschrieben.
  • Zunächst wird der Schreibvorgang erklärt. Der Vorgang besteht aus den folgenden vier Hauptschritten.
    • (1) Schreibvorgang, Teil 1: (Vorladen der Bitleitungen)
  • Die Referenzspannung VDD wird durch die Spannungseinstellschaltung 1042 auf den Bitleitungen eingestellt. Demzufolge besteht kein Potentialunterschied zwischen den Leistungsversorgungsleitungen und den Bitleitungen. Somit wird ungeachtet der an den Wortleitungen angelegten Spannung kein Potential erzeugt oder fließt kein Strom zwischen dem Sourcebereich und dem Drainbereich des FETs, und es tritt infolgedessen kein Durchbruch oder Zusammenbruch der isolierenden Schicht 1041 auf. Die an die Bitleitungen angelegte Vorladespannung kann gleich der oder nicht gleich der Leistungsversorgungsspannung sein. Wenn die Vorladespannung nicht gleich der Leistungsversorgungsspannung ist, wird eine Spannung eingestellt, die zu keinem Durchbruch des isoherenden Schichtbereichs und damit zu keiner Leitung
  • führt. Eine Spannung zwischen 1 und 5 V wird als VDD angelegt.
    • (2) Schreibvorgang, Teil 2: (Entladen der Wortleitungen)
  • Die Spannung auf allen Wortleitungen wird auf eine erste Erdungsspannung VGND1 festgelegt. Sie ist auf beispielsweise 0 V festgelegt. Dies vermeidet das aufgrund der Entstehung eines Übersprechens erfolgende Mischen eines Signals in die zu der Wortleitung, auf der der Schreibvorgang ausgeführt wird, benachbarten Wortlei tungen, hinein.
    • (3) Schreibvorgang, Teil 3 (Auswahl einer Schreib-Wortleitung)
  • Unter der Annahme, daß das aktuelle Schreibbit die Zelle in der zweiten Zeile und der zweiten Spalte mit der linken oberen Zelle als Ursprung repräsentiert, ist das Schreibbit auf der in Fig. 13 gezeigten Wortleitung 1001' präsent. Daher wird das Potential auf der Wortleitung 1001' auf VG eingestellt, welches ausgedrückt wird durch:
  • VGND1 < VG < VGB (2)
  • worin VG' eine Gateisolationsschicht-Durchbruchspannung ist.
  • (4) Schreibvorgang, Teil 4 (Auswahl einer Bitleitung) Die Spannung auf der Bitleitung, die der auf der ausgewählten Leitung liegenden Schreibzelle entspricht, wird auf die geerdete Spannung eingestellt. Da alle der auf der ausgewählten Leitung liegenden FETs eingeschaltet wurden, bewirkt das Anlegen der geerdeten Spannung, daß eine hohe Spannung an die isolierende Schicht angelegt wird, welches zu einem Zusammenbruch der isolierenden Schicht und infolgedessen zur Leitung führt. Wenn der Schreibvorgang abgeschlossen ist, fließt ein Strom zwischen der Bitleitung und der Wortleitung. Daher wird bevorzugt, daß die Auswahl der Bitleitungen zeilenweise erfolgt. Jedoch ist es auch möglich, auf eine Vielzahl von Bitleitungen gleichzeitig zu schreiben.
  • Nachstehend wird nun der Auslesevorgang erklärt.
  • Dieser Vorgang besteht aus den folgenden vier Hauptschritten.
    • (1) Ausleseschritt, Teil 1: (Vorladen der Bitleitungen)
  • Das Vorladen der Bitleitungen erfolgt auf dieselbe Weise wie das des Schreibvorgangs, um zu verhindern, daß der Auslesevorgang ein Schreiben über die Bits ausführt, über welche der Schreibvorgang nicht ausgeführt wurde. Die für das Vorladen angelegte Spannung ist gleich der Leistungsversorgungsspannung VDD.
    • (2) Auslesevorgang, Teil 2 (Entladung der Wortleitungen)
  • Die Spannung auf allen Wortleitungen ist auf eine zweite geerdete Spannung VGND2 festgelegt. Die Spannung VGND2 und die erste geerdete Spannung VGND1 haben die folgende Beziehung:
  • VGND1 < VGND&sub2; ... (3)
    • (3) Auslesevorgang, Teil 3 (Auswahl einer Leseleitung)
  • Die Spannung auf der Wortleitung, auf der der Auslesevorgang ausgeführt werden soll, ist auf das durch Glei chung (2) definierte VG festgelegt, um die auf dieser Leitung liegenden FETs einzuschalten.
    • (4) Auslesevorgang, Teil 4 (Zurücksetzen der Bitleitungs -Ausleseleitung)
  • Die Bitleitungs-Ausleseleitung 1048 wird durch den Schalter 1046 zurückgesetzt. Die Rücksetzspannung, die durch die mit dem Schalter 1046 verbundene Versorgungsspannung bestimmt wird, ist VGND2. Danach wird der Schalter 1046 ausgeschaltet, um die Bitleitungs-Ausleseleitung erdfrei zu machen.
    • (5) Auslesevorgang, Teil 5 (Auswahl einer Bitleitung)
  • Das Gate des gewählten Bitauswahlschalters wird durch die Schaltung 1044, die sequentiell ein Bitleitungsauswahlsignal erzeugt, angehoben, um den Schalter einzuschalten und diesen dadurch mit der Bitleitungs-Auswahlleitung zu verbinden. Falls die ausgewählte Zelle nicht vorhanden ist oder existiert, konvergiert die Spannung auf der Ausleseleitung zu dem durch
  • ausgedrückten Wert, worin CBIT die Kapazität der Bitleitung und COUT die Kapazität der Ausleseleitung sind.
  • Falls die ausgewählte Zelle existiert und dich die isolierende Schicht in einem leitenden Zustand befindet, wird die Ausleseleitung durch den Transistor mit der Leistungsversorgungsspannung VDD verbunden, und die Spannung auf der Ausleseleitung konvergiert somit zu VDD. Diese beiden Spannungsstufen werden verwendet, um zu ermitteln, ob die geschriebene Zelle (Bit) existiert oder nicht. Die Spannung auf der Ausleseleitung wird durch den Verstärker 1047 erfaßt. Bei dem Auslesevorgang, der auf die in der vorstehend beschriebenen Art und Weise erfolgt, bestimmt in dem Fall eines geschriebenen Zustands die Zeit, die es dauert, bis die Span nung auf der Ausleseleitung in VDD konvergiert, die Auslesegeschwindigkeit. Je größer die Kapazität des Speichers, desto größer die Kapazität der Bitleitung und der Bitleitungs-Ausleseleitung. Infolgedessen ist die Art, auf welche diese großen Kapazitäten angesteuert bzw. gehandhabt werden, der Schlüssel zu einer Erhöhung der Auslesegeschwindigkeit. Die vorstehend erwähnte Feintransistorstruktur mit hoher Steuerkapazität ist daher in dieser Hinsicht sehr wirkungsvoll.
  • In diesem Referenzbeispiel werden zwei Arten geerdeter Spannungen verwendet, so daß der Auslesevorgang nicht zu einem Zusammenbruch der isolierenden Schicht führt. D.h., eine Differenz der an den beiden Enden der isolierenden Schicht bei dem Auslesevorgang angelegten Spannungen ist kleiner als die während des Schreibvorgangs.
  • Das Herstellungsverfahren des ersten Referenzbeispiels wird nachstehend unter Bezugnahme auf die Fig. 14 bis 18 beschrieben. Die Fig. 14 bis 17 sind Querschnittsansichten, die der Fig. 10 entsprechen. Fig. 18 entspricht der Fig. 12.
  • Zunächst werden Boron-Tonen in die Oberfläche des p-Siliziumsubstrats 1012 injiziert und sodann eine Aktivierung der Verunreinigungen oder Dotieratorne in der die injizierten Ionen enthaltenden Schicht bei etwa 900ºC durchgeführt. Nachdem die p&spplus;-Schicht 1013 mit hoher Konzentration erzeugt worden ist, wird der Wafer gewaschen und in eine Einrichtung zum epitaxialen Wachsen eingebracht. In dieser Einrichtung werden die auf der Oberfläche entstandene, natürliche oxidierte Schicht aufgrund der Reduktion von Silan entfernt und dann die 2 µm dicke p-Schicht 1016 und die 0,5 µm dicke p&supmin;-Schicht sequentiell bei einer niedrigen Temperatur von 850ºC aufgewachsen. Epitaxiales Aufwachsen bei niedriger Temperatur beschränkt das Ausquellen von Ver unreinigungen und sorgt für einen schnellen Übergang zwischen p&spplus; - p und p - p&supmin;. Die Konzentration der p&supmin;-Schicht beträgt 10¹&sup9; cm&supmin;³. Die Konzentration der p- Schicht beträgt 10¹&sup7; cm&supmin;³. Die Konzentration der p&spplus;-Schicht beträgt 10¹&sup6; cm&supmin;³. Der resultierende Wafer wird thermisch oxidiert, um die Siliziumoxidschicht von etwa 250 Å zu erzeugen. Danach wird mittels eines Verfahrens zur chemischen Abscheidung aus der Dampfphase (CVD) (Fig. 14) die Siliziumnitridschicht 1061 mit 250 Å auf die Siliziumoxidschicht 1060 aufgebracht.
  • Daraufhin wird ein reaktives, anisotropisches Ätzen des Wafers durchgeführt, mit Ausnahme des transistorerzeugenden Bereichs, unter Verwendung eines Resists als Maske, um die Siliziumnitridschicht 1061, die Siliziumoxidschicht 1060, die p&supmin;-Schicht 1021 und die p-Schicht 1016 in vertikaler Richtung zu entfernen. Das Ende der durch den Ätzvorgang erzeugten Rille ist so tief wie die p-Schicht oder die p&spplus;-Schicht. Es ist nicht erforderlich, die Tiefe der Rille streng zu kontrollieren oder zu steuern; dies ist einer der Vorteile dieser Struktur. Sodann wird das zum Erzeugen des Musters verwendete Resist entfernt. Nach dem Waschen des Wafers wird eine Siliziumoxidschicht 1062 mit einer Dicke von etwa 250 Å auf der Oberfläche, an der Si freiliegt, aufgebracht. Danach wird eine Siliziumnitridschicht mittels einem CVD-Verfahren auf die gesamte Oberfläche abgeschieden und nur die auf einer unteren Oberfläche 1063 ausgebildete Siliziumnitridschicht durch anisotropes Ätzen der Siliziumnitridschicht entfernt. Zu diesem Zeitpunkt bleibt eine auf Si-Säulen ausgebildete Siliziumnitridschicht 1064 zurück, weil diese aus zwei Schichten bestehen (Fig. 15).
  • Als nächstes wird eine pyrogene Oxidation auf dem Wafer bei etwa 900 ºC ausgeführt, um die Oberfläche, auf der keine Siliziumnitridschicht ausgebildet ist, selektiv zu oxidieren. Dieser Prozeß erzeugt eine feldoxidierte Schicht 1014 gemäß Fig. 16. Dieser Feldoxidationsprozeß deformiert den säulenförmigen Siliziumabschnitt 1, wie bei 1065 angegeben. Der deformierte Bereich ist jedoch entweder die p-Schicht 1016 oder die p&supmin;-Schicht 1013, und ist nicht von der Deformation betroffen (Fig. 16).
  • Als nächstes werden die zur selektiven Oxidation verwendete Siliziumnitridschicht 1066 und die Oxidpolsterschicht 1067 entfernt. Nachdem die freigelegte Si-Oberfläche abgewaschen wurde, wird die Gateoxidschicht 1022 durch thermische Oxidation erzeugt. Danach wird. kontinuierlich Poly-Si-W (Wolfram) abgeschieden und sodann eine Gate-Elektrode, die aus p&spplus;-Polysilizium, W1-xSix und W besteht, durch Injizieren von Boron-lonen aus der W- Oberfläche und dann durch Ausführen eines Vergütungsvorgangs hergestellt. Der Abstand zwischen den einander gegenüberliegenden Gates des Transistors dieser Bauart beträgt 0,1 µm. Somit wird der Transistor durch Steuern des gesamten Potentials des Kanalabschnitts durch die Gatespannung ein- und ausgeschaltet. Daher wird die Schwelle hiervon, die gegenüber der eines herkömmlichen MOSFETs verringert ist, durch das Vorhandensein der p&spplus;-Schicht 1068 erhöht. Ein auf dem oberen Abschnitt der Gate-Elektrode ausgebildetes W-Metall 1069 verringert den Widerstand der Wortleitungen.
  • Nach dem Versehen der Gate-Elektrode mit der Struktur wird eine n&spplus;-Schicht unter Verwendung des Gates als Maske diffundiert, um die Sourceschicht 1030 und die Drainschicht 1017 herzustellen.
  • Danach wird, wie in Fig. 17 gezeigt, der Zwischenschicht-Isolator 1015 planiert oder eingeebnet. Die Planierung der isolierenden Schicht 1015 wird durch eine Kombination bestehend aus einer Abscheidung von Tetraethyl-Orthosilikat (TEOS) und Zurückätzen erzielt.
  • Sodann wird ein Kontaktloch 1070 nur in dem Sourcebereich 1030 ausgebildet. Nur in dem Sourcebereich liegt die Si-Oberfläche frei. Eine 50 Å dicke Oxid-Silizium- Schicht 1033 wird mittels einem CVD-Verfahren nur in dem Kontaktioch erzeugt. Danach wird die Konzentration der dünnen SiO&sub2;-Schicht in einer Atmosphäre von N&sub2; bei 550 ºC erhöht. Die dünne SiO&sub2;-Schicht kann auch dadurch erzeugt werden, daß nach dem Waschen eine Oxidschicht aus Platin ausgebildet und dann die Konzentration derselben in einer N&sub2;-Atmosphäre bei einer Temperatur zwischen 500 und 600ºC erhöht wird. Nachfolgend werden die Leistungsversorgungsleitungen und die Bitleitungen her gestellt und die Strukturbildungs- und Passivierungs schichten ausgebildet, wodurch die Zellstruktur vervollständigt wird. In diesem Referenzbeispiel wurde der n-Kanal-MOSFET beschrieben. Es kann jedoch mittels desselben Verfahrens ein p-Kanal-MOSFET hergestellt werden, wenn der Leitungstyp invertiert wird. Somit kann die periphere Schaltung als eine CMOS-Struktur hergestellt werden, die aus einem n-Kanal-MOSFET und einem p-Kanal-MOSFET besteht.
  • Wie der vorangehenden Beschreibung entnehmbar ist, ist das erste Referenzbeispiel der Erfindung derart aufge baut, daß ein leitender Zustand und ein nichtleitender Zustand durch Durchbrechen bzw. Nichtdurchbrechen einer isolierenden Schicht erzielt wird, nicht jedoch so, daß eine kleine Menge gespeicherter elektrischer Ladungen ausgelesen wird, wie dies bei einem herkömmlichen DRAM oder EEPROM der Fall ist. Daher kann selbst in dem Fall, in dem der Grad der Feinverarbeitung zunimmt, ein Auslesen bei einem hohen Signal/Rauschverhältnis (S/N- Ratio) bereitgestellt werden Darüber hinaus erfolgen Lesevorgänge unter Verwendung eines Transistors mit ei ner neuen Struktur. Da dieser Transistor eine feine Struktur und eine großes Treibvermögen aufweist, können eine hohe Integration und ein schnelles Auslesen erzielt werden.
    • (Zweites Referenzbeispiel)
  • Nachstehend wird ein zweites Referenzbeispiel der Erfindung unter Bezugnahme auf die Fig. 19 bis 22 beschrieben. Dieselben Bezugszeichen werden verwendet, um Teile zu benennen, die in den Fig. 9 bis 12 gezeigten Teilen gleich sind.
  • Das zweite Referenzbeispiel unterscheidet sich von dem ersten Referenzbeispiel darin, daß eine p-Schicht 1080 mit demselben Leitungstyp wie die p&supmin;-Schicht 1017 und einer höheren Verunreinigungskonzentration als die p&spplus;-Schicht auf der p&supmin;-Schicht 1017 ausgebildet ist, die als Kanalbereich dient.
  • Diese Struktur wird dadurch erhalten, daß ein epitaxiales Wachstum bei unterschiedlichen Verunreinigungskonzentrationen durchgeführt wird, wenn die p-Quellschicht, die p&supmin;-Schicht 1017 und die p-Schicht 1018 erzeugt werden. Somit ist der Herstellungsprozeß des zweiten Referenzbeispiels gleich wie der des ersten Referenzbeispiels.
  • Darüber hinaus wird dann, wenn der Kontakt zwischen der Drainschicht 1017 und der Leistungsversorgungsquelle bereitgestellt ist, die Si-Schicht auf der Oberfläche des Drainbereichs geringfügig entfernt, wie durch 1081 in Fig. 19 angedeutet, und dann die Drainschicht 1017 mit der Leistungsversorgungsquelle verbunden. Nachstehend wird nun die Funktionsweise des in dem zweiten Referenzbeispiel verwendeten Transistors beschrieben.
  • Die p-Schicht 1016 und die p-Schicht 1080 haben Verunreinigungskonzentrationen, die sicherstellen, daß sich selbst dann keine Inversionsschicht in dem Übergang zwischen der oberen Gate-Isolatorschicht 1022 und der p-Schicht 1080 ausbildet, wenn die Gatespannung während des Betriebs ein Maximum annimmt. Infolgedessen bildet sich ein Kanal nur auf dem Seitenwandabschnitt der p&supmin;- Schicht 1021 und der Gate-Isolatorschicht 1022 aus. Daher ist die vorstehend erwähnte Struktur äquivalent zu der zwei einander gegenüberliegende Gatebereiche aufweisenden Struktur und gewährleistet infolgedessen einen stabilen Betrieb.
  • Darüber hinaus wird, obwohl die Dicke der isolierenden Schicht am Si-Kantenbereich kleiner ist die des flachen Abschnitts und die Durchbruchspannung derselben daher niedriger ist als die des flachen Abschnitts, wie durch 1082 angedeutet, da die Konzentration der inneren p- Schicht hoch ist, eine ausreichende Durchbruchspannung erreicht, so daß die Dicke der isolierenden Schicht infolgedessen kleiner gemacht werden kann als die der in dem ersten Referenzbeispiel verwendeten isolierenden Schicht. Dies gewährleistet eine hohe bzw. gute gm- Kennlinie.
  • Eine derart hervorragende Transistor-Kennlinie bedeutet einen schnellen Auslesevorgang für den Speicher.
    • (Drittes Referenzbeispiel)
  • Nachstehend wird ein drittes Referenzbeispiel der Erfindung unter Bezugnahme auf Fig. 23 beschrieben. Wie das zweite Referenzbeispiel verwendet das dritte Referenzbeispiel einen verbesserten Speicherzellentransistor. Infolgedessen sind die Querschnittsansichten der Abschnitte mit Ausnahme des in Fig. 23 gezeigten, die dem ersten Referenzbeispiel entsprechen, gleich denen der Fig. 9, 10 und 11. Teile, die gleich Teilen des ersten Referenzbeispiels sind, sind mit denselben Bezugszeichen bezeichnet, und eine Beschreibung derselben wird weggelassen. Das dritte Referenzbeispiel ist dadurch gekennzeichnet, daß eine n&supmin;-Schicht 1085 in den Abschnitten des Sourcebereichs und des Drainbereichs ausgebildet ist, die sich in der Nähe der Gate-Elektrode befinden. Diese Struktur kann leicht in einer selbstausrichtenden Art und Weise hergestellt werden unter Verwendung der isolierenden Schicht, die auf der Seitenwandung der Gate-Elektrode vorhanden ist, wie im Fall der Herstellung einer Struktur wie etwa LDD oder GOLD. In dieser Struktur wird ein elektrisches Feld am Abschnitt der Gate-Elektrode nahe dem Sourcebereich und dem Drainbereich begrenzt, so daß der Eintritt unnötiger Ladungsträger in den Kanalbereich verhindert werden kann. Es ist daher möglich, einen hoch zuverlässigen Speicher bereitzustellen, der ein schnelles Auslesen erlaubt und der die Generation heißer Ladungsträger vermeiden kann.
  • Darüber hinaus sind die W-Schichten für sowohl den Sourcebereich als auch den Drainbereich symmetrisch angeordnet. Da jedoch eine hohe Spannung an das drainseitige Ende angelegt wird und es wünschenswert ist, daß eine Widerstandskomponente im Hinblick auf eine Verbesserung des Treibvermögens nicht in der Nähe des Sourcebereichs angeordnet ist, kann eine n&supmin;-Schicht auch nur auf der Drainseite vorhanden sein.
    • (Viertes Referenzbeispiel)
  • Nachstehend wird ein viertes Referenzbeispiel der Erfindung unter Bezugnahme auf die Fig. 24, 25 und 26 be schrieben. Fig. 24 ist eine Aufsicht auf das vierte Referenzbeispiel. Fig. 25 ist ein Querschnitt entlang einer Linie X&sub1; - X&sub1;' in Fig. 24; Fig. 26 ist ein Querschnitt entlang einer Linie Y - Y' in Fig. 24. In dem ersten Referenzbeispiel verlaufen die Wortleitungen in der horizontalen Richtung, während die Bitleitungen und die Leistungsversorgungsleitungen in der vertikalen Richtung angeordnet sind. In dem vierten Referenzbeispiel jedoch verlaufen Wortleitungen 1001 und 1001' und Leistungsversorgungsleitungen 1096 und 1096' in der ho rizontalen Richtung, während nur Bitleitungen 1002 und 1602' in der vertikalen Richtung verlaufen. Da der Transistor dieses Referenzbeispiels in longitudinaler Richtung lang ist, verringert die Anordnung der Leistungsversorgungsleitungen in der horizontalen Richtung die Fläche gegenüber den ersten Referenzbeispiel um zwei Zellen und ermöglicht infolgedessen eine höhere Integration.
  • Ein Beispiel der Struktur, die das in Fig. 24 gezeigte Layout ermäglicht, wird nachstehend unter Bezugnahme auf die Fig. 25 und 26 beschrieben. In Fig. 25 bezeich net das Bezugszeichen 1100 eine n&spplus;-Polysilizium - W1-xSix - W-Zwischenverbindung, die als Leistungsversorgungsleitung dient; und 1101 einen Direktkontaktabsc'nitt, in dem das n&spplus;-Polysilizium in direktem Kontakt mit der Drainschicht 1017 steht. Wie der Fig. 26 entnehmbar ist, sind zwei Polysilizium-Polyzid-W-Zwischenverbindungen 1023 und 1100 in horizontaler Richtung angeordnet. Zusätzlich zu der in den Fig. 25 und 26 gezeigten Struktur kann auch eine Doppelschicht-Zwischenschicht verbindung aus Metall, die aus einer ersten, als Bitleitung dienenden Metallschicht und einer zweiten, als Leistungsversorgungsleitung dienenden Metall schicht besteht, eingesetzt werden.
    • (Fünftes Referenzbeispiel)
  • Nachstehend wird ein fünftes Referenzbeispiel der Erfindung unter Bezugnahme auf die Fig. 27 bis 29 beschrieben. Fig. 27 veranschaulicht das Layout einer Speicherzelle. Fig. 28 ist ein Querschnitt entlang einer Linie X&sub1; - X&sub1;' in Fig. 27; Fig. 29 ist ein Querschnitt entlang einer Linie X&sub3; - X&sub3;' in Fig. 27. Dieses Referenzbeispiel unterscheidet sich von dem ersten Referenzbeispiel darin, daß die Kontaktabmessungen des Sourcebereichs und des Drainbereichs des Transistors weiter bzw. größer sind. Wenn der Kontakt, der in einer Richtung senkrecht zu der Richtung (Y - Y'-Richtung), in der ein Strom in dem Transistor fließt, breit gemacht wird, so kann Kontakt selbst an der Seitenwand des Sourcebereichs und des Drainbereichs bereitgestellt und infolgedessen der Kontaktwiderstand verringert werden. Wenn der Grad der Feinverarbeitung hoch ist, werden die Schaltungseigenschaften nicht nur durch die Steuereigenschaften des Transistors, sondern auch durch den parasitären Widerstand und die parasitäre Kapazität desselben beeinflußt. Die vorstehend erwähnte Struktur ist hervorragend im Hinblick auf eine Verringerung des parasitären Widerstands. Die Struktur des Kontakts wird nachstehend unter Bezugnahme auf die Fig. 28 und 29 im einzelnen beschrieben.
  • In Fig. 28 bezeichnet das Bezugszeichen 1105 ein Kontaktloch für die Drainschicht; 1107 einen ersten Zwischenschicht-Isolator zum Begrenzen der Kontaktkante; 1109 einen zweiten Zwischenschicht-Isolator, der aus einem anderen Material als der erste Zwischenschicht- Isolator hergestellt ist und der Ätzselektivität gewährleistet. Falls der erste Zwischenschicht-Isolator beispielsweise eine Siliziumnitridschicht ist, wird als zweiter Zwischenschicht-Isolator eine Siliziumoxidschicht verwendet. Auf diese Weise kann der Drainbereich über einen weiten Bereich in Kontakt mit der Me tall-Zwischenverbindung gebracht werden, wie in Fig. 28 durch 1108 angedeutet. In dem Kontakt für den Sourceabschnitt wird eine dünne isolierende Schicht 1111 für einen Speicher auf der Oberfläche einer freiliegenden n&spplus;-Schicht 1110 ausgebildet, wie in Fig. 29 gezeigt, welche wiederum über eine p&spplus;-Schicht in Kontakt mit einer Metall-Zwischenverbindung 1032 steht. Wie vorstehend erwähnt, kann in dem vorliegenden Referenzbeispiel der Widerstand des Kontaktbereichs weiter verringert und infolgedessen ein schnelles Auslesen bereitgestellt werden.
    • (Sechstes Referenzbeispiel)
  • Ein sechstes Referenzbeispiel der Erfindung wird nachstehend unter Bezugnahme auf die Fig. 30 und 31 beschrieben. In dem sechsten Referenzbeispiel wird dieselbe Struktur wie die des ersten Referenzbeispiels mittels einem anderen Herstellungsverfahren hergestellt. Teile, die Teilen der Fig. 14 bis 18 gleich sind, sind mit denselben Bezugszeichen bezeichnet; die Beschreibung derselben wird weggelassen.
  • Wie in Fig. 30 gezeigt, ist das sechste Referenzbeispiel dadurch gekennzeichnet, daß die Feldoxidschicht nicht durch selektive Oxidation, sondern durch eine Kombination aus Schichtbildung und Ätzen ausgebildet wird. Das Herstellungsverfahren bis hin zu der Bildung der Oxidpolsterschicht und der Siliziumnitridschicht ist gleich wie das des ersten Referenzbeispiels. Danach wird die Siliziumoxidschicht auf der Oberfläche ausgebildet, von der die Siliziumnitridschicht anisotrop geätzt und entfernt wird, und es wird erneut eine thermische Oxidschicht 1092 ausgebildet. Ein Zwischenschicht- Isolator wird unter Verwendung von TEOS hergestellt, und eine SiO&sub2;-Schicht 1091 wird durch Zurückätzen ausgebildet. Eine ausreichende Ätzselektivität zwischen der Siliziumnitridschicht und der Siliziumoxidschicht wird für das Zurückätzen benötigt. In diesem Zurückätzprozeß wird die Oberfläche der Feldoxidschicht höher ausgeführt als ein Übergang zwischen der p-Schicht 1016 und der vergrabenen p&supmin;-Schicht 1013 und niedriger ausgeführt als ein übergang zwischen der p-Schicht 1016 und der p&supmin;-Schicht 1021. Nachdem die Siliziumnitridschicht und dann die Oxidpolsterschicht entfernt sind, wird der Wafer gewaschen und dann eine Gate-Oxidierung durchgeführt, um die Feldoxidschicht bereitzustellen, wie durch 1091' gemäß Fig. 31 gezeigt. Danach werden die Gateelektrodenschichten 1068 und 1069 auf dieselbe Art und Weise wie in dem ersten Referenzbeispiel erzeugt. Das vorstehend erwähnte Herstellungsverfahren umfaßt nicht die Hochtemperaturbehandlung. Demzufolge wird eine unnötige Diffusion von Verunreinigungen verringert und es kann eine stabile Größe des Kanalbereichs erhalten werden.
  • Darüber hinaus können Verzerrungen, die durch die Feldoxidation generiert werden würden, eliminiert werden. Da Schwankungen in den einzelnen Speicherzellen in dem Halbleiterspeicher reduziert werden können, kann eine hohe Ausbeute erzielt werden.
  • Schreib- und Auslesevorgänge wurden mit den auf der Grundlage der einzelnen Referenzbeispiele hergestellten Halbleiterspeichern durchgeführt. In jedem Speicher konnten exzellente Betriebsabläufe erzielt werden.
  • Die grundlegende Struktur der Erfindung wurde vorstehend unter Zuhilfenahme von Referenzbeispielen beschrieben. Ausführungsbeispiele der Erfindung, die eine Verbesserung dieser Referenzbeispiele darstellen, werden nachstehend im einzelnen beschrieben. Sie sind je doch nur veranschaulichend und nicht beschränkend, da zahlreiche Modifikationen durch Kombinieren und Ersetzen einzelner Elemente möglich sind.
    • (Erstes Ausführungsbeispiel)
  • Ein erstes Ausführungsbeispiel der Erfindung wird nachstehend unter Bezugnahme auf die Fig. 32 bis 33C beschrieben.
  • Fig. 32 ist eine Aufsicht auf einen in einem ersten Ausführungsbeispiel der Erfindung verwendeten Transistor.
  • Die Fig. 33A, 33B und 33C sind jeweils Querschnitte entlang von Linien Y&sub1; - Y'&sub1; - Y'&sub2; und X - X' in Fig. 32.
  • In Fig. 33A bezeichnet das Bezugszeichen 1012 ein p- Siliziumsubstrat mit einem Widerstand von einigen &Omega; cm welches in Abhängigkeit von der Art des verwendeten Transistors durch einen anderen Typ ersetzbar ist; 1013 eine vergrabene p&spplus;-Schicht; 1014 eine Feldoxidschicht; 1015 einen Zwischenschicht-Isolator, der aus SiO, PSG, BPSG, SiN oder SiON besteht; 1016 eine p-Schicht, die unmittelbar unterhalb eines Kanals angeordnet ist; 1017 eine Drainschicht mit hoher n&spplus;-Konzentration; und 1018 eine Zwischenverbindung für eine Drain-Leistungsversorgungsquelle, die über einen Kontaktbereich 1019 in Kontakt mit der Drainschicht steht.
  • In Fig. 33B, die den Querschnitt des Gatebereichs des Transistors zeigt, bezeichnet das Bezugszeichen 1021 einen Kanalbereich mit einer Konzentration von beispielsweise 5 x 10¹&sup4; bis 5 x 10¹&sup6; cm&supmin;³; und 1022 eine Gateoxidschicht mit einer Dicke von etwa 6 bis 25 nm. Die Dicke der Gateoxidschicht 1022 sollte in Abhängigkeit von der Gatelänge geändert werden.
  • Die Gateoxidschicht kann eine Si-Oxidschicht sein, eine SiON-Schicht oder eine laminierte Schicht, die aus SiO&sub2; und SiON besteht. Eine Gate-Elektrode 1023 hat eine Struktur, die einen geringen Widerstand und eine Austrittsarbeit gewährleistet, die eine gewünschte Schwelle des Transistors sicherstellt, wie beispielsweise ein Polyzid, welches aus einem Substrat eines p&spplus; -Polysihziums und einer oberen WxSi1-x-Schicht aufgebaut ist.
  • Wie aus den Fig. 33A bis 33C hervorgeht, ist der Kanalbereich 1021 durch sowohl die Gateschicht 1022 und die p-Schicht definiert. Daher wird die Kanalbreite des Transistors ausgedrückt durch 2s&sub1; + d&sub3;.
  • In dieser Transistorstruktur ist der tatsächlich akti vierte Kanalbereich durch den sich unter ihm befindenden p-Bereich begrenzt, so daß daher Schwankungen in den einzelnen Transistoren stark verringert sind.
  • In Fig. 33C werden dieselben Bezugszeichen verwendet, um Teile zu bezeichnen, die den in den Fig. 33A und 338 gezeigten gleich sind; eine Beschreibung derselben wird weggelassen. Wie durch 1035 und 1035' angegeben, sind die Transistoren durch eine vertikale Fläche voneinander getrennt. Ein Zwischenschicht-Isolator ist zwischen den angrenzenden Transistoren vergraben. Daher kann der Trennabstand verengt oder verkleinert werden, und der Transistor mit dieser Struktur ist für eine hochintegrierte Einrichtung geeignet. Die in dem in Fig. 33C gezeigten Abschnitt erkennbare Gateelektrodenstruktur ist ähnlich der von gewöhnlichen MOSFETs. In dem Abschnitt der Fig. 33A jedoch, der senkrecht zu dem in Fig. 33C gezeigten Abschnitt liegt, ist die Gate- Elektrode derart angeordnet, daß sie den Seitenwandabschnitten gegenüberliegt
  • Außerdem wird, obwohl die Gate-Elektrode oberhalb des Kanalbereichs angeordnet ist, dann, wenn die in Fig. 33A gezeigt Beziehung zwischen d&sub1; und d&sub3; durch
  • d&sub3; < d&sub1; (1)
  • gegeben ist, selbst wenn die Gatespannung zunimmt, das Potential des Kanalbereichs von bzw. auf beiden Seiten desselben erhöht, so daß infolgedessen das elektrische Feld in dem Kanalbereich im Vergleich mit dem allgemeinen MOSFET begrenzt werden kann. Darüber hinaus finden Potentialänderungen über den gesamten Kanalbereich hinweg statt. Demzufolge kann dann, wenn der Transistor eingeschaltet wird, ein großer Strom fließen und eine hohes Treibvermögen erhalten werden.
  • Nachstehend wird das Herstellungsverfahren des ersten Ausführungsbeispiels der Erfindung unter Bezugnahme auf die Fig. 34A bis 34D beschrieben. Die in den Fig. 34A bis 34C gezeigten Querschnitte entsprechen den in Fig. 33A gezeigten, und der in Fig. 34D gezeigte Querschnitt entspricht dem der Fig. 33B.
  • Zunächst werden Boron-lonen in die Oberfläche des p- Siliziumsubstrats injiziert und dann die Schicht, in welche Ionen injiziert wurden, bei 900ºC aktiviert. Nach der Bildung der p&spplus;-Schicht mit hoher Konzentration wird bei 900ºC eine 600 nm dicke Siliziumoxidschicht ausgebildet.
  • Sodann wird der Abschnitt der Siliziumoxidschi'ht, der dem Kanalabschnitt des MOS-Transistors entspricht, durch Trockenätzen geöffnet und mittels einem Niederdruck-CVD Verfahren (LP-CVD) ein Polysilizium mit einer Dicke von 25 nm ausgebildet. Danach wird das Polysilizium durch Zurückätzen selektiv entfernt, so daß der Abschnitt desselben, welches sich auf der Seitenwandung der Öffnung befindet, zurückbleibt. Da die Ausbildung der Polysiliziumschicht und der Zurückätzvorgang ausgeführt werden, um die Kristallinität einer in dem nachfolgenden Vorgang selektiven epitaxialen Wachsens (SEG, selective epitaxial growth) erzeugten Siliziumschicht zu verbessern, können diese weggelassen werden.
  • Danach werden die 1 µm dicke p-Schicht und die 600 nm dicke p&supmin;-Schicht bei 850ºC und unter 50 Torr unter Verwendung von H&sub2;&sub1; HCl, SiHCl&sub3;+H&sub2; und B&sub2;H&sub6;+H&sub2; Gasen nacheinander epitaxial aufgewachsen. Unter diesen Bedingungen werden die Epitaxialschichten nur in der Öffnung ausge bildet mit einer Dicke von 1,6 µm. Die Dicke des Abschnitts der sich auf dem Sourcebereich und dem Drainbereich befindenden epitaxialen Schichten beträgt 1,0 µm. Die Länge der epitaxialen Schichten in der Seitenrichtung beträgt 1,1 µm. Außerdem beschränkt epitaxia les Aufwachsen bei niedriger Temperatur das Ausquellen von Verunreinigungen und stellt eine feste Verbindung zwischen p&spplus; - p und p - p&supmin; bereit. Die Konzentration der p&spplus;-Schicht beträgt 10¹&sup9; cm . Die Konzentration der p- Schicht beträgt 10¹&sup7; cm&supmin;³. Die Konzentration der p&supmin;-Schicht beträgt 10¹&sup6; cm³.
  • Sodann wird das Silizium mittels Trockenätzen in der vertikalen Richtung geätzt, um die epitaxialen Schichten relativ zu dem Substrat aufrechtstehend auszugestalten.
  • Daraufhin wird der Wafer thermisch oxidiert, um die Gateoxidschicht zu erzeugen.
  • Danach wird Poly-SiW (Wolfram) kontinuierlich abgeschieden und dann eine Gate-Elektrode bestehend aus p&supmin;-Polysi - WxxSix - W erzeugt durch Injizieren von Boron-Ionen aus der W-Oberfläche und anschließendem Versiegeln. Der Abstand zwischen den einander gegenüberliegenden Gates des Transistors dieses Typs beträgt 0,1 µm. Infolgedessen wird der Transistor durch Steuern des gesamten Potentials des Kanalbereichs durch die Gate spannung ein- und ausgeschaltet.
  • Nach der Bildung der Gateelektrodenstruktur wird eine n&spplus;-Schicht diffundiert unter Verwendung des Gates als Maske, um die Sourceschicht 1030 und die Drainschicht 1017 zu erzeugen.
  • Sodann wird, wie in Fig. 34C gezeigt, der Zwischenschicht-Isolator planiert. Die Planierung der isoherenden Schicht 1015 wird erreicht durch eine Kombination aus Abscheiden von Tetraethyl-Orthosilikat (TEOS) und Zurückätzen.
  • Im Anschluß werden ein Kontaktloch geöffnet, Ti, TiN und Al-Si ausgebildet und dann die Zwischenverbindungen erzeugt. Schließlich wird eine Passivierungsschicht ausgebildet, mit welcher die Herstellung der Transistorstruktur abgeschlossen ist. In diesem Ausführungsbeispiel wurde ein n-Kanal-MOSFET beschrieben. Jedoch kann, wenn der Leitungstyp umgekehrt wird, mittels desselben Verfahrens ein p-Kanal-MOSFET hergestellt werden, dessen Beschreibung an dieser Stelle daher nicht erfolgt. Es ist daher möglich, unter Verwendung der MOSFETs mit der vorstehend beschrieben Struktur eine CMOS-Schaltungsanordnung herzustellen.
    • (Zweites Ausführungsbeispiel)
  • Nachstehend wird ein zweites Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 35A bis 35C beschrieben. In den Fig. 35A bis 35C werden zur Bezeichnung von Teilen, die gleich in den Fig. 33A bis 33C gezeigten Teilen sind, dieselben Bezugszeichen verwendet.
  • Das zweite Ausführungsbeispiel unterscheidet sich von dem ersten Ausführungsbeispiel dadurch, daß eine p-Schicht 1080 mit demselben Leitungstyp wie die p&supmin;-Schicht 1021 und einer höheren Verunreinigungskon zentration als die p&supmin;-Schicht auf der p&supmin;-Schicht 1021 erzeugt wird, die als Kanalbereich dient.
  • Diese Struktur, die aus der p-Schicht 1016, der p&supmin;-Schicht 1017 und der p-Schicht 1080 besteht, wird durch epitaxiales Wachstum bei unterschiedlichen Verun reinigungskonzentrationen erzeugt. Infolgedessen ist der Herstellungsvorgang des zweiten Ausführungsbeispiels derselbe wie der des ersten Ausführungsbeispiels.
  • Ferner wird, wenn ein Kontakt zwischen der Drainschicht 1017 und der Spannungsversorgung bereitgestellt werden muß, die Si-Schicht auf der Oberfläche des Drainbereichs geringfügig entfernt, wie durch 1081 in Fig. 35A angegeben, und dann die Drainschicht 1017 mit der Leistungsversorgung verbunden.
  • Nachstehend wird die Funktionsweise des in dem zweiten Ausführungsbeispiel verwendeten Transistors beschrieben.
  • Die p-Schicht 1016 und die p-Schicht 1018 haben Verunreinigungskonzentrationen, die gewährleisten, daß selbst dann keine Inversionsschicht in dem Übergang zwischen der oberen Gate-Isolatorschicht 1022 und der p-Schicht 1080 entsteht, wenn die im aktivierten Zustand des Transistors angelegte Gatespannung während des Betriebs ein Maximum annimmt. Daher ist ein Kanal nur auf dem Seitenwandabschnitt der p&supmin;-Schicht 1021 und dem der Gate-Isolatorschicht 1022 ausgebildet. Infolgedessen ist die vorstehend erwähnte Struktur äquivalent zu der zwei einander gegenüberliegende Gatebereiche aufweisenden Struktur und gewährleistet auf diese Weise einen stabilen Betrieb.
  • Vorwiegend ist die Dicke der isolierenden Schicht an dem Si-Kantenabschnitt kleiner als der des flachen Bereichs, so daß daher die Durchbruchspannung desselben kleiner ist als die des flachen Bereichs, wie durch 1082 angegeben. Da jedoch die Konzentration der inneren p-Schicht hoch ist, wird eine ausreichende Durchbruchspannung erreicht, so daß infolgedessen die Dicke der isolierenden Schicht kleiner gemacht werden kann als die der in dem ersten Ausführungsbeispiel verwendeten isolierenden Schicht. Dies gewährleistet hervorragende gm-Eigenschaften bzw. -Kennlinien.
    • (Drittes Ausführungsbeispiel)
  • Nachstehend wird ein drittes Ausführungsbeispiel unter Bezugnahme auf Fig. 36 beschrieben. Ähnlich dem zweiten Ausführungsbeispiel verwendet das dritte Ausführungs beispiel einen verbesserten Speicherzellentransistor.
  • Das dritte Ausführungsbeispiel unterscheidet sich von dem ersten Ausführungsbeispiel nur in dem Querschnitt X - X'. Teile dieses Ausführungsbeispiels, die in Fig. 33C gezeigten Teilen gleich sind, sind mit denselben Bezugszeichen bezeichnet; eine Beschreibung derselben wird weggelassen. Das dritte Ausführungsbeispiel ist dadurch gekennzeichnet, daß eine n&supmin;-Schicht 1085 in den Abschnitten des Sourcebereichs und des Drainbereichs ausgebildet ist, die sich nahe der Gate-Elektrode be finden. Diese Struktur kann einfach in einer selbstaus richtenden Art und Weise erhalten werden unter Verwendung der auf der Seitenwandung der Gate-Elektrode bereitgestellten isolierenden Schicht, wie im Falle der Herstellung von LDD oder GOLD. In dieser Struktur wird ein elektrisches Feld an dem Abschnitt der Gate- Elektrode nahe des Sourcebereichs und des Drainbereichs begrenzt, so daß der Eintritt nicht benötigter Ladungsträger in den Kanalbereich verhindert werden kann. Es ist daher möglich, einen hoch zuverlässigen Speicher bereitzustellen, der einen schnellen Auslesevorgang erlaubt und der die Generation heißer Ladungsträger vermeiden kann.
  • Darüber hinaus sind die n&supmin;-Schichten für sowohl den Sourcebereich als auch den Drainbereich symmetrisch angeordnet. Weil eine hohe Spannung an den Abschnitt der nahe dem Drainbereich angeordneten Gate-Elektrode angelegt wird und erwünscht ist, daß im Hinblick auf ein verbessertes Treibvermögen eine Widerstandskomponente nahe des Sourcebereichs nicht vorhanden ist, kann jedoch eine n&supmin;-Schicht nur auf der Drainseite vorgesehen sein.
    • (Viertes Ausführungsbeispiel)
  • Nachstehend wird ein viertes Ausführungsbeispiel der Erfindung unter Bezugnahme auf Fig. 37 beschrieben.
  • In diesem Ausführungsbeispiel ist der erfindungsgemäße MOSFET als CMOS-Inverter ausgebildet. Fig. 38A ist ein Querschnitt entlang der Linie X&sub1; - X&sub1;' in Fig. 37; Fig. 38B ist ein Querschnitt entlang der Linie X&sub2; - X&sub2;' in Fig. 37; Fig. 38C ist ein Querschnitt entlang der Linie Y - Y' in Fig. 37. In den Fig. 37 bis 38C werden dieselben Bezugszeichen verwendet, um gleiche Teile zu bezeichnen, so daß daher die Beschreibung derselben weggelassen wird.
  • Das Bezugszeichen 2001 bezeichnet einen Eingang eines CMOS-Inverters; 2002 einen Ausgang desselben; 2003 eine Strom- oder Spannungsversorgung bzw. Leistungsversorgung; und 2004 eine Masse oder Erde.
  • Das Herstellungsverfahren dieses Ausführungsbeispiels ist im wesentlichen gleich dem des ersten Ausführungsbeispiels. Zur Herstellung eines CMOS-Transistors jedoch unterscheidet es sich von dem Herstellungsverfahren des ersten Ausführungsbeispiels in den nachfolgenden Punkten. Diese sind:
  • 1. eine p&spplus;-Schicht 1013 für NMOS und eine n&spplus;-Schicht 2013 für PMOS werden in dem p-Substrat ausgebildet.
  • 2. N-Quellen 2016 und 2021 werden auf der epitaxialen Schicht, die den PMOS-Abschnitt bildet, ausgebildet.
  • 3. PMOS-Sourcebereich und -Drainbereich 2017 werden durch Injektion von Ionen erzeugt.
  • Wie vorstehend erwähnt, ist es möglich, den erfindungsgemäßen MOSFET in einer CMOS-Schaltungsanordnung einzusetzen.
    • (Fünftes Ausführungsbeispiel)
  • Nachstehend wird ein fünftes Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 39 und 40 beschrieben. In diesem Ausführungsbeispiel wird der erfindungsgemäße MOSFET in einem DRAM eingesetzt. Fig. 39 veranschaulicht eine äquivalente 1-Bit-Schaltung in einem DRAM. Der in Fig. 39 gezeigte MOSFET besteht aus dem erfindungsgemäßen Transistor.
  • Fig. 40 ist eine Querschnittsansicht des MOSFET-Abschnitts der in Fig. 39 gezeigten äquivalenten Schaltung. Dieselben Bezugszeichen werden verwendet, um Teile zu bezeichnen, die Teilen des dritten Ausführungsbeispiels gleich sind; die Beschreibung derselben wird daher weggelassen.
  • In der vorstehenden äquivalenten Schaltung sind eine Wortleitung mit der Gate-Elektrode des erfindungsgemäßen MOSFETs und entweder der Sourcebereich oder der Drainbereich mit einer Bitleitung verbunden, während der jeweils andere Bereich ein Kondensatorelement bildet.
  • Die Funktionsweise des DRAM gemäß diesem Ausführungs beispiel ist dieselbe wie die von üblichen DRAMS, so daß deren Beschreibung weggelassen wird. Das Bezugszeichen 2103 bezeichnet eine der Elektroden des Kondensatorelements; 2104 ein Dielektrikum; und 2105 die andere Elektrode. In diesem Ausführungsbeispiel ist, weil der MOS-Transistor eine dreidimensionale Struktur aufweist, der Oberflächenbereich des Kondensatorelements groß im Vergleich zu einem Vorsprungsbereich desselben, so daß infolgedessen der Integrationsgrad erhöht wird.
  • Das Herstellungsverfahren dieses Ausführungsbeispiels ist im wesentlichen gleich dem des ersten Ausführungsbeispiels, wie bei dem vierten Ausführungsbeispiel Der Unterschied zwischen dem ersten und dem fünften Ausführungsbeispiel liegt in den folgenden Punkten:
  • 1. Nachdem der Sourcebereich und der Drainbereich des NMOS erzeugt worden sind, wird die erste Elektrode des Kondensatorelements aus Polysilizium 2103 mittels einem LPCVD-Verfahren hergestellt.
  • 2. Das Dielektrikum des Kondensatorelements wird aus Ta&sub2;O&sub5; 2104 hergestellt.
  • 3. Die obere Elektrode des Kondensatorelements wird aus Polysiliziurn 2105 hergestellt.
  • 4. Nachdem der Zwischenschicht-Isolator hergestellt worden ist, wird die Bitleitung 2101 ausgebildet.
  • Das DRAM gemäß diesem Ausführungsbeispiel gewährleistet einen hohen Integrationsgrad und zeigt eine schnelle Aktivierung.
    • (Sechstes Ausführungsbeispiel)
  • In diesem Ausführungsbeispiel wird der erfindungsgemäße MOSFET in einem benutzerprogrammierbaren Nurlesespeicher mit wahifreiem Zugriff eingesetzt.
  • Fig. 41 zeigt eine Struktur einer Speicherzelle gemäß dem sechsten Ausführungsbeispiel der Erfindung. Die Bezugszeichen 1001 bis 1001' bezeichnen Wortleitungen, 1002 bis 1002' Bitleitungen; 1003 bis 1003' Leistungsversorgungsleitungen; 1004 einen Silizium-Einkristall abschnitt, der als Schalttransistor in einer Speicherzelle arbeitet; 1005 einen Kontaktbereich zwischen der Leistungsversorgungsleitung und der Drainschicht; 1006 eine Drainschicht für den MOSFET; 1007 einen Gatebereich für den MOSFET; 1008 eine Sourceschicht für den MOSFET, 1009 einen pn-Übergang zwischen der Sourceschicht und der Bitleitung.
  • Die Fig. 42A, 42B und 42C sind jeweils Querschnitte entlang der Linien X&sub1; - X&sub1;', X&sub2; - X&sub2;' und X&sub3; - X&sub3;' gemäß Fig. 41. Fig. 43 ist ein Querschnitt entlang der Linie Y - Y' in Fig. 41. In den Fig. 41 bis 43 werden dieselben Bezugszeichen verwendet, um Teile zu bezeichnen, die Teilen der vorstehend beschriebenen Ausführungsbeispiele gleich sind.
  • Die Fig. 42A bis 42C sind Querschnitte des Sourcebereichs des Transistors in der Speicherzelle.
  • In den Fig. 42A bis 42C bezeichnet das Bezugszeichen 1030 einen n&spplus;-Bereich, der als Sourcebereich wirkt; und 1031 einen p&spplus;-Bereich, der auf der Sourceschicht bereitgestellt ist. Ein pn-Übergang, der aus den n&spplus;- Bereich 1030 und dem p&supmin;-Bereich besteht, legt die Leitung und die Nichtleitung des Speichers fest. Eine Bitleitungs-Zwischenverbindung 1032 ist mit der p&spplus;-Schicht 1031 durch einen Kontaktbereich 1033 verbunden.
  • Das Aktivierungsverfahren und das Speicherverfahren der Speichereinrichtung gemäß dem sechsten Ausführungsbeispiel der Erfindung werden nachstehend beschrieben.
  • Fig. 44 veranschaulicht eine äquivalente Schaltung der in Fig. 41 gezeigten Speicherzelle. In Fig. 41 bezeichnen die Bezugszeichen 1001 bis 1001' Wortleitungen; 1002 bis 1002'' Bitleitungen; und 1003 bis 1003' ' Leistungsversorgungsleitungen. Jede der Speicherzellen weist einen feinverarbeiteten Transistor 1040 auf mit einem großen Stromtreibvermögen, sowie einen pn-Übergang, der auf der Sourceschicht des Transistors angeordnet ist.
  • Das Aktivierungsverfahren der vorstehend beschriebenen Speichereinrichtung ist dasselbe wie das in Fig. 13 gezeigte mit der Ausnahme, daß in diesem Ausführungsbeispiel ein Bit anders als bei der in Fig. 13 gezeigten Struktur, bei der eine Speicherung durch Bruch der isolierenden Schicht erfolgt, durch Bruch des pn-Übergangs gespeichert wird.
  • Das Herstellungsverfahren des sechsten Ausführungsbeispiels ist im wesentlichen dasselbe wie das des ersten Ausführungsbeispiels Der Unterschied liegt in der Bildung des pn-Übergangs in der Speicherzelle.
  • 1) Nachdem eine Öffnung in dem Sourcebereich 1030 des NMOSFET gebildet worden ist, wird ein p-Silizium unter denselben Bedingungen aufgewachsen, wie sie für SEG in dem ersten Ausführungsbeispiel verwendet worden sind. Die Konzentration der p&spplus;-Schicht beträgt 10¹&sup9; cm&supmin;³, und die Dicke derselben beträgt 20 nm.
  • 2) Weitere Kontakte werden für die Zwischenverbindungen geöffnet.
  • Es ist möglich, unter Verwendung des erfindungsgemäßen MOSFETs einen hoch integrierten und hoch leistungsfähigen Speicher bereitzustellen.
    • (Siebtes Ausführungsbeispiel)
  • In dem siebten Ausführungsbeispiel wird der erfindungsgemäße MOSFET auf dieselbe Art Speicher, wie sie gemäß dem sechsten Ausführungsbeispiel erhalten wurde, angewandt.
  • Wie in Fig. 45 gezeigt) unterscheidet sich das siebte Ausführungsbeispiel von dem sechsten Ausführungsbeispiel dadurch, daß das Leiten und das Nichtleiten einer Speicherzelle durch ein Dielektrikum 1131 bestimmt werden, wie in dem Fall des ersten Ausführungsbeispiels und anders als in dem Fall des sechsten Ausführungsbeispiels, in dem ein pn-Übergang verwendet wird, um das Leiten und das Nichtleiten einer Speicherzelle zu definieren.
  • In dem siebten Ausführungsbeispiel bildet eine Durchdringung oder Penetration eines durch den pn-Übergang zwischenverbindenden Metalls durch einen Schreibimpuls einen leitenden Zustand. In diesem Ausführungsbeispiel wird ein ähnlicher Schreibimpuls verwendet, um den Bruch der isolierenden Schicht und infolgedessen den leitenden Zustand bereitzustellen.
  • Das Herstellungsverfahren des siebten Ausführungsbeispiels ist im wesentlichen dasselbe wie das des sechsten Ausführungsbeispiels Der Unterschied liegt in der Bildung der dielektrischen Schicht in der Speicherzelle. D.h
  • 1) Nachdem eine Öffnung in dem Sourcebereich des NMOS- FET gebildet worden ist) wird der freiliegende Abschnitt durch eine Siliziumoxidschicht 1131 bedeckt. Zur Erzeugung der Siliziumoxidschicht 1131 wird entweder ein CVD-Verfahren oder eine thermische Oxidation eingesetzt. In diesem Ausführungsbeispiel wurde das thermische Oxidationsverfahren zur Erzeugung einer 12 nm dicken Siliziumoxidschicht verwendet. Eine dielektrische Schicht aus einem anderen Material als Siliziumoxid wird in Übereinstimmung mit der Versorgungsspannung verwendet. Es kann auch eine mehrlagige dielektrische Schicht verwendet werden.
  • 2) Weitere Kontakte werden für Zwischenverbindungen ausgebildet.
  • Es ist möglich, unter Verwendung des MOSFETs gemäß dem gegenwärtigen Ausführungsbeispiel eine hoch integrierte und hoch leistungsfähige Speichereinrichtung bereitzustellen.
  • In den vorstehenden Ausführungsbeispielen der Erfindung kann) da die Amplitude eines elektrischen Felds in einer Richtung senkrecht zu der Ladungsträger-Mobilisierungsrichtung durch die beiden einander gegenüberliegenden Gate-Elektroden verringert wird, eine Halbleitereinrichtung erhalten werden, die eine hohe Mobilität und hervorragende gm-Eigenschaften aufweist. Die Generation heißer Ladungsträger kann aufgrund der Begren zung des elektrischen Felds verhindert und die Lebensdauer und infolgedessen die Zuverlässigkeit der Einrichtung können erhöht werden.
  • Darüber hinaus werden, da die Kapazität des unter der Gateoxidschicht bereitgestellten Si-Abschnitts verrin gert ist, die S-Faktor (Ausschlag unter der Schwelle; subtreshold swing) -Kennlinien verbessert und der Leckstrom stark verringert.
  • Darüber hinaus wird ein Bereich mit einer gegenüber der des Sourcebereichs und des Drainbereichs unterschiedlichen Leitfähigkeit und mit einer höheren Verunreinigungskonzentration als ein Kanalbereich auf dem von dem Abschnitt, auf dem die beiden einander gegenüberliegenden Gate-Elektroden angeordnet sind, verschiedenen Abschnitt des Kanalbereichs bereitgestellt. Außerdem ist die Schicht mit der hohen Konzentration auf dem Substrat angeordnet. Demzufolge wird die Geschwindigkeit, mit der ein Minoritätsträger in die durch die beiden einander gegenüberliegenden Gate-Elektroden umgebene Schicht eintritt oder aus dieser austritt, wenn der Transistor eingeschaltet oder ausgeschaltet wird, erhöht, so daß somit die Schalteigenschaften verbessert werden.
  • Darüber hinaus können, da der Sourcebereich und der Drainbereich des MOSFETs auf der isolierenden Schicht angeordnet sind, parasitäre Effekte wie beispielsweise "latch up", vermieden werden.
  • Außerdem ist es möglich, unter Verwendung des vorstehend beschriebenen MOSFETs einen CMOS-Inverter, ein DRAM und ein PROM herzustellen.
  • Darüber hinaus werden ein leitender Zustand und ein nichtleitender Zustand durch den Durchbruch oder den Nichtdurchbruch des als Speicherelement wirkenden pn- Übergangs bestimmt) und geschriebene Signale können mit einem hohen Signal/Rauschverhältnis ausgelesen werden. Somit kann ein hoch zuverlässiger Speicher mit einer niedrigen Fehlerrate erhalten werden.
  • Darüber hinaus stellt die Verwendung eines neuen Transistors, der ein großes Treibvermägen aufweist, in einer Speicherzelle einen schnellen und hoch integrierten Speicher bereit.
  • In einer bevorzugten Form des Herstellungsverfahrens gemäß der Erfindung ist der hergestellte Transistor so aufgebaut, daß die MOSFET-Elemente auf einem Substrat in dessen lateraler Richtung angeordnet sind, wie noch zu beschreiben ist, und in Verbindung mit dem dotierten Bereich auf der Seite des Substrats stehen, und so, daß die einander gegenüberliegenden Abschnitte der Gate- Elektrode eine Oberfläche haben, die quer über die Oberfläche des Substrats verläuft. In einem der Herstellungsverfahren wird ein amorphes Silizium auf der Seitenwandung der Öffnung auf dem Substrat und auf der Seitenwandung einer Bremsschicht, die eine Halbleiterschicht definiert, ausgebildet.
  • Alternativ wird eine Ionen-Schräginjektion über das auf der Seitenwandung der Öffnung und der Bremsschicht aufgebrachte Polysilizium durchgeführt, um das Polysilizium amorph zu machen; danach wird das amorphe Polysilizium epitaxial aufgewachsen.
  • Das heißt, daß in einer bevorzugten Form einzelne MOSFETs auf einer isolierenden Schicht angeordnet sind und eine SOI-Struktur auf eine selbstausrichtende Art und Weise erzeugt wird. Nachstehend werden bevorzugte, achte bis elfte Ausführungsbeispiele im einzelnen beschrieben.
    • (Achtes Ausführungsbeispiel)
  • Nachstehend wird ein achtes Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 46A bis 50 beschrieben. Das achte Ausführungsbeispiel ist ein Ausführungsbeispiel des erfindungsgemäßen Herstellungsverfahrens. Fig. 48 ist eine ebene Ansicht des in Übereinstimmung mit dem in den Fig. 46A bis 46D gezeigten Verfahren hergestellten MOSFETs. Fig. 47 ist ein Querschnitt entlang der Linie X - X' in Fig. 48.
  • Fig. 47 ist die beste Darstellung des erfindungsgemäßen Herstellungsverfahrens, so daß die nachstehende Beschreibung auf Fig. 47 beruht. Fig. 49 ist ein Quer schnitt entlang der Linie Y&sub1; - Y&sub1;'. Fig. 50 ist ein Querschnitt entlang der Linie Y&sub2; - Y&sub2;'.
  • In den Fig. 46A bis 50 bezeichnet das Bezugszeichen 1012 ein p-Siliziumsubstrat mit einem spezifischen Widerstand von einigen &Omega; cm. Die Ausrichtung des Siliziumsubstrats in der Ebene ist < 100 > . In diesem und in den nachfolgenden Ausführungsbeispielen wird das Herstellungsverfahren für einen NMOSFET beschrieben. Jedoch kann durch Ändern des Leitungstyps auch ein p-MOSFET hergestellt werden. Durch Strukturbildung kann auch eine CMOS-Struktur erzeugt werden.
  • Das Bezugszeichen 1013 bezeichnet eine hochkonzentrierte p&spplus;-Schicht mit einer Konzentration von 10¹&sup8; bis 5 x 10¹&sup9; cm&supmin;³, und 1014 eine erste isolierende Schicht, die aus SiO&sub2; oder anderen Materialien besteht.
  • Das Bezugszeichen 1511 bezeichnet eine Schicht, die als Bremsschicht wirkt, wenn eine zweite isolierende Schicht selektiv entfernt wird. Die Bremsschicht 1511 ist eine Si&sub3;N&sub4;-Schicht. Falls ein ausreichend selektives Verhältnis erhalten werden kann, können auch andere Schichten, wie beispielsweise eine Polysiliziumschicht, als Bremsschicht 1511 verwendet werden. Eine zweite isolierende Schicht 1512 besteht aus einer SiO&sub2;- Schicht. Als zweite isolierende Schicht können auch andere Schichten verwendet werden, sofern sie Deformationen absorbieren können, die während der in dem nachfolgenden SEG-Vorgang durchgeführten Wärmebehandlung auftreten würden. D.h., Schichten, die durch Kontakt-Rückfluß derart deformiert werden, daß sie bezüglich des Substrats nicht aufrecht stehen, können nicht verwendet werden. In diesem Ausführungsbeispiel wird eine mittels einem CVD-Verf ahren abgeschiedene und wärmebehandelte SiO2&sub2;-Schicht verwendet.
  • Das Bezugszeichen 1513 bezeichnet ein amorphes Silizium, welches bereitgestellt wird, um die Kristallisation während des selektiven Epitaxial-Aufwachsvorgangs, SEG, zu verbessern. Amorphes Silizium wird verwendet, weil es eine bessere Rekristallisierung bei epitaxialem Wachstum aus der festen Phase als Polysilizium gewährleistet. Die Bezugszeichen 1016 und 1021 bezeichnen mittels eines SEG-Vorgangs erzeugte Einkristall- Siliziumbereiche; 1022 eine Gateoxidschicht für einen NMOSFET, welche eine einzelne SiO&sub2;-Schicht oder eine aus SiO&sub2; und Si&sub3;N&sub4; bestehende Mehrfachschicht sein kann; 1023 eine Gate-Elektrode einer Struktur mit einem niedrigen Widerstand und einer Austrittsarbeit, die eine gewünschte Schwelle in dem Transistor sichert, wie etwa Polysilizid bestehend aus einem p&spplus;-Polysiliziumsubstrat und einer oberen Schicht aus WxSi1-x.
  • Das Bezugszeichen 1017 bezeichnet einen n&spplus;-Bereich der Sourceschicht und der Drainschicht des NMOSFET; 1021 einen Kanalbereich des NMOSFET mit einer Konzentration von 5 x 10¹&sup4; bis 5 x 10¹&sup6; cm³; 1016 einen dotierten Bereich, der zwischen dem Kanal und dem Siliziumsubstrat angeordnet ist und eine Dichte von 5 x 10¹&sup6; bis 10¹&sup8; cm&supmin;³ aufweist; 1015 einen Zwischenschicht-Isolatorbereich und 1018 eine Zwischenverbindung.
  • Das Herstellungsverfahren des achten Ausführungsbeispiels wird nachstehend beschrieben. Zunächst wurde eine vergrabene p-Schicht durch B&spplus;-Ioneninjektion auf dem p-Substrat erzeugt. Eine 600 nm dicke SiO&sub2;-Schicht wur de als erste isolierende Schicht durch thermische Oxidation bei 900ºC ausgebildet. Eine SiO&sub3;N&sub4;-Schicht wurde mittels einem LPCVD-Verfahren mit einer Dicke von 50 nm abgeschieden. Danach wurde mittels einem CVD-Verfahren eine SiO&sub2;-Schicht auf der SiO&sub3;N&sub4;-Schicht mit einer Dicke von 1 µm als zweite isolierende Schicht abgeschieden und dann zur Verdichtung bei 850ºC wärmebehandelt (Fig. 46A) . Der Abschnitt der zweiten isolierenden Schicht und der Si&sub3;N&sub4;-Schicht, an welcher der MOSFET entsteht, wurde strukturiert und durch Trockenätzen entfernt. Daraufhin wurde der SEG-Keim, d.h. der Kanalbereich des MOSFET, durch Trockenätzen entfernt (Fig. 46B).
  • Amorphes Silizium wurde mittels einem Plasma-CVD-Verfahren mit einer Dicke von 25 nm abgeschieden. Dies erfolgte unter den Bedingungen 250ºC und 0,5 Torr sowie unter Verwendung von SiH&sub4; und H&sub2; bei 10W.
  • Danach wurde das auf dem von der Seitenwandung der ersten und der zweiten isolierenden Schicht verschiedenen Abschnitt abgeschiedene, amorphe Silizium durch. Zurückätzen entfernt (Fig. 46C).
  • Nachdem der Wafer chemisch gewaschen worden war, wurde ein Silizium-Einkristall des MOSFET durch einen SEG- Vorgang aufgewachsen. Dieser SEG-Vorgang wurde unter den Bedingungen 850ºC, 50 Torr sowie unter Verwendung von H&sub2;, HCl, SiH&sub2;Cl&sub2;+H&sub2; und B&sub2;H&sub6;+H&sub2; durchgeführt. Der Silizium-Einkristall wurde durch Einregulieren der Strömungsrate bis in dieselbe Höhe wie diejenige der zweiten isolierenden Schicht aufgewachsen. Die Dicke der epitaxialen Schicht betrug 1,6 µm, und die Länge derselben in der lateralen Richtung betrug 1,1 µm. Die un tere, 1 µm dicke p-Schicht und die obere, 0,6 µm p&supmin;-Schicht wurden aufeinanderfolgend durch Steuern der Strömungsrate von B&sub2;H&sub6;+H&sub2;-Gas erzeugt.
  • Danach wurde mit einem Resist überzogen und ein Zurückätzvorgang durchgeführt, um die obere Oberfläche der mittels des SEG-Vorgangs ausgebildeten einkristallinen Siliziumschicht flach bzw. eben zu machen. Sodann wurden die SiO&sub2;-Schicht, die die zweite isolierende Schicht war, durch Naßätzen selektiv und dann die Si&sub3;N&sub4;-Schicht durch Trockenätzen entfernt, wodurch auf eine selbstausrichtende Art und Weise eine Einkristall- Siliziuminseln entstand, wie in Fig. 46D gezeigt.
  • Daraufhin wurde die Gateoxidschicht erzeugt und dann die Gate-Elektrode, bestehend aus p&spplus;-Polysilizium - W1-xSix-W, durch Abscheiden von Polysilizium und Wolfram in Folge und sodann Injizieren von Boron-Ionen aus der Wolfram-Oberfläche und Durchführen der Wärmebehandlung hergestellt.
  • Nachdem die Gate-Elektrode strukturiert war, wurde die n&spplus;-Schicht erzeugt unter Verwendung des Gates als Maske, um den Sourcebereich und den Drainbereich auszubilden. Sodann wurde der Zwischenschicht-Isolator als Schicht mittels TEOS und Zurückätzen erzeugt. Ein Kontakt wurde geöffnet, Ti, TiN und Al-Si-Schichten wurden ausgebildet, und eine Zwischenverbindung wurde hergestellt. Schließlich wurde eine Passivierungsschicht aufgebracht, mit der die Herstellung der Transistorstruktur vollständig war (Fig. 47).
    • (Neuntes Ausführungsbeispiel)
  • Nachstehend wird ein neuntes Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 51A bis 51D beschrieben.
  • Dieselben Bezugszeichen werden zur Bezeichnung von Teilen verwendet, die Teilen des achten Ausführungsbeispiels gleich sind; die Beschreibung derselben wird weggelassen.
  • Das neunte Ausführungsbeispiel unterscheidet sich von dem achten Ausführungsbeispiel darin, daß Polysilizium anstelle des in dem achten Ausführungsbeispiel verwendeten amorphen Siliziums auf der ersten und der zweiten isolierenden Schicht aufgebracht wird. Verglichen mit amorphem Silizium stellt Polysilizium während des SEG- Vorgangs kein hervorragendes epitaxiales Wachstum aus der festen Phase und damit keinen qualitativ guten Einkristall bereit. Um diesen Nachteil zu überwinden und eine Einkristall-Siliziumschicht zu erhalten, die so gut ist wie die in dem achten Ausführungsbeispiel erhaltene, wird in diesem Ausführungsbeispiel auf den Seitenwandungen der ersten und der zweiten isolierenden Schicht abgeschiedenes Polysilizium durch in schräger Richtung erfolgende Ioneninjektion amorph gemacht (Fig. 51C).
  • Welches Material, Polysilizium oder amorphes Silizium, verwendet wird, wird durch beispielsweise Verteilung der Schichtdicke in der gleichen Ebene bestimmt.
  • Nachstehend wird das Herstellungsverfahren des neunten Ausführungsbeispiels beschrieben.
  • Dieses Herstellungsverfahren ist von seinem Beginn bis zu der Strukturierung der zweiten isolierenden Schicht, die durchgeführt wird, um den Bereich zu ermitteln, in dem die einzelnen Elemente des MOSFET angeordnet sind, und zu der Öffnung der ersten isolierenden Schicht, die durchgeführt wird, um den Keim für den SEG-Vorgang festzulegen, gleich wie das des achten Ausführungsbeispiels (Fig. 51A und 51B)
  • Sodann wurde mittels einem LPCVD-Verfahren Polysilizium mit einer Dicke von 25 nm abgeschieden. Dies erfolgte under den Bedingungen 600ºC und 50 Pa sowie unter Verwendung von SiH&sub4; - He.
  • Nachfolgend wurde auf dem von den Seitenwandungen der ersten und der zweiten isolierenden Schicht verschiedenen Abschnitt abgeschiedenes Polysilizium durch Zurückätzen entfernt.
  • Ar&spplus;-Ionen wurden durch einen Ioneninjektor mit einer Rate von 16¹&sup6; cm&supmin;² in den Wafer injiziert. Zu diesem Zeitpunkt wurde der Wafer um 450 geneigt, so daß Ionen in die gesamte Seitenwandung injiziert werden konnten. Diese Ioneninjektion machte Polysiliziurn auf der Seitenwandung amorph (Fig. 51C).
  • Darauffolgend wurde ein SEG-Vorgang durchgeführt auf dieselbe Art und Weise wie der des achten Ausführungsbeispiels, um denselben MOSFET herzustellen, wie er auch in dem achten Ausführungsbeispiel erhalten worden war.
    • (Zehntes Ausführungsbeispiel)
  • In einem zehnten Ausführungsbeispiel der Erfindung wird anders als in den Fällen des achten und des neunten Ausführungsbeispiels kein SEG-Vorgang durchgeführt.
  • Nachstehend wird das zehnte Ausführungsbeispiel unter Bezugnahme auf die Fig. 52A bis 52D beschrieben. In den Fig. 52Abis 52D sind Teile, die Teilen der zuvor beschriebenen Ausführungsbeispiele gleich sind, mit denselben Bezugszeichen bezeichnet; ihre Beschreibung wird daher weggelassen.
  • In dem Herstellungsverfahren dieses Ausführungsbeispiels wird amorphes Silizium über die gesamte Oberfläche des Wafers abgeschieden und das abgeschiedene, amorphe Silizium einer Wärmebehandlung unterzogen, um das amorphe Silizium durch epitaxiales Wachstum aus der festen Phase in einkristallines Silizium umzuwandeln.
  • Das auf der ersten isolierendem Schicht zu diesem Zeitpunkt durchgeführte epitaxiale Wachstum aus der festen Phase wird als das laterale epitaxiale Wachstum aus der festen Phase (L-SPE) bezeichnet. L-SPE ist dadurch gekennzeichnet, daß sich seine Rate in Abhängigkeit von der ebenen Ausrichtung auf dem Wafer unterscheidet. Daher wird ein Silizium-Einkristall guter Qualität dadurch erhalten, daß die Ebene, deren L-SPE-Wachstumsrate hoch ist, in der longitudinalen Richtung des MOSFETs angeordnet wird, während die Ebene, deren L-SPE- Rate klein ist, in der lateralen Richtung angeordnet wird.
  • Nachstehend wird das Herstellungsverfahren des zehnten Ausführungsbeispiels beschrieben (Fig. 52A bis 53).
  • Dieses Herstellungsverfahren ist von seinem Beginn bis zu der Strukturierung der zweiten isolierendem Schicht, die durchgeführt wird, um die Bereiche zu ermitteln, in dem die einzelnen Elemente des MOSFET angeordnet sind, der Öffnung der ersten isolierendem Schicht, die durchgeführt wird, um einen Stamrnabschnitt 1551 für den SEG- Vorgang festzulegen, der Abscheidung amorphen Siliziums und der Entfernung amorphen Siliziums von dem von der Seitenwandung der ersten und der zweiten isolierenden Schicht verschiedenen Abschnitt gleich wie das des achten Ausführungsbeispiels Zu diesem Zeitpunkt jedoch müssen longitudinale Richtungen 1552 und 1552' sowie laterale Richtungen 1553 und 1553 des MOSFETs mit der ebenen bzw. im Hinblick auf die ebene Ausrichtung des betrachteten Wafers untersucht werden. D.h., die Tatsache, daß die Wachstumsrate des L-SPE-Vorgangs auf dem Wafer mit der Kristallachse < 100 > in der (010)-Richtung schneller ist als in der (110)-Richtung, muß berücksichtigt werden.
  • Nachdem der Wafer chemisch gewaschen worden war, wurde amorphes Silizium abgeschieden bei einer Temperatur von 250ºC und unter dem Druck von 0,5 Torr unter Verwendung von SiH&sub4;, H&sub2; und B&sub2;H&sub6;-Gasen bei einer Leistung von 10 W. Eine gewünschte Dicke und eine gewünschte Konzentration wurden erhalten durch Steuern der Strömungsrate von SiH&sub4; und B&sub2;H&sub6;, wie im Falle des achten Ausführungsbeispiels (1531, 1532).
  • Darauffolgend wurde der Wafer in einem Diffusionsofen bei 600ºC in einer N&sub2;-Atrnosphäre für den L-SPE-Vorgang wärmebehandelt Die Wärmebehandlung, die 60 Minuten andauerte, bildete eine 0,2 µm dicke Silizium-Einkristallschicht in der Richtung (110) und eine 0,7 µm dicke Silizium-Einkristallschicht in der Richtung (010). Danach wurde der Wafer mit einem Resist überzogen und das auf der zweiten isolierenden Schicht ausgebildete, amorphe Silizium wurde durch Zurückätzen entfernt (1541, 1542).
  • Darauffolgend wurden die zweite isolierende Schicht und die Si&sub3;N&sub4;-Schicht entfernt, um eine Insel aus einkristallinem Silizium zu erzeugen.
  • Die darauffolgenden Prozesse sind dieselben wie die des achten Ausführungsbeispiels Ein MOSFET mit denselben Eigenschaften wie diejenigen des in dem achten Ausführungsbeispiel erhaltenen MOSFETs wurde erhalten.
  • In diesem Ausführungsbeispiel ist die Bildung von einkristallinem Silizium auf dem Abschnitt, auf dem die zweite isolierende Schicht entfernt ist, d.h. auf dem Bereich, auf dem die Elemente des MOSFETs angeordnet werden sollen, erwünscht.
  • Wenn der L-SPE-Vorgang den Abschnitt, auf dem die zweite isolierende Schicht entfernt ist, nicht erreicht, verschlechtert sich die Kristallisation oder Kristallbildung in den einzelnen Elementen des MOSFETs. Auch dann, wenn sich der L-SPE-Vorgang über den Bereich, auf dem die zweite isolierende Schicht entfernt ist, hinaus erstreckt und die zweite isolierende Schicht erreicht, besteht die Möglichkeit, daß zweifache oder anderweitig gestörte Kristalle auf der Seitenwandung der zweiten isolierenden Schicht erzeugt werden.
    • (Elftes Ausführungsbeispiel)
  • Nachstehend wird ein elftes Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 54A bis 54D beschrieben. In den Fig. 54A bis 54D sind Teile, die gleich Teilen der vorstehend beschriebenen Ausführungsbeispiele sind, mit denselben Bezugszeichen bezeichnet; die Beschreibung derselben wird weggelassen.
  • In diesem Ausführungsbeispiel wird, nachdem die zweite isolierende Schicht entfernt ist, amorphes Silizium auf der ersten isolierenden Schicht abgeschieden, im die Kristallinität des auf die erste isolierende Schicht aufgewachsenen Silizium-Einkristalls zu verbessern.
  • Nachstehend wird das Herstellungsverfahren des elften Ausführungsbeispiels beschrieben.
  • Nachdem der Bereich, in dem die einzelnen Elemente des MOSFET anzuordnen sind, durch Strukturieren der zweiten isolierenden Schicht auf dieselbe Art und Weise in dem achten Ausführungsbeispiel bestimmt worden war, wurde amorphes Silizium mittels einem ein Plasrna-CVD-Verfah ren mit einer Dicke von 25 nm abgeschieden. Die Abscheidung des amorphen Siliziums erfolgte unter den Bedingungen 250ºC und 0,5 Torr unter Verwendung von SiH&sub4; und H&sub2;-Gasen bei einer Leistung von 10 W.
  • Darauffolgend wurde ein Resist aufbeschichtet und das auf der zweiten isolierenden Schicht abgeschiedene amorphe Silizium entfernt (Fig. 54B). Danach wurde der Abschnitt des amorphen Siliziums und der Abschnitt der als erste isolierende Schicht wirkenden SiO&sub2;-Schicht, wo der Stammabschnitt 1551, d.h. der Kanal des MOSFETs, bereitzustellen war, durch Trockenätzen entfernt.
  • Sodann wurde auf dieselbe Art und Weise wie in dem achten Ausführungsbeispiel ein SEG-Vorgang durchgeführt, um einen Silizium-Einkristall zu erzeugen. Die nachfolgenden Prozesse waren dieselben wie diejenigen des achten Ausführungsbeispiels Ein MOSFET gleich dem des in dem achten Ausführungsbeispiel erhaltenen wurde hergestellt.
  • Obwohl der Abschnitt des Silizium-Einkristalls, der sich nahe der Seitenwandung 1552 der ersten isolierenden Schicht befand, geringfügige Fehler aufwies, zeigte der Abschnitt desselben, der sich nahe des Kanals des MOSFETs befand, keine Fehler. Insgesamt waren die Fehler des Silizium-Einkristalls vernachlässigbar.
    • (Zwölftes Ausführungsbeispiel)
  • In dem zwölften Ausführungsbeispiel wird der Silizium Einkristallbereich, in dem die einzelnen Elemente des MOSFETs angeordnet sind, mittels einem SEG-Vorgang unter Verwendung zweier oder mehr Keime erzeugt, wie in Fig. 55 gezeigt.
  • Dies ermöglicht, daß eine Vielzahl von MOSFETs einen gemeinsamen Sourcebereich und Drainbereich haben. Infolgedessen können der Integrationsgrad und der Grad der Freiheit des Schaltungsentwurfs erhöht werden.
  • In Fig. 55 bezeichnen Bezugszeichen 1551 und 1561 Keime für den SEG-Vorgang; 1023 und 1023' Gate-Zwischenver bindungen; 1018 eine Drain-Zwischenverbindung; 1018' und 1018' ' Source-Zwischenverbindungen; und 1562 einen Silizium-Einkristallbereich.
    • (Dreizehntes Ausführungsbeispiel)
  • Ein dreizehntes Ausführungsbeispiel ist eine Anwendung des zwölften Ausführungsbeispiels Wie in Fig. 56 gezeigt, besteht der Siliziumbereich, in dem die einzelnen Elemente des MOSFETs angeordnet sind, aus zwei oder mehr Vierecken, und ein SEGNO-Keim ist für einen Sihzium-Einkristallbereich 1563 vorgesehen. Demzufolge kann der Grad der Freiheit des Schaltungsentwurfs weiter erhöht werden und es kann eine hoch integrierte und hoch leistungsfähige Einrichtung bereitgestellt werden.
    • (Vierzehntes Ausführungsbeispiel)
  • In den vorstehend genannten Ausführungsbeispielen wurde die Herstellung eines MOSFETs beschrieben, bei dem zumindest eine der Gate-Elektroden bezüglich einem Substrat aufrecht stehend bereitgestellt ist. Die Erfindung kann jedoch auch auf einen MOSFET angewandt werden, der eine andere als die vorstehend beschriebene Struktur aufweist, wie in den Fig. 57A und 57B gezeigt ist. D.h. die Erfindung kann auf alle SOI-MOSFETs angewandt werden.
  • Fig. 57A ist ein Querschnitt entlang der Linie Y - Y' der Fig. 57B.
  • Gemäß dem achten bis vierzehnten Ausführungsbeispiel ist es möglich, einen SOI-MOSFET auf eine selbstausrichtende Art und Weise herzustellen, indem der durch einen SEG-Vorgang oder dergleichen erzeugte Einkristall-Halbleiterbereich durch zumindest zwei aus denselben oder unterschiedlichen Materialien bestehende isolierende Bereiche definiert wird.
  • Darüber hinaus kann, da eine aus Polysiliziurn bestehende oder amorphe Halbleiterschicht zwischen dem Abschnitt der isolierenden Schicht, der von demjenigen verschieden ist, der den Keim für den SEG-Vorgang bildet, oder von dem verschieden ist, der in Kontakt mit dem Halbleitersubstrat und dem durch einen SEG-Vorgang oder dergleichen erzeugten Einkristall-Halbleiterbereich steht, angeordnet ist, in dem Halbleiterbereich gebildeter Leckstrom aus dem Transistor begrenzt werden, so daß infolgedessen ein hoch leistungsfähiger Transistor bereitgestellt werden kann.
    • (Fünfzehntes Ausführungsbeispiel)
  • Nachstehend wird ein fünfzehntes Ausführungsbeispiel der Erfindung unter Bezugnahme auf Fig. 58 beschrieben. Fig. 58 ist eine Aufsicht auf eine Speicherzelle des fünfzehnten Ausführungsbeispiels der Erfindung. Die Bezugszeichen 1001 und 1001' bezeichnen Wortleitungen; 1002 und 1002' Bitleitungen; 1003 und 1003' Leistungsversorgungsleitungen; 1004 einen Si-Einkristallabschnitt, der einen aktivierten Bereich bildet, der in der Speicherzelle als Schalttransistor arbeitet; 1005 einen Kontaktbereich zwischen der Leistungsversorgungsleitung und der Drainschicht; 1006 eine Drainschicht des Transistors; 1007 einen Gate-Abschnitt des Transistors; 1008 eine Sourceschicht des Transistors; und 1009 eine p-Halbleiterschicht, die einen elektrisch durchbrechbaren pn-Übergang bildet, der zwischen der Sourceschicht und der Bitleitung angeordnet ist. Die Fig. 59, 60, 61 und 62 sind jeweils Querschnitte ent lang von Linien X&sub1; - X&sub1;', X&sub2; - X&sub2;', X&sub3; - X&sub3;' und Y - Y' In Fig. 59 bezeichnet das Bezugszeichen 1012 ein p-Si- Substrat mit einem Widerstand von beispielsweise einigen &Omega; cm; 1013 eine vergrabene p&spplus;-Schicht; 1014 eine Feldoxidschicht; 1015 einen Zwischenschicht-Isolator, der aus PSG, BPSG, SiN oder SiON bestehen kann; 1016 eine p-Schicht, die unmittelbar unter dem Drainbereich bereitgestellt ist; 1017 eine n&spplus;-Drainschicht mit hoher Konzentration; und 1018 eine Zwischenverbindung für eine Drain-Leistungsversorgung, die über einen Kontaktbereich 1019 mit der Drainschicht 1017 verbunden ist. Die in Fig. 58 gezeigte Drainschicht 1006 entspricht der in Fig. 59 gezeigten n&spplus;-Drainschicht mit hoher Konzentration 1017. Der in Fig., 58 gezeigte Kontaktbereich 1005 entspricht dem in Fig. 59 gezeigten Kontaktbereich 1019. In Fig. 59 ist die Darstellung einer Fassivierungsschicht weggelassen.
  • Fig. 60 ist ein Querschnitt des Gatebereichs des Transistors in der Speicherzelle.
  • In Fig. 60 bezeichnet das Bezugszeichen 1021 einen Kanalbereich, der aus einem Halbleiter besteht mit einer Verunreinigungskonzentration von beispielsweise 5 x 10¹&sup4; bis 5 x 10¹&sup6; cm&supmin;³; und 1022 eine Gate-Isolatorschicht, die etwa 60 Å bis 250 Å dick ist, obwohl die Dicke derselben in Übereinstimmung mit der Länge des Gates geändert werden muß.
  • Die Gate-Isolatorschicht 1022 kann eine Si-Oxidschicht, eine SiON-Schicht oder eine laminierte Schicht aus SiO&sub2; und SiON sein. Das Bezugszeichen 1023 bezeichnet eine Gate-Elektrode mit einer niedrig resistiven Struktur mit einer Austrittsarbeit, die eine gewünschte Schwelle des Transistors gewährleistet, wie etwa eine Polyzid-Struktur, in der eine obere, aus WxSi1-x bestehende Schicht auf einem p&spplus;-Polysiliziumsubstrat ausgebildet ist: 1024 eine Zwischenverbindung für die Drain- Leistungsversorgung, die der in Fig. 58 gezeigten Zwischenverbindung entspricht; und 1025 eine Zwischenver bindung für die Bitleitung, die der in Fig. 58 gezeigten Zwischenverbindung 1002 entspricht. Wie in Fig. 60 gezeigt, wird der Kanalbereich 1021 durch die Gate- Isolatorschicht 1022 und die p-Schicht 1016 definiert. Daher ist die Kanaibreite dieses Transistors 2d&sub1; + d&sub3;. Die Dicke des Abschnitts der Gate-Isolatorschicht, die sich unter dem Kanalbereich 1021 befindet, ändert sich auf die durch 1026 gemäß Fig. 60 angegebene Art und Weise infolge des Feldoxidationsvorgangs und ist vergleichsweise schwer zu steuern. In diesem Transistor jedoch wird er, da der tatsächlich aktivierte Kanalbereich durch den sich unter dem Kanalbereich befindenden p-Bereich bestimmt wird, jedoch nicht durch Änderungen der Dicke der isolierenden Gateschicht beeinträchtigt, und Schwankungen in den Transistoren sind stark verringert.
  • Fig. 61 ist eine Querschnittsansicht eines Sourcebereichs des Transistors in der Speicherzelle. In Fig. 61 bezeichnet das Bezugszeichen 1030 einen n&spplus;-Si-Bereich, welcher den Sourcebereich bildet; 1031 eine Dünnschicht, die auf dem Sourcebereich angeordnet ist und deren Durchbruch und Nichtdurchbruch jeweils den leitenden und den nichtleitenden Zustand des Speicher bestimmen; und 1032 eine Bitleitungs-Zwischenverbindun&sub9;, die über einen Kontaktbereich 1033 mit der Dünnschicht 1031' verbunden ist. In diesem Ausführungsbeispiel ist die Dünnschicht eine p-Halbleiterschicht. Diese kann jedoch aus SiO&sub2;, SiON oder einer larninierten Schicht aus SiO&sub2; und SiN bestehen. Aluminiumoxid und Tantaloxid können ebenfalls verwendet werden.
  • Fig. 62, die den Querschnitt entlang der Linie Y - Y' in Fig. 58 zeigt, wird ebenfalls erklärt.
  • In Fig. 62 sind Teile, die gleich Teilen sind, welche in den vorstehend beschriebenen Figuren gezeigt sind, mit denselben Bezugszeichen bezeichnet; die Beschreibung derselben wird daher weggelassen.
  • Wie in Fig. 62 gezeigt, ist ein Drainbereich 2000 als gemeinsamer Drainbereich zweier MOSFETs ausgebildet. Dies ermöglicht, daß zwei Zellen die gemeinsame Leistungsversorgungsleitung teilen und erhöht infolgedessen den Integrationsgrad des Speichers. Die Gateelektrodenstruktur in dem in Fig. 62 gezeigten Querschnitt ist ähnlich der üblicher MOSFETs. Jedoch ist gemäß dem Querschnitt der Fig. 60, der senkrecht zu dem in Fig. 62 gezeigten Querschnitt ist, die Gate-Elektrode derart angeordnet, daß sie den Seitenwandabschnitten gegenüberliegt.
  • Darüber hinaus wird, obwohl die Gate-Elektrode oberhalb des oberen Abschnitts angeordnet ist, dann, falls die Beziehung zwischen d&sub1; und d&sub3;, gezeigt in Fig. 60, anhand der Gleichung
  • d&sub3; < d&sub1; (1)
  • ermittelt wird, und zwar auch dann, wenn die Gatespannung zunimmt, das Potential des Kanalbereichs von beiden Seiten desselben erhöht, so daß infolgedessen das elektrische Feld in dem Kanalbereich im Vergleich zu dem allgemeinen MOSFET begrenzt werden kann. Außerdem finden Potentialänderungen über den gesamten Kanalbereich hinweg statt. Demzufolge kann dann, wenn der Transistor eingeschaltet wird, ein großer Strom fließen, und ein großes Treibvermögen kann erhalten werden.
  • Fig. 63 ist ein Schaltungsdiagramm eines Halbleiter speichers mit 3 x 3 Zellen gemäß dem fünfzehnten Ausführungsbeispiel der Erfindung.
  • Die einzelne Zelle weist einen Adressierungstransistor 1040 und ein Speicherelement 1041 auf. Das Speicherelement 1041' bildet einen pn-Übergang und wirkt infolgedessen als Gleichrichter, bevor ein Durchbruch stattfindet, wirkt jedoch nicht als Gleichrichter, nachdem ein Durchbruch stattgefunden hat.
  • Die Bezugszeichen 1001, 1001' und 1001' ' bezeichnet Wortleitungen, die mit den Gates der FETs verbunden sind.
  • 1002, 1002' und 1002' ' bezeichnen Bitleitungen, die mit einer Seite jedes der Speicherelernente verbunden sind.
  • 1003, 1003' und 1003 '' bezeichnen Leistungsversorgungsleitungen. Der Speicher kann - als periphere Schaltungen - auch eine Bitleitungs-Spannungseinstellschaltung 1042 zum Einstellen der Spannung jeder der Bitleitungen auf eine Referenzspannung, eine Wortleitungs-Einstellschaltung 1043, eine Auswahlsignal-Erzeugungsschaltung 1044 zum Erzeugen eines Signals zum sequentiellen Auswählen der Bitleitungen, Pitleitungs-Auswahlschaltungen 1045, 1045' und 1045' ', einen Schalter 1046 zum Zurücksetzen einer Bitleitungs-Ausleseleitung 1048 und einen Verstärker 1047 umfassen.
  • Nachstehend wird die Funktionsweise des vorstehend beschriebenen Halbleiterspeichers beschrieben.
  • Zunächst wird der Schreibvorgang erklärt. Dieser Vorgang besteht in den folgenden vier Hauptvorgängen.
    • (1) Schreibvorgang Teil 1: (Vorladen der Bitleitungen)
  • Die Spannung auf den Bitleitungen wird durch die Spannungseinstelischaltung 1042 auf die Referenzspannung VDD eingestellt. Demzufolge besteht keine Potentialdifferenz zwischen den Leistungsversorgungsleitungen und den Bitleitungen. Infolgedessen wird ungeachtet des an die Wortleitungen angelegten Potentials kein Potential erzeugt oder fließt kein Strom zwischen dem Sourcebereich und dem Drainbereich des FETs, und ein Durchbruch der isolierenden Schicht 1041 tritt nicht auf. Die an die Bitleitungen angelegte Vorspannungsspannung kann gleich der oder nicht gleich der Leistungsversorgungsspannung sein. Wenn die Vorspannung nicht gleich der Leistungsversorgungsspannung ist, wird eine Spannung eingestellt, die zu keinem Durchbruch des isolierenden Schichtbereichs und daher zur Leitung führt. Eine Spannung zwischen 1 und 5 V wird als VDD zu geführt.
    • (2) Schreibvorgang Teil 2 (Entladung der Wortleitungen)
  • Die Spannung auf allen der Wortleitungen wird auf eine ersten Erd- oder Massespannung VGND1 festgelegt, beispielsweise auf 0 Volt. Dies vermeidet das Mischen eines Signals aufgrund von Übersprechen in die Wortleitungen, die zu der Wortleitung benachbart sind, auf welcher ein Schreibvorgang stattfindet.
    • (3) Schreibvorgang Teil 3: (Auswahl einer Schreibwortleitung)
  • Unter der Annahme, daß das aktuelle Schreibbit die Zelle in der zweiten Zeile und in der zweiten Spalte mit der in Fig. 63 gezeigten, oberen linken Zelle als Ursprung repräsentiert, ist das Schreibbit auf der in Fig. 63 gezeigten Wortleitung 1001' präsent. Daher wird das Potential auf der Wortleitung 1001' auf VG eingestellt, welches ausgedrückt wird durch:
  • VGND1 < VG < VGB (2)
  • worin VGB eine Gate-Isolatorschicht-Durchbruchspannung ist.
    • (4) Schreibvorgang Teil 4: (Auswahl einer Bitleitung)
  • Die Spannung auf der Bitleitung, die der Schreibzelle entspricht, welche auf der ausgewählten Zeile präsent ist, wird auf die Massespannung eingestellt. Da alle der auf der ausgewählten Leitung liegenden FETs eingeschaltet wurden, bewirkt das Anlegen der Massespannung, daß eine hohe Spannung an die isolierende Schicht angelegt wird, die zu einem Bruch der isolierenden Schicht und infolgedessen zu Leitung führt. Wenn der Schreibvorgang abgeschlossen ist, fließt ein Strom zwischen der Bitleitung und der Wortleitung. Infolgedessen ist es wünschenswert, daß die Auswahl der Bitleitungen zeilenweise erfolgt. Es ist jedoch ebenfalls möglich, einen Schreibvorgang gleichzeitig auf einer Vielzahl von Zeilen durchzuführen.
  • Als nächstes wird der Auslesevorgang erklärt. Dieser Vorgang besteht aus den folgenden vier Hauptvorgängen.
    • (1) Auslesevorgang Teil 1: (Vorladen der Bitleitungen)
  • Eine Vorladung der Bitleitungen erfolgt auf dieselbe Art und Weise wie bei dem Schreibvorgang, um zu vermeiden, daß der Auslesevorgang einen Schreibvorgang über die Bit ausführt, für welche kein Schreibvorgang durchgeführt wurde. Die zum Vorladen angelegte Spannung ist gleich der Versorgungsspannung VDD.
    • (2) Auslesevorgang Teil 2 (Entladen der Wortleitungen)
  • Die Spannung auf sämtlichen Wortleitungen ist auf die zweite Massespannung VGND2 fixiert. Die Spannung VGND2 und die erste Massespannung VGND1 folgen dem folgenden Zusammenhang:
  • VGND1 < VGND2 (3)
    • (3) Auslesevorgang Teil 3 (Auswahl einer Lesezeile)
  • Die Spannung auf der Wortleitung, auf welcher der Auslesevorgang durchzuführen ist, wird auf die durch die Gleichung (2) definierte Spannung VG festgelegt, um die sich auf dieser Zeile befindenden FETs einzuschalten.
    • (4) Auslesevorgang Teil 4 (Zurücksetzen der Bitleitungs-Ausleseleitung)
  • Die Bitleitungs-Ausleseleitung 1043 wird durch den Schalter 1046 zurückgesetzt. Die Rücksetzspannung, die durch die mit dem Schalter 1046 verbundene Leistungsversorgungsquelle bestimmt wird, ist VGND2. Danach wird der Schalter 1046 ausgeschaltet, um die Bitleitungs-Ausleseleitung erdfrei zu machen.
    • (5) Auslesevorgang Teil 5 (Auswahl einer Bitleitung)
  • Das Gate des ausgewählten Bitleitungs-Auswahlschalters wird durch die Bitleitungs-Sequentiellauswahl-Signalerzeugungsschaltung 1044 angehoben, um den Schalter einzuschalten und diesen dadurch mit der Bitleitungs- Ausleseleitung zu verbinden. Falls die ausgewählte Zelle nicht vorhanden ist, konvergiert die Spannung auf der Ausleseleitung in den durch
  • gegebenen Wert, worin CBIT die Kapazität der Bitleitung und COUT die Kapazität der Ausleseleitung sind.
  • Falls die ausgewählte Zelle vorhanden ist und sich die isolierende Schicht in einem leitenden Zustand befin det, wird die Ausleseleitung über den Transistor mit der Leistungsversorgungsspannung VDD verbunden, so daß somit die Spannung auf der Ausleseleitung in VDD konvergiert Diese beiden Spannungsstufen werden dazu verwendet, zu bestimmen, ob die geschriebene Zelle (Bit) vorhanden ist oder nicht. Die Spannung auf der Ausleseleitung wird durch den Verstärker 1047 erfaßt. In dem Auslesevorgang, der auf die in der vorstehend beschriebene Art und Weise durchgeführt wird, bestimmt - im Falle eines geschriebenen Zustands - die Zeit, die be nötigt wird, damit die Spannung auf der Ausleseleitung in VDD konvergiert, die Auslesegeschwindigkeit. Je größer die Kapazität des Speichers, desto größer die Kapazität der Bitleitung und der Bitleitungs-Ausleseleitung. Somit ist die Art, in der diese großen Kapazitäten gesteuert werden, der Schlüssel zu einer Erhohung der Auslesegeschwindigkeit. Die vorstehend beschriebene, feine Transistorstruktur mit einem großen Treibver mögen ist in diesem Sinn daher sehr effektiv.
  • In diesem Referenzbeispiel werden zwei Arten von geerdeten Spannungen oder Massespannungen verwendet, so daß der Auslesevorgang keinen Zusammenbruch der isolierenden Schicht bewirkt. D.h., ein Unterschied in den an den beiden Enden der isolierenden Schicht während des Auslesevorgangs angelegten Spannungen ist kleiner als bei dem Schreibvorgang.
  • Nachstehend wird das Herstellungsverfahren des fünfzehnten Ausführungsbeispiels unter Bezugnahme auf die Fig. 64 bis 68 beschrieben. Die Fig. 64 bis 67 sind Querschnitte entsprechend Fig. 60. Fig. 68 entspricht Fig. 62.
  • Zunächst werden Boron-Ionen in die Oberfläche des p- Siliziumsubstrats 1012 injiziert und dann die Aktivierung der Verunreinigungen in der Schicht mit den injizierten Ionen bei etwa 900ºC durchgeführt. Nachdem die p&supmin;-Schicht 1013 mit hoher Konzentration erzeugt worden ist, wird der Wafer gewaschen und in einer Einrichtung zum epitaxialen Wachsen plaziert. In der Einrichtung werden die natürliche oxidierte Schicht, die sich auf der Oberfläche gebildet hat, durch Reduktion von Silan entfernt und dann die 2 µm dicke p-Schicht 1016 und die 0,5 µm dicke p&supmin;-Schicht 1021 bei einer niedrigen Temperatur von 850ºC sequentiell aufgewachsen. Epitaxiales Wachstum bei niedriger Temperatur beschränkt das Quellen von Verunreinigungen und stellt eine schnelle Verbindung zwischen p&spplus; - p und p - p&supmin; bereit. Die Konzentration der p&spplus;-Schicht beträgt 10¹&sup9; cm&supmin;³. Die Konzentration der p-Schicht beträgt 10¹&sup7;cm&supmin;³. Die Konzentration der p&supmin;-Schicht beträgt 10¹&sup6;cm&supmin;³. Der sich ergebende Wafer wird thermisch oxidiert, um die Siliziumoxidschicht 1060 mit etwa 250 Å zu erzeugen. Danach wird mittels einem CVD-Verfahren, d.h. chemische Abscheidung aus der Dampfphase, die Siliziumnitridschicht 1061 mit der Dikke von etwa 250 Å auf der Siliziumoxidschicht 1060 ausgebildet (Fig. 64).
  • Sodann wird ein reaktiver, anisotropischer Ätzvorgang auf dem Wafer durchgeführt ausgenommen auf dem Transistorbildungsbereich unter Verwendung eines Resists als Maske, um die Siliziumnitridschicht 1061, die Siliziumoxidschicht 1060, die p&supmin;-Schicht 1021 und die p-Schicht 1016 vertikal zu entfernen. Das Ende der durch den Ätzvorgang gebildeten Rille ist so tief wie entweder die p-Schicht oder die p&spplus;-Schicht. Entsprechend einem Vorteil dieser Struktur ist es nicht erforderlich, die Tiefe der Rille genau zu steuern. Sodann wird das für den Strukturierungsvorgang verwendete Resist entfernt. Nach dem Waschen des Wafers wird eine Siliziumoxidschicht 1062 mit einer Dicke von etwa 250 Å auf der Fläche, an der Si freiliegt, ausgebildet. Danach wird eine Siliziumnitridschicht mittels einem CVD- Verfahren auf der gesamten Oberfläche abgeschieden und nur die auf einer Bodenfläche 1063 vorhandene Siliziumnitridschicht wird durch den anisotropen Siliziumnitridschicht-Ätzvorgang entfernt, wie in Fig. 65 gezeigt. Zu diesem Zeitpunkt bleibt eine auf Si-Säulen ausgebildete Siliziumnitridschicht 1064 zurück, weil diese aus zwei Schichten bestehen (Fig. 65).
  • Sodann wird eine pyrogene Oxidation auf dem Wafer bei etwa 900ºC durchgeführt, um die Oberfläche, auf der keine Siliziumnitridschicht ausgebildet ist, selektiv zu oxidieren. Dieser Prozeß bildet eine feldoxidierte Schicht 1014, wie in Fig. 66 gezeigt. Dieser Feldoxidationsprozeß deformiert den Siliziumsäulenbereich I, wie durch 1065 angegeben. Jedoch ist der deformierte Bereich entweder die p-Schicht 1016 oder die p&spplus;-Schicht 1013 und ist daher nicht von der Deformation betroffen (Fig. 66).
  • Sodann werden die zur selektiven Oxidation verwendete Siliziumnitridschicht 1066 und die Oxidpolsterschicht 1067 entfernt. Nachdem die freiliegende Si-Oberfläche gewaschen ist, wird die Gateoxidschicht 1022 durch thermische Oxidation erzeugt. Danach wird kontinuierlich Polysi W (Wolfram) abgeschieden und dann eine aus p&spplus;-Polysiliziurn, W1-xSix und W bestehende Gate-Elektrode durch Injektion von Boron-lonen aus der W-Oberfläche und anschließendem Versiegeln ausgebildet. Der Abstand zwischen den einander gegenüberliegenden Gatebereichen des Transistors dieser Bauart beträgt 0,1 µm. Somit wird der Transistor durch Steuern des gesamten Potentials des Kanalbereichs durch die Gatespannung ein- und ausgeschaltet. Infolgedessen wird dessen Schwelle, die gegenüber der eines herkömmlichen MOSFETs verringert ist, durch das Vorhandensein der p&spplus;-Schicht 1068 erhöht. Ein W-Metall 1069, welches auf dem oberen Abschnitt der Gate-Elektrode ausgebildet ist, verringert den Widerstand der Wortleitungen.
  • Nach der Strukturierung der Gate-Elektrode wird eine n&spplus;-Schicht diffundiert unter Verwendung des Gates als Maske, um die Sourceschicht 1030 und die Drainschicht 1017 auszubilden.
  • Sodann wird, wie in Fig. 67 gezeigt, der Zwischenschicht-Isolator 1015 planiert. Die Planierung der isolierenden Schicht 1015 wird erreicht durch eine Kombination aus Abscheidung von Tetraethyl-Orthosilikat (TEOS) und Zurückätzen.
  • Sodann wird, wie in Fig. 68 gezeigt, ein Kontaktloch 1070 nur in dem Sourcebereich 1030 ausgebildet. Die Si- Oberfläche wird nur durch das Kontaktloch 1070 freigelegt. Eine p&spplus;-Schicht mit einer Dicke von 400 - 800 Å wird mittels einem LPCVD-Verfahren nur in dem Bereich des Kontaktlochs ausgebildet. Darauffolgend werden die Leistungsversorgung und die Bitleitungs-Zwischenverbindungen strukturiert und dann eine Passivierungsschicht aufgebracht, mit der die Herstellung der Zelistruktur abgeschlossen ist. Wie in Fig. 69 gezeigt, ist die Spannungsversorgung mit dem n&spplus;-Drainbereich 1017 verbunden, der zwei links und rechts des Drainbereichs angeordneten Speicherzellen gemeinsam ist. In diesem Ausführungsbeispiel wurde der n-Kanal MOSFET beschrieben. Jedoch kann mittels demselben Prozeß auch ein p-Kanal- MOSFET hergestellt werden, wenn der Leitungstyp umgekehrt wird. Somit kann die periphere Schaltung als eine CMOS-Struktur hergestellt werden, die aus einem n- Kanal-MOSFET und einem p-Kanal-MOSFET besteht.
  • Wie der vorstehenden Beschreibung entnehmbar ist, ist das fünfzehnte Ausführungsbeispiel der Erfindung derart ausgebildet, daß ein leitender Zustand und ein nichtleitender Zustand durch Durchbrechen bzw. nicht Durchbrechen eines pn-Übergangs erhalten werden, und nicht derart ausgebildet, daß eine kleine Menge gespeicherter elektrischer Ladungen ausgelesen wird, wie dies bei den herkömmlichen DRAM und EEPROM der Fall ist. Daher kann selbst dann, wenn der Feinverarbeitungsgrad erhöht wird, ein Auslesevorgang bei einem hohen Signal-Rausch- Verhältnis bereitgestellt werden. Darüber hinaus erfolgt das Auslesen unter Verwendung eines Transistors mit einer neuen Struktur. Da dieser Transistor eine feine Struktur und ein großes Treibvermögen hat, können eine hohe Packungsdichte und ein schnelles Auslesen erzielt werden.
  • Darüber hinaus teilen die beiden Speicherzellen die einzelne Spannungsquelle, so daß hierdurch ein höherer Integrationsgrad erzielt werden kann.
    • (Sechzehntes Ausführungsbeispiel)
  • Nachstehend wird ein sechzehntes Ausführungsbeispiel der Erfindung unter Bezugnahme auf Fig. 69 beschrieben. Teile, die gleich Teilen der Fig. 58 sind, sind mit denselben Bezugszeichen bezeichnet; die Beschreibung derselben wird daher weggelassen.
  • In dem sechzehnten Ausführungsbeispiel der Erfindung sind die Speicherzellen- Leistungsversorgungsleitungen auf der linken und der rechten Seite der Leistungsversorgungsleitung 1003 angeordnet, wie in Fig. 69 gezeigt, so daß infolgedessen und anders als im Fall des fünfzehnten Ausführungsbeispiels, in dem eine Leistungsversorgungsleitung von den beiden Speicherzellen geteilt wird, eine Leistungsversorgungsleitung von den vier Speicherzellen geteilt wird.
  • Somit kann die benötigte Anzahl von Leistungsversorgungsleitungen von einer Leitung pro 2n Speicherzellen auf eine Leitung pro 4n Speicherzellen verringert werden, und die für die Leistungsversorgungsleitungen benötigten Zwischenverbindungen können zahlenmäßig verringert werden. Demzufolge kann eine Speicherzelle mit einer kleineren Chipfläche und einem höheren Integrationsgrad bereitgestellt werden. Darüber hinaus ist der Zwischenverbindungs-Widerstand ausreichend klein, weil die Leistungsversorgungsleitungen 1003 und 1003' aus Al bestehen.
    • (Siebzehntes Ausführungsbeispiel)
  • Nachstehend wird ein siebzehntes Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 70 bis 72 beschrieben.
  • Teile, die gleich in den Fig. 58 und 62 gezeigten Teilen sind, sind mit denselben Bezugszeichen bezeichnet; die Beschreibung derselben wird daher weggelassen.
  • In den Fig. 70 und 71 bezeichnet das Bezugszeichen 1080 eine Al-Zwischenverbindung für die Leistungsversorgungsleitung; 1081 einen Kontaktabschnitt zwischen der Al-Zwischenverbindung und einem n&spplus;-Schicht-Substrat; 1082 einen Kontaktabschnitt zwischen dem n&spplus;-Schicht- Substrat und der Al-Zwischenverbindung, die die Leistungsversorgungsleitung ist; 1083 eine auf dem Substrat ausgebildete Siliziumoxidschicht; und 1084 eine in dem Substrat ausgebildete n&spplus;-Schicht.
  • In diesem Ausführungsbeispiel, wie in den Fig. 70 und 71 gezeigt, ist die durch die n&spplus;-Schicht 1084 gebildete Leistungsversorgungsleitung 1003 durch den Kontakt 1082 mit der Al-Zwischenverbindung verbunden. Da die Leistungsversorgungsleitung durch die n&spplus;-Schicht 1084 ge bildet wird, ist es nicht erforderlich, die Al-Zwischenverbindung als Lei stungsversorgungsleitung vorzu -sehen. Demzufolge kann eine Strukturierung der Al- Zwischenverbindung entfallen und ein höherer Integrationsgrad erreicht werden. Darüber hinaus kann der Grad der Freiheit des Strukturentwurfs erhöht werden, da die Al-Zwischenverbindung mit einer gewünschten Speicherzelle verbunden werden kann.
  • Alternativ, wie in Fig. 72 gezeigt, kann eine mit dem Drainbereich 1017 verbundene Al-Zwischenverbindung mit der Leistungsversorgungsleitung verbunden sein. In diesem Fall weist eine Leistungsversorgungsleitung 1018 aufgrund des Vorhandenseins einer Oxidschicht 1083 eine geringe Zwischenverbindungskapazität und einen geringen Zwischenverbindungs-Widerstand auf. Dies erlaubt die Bereitstellung eines schnellen Speichertransistors.
    • (Achtzehntes Ausführungsbeispiel)
  • Nachstehend wird ein achtzehntes Ausführungsbeispiel der Erfindung unter Bezugnahme auf Fig. 73 beschrieben.
  • Teile, die gleich in Fig. 62 gezeigten Teilen sind, sind mit denselben Bezugszeichen bezeichnet; die Beschreibung derselben wird daher weggelassen.
  • In Fig. 73 bezeichnet das Bezugszeichen 1081 einen Kontakt zu einer Substrat-n&spplus;-Schicht; 1084 eine in dem Substrat ausgebildete n&spplus;-Schicht; 1085 eine mit einer Leistungsversorgungsleitung verbundene Al-Zwischenver bindung; 1086 eine Al-Zwischenverbindung, die die Leistungsversorgungsleitung bildet; und 1087 einen Kontakt zwischen Speicherzellen-Drainbereichen und der Al-Leistungsversorgungsleitung.
  • In diesem Ausführungsbeispiel, wie in Fig. 73 gezeigt, ist in dem Drainbereich 1017 vergrabenes Al-artiges Metall mit der Leistungsversorgungsleitung 1086 verbunden. In diesem Ausführungsbeispiel besteht, da die Drainbereiche der Speicherzellentransistoren mit der gemeinsamen Al-Zwischenverbindung verbunden sind, welche wiederum mit der Leistungsversorgungsleitung verbunden ist, die Leistungsversorgungsleitung aus nur der Al-Zwischenverbindung, so daß infolgedessen der Zwischenverbindungs-Widerstand der Leistungsversorgungsleitung minimiert werden kann. Sowohl die mit der Leistungsversorgungsleitung verbundene Al-Zwischenverbindung als auch die Al-Zwischenverbindung, die als die Leistungsversorgungsleitung dient, werden mittels einem CVD-Verfahren ausgebildet, welches Dimethyl-Aluminiumhydrid und H&sub2; verwendet. Al-artiges Zwischenverbindungsmaterial wird vergraben, um die Zwischenverbindung herzustellen.
  • Somit führt die Nutzung der Al-CVD-Technologie bei der Herstellung der Leistungsversorgungsleitung dazu, daß die Leistungsversorgungsleitung mit einem minimalen Zwischenverbindungs-Widerstand angeordnet werden kann. Infolgedessen kann ein schneller Speicherzellentransistor bereitgestellt werden.
  • Gemäß den vorstehenden fünfzehnten bis achtzehnten Ausführungsbeispielen werden ein leitender Zustand und ein nichtleitender Zustand durch Durchbrechen bzw. Nichtdurchbrechen eines Speicherelements, beispielsweise eines pn-Übergangs, herbeigeführt, so daß infolgedessen Signale mit einem hohen Signal/Rauschverhältnis ausgelesen werden können. Es ist daher möglich, einen hoch zuverlässigen Speicher mit einer niedrigen Fehlerrate bereitzustellen.
  • Darüber hinaus können, da eine Vielzahl von Speicherzellentrans istoren eine gemeinsame Leistungsversorgungsleitung verwenden, ein Zwischenverbindungsmetall mit einem kleinen Widerstand verwendet und ein höherer Integrationsgrad und eine schnellere Aktivierung des Speichers erzielt werden.

Claims (14)

1. Transistor mit isoliertem Gate, umfassend
eine Vielzahl von Hauptelektrodenbereichen (1017, 1030);
einen Kanalbereich (1021) zwischen der Vielzahl der Hauptelektrodenbereiche (1017, 1030); und
eine Gate-Elektrode (1023) auf dem Kanalbereich (1021) mit einem zwischenliegend angeordneten Gate- Isolatorfilm (1022); wobei die Gate-Elektrode (1023) zumindest zwei gegenüberliegende Abschnitte aufweist;
dadurch gekennzeichnet, daß
ein Isolationsbereich (1014) auf einem Einkristall- Halbleitersubstrat (1012) ausgebildet ist, wobei der Isolationsbereich (1014) eine öffnung aufweist, an der eine Fläche des Substrats (1012) exponiert ist;
ein einkristalliner Halbleiterbereich (1016) im Innern der öffnung und in Kontakt mit dem Kanalbereich (1021) stehend vorgesehen ist, wobei der Halbleiterbereich (1016) denselben Leitungstyp wie der Kanalbereich (1021) und eine höhere Verunreinigungskonzentration als der Kanalbereich (1021) aufweist;
die Vielzahl der Hauptelektrodenbereiche (1017, 1030) über dem Isolationsbereich (1014) ausgebildet ist;
der Kanalbereich (1021) über dem Halbleiterbereich (1016) ausgebildet ist; und
der Transistor in einem Zustand, in dem der Halbleiterbereich (1016) auf einer vorbestimmten Spannung gehalten wird, aktiviert ist.
2. Halbleitereinrichtung mit einem Transistor mit isoliertem Gate nach Anspruch 1, dadurch gekennzeichnet, daß ein elektrisch zerstörbares Speicherelement (1041) auf einem der Hauptelektrodenbereiche (1017, 1030) vorgesehen ist.
3. Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß eine Datenspeicherung durch Zerstören des Speicherelements (1041) erfolgt.
4. Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Gate-Elektrode (1023) und der Halbleiterbereich (1016) in Kombination zumindest vier Flächen des Kanalbereichs (1021), die in einer Richtung verlaufen, in der die Hauptelektrodenbereiche (1017, 1030) mit dem Kanalbereich (1021) verbunden sind, einschließen.
5. Halbleitereinrichtung nach Anspruch 2, gekennzeichnet durch einen zweiten Halbleiterbereich (1080), der auf der Seite des Kanalbereichs (1021) vorgesehen ist, die von dem Halbleiterbereich (1016) abliegt, wobei der zweite Halbleiterbereich (1080) denselben Leitungstyp wie der Kanalbereich (1021) und eine höhere Verunreinigungskonzentration als der Kanalbereich (1021) aufweist.
6. Halbleitereinrichtung nach Anspruch 2, gekennzeichnet durch einen dritten Halbleiterbereich (1085) zwischen den Hauptelektrodenbereichen (1017, 1030) und dem Kanalbereich (1021), wobei der dritte Halbleiterbereich (1085) denselben Leitungstyp wie die Hauptelektrodenbereiche (1017, 1030) und eine niedrigere Verunreinigungskonzentration als die Hauptelektrodenbereiche (1017, 1030) aufweist.
7. Halbleitereinrichtung nach Anspruch 2, gekennzeichnet durch eine Verbindungsleitung (1024) für eine Leistungsversorgung, die entlang der Source- und Drain- Richtung des Transistors verläuft.
8. Halbleitereinrichtung nach Anspruch 2, gekennzeichnet durch eine Verbindungsleitung (1018) für eine Leistungsversorgung, die in einer Richtung angeordnet ist, die die Source- und Drain-Richtung des Transistors kreuzt.
9. Verfahren zur Herstellung einer Halbleitereinrichtung, gekennzeichnet durch die Schritte:
Erzeugen eines Isolationsbereichs (1014) auf einem Einkristall-Halbleitersubstrat (1012), wobei der Isolationsbereich (1014) eine Öffnung, an der eine Fläche des Substrats (1012) exponiert ist, und einen zurückversetzten Abschnitt, dessen Durchmesser größer ist als der der Öffnung, aufweist;
Erzeugen eines einkristallinen Halbleiterbereichs (1016) im Innern der Öffnung und des zurückversetzten Abschnitts; und
Erzeugen eines Halbleiter-Elements, dessen aktivierte Bereich zumindest Teil des einkristallinen Halbleiterbereichs (1016) ist.
10. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der Halbleiterbereich (1016) durch epitaxiales Wachstum aus der Dampfphase, welches als Kristallkeim die an der Öffnung exponierte Oberfläche des Einkristall-Halbleitersubstrats (1012) verwendet, erzeugt wird.
11. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der Halbleiterbereich (1016) durch epitaxiales Wachstum aus fester Phase aus einem in der Öffnung und dem zurückversetzten Bereich ausgebildeten Nicht-Einkristall-Halbleiterbereich erzeugt wird.
12. Halbleitereinrichtung mit einer Vielzahl von Transistoren mit isoliertem Gate nach Anspruch 1, dadurch gekennzeichnet, daß in jedem der Transistoren mit isoliertem Gate:
die Vielzahl der Hauptelektrodenbereiche (1017, 1030) einen Source-Bereich (1030) und einen Drain-Bereich (1017) umfaßt; und
der Kanalbereich (1021) zwischen dem Source-Bereich (1030) und dem Drain-Bereich (1017) angeordnet ist;
ein Speicherelement (1041) vorgesehen ist, welches durch auf dem Source-Bereich (1030) jedes der Vielzahl von Transistoren bereitgestellte elektrische Mittel zerstörbar ist; und
der Drain-Bereich (1070) der Vielzahl von Transistoren gemein ist.
13. Halbleitereinrichtung mit einem Transistor mit isoliertem Gate nach Anspruch 1, dadurch gekennzeichnet,
die Vielzahl der Hauptelektrodenbereiche einen ersten (1030), einen zweiten (1017) und einen dritten Hauptelektrodenbereich umfaßt;
der Kanalbereich (1021) zwischen dem ersten (1030) und dem zweiten (1017) Hauptelektrodenbereich angeordnet ist;
ein weiterer Kanalbereich zwischen dem zweiten (1017) und dem dritten Hauptelektrodenbereich vorgesehen ist, wobei der Kanalbereich (1021) und der weitere Kanalbereich auf dem Halbleiterbereich (1016) ausgebildet sind, der auf einer Fläche eines Halbleitersubstrats (1012) angeordnet ist; und
eine weitere Gate-Elektrode auf dem weiteren Kanalbereich vorgesehen ist mit einem dazwischenliegend ange( 10 ordneten weiteren Gate-Isolationsfilm, wobei die weitere Gate-Elektrode gegenüberliegende Abschnitte aufweist, zwischen welchen der weitere Kanalbereich liegt.
14. Halbleitereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Halbleitereinrichtung eine Vielzahl der Transistoren mit isoliertem Gate aufweist, die in einer Matrix angeordnet sind und die eine erste Zeilenleitung (1001') zum Verbinden der Gate-Elektroden (1023) auf einer vorbestimmten Zeile miteinander, eine zweite Zeilenleitung (1001) zum Verbinden der Elektroden des weiteren Gates auf einer vorbestimmten Zeile miteinander, eine erste Spaltenleitung (1003, 1003') zum Verbinden der zweiten Hauptelektrodenbereiche (1017) auf einer vorbestimmten Spalte miteinander, und eine zweite Spaltenleitung (1002, 1002') zum Verbinden des ersten (1030) und des dritten Hauptelektrodenbereichs auf einer vorbestimmten Spalte miteinander aufweist.
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