JPH08212274A

JPH08212274A - 半導体装置及びこれを用いた信号処理システム及び演算方法

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Publication number: JPH08212274A
Application number: JP7016019A
Authority: JP
Inventors: Takeshi Ichikawa; 武史市川; Mamoru Miyawaki; 守宮脇
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-02-02
Filing date: 1995-02-02
Publication date: 1996-08-20
Also published as: US6049235A

Abstract

(57)【要約】【目的】アナログ信号の算術演算を容易に行うことが
でき、小規模回路で高速、低消費電力化に寄与すること
を目的とする。【構成】多入力端子に容量が接続され、該各容量の一
方の端子が共通接続されてセンスアンプに入力される半
導体装置において、上記共通接続される容量に入力する
多入力端子の少なくとも１つ以上の端子と容量の間には
アナログ信号処理回路が接続され、かつ共通接続された
容量端子をリセットする手段を有することを特徴とす
る。また半導体装置を複数個有して、信号処理する信号
処理システムであることを特徴とする。さらに、半導体
装置による演算方法であって、多入力端子のうち少なく
とも１つの端子について、入力端子に接続された容量の
共通接続されていない側の電位が、リセット期間中の電
位とセンシング期間中の電位とは無相関であることを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列演算処理を行う半導
体装置及びそれを用いた信号処理システム及び該半導体
装置を用いた演算方法に関するものである。

【０００２】

【従来の技術及び問題点】従来、並列演算処理を行う半
導体装置においては、並列演算する信号数が増大するに
つれて、回路規模が級数的に増大し、製造コストが増加
し、歩留まりが低下することが知られている。そして回
路規模の増大に伴って、配線等の遅延増大や回路内の演
算数の増加により、演算速度が低下するとともに、当該
演算処理のために消費電力が著しく増加するといった問
題点があった。

【０００３】例えば、演算処理の一種である絶対値演算
回路の１例を図１５に示す。図において、アナログ信号
Ａ，Ｂを入力とするＡ／Ｄコンバータ１０１と、信号Ａ
のデジタル値とＢ信号のデジタル値を入力して相互の差
を出力する減算器１０２ー１，１０２ー２と、各減算器
の出力を選択するセレクター１０３と、セレクター１０
３の出力と基準信号とを比較するコンパレータ１０４か
ら構成されて、絶対値演算を行なう。

【０００４】ここで、アナログ信号Ａ，ＢをまずＡ／Ｄ
コンバータ１０１でＡ／Ｄ変換をかけデジタル化し、次
いで減算（ＳＵＢ）演算を行う。このとき信号Ａ，Ｂに
対して、Ａ−Ｂ及びＢ−Ａを行い、その後セレクター
（ＳＥＬ）１０３においてプラス側の信号を取り出す例
である（Ｍ．Ｙａｍａｓｈｉｔａｅｔ．ａｌ．ＩＥＥ
ＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ，ＶＯＬ．２３ＮＯ．４ｐｐ．９
０７，１９８８）。さらにこの値がある値Ｃより大であ
るか小であるか判定するためにはさらにこの後にコンパ
レータ１０４を接続する。

【０００５】しかしながら、動画像等のリアルタイム処
理を行おうとする場合は、画像信号の圧縮・伸張、間引
き・補間、ＤＣＴ・逆ＤＣＴ、量子化・逆量子化など
と、上記演算処理数が極めて多く、よりリアルな画像を
得るためには階調数をより多くとろうとした場合、ｂｉ
ｔ数が増大し、即ち回路規模が級数的に増大し、そのた
め処理スピードが遅くなってしまうという問題点があっ
た。

【０００６】本発明は、上記従来の問題点に鑑み、回路
規模の縮小、演算速度の向上及び消費電力の低減を図る
ことができる半導体装置、それを用いた信号処理システ
ム、及びその演算方法を提供することを目的とする。

【０００７】

【課題を解決するための手段及び作用】本発明による第
１の発明は、多入力端子に容量が接続され、該各容量の
一方の端子が共通接続されてセンスアンプに入力される
半導体装置において、上記共通の容量に入力する多入力
端子の少なくとも１つ以上の端子と容量の間にはアナロ
グ信号処理回路が接続され、かつ共通接続された容量端
子をリセットする手段を有することを特徴とする。上記
構成においてアナログ信号の算術演算を容易に行うこと
ができ、小規模回路で高速、低消費電力化に寄与する大
きな効果がある。

【０００８】本発明による第２の発明は、多入力端子に
容量が接続され、該各容量の一方の端子が共通接続され
たセンスアンプに入力される半導体装置において、多入
力端子の少なくとも２つ以上の端子が各々スイッチを介
して共通接続された容量に接続され、上記共通の容量に
入力する多入力端子の少なくとも１つ以上の端子とスイ
ッチの間にはアナログ信号処理回路が接続され、かつ共
通接続された容量端子をリセットする手段を有すること
を特徴とする。上記構成においてアナログ信号の算術演
算を容易に行うことができ、小規模回路で高速、低消費
電力化に寄与する大きな効果がある。

【０００９】本発明による第３の発明は、該容量、セン
スアンプ、アナログ信号処理回路が同一チップ内にある
ことを特徴とする。

【００１０】本発明による第４の発明は、前記アナログ
信号処理回路がホールド回路であることを特徴とする。

【００１１】本発明による第５の発明は、前記アナログ
信号処理回路が増幅器であることを特徴とする。

【００１２】本発明による第６の発明は、共通接続され
た容量端子をリセットする手段がＭＯＳＦＥＴで、かつ
該リセット手段駆動パルスと逆相パルスを入力する構造
体が同一端子に接続されていることを特徴とする。上記
構成においてより正確にアナログ算術演算を行うことが
でき、小規模回路で高速、低消費電力化に寄与する大き
な効果がある。

【００１３】本発明による第７の発明は、該スイッチ駆
動パルスと逆相のパルスを入力する構造体が該スイッチ
手段と該容量の間の端子に接続されていることを特徴と
する。

【００１４】本発明による第８の発明は、請求項１もし
くは２に記載の半導体装置を用いて、アナログ信号Ａ，
Ｂに対してＡ−Ｂなる減算演算を行うことを特徴とす
る。

【００１５】本発明による第９の発明は、請求項１もし
くは２に記載の半導体装置を複数個有しアナログ信号
Ａ，Ｂに対して絶対値｜Ａ−Ｂ｜＜Ｃなる絶対値演算を
行うことを特徴とする。

【００１６】本発明による第１０の発明は、上記の半導
体装置を用いたことを特徴とする信号処理システムであ
る。

【００１７】本発明による第１１の発明は、半導体装置
の演算方法であって、該多入力端子のうち少なくとも１
つの端子において、入力端子に接続された容量の共通接
続されていない側の電位が、リセット期間中の電位とセ
ンシング期間中の電位では無相関であることを特徴とす
る。

【００１８】本発明による第１２の発明は、共通接続さ
れた容量端子をリセットしている期間中に、上記共通の
容量に接続されたスイッチのうちの１つに少なくともｏ
ｎ状態の期間があり、その後該スイッチがｏｆｆ状態で
かつリセットを終了した後に、共通の容量に接続された
他のスイッチの少なくとも１つがｏｎ状態となり、入力
端子に接続された容量の、共通接続されていない側の電
位がリセット期間中の電位とセンシング期間中の電位で
は無相関であることを特徴とする。

【００１９】

【実施例】

〔実施例１〕本発明による実施例１について、図１の模
式説明図を参照しつつ詳細に説明する。本実施例はアナ
ログ信号Ａ，Ｂがある値δより小さい（Ａ−Ｂ＜δ）こ
とを計算する回路である。

【００２０】同図において、Ｑ１−Ｑ２は入力端子で、
２個の多入力端子である。２０２−１〜２０２−２はキ
ャパシタで、その値は共通でも各々異なっていてもよ
い。２０５はセンスアンプ、２０６はセンスアンプ内の
インバータ、２０４はセンスアンプ内の第２のインバー
タ、２０７はインバータをリセットするためのリセット
スイッチ、２１０はリセット電源、２１１は出力端子、
２０９はキャパシタ２０２の共通接続された一端２００
に寄生する寄生容量を含めた容量を表わしたものであ
る。入力端子Ｑ１と容量２０１ー１の間にはアナログ信
号電圧を増幅する増幅器２４１が接続されている。

【００２１】以下、本実施例の動作を説明する。まず入
力端子Ｑ１にアナログ信号Ｂ（Ｖ）（増幅後の値）の信
号を入れ、一方入力端子Ｑ２にはある値δを入力する。
この状態で、リセットスイッチ２０７をｏｎして、共通
接続された容量端子２００をＶ０例えば２．５（Ｖ）に
リセットする。次いでリセットスイッチ２０７をｏｆｆ
した後、Ｑ１，Ｑ２にそれぞれＡ（Ｖ）（増幅後の
値），０（Ｖ）の信号を入力する。この時センスアンプ
入力部の電位Ｖ１は、次の式で決定される値となる。

【００２２】Ｃ１（Ｖ０−Ｂ）＋Ｃ２（Ｖ０−δ）＋Ｃｚ・Ｖ０＝Ｃ１（Ｖ１−Ａ）＋Ｃ２・Ｖ１＋Ｃｚ・Ｖ１Ｖ１＝Ｖ０＋｛Ｃ１（Ａ−Ｂ）−Ｃ２・δ｝／（Ｃ１＋Ｃ２＋Ｃｚ）＝Ｖ０＋｛Ｃ１（Ａ−Ｂ−（Ｃ２／Ｃ１）δ）｝／（Ｃ１＋Ｃ２＋Ｃｚ）ただし、Ｃｚは端子２００に寄生する寄生容量等の容量
値である。ここで、簡単にＣ１＝Ｃ２とすると、Ｖ１＝Ｖ０＋（Ａ−Ｂ−δ）Ｃ１／ΣＣｉただし、ΣＣｉ＝Ｃ１＋Ｃ２＋Ｃｚとしている。Ｖ０を
センスアンプ入力端のインバータ２０６の論理反転電位
とすると、（Ａ−Ｂ−δ）の値が正ならば反転、負なら
ば非反転を出力する。結局、それぞれ各容量の入力端側
に入力される電位変化に応じてセンスアンプの出力端２
１１には、Ａ−Ｂ＞δのときにはＨＩＧＨＬＥＶＥＬ
が、Ａ−Ｂ＜δのときにはＬＯＷＬＥＶＥＬのデジタル
信号が出力される。この時リセット期間中の電位Ｂとセ
ンシング期間中の電位Ａには特に相関がない。アナログ
信号として任意な値を演算できる。

【００２３】上記実施例では２つの多入力端子に入力さ
れる信号について説明したが、以上の様に構成すること
でアナログ信号を含む信号を、高速に並列演算及びデジ
タル化を行う回路が構成される。従来のアナログ回路に
おいては、入力されたアナログ信号を、アナログ処理し
た値を出力する方式や、アナログ信号に対応したデジタ
ル信号に一旦変換（Ａ／Ｄコンバータ）した後、その値
を演算し出力する（上記従来例もこの例である）方法が
あるのに対して、本発明によると、入力されたアナログ
信号に対し、演算及びデジタル変換が同一回路で実施さ
れるという非常に大きな特徴、効果が生じる。

【００２４】そのため、本発明の回路においては通常の
論理回路と比べてトランジスタの数が少なく構成でき、
高速化と合わせて低消費電力化にも適している。また半
導体回路としてはアナログ処理装置を含む、図１にある
ような全ての回路は同一チップ内にあることが好ましい
ことは言うまでもなく、同一チップ内蔵とすることによ
って、更にチップの縮小化、高速、低消費電力化に適し
ている。

【００２５】また、ここでいうアナログ信号処理回路と
は特に限定せず任意であるが、例えば増幅器、ホールド
回路、サンプル＆ホールド回路、バッファ、センサー、
及びＤ／Ａ変換器やＡ／Ｄ変換器等のことを示す。

【００２６】さらに、ここでは２入力２容量の回路では
あるが特許請求の範囲内でこれに限定されないことはい
うまでもなく、例えば、５入力信号が多入力端子に供給
される場合、（Ａ＋Ｂ−Ｃ−Ｄ−Ｅ）というような多入
力演算の例も同様に動作・作用させ得ることはいうまで
もない。

【００２７】次に共通接続された容量端子２００をリセ
ットする手段に関連して、図２を用いて詳細に説明す
る。図２は図１の容量Ｃ（２０２）から共通接続された
端子２００を通してセンスアンプ出力までの詳細図の一
例である。この図では共通接続された端子２００をリセ
ット電源２１０によりリセットする手段としてＮＭＯＳ
トランジスタ４００を用いている。リセットするための
駆動パルスφＲＥＳはＮＭＯＳトランジスタのゲートに
入力される。ここではＮＭＯＳトランジスタであるの
で、例えば駆動信号パルスφＲＥＳがハイレベルの間で
共通接続された端子２００を電源２１０によりリセット
し、その後信号パルスφＲＥＳをローレベルにしてＮＭ
ＯＳトランジスタをｏｆｆし、共通接続された端子２０
０をフローティング状態にする。

【００２８】一方、信号パルスφＲＥＳと逆相のパルス
φＲＥＳ（ｂａｒ）を容量４０１を介して共通接続され
た端子２００に入力する構造体を接続することにより、
信号パルスφＲＥＳがＮＭＯＳトランジスタをｏｆｆす
るときに生じる、トランジスタのゲートとドレイン（共
通接続された端子２００側）の重なり容量と２０９に示
す容量との容量分割による共通接続された端子２００の
電圧変化を打ち消すことが可能となり、リセット電源２
１０の電位に、より正確に共通接続された端子をリセッ
トすることができるため好ましい。例えば一例として共
通接続された端子２００の電圧をインバータ２０６の論
理反転電圧付近に設定した場合は、その値がインバータ
２０６の論理反転電圧に近ければ近いほど、共通接続さ
れた端子２００に生じる微小信号変化に対応して出力で
きる、すなわち感度が高くなることは明らかであり、高
速応答可能でそのため低消費電力化にも寄与することは
言うまでもなく大きな効果がある。

【００２９】ここで用いた容量４０１の値はＮＭＯＳト
ランジスタのゲート−ドレイン重なり容量の値に近いほ
ど電源２１０の電位に近くリセットされるためにより好
ましいがこれに限定されることはなく、例えば半分の値
等、値が異なっても大きな効果が生じることは言うまで
もない。

【００３０】図３では、図２の構造体の別態様を示し、
この構造体４０３はＮＭＯＳトランジスタのドレインと
ソースを共通端子としてかつ容量が共通接続された端子
２００に接続されている。ＮＭＯＳトランジスタ４００
の容量は主にトランジスタのゲートとドレイン（共通接
続された端子２００側）の重なり容量であるが、その容
量値はソース／ドレインの不純物量やトランジスタ形成
する熱履歴などにより依存する量であり、正確に設計し
作成するにはなかなか難しい上に、ゲート電圧依存性が
ある。このようなＮＭＯＳトランジスタ４００と、電圧
依存性も含めて同じ容量を持つものとして考えられる構
造体４０３が、図３で示されるような構造体である。こ
のような構造体４０３の容量は、電圧依存性も含めて、
リセットする手段として使用しているＮＭＯＳトランジ
スタ４００とほぼ同じ容量値とすることができる。図３
の例ではリセット手段や逆相パルスを印加される構造体
４０３としてＮＭＯＳトランジスタが各々１個接続され
ている例で示したが本特許はこれに限定されるわけでは
ないことは言うまでもなく、リセット手段や逆相パルス
が印加される構造体４０３がそれぞれＰＭＯＳトランジ
スタの場合や、複数個接続されている場合、リセット手
段にＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの両
者を用い、各々に対して逆相パルスが印加される構造体
を持つものでも全く構わない。またリセット手段がＮＭ
ＯＳトランジスタで逆相パルスが印加される構造体がＰ
ＭＯＳトランジスタの場合やその逆の形でもよい。

【００３１】〔実施例２〕図４は本発明の第２実施例の
特徴を示した模式説明図である。アナログ信号Ａ，Ｂの
絶対値がある値δより小さい（｜Ａ−Ｂ｜＜δ）ことを
計算する回路である。

【００３２】同図においてＱ１−Ｑ３は入力端子で３個
の多入力端子である（Ｑ３は０Ｖ）。２２１−３〜２２
１−６はスイッチである。２０２−１〜２０２−４はキ
ャパシタで、その値は共通でも各々異なっていてもよ
い。２０５−１，２０５−２はセンスアンプ、２０６−
１，２０６−２はセンスアンプ内のインバータ、２０４
−１，２０４−２はセンスアンプ２０５−１，２０５−
２内の第２のインバータ、２０８はセンスアンプ２０５
−１，２０５−２内の第３のインバータ、２０７−１，
２０７−２はインバータ２０６−１，２０６−２をリセ
ットするためのリセットスイッチ、２１１は出力端子、
２０９−１，２０９−２はキャパシタ２０２の共通接続
された一端２００ー１，２００ー２に寄生する寄生容量
を含めた容量を表わしたものである。また２３０ー１〜
３はインバータ、２６０はＮＡＮＤ回路、２４０はスイ
ッチである。Ｑ１と容量２０２ー２，２０２ー３の間に
はアナログ信号電圧を増幅する電圧増幅器２５１が接続
されている。

【００３３】以下、本実施例の動作を説明する。まず入
力端子Ｑ１にアナログ信号Ｂ（Ｖ）（増幅後の値）の信
号を入れ、一方入力端子Ｑ２にはある値δを、入力端子
Ｑ３に０（Ｖ）を入力する。スイッチは２２１−３と２
２１−６をｏｎ状態にして、かつこの状態でリセットス
イッチ２０７ー１，２０７ー２をｏｎして共通接続され
た容量端子２００ー１，２００ー２をＶ０にリセットす
る。この図ではインバータ２０６ー１，２０６ー２にチ
ョッパ型ＣＭＯＳインバータを用い論理反転電圧にリセ
ットしている。次いでスイッチ２２１−３，２２１−６
及びリセットスイッチ２０７ー１，２０７ー２をｏｆｆ
し、入力端子Ｑ１にＡ（Ｖ）（増幅後の値）の信号を入
力し、かつスイッチ２２１−４，２２１−５をｏｎ状態
にする。この時各センスアンプ２０５ー１，２０５ー２
の入力部２００ー１，２００ー２の電位Ｖ１，Ｖ１’
は、次の式で決定される値となる。

【００３４】Ｃ１（Ｖ０−Ｂ）＋Ｃ２（Ｖ０−δ）＋Ｃｚ・Ｖ０＝Ｃ１（Ｖ１−Ａ）＋Ｃ２・Ｖ１＋Ｃｚ・Ｖ１Ｖ１＝Ｖ０＋｛Ｃ１（Ａ−Ｂ）−Ｃ２・δ｝／（Ｃ１＋Ｃ２＋Ｃｚ）＝Ｖ０＋｛Ｃ１（Ａ−Ｂ−（Ｃ２／Ｃ１）δ）｝／（Ｃ１＋Ｃ２＋Ｃｚ）ただし、Ｃｚは共通接続した端子２００の寄生容量等の
容量値を示す。ここで、簡単にＣ１＝Ｃ２とすると、Ｖ１＝Ｖ０＋（Ａ−Ｂ−δ）Ｃ１／ΣＣｉとなる。また、Ｃ１（Ｖ０−Ｂ）＋Ｃ２・Ｖ０＋Ｃｚ・Ｖ０＝Ｃ１（Ｖ１’−Ａ）＋Ｃ２（Ｖ１’−δ）＋Ｃｚ・Ｖ１’ Ｖ１’＝Ｖ０＋｛Ｃ１（Ａ−Ｂ）＋Ｃ２・δ｝／（Ｃ１＋Ｃ２＋Ｃｚ）＝Ｖ０＋｛Ｃ１（Ａ−Ｂ＋（Ｃ２／Ｃ１）δ）｝／（Ｃ１＋Ｃ２＋Ｃｚ）ここで、簡単にＣ１＝Ｃ２とすると、Ｖ１’＝Ｖ０＋（Ａ−Ｂ＋δ）Ｃ１／ΣＣｉＶ０はセンスアンプ２０５ー１，２０５ー２の入力端の
インバータ２０６−１，２０６−２の論理反転電位であ
るから、（Ａ−Ｂ−δ）もしくは（Ａ−Ｂ＋δ）の値が
正ならば反転、負ならば非反転出力を出力する（図５
（ａ））。結局、それぞれ各容量の入力端側に入力され
る電位変化に応じて、センスアンプ２０５ー１，２０５
ー２の出力端αにはＡ−Ｂ＞δのときＨＩＧＨＬＥＶ
ＥＬが、Ａ−Ｂ＜δのときＬＯＷＬＥＶＥＬの信号
が、また出力端βにはＡ−Ｂ＞ーδのときＨＩＧＨＬ
ＥＶＥＬが、Ａ−Ｂ＜ーδのときＬＯＷＬＥＶＥＬの
信号が、それぞそ出力される（図５（ｂ））。従って、
ＮＡＮＤ回路２６０を通った出力としては、図５（ｃ）
のような特性になり、インバータ２３０ー１〜３を通し
た出力端では、｜Ａ−Ｂ｜＜δの時にＨＩＧＨが出力さ
れる絶対値演算回路となる（図５（ｄ））。また｜Ａ−
Ｂ｜＞δの時にＬＯＷが出力される絶対値演算回路とな
る（図５（ｄ））。トランジスタ数としては図３に示す
ように極めて少なく、以上の様に構成することでアナロ
グ信号を含む信号を、高速に並列演算を行う回路が構成
される。この回路においては通常の論理回路と比べて、
トランジスタの数が少なく、高速化と合わせて低消費電
力化にも適していることは言うまでもない。例えば、従
来例で述べたＣＭＯＳ構成でアナログ信号の絶対値演算
｜Ａ−Ｂ｜＜δを２５６階調（８ｂｉｔｓ）で行うこと
を想定すると、図１５に示したように、８ｂｉｔｓＡ
／Ｄコンバータと、８ｂｉｔｓ減算器が２個（Ａ−Ｂと
Ｂ−Ａ）と、セレクタと、８ｂｉｔｓコンパレータとい
うかなり多くのトランジスタを含む回路が必要となる
が、本発明の回路によれば、電源電圧を５Ｖとしたと
き、２０ｍＶ以下の検出精度即ち２５６階調に相当する
精度の絶対値演算を図３に示すごとく、多入力端子と容
量とセンスアンプとＮＡＮＤ回路とインバータとによっ
て、非常に少ないトランジスタで回路を構成することが
できた。

【００３５】〔実施例３〕本発明による実施例３につい
て、図６の模式説明図を示して詳細に説明する。図にお
いては、アナログ信号Ａ，Ｂがある値δより小さい（Ａ
−Ｂ＜δ）ことを計算する回路である。

【００３６】同図において、Ｑ１〜Ｑ４は入力端子で４
個の多入力端子である。２２１−１〜２２１−４はスイ
ッチである。２０２−１，２０２−２はキャパシタで、
その値は共通でも各々異なっていてもよい。２０５はセ
ンスアンプ、２０６はセンスアンプ２０５内のインバー
タ、２０４はセンスアンプ２０５内の第２のインバー
タ、２０７はインバータ２０６の入力端子及び共通接続
された端子２００をリセットするためのリセットスイッ
チ、２１０はリセット電源、２１１はセンスアンプ２０
５の出力端子、２０９はキャパシタ２０２の共通接続さ
れた一端２００につく寄生容量を含めた容量を表わした
ものである。入力端子Ｑ１及びＱ２とスイッチの間には
アナログ信号電圧を増幅する増幅器２４１，２４２が接
続されている。

【００３７】以下、本実施例の動作を説明する。まず入
力端子Ｑ１にアナログ信号Ｂ（Ｖ）（増幅後）の信号を
入れ、一方入力端子Ｑ３にはある値δを入力する。入力
端子Ｑ２，Ｑ４は任意である。スイッチは２２１−１と
２２１−３をｏｎ状態にして、かつこの状態で共通接続
された容量端子２００をＶ０例えば２．５（Ｖ）にリセ
ットする。次いでスイッチ２２１−１，２２１−３及び
リセットスイッチ２０７をｏｆｆし、入力端子Ｑ２，Ｑ
４にそれぞれＡ（Ｖ）（増幅後），０（Ｖ）の信号を入
力し、かつスイッチ２２１−２，２２１−４をｏｎ状態
にする。このスイッチ２２１−１〜４およびリセットス
イッチ２０７には、実施例１で示したようなスイッチ駆
動パルスと逆相のパルスを入力する構造体がこのスイッ
チと容量の間の端子に接続されていることが好ましい。
これを接続することによりスイッチ駆動パルスをｏｆｆ
したときに生じるゲートとドレインの容量による電圧変
化を小さくすることができるため、センス系の精度が上
がり、高速検出をも可能にする。

【００３８】この時、センスアンプ２０５入力部の電位
Ｖ１は、次の式で決定される値となる。

【００３９】Ｃ１（Ｖ０−Ｂ）＋Ｃ２（Ｖ０−δ）＋Ｃｚ・Ｖ０＝Ｃ１（Ｖ１−Ａ）＋Ｃ２・Ｖ１＋Ｃｚ・Ｖ１Ｖ１＝Ｖ０＋｛Ｃ１（Ａ−Ｂ）−Ｃ２・δ｝／（Ｃ１＋Ｃ２＋Ｃｚ）＝Ｖ０＋｛Ｃ１（Ａ−Ｂ）−（Ｃ２／Ｃ１）δ）｝／（Ｃ１＋Ｃ２＋Ｃｚ）ただし、Ｃｚは共通接続の端子２００の寄生容量を含む
容量値である。ここで、簡単にＣ１＝Ｃ２とするとＶ１＝Ｖ０＋（Ａ−Ｂ−δ）Ｃ１／ΣＣｉただし、ΣＣｉ＝Ｃ１＋Ｃ２＋Ｃｚである。リセット電
圧Ｖ０をセンスアンプ２０５の入力端のインバータ２０
６の論理反転電位とすると、（Ａ−Ｂ−δ）の値が正な
らば反転、負ならば非反転と出力する。結局、それぞれ
各容量の入力端側に入力される電位変化に応じてセンス
アンプ２０５の出力端２１１にはＡ−Ｂ＞δのときＨＩ
ＧＨＬＥＶＥＬが、Ａ−Ｂ＜δのときＬＯＷＬＥＶ
ＥＬの信号が出力される。以上の様に構成することで、
アナログ信号を含む信号を、高速に並列演算を行う回路
が構成される。この回路においては、通常の論理回路と
比べてトランジスタの数が少なく構成でき、高速化と合
わせて、低消費電力化にも適している。また、ここでは
４入力２容量の回路ではあるが、これに限定されないこ
とは言うまでもない。

【００４０】〔実施例４〕本発明による実施例４につい
て、図７の模式説明図に示して詳細に説明する。本実施
例４は、アナログ信号Ａ，Ｂの絶対値がある値δより小
さい（｜Ａ−Ｂ｜＜δ）ことを計算する回路である。

【００４１】同図において、Ｑ１−Ｑ４は入力端子で４
個の多入力端子である（Ｑ４は０Ｖ）。２２１−１〜２
２１−６はスイッチである。２０２−１〜２０２−４は
キャパシタで、その値は共通でも各々異なっていてもよ
い。２０５−１，２０５−２はセンスアンプ、２０６−
１，２０６−２はセンスアンプ２０５内のインバータ、
２０４−１，２０４−２はセンスアンプ２０５内の第２
のインバータ、２０８はセンスアンプ２０５ー１内の第
３のインバータ、２０７−１，２０７−２はインバータ
の入力側及び共通接続された端子２００ー１，２００ー
２をリセットするためのリセットスイッチ、２１１は出
力端子、２０９−１，２０９−２はキャパシタ２０２の
共通接続された一端２００ー１，２００ー２につく寄生
容量を含めた容量を表わしたものである。２３０ー１〜
２３０ー３はインバータ、２６０はＮＡＮＤ回路、２４
０はスイッチである。入力端子Ｑ１，Ｑ２とスイッチ２
２１ー１，２２１ー２の間には、アナログ信号電圧を増
幅する電圧増幅器２５１，２５２が接続されている。

【００４２】以下、本実施例の動作を説明する。まず入
力端子Ｑ１にアナログ信号Ｂ（Ｖ）（増幅後）の信号を
入れ、一方入力端子Ｑ３にはある値δを、入力端子Ｑ４
に０（Ｖ）を入力する。入力端子Ｑ２は任意である。ス
イッチは２２１−１と２２１−３、２２１−６をｏｎ状
態にして、かつこの状態で共通接続された容量端子２０
０ー１，２００ー２をＶ０にリセットする。この図で
は、インバータ２０６ー１，２０６ー２にチョッパ型Ｃ
ＭＯＳインバータを用い、リセットスイッチ２０７ー
１，２０７ー２をｏｎして論理反転電圧にリセットして
いる。次いでスイッチ２２１−１，２２１−３，２２１
−６及びリセットスイッチ２０７をｏｆｆし、Ｑ２にＡ
（Ｖ）（増幅後）の信号を入力し、かつスイッチ２２１
−２，２２１−４，２２１−５をｏｎ状態にする。この
時、各センスアンプ入力部２００ー１，２００ー２の電
位Ｖ１，Ｖ１’は、実施例２と同様にＣ１＝Ｃ２とする
と次の値となる。

【００４３】Ｖ１＝Ｖ０＋（Ａ−Ｂ−δ）Ｃ１／ΣＣｉＶ１’＝Ｖ０＋（Ａ−Ｂ＋δ）Ｃ１／ΣＣｉ実施例２と同様に、出力端２１１では、｜Ａ−Ｂ｜＜δ
の時にＨＩＧＨが出力される絶対値演算回路となる。ト
ランジスタ数としては図７に示すように極めて少なく、
アナログ信号を含む信号を、高速に並列演算を行う回路
が構成される。この回路においては通常の論理回路と比
べて、トランジスタの数が少なく、高速化と合わせて低
消費電力化にも適していることは言うまでもない。本発
明の回路によれば電源電圧は５Ｖとしたとき、２０ｍＶ
以下の検出精度即ち２５６階調に相当する絶対値演算
を、図７に示すごとく非常に少ないトランジスタで回路
を構成することができた。また本発明がこの実施例に限
定されないことは言うまでもない。

【００４４】〔実施例５〕本発明による実施例５につい
て、図８の模式説明図を示して詳細に説明する。本実施
例５は、アナログ信号Ａ，Ｂある値δより小さい（Ａ−
Ｂ＜δ）ことを計算する回路である。

【００４５】同図において、Ｑ１−Ｑ４は入力端子で４
個の多入力端子である。２２１−１〜２２１−４はスイ
ッチである。２０２−１〜２０２−２はキャパシタでそ
の値は共通でも各々異なっていてもよい。２０５はセン
スアンプ、２０６はセンスアンプ２０５内のインバー
タ、２０４はセンスアンプ２０５内の第２のインバー
タ、２０７はインバータ２０５の入力端である共通接続
された端子２００をリセットするためのリセットスイッ
チ、２１０はリセット電源、２１１はセンスアンプ２０
５の出力端子、２０９はキャパシタ２０２の共通接続さ
れた一端２００に寄生する寄生容量を含めた容量を表わ
したものである。入力端子Ｑ１及びＱ２とスイッチ２２
１の間にはアナログ信号をホールドするホールド回路２
７１，２７２が接続されている。

【００４６】以下、本実施例の動作を説明する。まず入
力端子Ｑ１にアナログ信号Ｂ（ｔ）（Ｖ）の信号を、入
力端子Ｑ２にはアナログ信号Ａ（ｔ）（Ｖ）の信号を入
れ、一方入力端子Ｑ３にはある値δ（一定）を入力す
る。入力端子Ｑ４は任意である。ある時刻のアナログ電
位（Ｂ（ｔ０），Ａ（ｔ０））をそれぞれホールド回路
でホールドし、スイッチは２２１−１と２２１−３をｏ
ｎ状態にして、かつ、この状態で、リセットスイッチ２
０７をｏｎしてリセット電源２１０を供給し、共通接続
された容量端子２００をＶ０例えば２．５（Ｖ）にリセ
ットする。次いでスイッチ２２１−１，２２１−３及び
リセットスイッチ２０７をｏｆｆし、入力端子Ｑ２，Ｑ
４にそれぞれホールドしていたＡ（ｔ０），０（Ｖ）の
信号を入力し、かつスイッチ２２１−２，２２１−４を
ｏｎ状態にする。この時センスアンプ２０５の入力部の
電位Ｖ１は、次の式で決定される値となる。

【００４７】Ｃ１（Ｖ０−Ｂ（ｔ０））＋Ｃ２（Ｖ０−δ）＋Ｃｚ・Ｖ０＝Ｃ１（Ｖ１−Ａｔ０））＋Ｃ２・Ｖ１＋Ｃｚ・Ｖ１Ｖ１＝Ｖ０＋｛Ｃ１（Ａ（ｔ０）−Ｂ（ｔ０））−Ｃ２・δ｝／（Ｃ１＋Ｃ２＋Ｃｚ）＝Ｖ０＋｛Ｃ１（Ａ（ｔ０）−Ｂ（ｔ０）−（Ｃ２／Ｃ１）δ）｝／（Ｃ１＋Ｃ２＋Ｃｚ）ただし、Ｃｚは共通接続された端子２００の寄生容量を
含む容量である。ここで、簡単にＣ１＝Ｃ２とするとＶ１＝Ｖ０＋（Ａ（ｔ０）−Ｂ（ｔ０）−δ）Ｃ１／ΣＣｉただし、ΣＣｉ＝Ｃ１＋Ｃ２＋Ｃｚとしている。ここ
で、リセット電圧Ｖ０をセンスアンプ入力端２００のイ
ンバータ２０６の論理反転電位とすると、（Ａ（ｔ０）
−Ｂ（ｔ０）−δ）の値が正ならば反転、負ならば非反
転電位を出力する。結局、それぞれ各容量の入力端側に
入力される電位変化に応じてセンスアンプ２０５の出力
端２１１には、Ａ（ｔ０）−Ｂ（ｔ０）＞δのときＨＩ
ＧＨＬＥＶＥＬが、Ａ（ｔ０）−Ｂ（ｔ０）＜δのと
きＬＯＷＬＥＶＥＬの信号が出力される。以上の様に
構成することで、同時間に入力される２つのアナログ信
号を、高速に並列演算を行う回路が構成される。この回
路においては、通常の論理回路と比べてトランジスタの
数が少なく構成でき、高速化と合わせて、低消費電力化
にも適している。またこの実施例の回路、使用法に限定
されないことは言うまでもない。

【００４８】〔実施例６〕本発明による実施例６を図９
に示す。実施例６は、本発明の技術を従来回路技術と融
合し、動画像等の動き検出チップを実現したものであ
る。図９において、１６１、１６２は、それぞれ基準デ
ータ、参照データが格納されているメモリ部、１６３は
基準データ、参照データの値に対して絶対値演算を行う
相関演算部であり、上記本実施例で述べた回路を用いて
いる。１６４はチップ全体を制御するコントロール部、
１６５は相関演算部１６３の相関結果の加算演算部、１
６６は加算演算部１６５の加算結果の最小値を格納して
いるレジスタ部、１６７は比較器とおよび最小値とのア
ドレスの格納を行なう比較記憶部、１６８は出力バッフ
ァー及び出力結果格納部である。入力バス１６９には基
準データ列が入力され、一方、入力バス１７０には基準
データ列と比較すべき参照データ列が入力される。メモ
リ部１６１、１６２は、ＳＲＡＭからなり、通常のＣＭ
ＯＳ回路で構成される。

【００４９】参照データメモリ部１６２と基準データメ
モリ部１６１から入力された相関演算部１６３の相関演
算に送られたデータは、本発明による相関演算回路によ
り相関演算されるため、高速並列処理であり、極めて高
速化が達成されるばかりでなく、少ない素子数で構成さ
れ、チップサイズが小さくなり、低コスト化が実現でき
るものである。相関演算結果は加算演算部１６５で相関
演算のスコア（評価）を行ない、上記相関演算以前まで
の最大相関結果（加算値が最小値となる）が格納されて
いるレジスタ部１６６との比較を比較記憶部１６７で行
なう。仮に今回の演算結果が前回までの最小値よりもさ
らに小さい場合は、その結果が、新たにレジスタ部１６
６に格納され、前回までの結果が小さい場合は、その結
果が維持される。このような動作を行なうことにより、
最大相関結果が常にレジスタ部１６６に格納され、すべ
てのデータ列の演算終了後、その結果が出力バス１７１
より例えば１６ビット信号として出力される。

【００５０】なお、絶対値演算を行う相関演算部１６
３、コントロール部１６４、加算演算部１６５、レジス
タ部１６６、比較記憶部１６７、出力結果格納部１６８
は、今回通常のＣＭＯＳ回路により構成したが、特に相
関演算部１６３などは、本発明のアナログ処理回路を介
した多入力端子を有する半導体装置を設けて、絶対値演
算を行う相関演算部でセンスアンプを含み正確な動作を
実現し、高速処理が実現される。以上述べたように、高
速性、低コスト性のみならず、容量をベースに演算を実
行するため、消費電流が少なく低パワー化が実現でき、
８ｍｍＶＴＲカメラ等の携帯機器等にも好適である。

【００５１】〔実施例７〕本発明による実施例７の処理
方法について、画像などの動き検知を例にとって説明す
る。時刻ｔ₁の第１フレームのデータをｘ_ij（ｌ＜ｉ＜
ｎ，ｌ＜ｊ＜ｍ）、時刻ｔ₂の第２フレームのデータを
ｙ_ij（ｌ＜ｉ＜ｎ，ｌ＜ｊ＜ｍ）とする。ただし、ｔ₁
＜ｔ₂である。今、ｘ_ijのある領域、例えば（ｘ₃₄，ｘ
₄₄，ｘ₃₅，ｘ₄₅）の画像データが、時刻ｔ₂の時にどこ
に移動したかを調べることにする。この場合、ｙ_ijの中
からまず探索領域ｙ_k1（ｋ＜ｎ，ｌ＜ｍ）を指定する。
最も望ましくは、全領域で調べるべきであるが、予測機
能を活用して、処理すべき画像が時刻ｔ₁から時刻ｔ₂
の間に移動すると考えられる領域にすれば、その分、演
算回数が制限できる。従来の方法は、上記探索領域ｙ_k1
の中から（ｘ₃₄，ｘ₄₄，ｘ₃₅，ｘ₄₅）に対応するデータ
列について、すべて相関演算を行っていたため、膨大な
演算回路になっていたが、本発明では、上記探索領域か
ら選択領域を間引いて、ｙデータ列を選択する。

【００５２】本実施例では、縦方向、横方向に３画素づ
つずらして選択した。例えば（ｙ₁₁，ｙ₂₁，ｙ₁₂，
ｙ₂₂），（ｙ₁₄，ｙ₂₄，ｙ₁₅，ｙ₂₅）等である。

【００５３】これらに対して、デジタル／アナログ変換
（Ｄ／Ａ変換）を行う。Ｄ／Ａ変換後、以下に示す演算
を行う。例えば（ｙ₁₁，ｙ₂₁，ｙ₁₂，ｙ₂₂）列に対して
は、同様に、（ｙ₁₄，ｙ₂₄，ｙ₁₅，ｙ₂₅）に対しても以上の演算を上記探索領域ｙ_k1の中からまず最初に選択
されたデータ列について実行し、各データ列について加
算処理を行う。

【００５４】加算値 Σ_iΔ¹ _i，Σ_iΔ² _i，・・・
・・Σ_iΔ^p _iのデータを図１０の１〜８に示す。図１
０において、１はΣ_iΔ¹ _iの値、２はΣ_iΔ² _iの
値、この場合、ｐが５の時加算値が最大となり、次にｐ
＝４、ｐ＝６の順となっている。本実施例では、加算値
が上位３番目までの範囲を１５に示す如く次のデータ列
選択領域とした。これにより演算範囲がしぼり込める。
この第２の探索領域ｙ’ _k1から、同様に（ｘ₃₄，ｘ₄₄，
ｘ₃₅，ｘ₄₅）に対応するデータ列を選択し、前回と同様
の計算を行う。ここで、前回と異なる点は（１），
（２）式等に示す相関有無の判定条件δを前回よりも狭
くし、精度を向上させる点と、データ列の選択に際し
て、選択の間隔を狭くする点にある。本実施例では、選
択の間隔を２画素づつずらして選択した。その時の結果
を図１０に示す。

【００５５】判定条件δ₂での２回目の演算を９〜１２
に示す。これにより１１に示すデータ列の場合、最も相
関が大きく、次に、順に１０，１２となっている。前回
と同様、探索領域は１６に示す部分にしぼり込むことが
できた。従って、上記探索領域１６のさらに限定された
領域で、判定条件δ₃を前回の条件よりさらに狭くし、
相関演算を行い、図１０の１４に示す位置が、最も時刻
ｔ₁の第１フレームのデータのｘ_ij（ｘ₃₄，ｘ₄₄，
ｘ₃₅，ｘ₄₅）と相関が強く、動きベクトルが計算でき
た。

【００５６】本実施例においては、あるデータ（ｘ₃₄，
ｘ₄₄，ｘ₃₅，ｘ₄₅）という領域についてのみ説明した
が、これらの演算が複数領域に渡って並列に進められる
ことは言うまでもない。

【００５７】また、判定条件の結果の出力が“１”と
“０”という例で説明したが、これに限定されず、多値
出力を演算してもよい。

【００５８】以上のアルゴリズムで説明したように、本
方式は、階層的に相関演算を実行し、かつ、その階層ご
とに相関演算自体をフレキシブルに変更するという特徴
をもつ。

【００５９】図１０に示す如く、判定条件を広くする
と、最適値からずれた場合の評価関数（本方式では加算
値）の変化は小さいが、変化そのものは、広い領域に広
がっている。したがって、最適値がありそうな領域をお
おまかに探索するのに向いている。従来の方式で、飛び
飛びの探索を行うと、最適値からわずかにずれると、そ
の評価関数はほとんど変化しなく、最適値の近傍のみで
急激に変化するため、最適値のある領域を見失う可能性
があった。以上の理由により、本方式は高速かつ高精度
に相関演算が実行できることがわかる。

【００６０】次に、以上に説明したアルゴリズムを実行
するＬＳＩ回路構成について、図１１を用いて説明す
る。図１１において、２０は時刻ｔ₁の画像データ（例
えば輝度信号等に変換されたものでもよい）が格納され
ているフレームメモリ、２１は時刻ｔ₂の画像データが
格納されているフレームメモリである。フレームメモリ
内のデータはＸ^ij（ｉ＝１〜５、ｊ＝１〜５）に示す如
く、複数領域に分割されている。各々分割されている領
域ごとに動き量を検出するため、検出領域ごとにバッフ
ァメモリ２２，２３に例えば領域Ｘ³³，Ｘ³⁴のデータを
読出す。図１１においては、この２つについて記述した
が、このバッファメモリ２２，２３の数は設計に応じて
変更可能である。時刻ｔ₁の時はフレームメモリ２０の
データが基準となり、時刻ｔ₂の時にどこに移動したか
を調べる。よって時刻ｔ₁のデータｎはそれぞれＸ³³，
Ｘ³⁴のデータのみで、画像データはその領域のもののみ
でよい。しかし、時刻ｔ₃の時、時刻ｔ₂データが格納
されているデータが基準となるため、時刻ｔ₃の時のデ
ータｎ＋２は、図１１の２４₁，２４₂に示す如く探索
範囲におよび、大きくなっている。

【００６１】一方、フレームメモリ２１のデータは同様
にバッファ２５，２６に読出されるが、上記説明の如
く、時刻ｔ₁のデータの探索領域を含むデータを読出す
ため、２７₁，２７₂に示す如くそれぞれオーバーラッ
プした広いデータ（図１１ではｘの１画像に対してｙの
９画像を予測する）が読出されている。

【００６２】次に、階層型相関演算をやる時の探索の間
引き量及び判定条件を、２９に示す制御ユニットから各
相関演算ユニットコントローラ３０，３１，３２，３３
へ指定する。

【００６３】ここで、各コントローラ３０〜３３を設け
たのは、例えば、ある領域はコントラストが極めて小さ
い画像とかコントラストが高い画像とか異なる場合、そ
れに応じて判定条件等を個々に設定できるようにするた
めである。間引き量に応じて各相関演算ユニットコント
ローラ３０〜３３からの信号によりマルチプレクサー３
４，３５，３６，３７により第２のバッファメモリ３
８，３９，４０，４１，４２，４３，４４，４５，４
６，４７，４８，４９で所望のデータが分配される。図
１１に示す如く、３８，３９，４０のバッファメモリへ
はＸ³³の画像データがそれぞれ転送され、一方、４４，
４５，４６のバッファメモリへは、Ｘ³⁴の画像データが
転送される。一方、４１，４２，４３のバッファメモリ
へは、領域Ｙ ²²，Ｙ³²，Ｙ⁴²，Ｙ²³，Ｙ³³，Ｙ⁴³，
Ｙ²⁴，Ｙ³⁴，Ｙ⁴⁴のデータの中から上記間引き量に応じ
て、Ｘ³³データと比較すべきデータ列が転送される。ま
た、４７，４８，４９のバッファメモリへはＸ³⁴に対応
し、かつ間引き量に応じたデータ列が同様に転送され
る。各バッファメモリに転送後は、５０に示すＤＡ変換
を通じてアナログデータに変換される。アナログデータ
へ変換後、｜Ｘ−Ｙ｜＜δ判別回路５１でデータ列の各
Ｘ，Ｙデータの比較演算が行われ、その結果が５２に示
す加算器により加算される。ただし、判別回路５１の判
別パラメータδは、５３の電源回路より印加される。上
記加算器５２での加算結果は並列入力型最大値検出回路
５４に入力され、最大値を得られたＹ’のデータ列のア
ドレスを各相関演算ユニットコントローラ３０〜３３へ
送る。上記本発明の相関演算回路の具体的な構成及び動
作については、後で詳細に説明する。

【００６４】次に最大値を得られたＹ’のデータ列のア
ドレスに近い近傍のアドレスつまり次の相関演算のため
の探索領域を相関演算ユニットコントローラ３０〜３３
により決定する。この決定には、上記最大値検出回路に
より上位の相関データを得たデータ列から決める等の方
法、最大値を得たデータの周辺のアドレス位置を所望の
規定により決定する方法等、応用に応じて決定できるよ
うに、プログラマブルな回路構成となっている。しか
し、方法が決定した場合、ハード的な固定した回路を使
用することもよい事は言うまでもない。次の限定領域で
の相関演算は、図１１に示す回路をくり返し動作させれ
ばよく、説明は省略する。

【００６５】次に相関演算周辺の具体的な回路を次に説
明する。図１２において、図１１と同一箇所については
同一番号で記し詳細な説明を省略する。図１２におい
て、６０はＤＡ変換器５０からのアナログ信号を増幅す
るアンプ、６１はシフトレジスタで、φ_A，φ_Bパルス
により順次φ₁，φ₂パルスを発生する。シフトレジス
タ６１の駆動前にφ_Rパルスにより、８５，８６のデー
タ出力ラインをリセットし、フローティング状態にした
後φ₁パルスによりバッファメモリ３８に格納されたデ
ジタル信号に対応したアナログ信号が出力ライン８５
へ、一方、バッファメモリ４１に格納されたデジタル信
号に対応したアナログ信号が出力ライン８６へ読出され
る。

【００６６】ここで、出力ライン８５と８６の信号の絶
対値がδ以下である時、ＨＩＧＨが出力される上記実施
例２、もしくは実施例４で記述した回路１０００を用い
る。

【００６７】前述したように、回路規模、高速性、消費
電力に優れているのみでなく、δの値を変えることによ
り自由度の高い信号処理システムとなる。

【００６８】このような構成により出力は、出力ライン
８５と８６との絶対値が電圧δ以下の時Ｖ_DDの値に、そ
れ以外の時接地電位が出力される。よって６８に示す回
路により電圧δにより判定条件が変更できる。φ₁パル
スでバッファ３８と４１との相関演算終了後、再びφ_R
パルスにより出力ライン８５と８６をリセットし、バッ
ファ３９と４２に格納されるデータの相関演算を実行す
る。つまり、演算結果は、時系列的に出てくるため、８
４の加算回路で順次加算を行う。こうして、本発明によ
る絶対値回路を適用することにより、本半導体装置の利
点であるアナログ信号を簡単な構成によってデジタル的
な出力信号を得ることができる。

【００６９】次に、最大値検出回路の構成について説明
する。コンパレータとレジスタとカウンタを配置し、入
力データとそれまで入力されたデータの中の最大値と比
較し、新たに入力されたデータの方が大きい時は、その
データをレジスタ内に入れておく方法がある。どのデー
タで最大値をとったかは、入力データの番地をカウンタ
で数えてこの情報もレジスタ内部に入れておけばよい。
上位数データを検出するには、本構成を多段構成にすれ
ばよい。

【００７０】次に、フローティングゲートを用いた回路
により最大値検出を行う回路について、図１３に示す。
図１３において、１０１，１０２，１０３は、それぞれ
Ｘ³³とバッファメモリ４１に格納されたデータとの相関
演算結果（つまり各画素の絶対値の判定結果を加算した
もの）、Ｘ³³とバッファメモリ４２に格納されたデータ
との相関演算結果、Ｘ³³とバッファメモリ４３に格納さ
れたデータとの相関演算結果が入力される端子である。
これらの端子１０１〜１０３は入力ゲート１０４，１０
５，１０６に接続され、もう一方の入力ゲート１０７，
１０８，１０９は、ＭＯＳスイッチ１１７を介してラン
プ電圧電源１１８に接続されている。前記入力ゲートは
それぞれフローティングゲート１１０，１１１，１１２
を介してｐ型ＭＯＳトランジスタ１１３、ｎ型ＭＯＳト
ランジスタ１１４から構成されるＣＭＯＳインバータの
ゲートとなっている。その出力は通常のインバータ１１
５を介して出力端子１２２，１２３，１２４に接続され
ているとともにＮＯＲ１１９にすべての出力が接続され
ている。ＮＯＲ１１９の出力１２１は、ＭＯＳスイッチ
１１７のゲートに接続されている。また、ＮＯＲ１１９
の出力はインバータ１２０を介してＭＯＳスイッチ１１
６のゲートに接続されている。また、出力端子１２２，
１２３，１２４及びインバータ１２０の出力はリセット
ＭＯＳスイッチ１２５を介してそれぞれ接地電位及びＶ
_DDに接続されている。

【００７１】以下、本最大値検出回路の動作について説
明する。動作前パルスφ_Rをｈｉｇｈ状態にし、各出力
ライン１２２〜１２４を接地電位、一方ＭＯＳスイッチ
１１６がｏｎすることにより、１１０，１１１，１１２
のフローティングゲート電位を接地電位にリセットし、
パルスφ_Rをｌｏｗレベルにして出力端子及びフローテ
ィングゲートをフローティング状態にする。出力端子１
２２〜１２４はＧＮＤであるので、ＮＯＲ１１９の出力
はｈｉｇｈ状態となっており、ＭＯＳスイッチ１１７の
ゲートはｏｎ状態になっている。一方、インバータ１２
０の出力１２６は、ｌｏｗ状態であるから、ＭＯＳスイ
ッチ１１６はｏｆｆ状態となっている。次に、ランプ電
源Ｖ_R１１８をｌｏｗからｈｉｇｈレベルに上昇させ
る。端子１０１，１０２，１０３にはリセットされた状
態から相関演算結果が入力される。すると、それぞれの
値のうち、最も高い電圧を示しているインバータから状
態が、ｈｉｇｈからｌｏｗへ、つまりインバータ１１５
の出力は、ｈｉｇｈ状態（Ｖ _DD）に変化する。するとＮ
ＯＲ１１９の出力はｌｏｗへ、１２０のインバータ出力
はｈｉｇｈとなり、ＭＯＳスイッチ１１６のゲートはｏ
ｎ状態となる。すると、最大値が入力されたインバータ
のみその出力がフローティングゲートをｈｉｇｈに、一
方、それ以外のインバータは逆にフローティングゲート
をｌｏｗに固定する。一方、ランプ電圧Ｖ_R１１８が入
力されたゲートはＮＯＲ１１９の出力がｌｏｗとなるこ
とから、ＭＯＳスイッチ１１７がｏｆｆ状態となり、ラ
ンプ電圧Ｖ_R１１８が印加されなくなる。以上の動作原
理により最大値から入力された端子のみｈｉｇｈレベ
ル、それ以外はｌｏｗレベルを出力できる。本構成では
ＭＯＳスイッチ１１７を設けたが、必ずしも必要ではな
い。また、それぞれの動作においてパルスのｄｅｌａｙ
を考慮し、ｄｅｌａｙ回路等を挿入することは言うまで
もない。また、最大値が入力されて、ｈｉｇｈレベルが
出力されるパルスを利用し、そのユニットを切りはな
し、次の最大値を検出できる回路に拡張できることは言
うまでもない。

【００７２】以上説明したように、本発明を用いること
により、アナログ信号に対して並列演算を行う回路が、
トランジスタ数が少なく、演算速度を高速化でき、低消
費電力化にも適した構成の信号処理システムを構成する
ことが可能となる。

【００７３】〔実施例８〕本発明による実施例８につい
て図１４を参照しつつ説明する。実施例８は、本発明の
技術を光センサ（固体撮像素子）と融合し、画像データ
を読出す前に高速画像処理を行なうチップ構成を示した
ものである。

【００７４】図１４（ａ）は本発明を適用したチップの
全体構成を示すブロック図であり、図１４（ｂ）は本発
明のチップの画素部の構成を示す回路図であり、図１４
（ｃ）は本発明のチップの演算内容を説明する概念図で
ある。

【００７５】図において、１４１は光電変換素子を含む
受光部、１４３、１４５、１４７、１４９はラインメモ
リ部、１４４、１４８は相関演算部、１５０は演算出力
部である。また、図１４（ｂ）に示す受光部１４１の
内、１５１、１５２は、光信号出力端子１４２、１４６
に示す出力バスラインとを接続する結合容量手段、１５
３はバイポーラトランジスタ、１５４はバイポーラトラ
ンジスタ１５３のベース領域に接続された容量手段、１
５５はスイッチＭＯＳトランジスタである。画像データ
センシング部１６０に入射した画像データは、バイポー
ラトランジスタ１５３のベース領域で光電変換される。

【００７６】光電変換された光キャリアに応じた出力
が、バイポーラトランジスタ１５３のエミッタに読み出
され、結合容量手段１５１、１５２を介して、出力バス
ライン１４２、１４６の電位を入力蓄積電荷信号に応じ
て押し上げる。以上の動作により、縦方向の画素の加算
結果はラインメモリ１４７に読み出され、一方、横方向
の画素の加算結果はラインメモリ１４３に読出される。
これは画素部の容量１５４を介して、バイポーラトラン
ジスタ１５３のベース電位を上昇させる領域をデコーダ
（図１４には示していない）等により選択すれば、セン
シング部１６０の任意の領域のＸ方向、Ｙ方向の加算結
果が出力可能となる。

【００７７】例えば、図１４（ｃ）に示す如く、ｔ₁時
刻に１５６に示す如き画像が、ｔ₂時刻に１５７に示す
如く画像が入力されるとすると、それぞれＹ方向に加算
した出力結果は、１５８、１５９に示す如く、図示の車
の移動状態の画像信号となり、このデータがそれぞれ図
１４（ａ）のラインメモリ１４７、１４９に格納され
る。また、横方向の場合も同様にラインメモリ１４３、
１４５に格納される。

【００７８】図１４（ｃ）の画像信号のデータ列出力１
５８、１５９からわかるように両者のデータは、画像の
動きに対応してシフトしており、相関演算部１４８でそ
のシフト量を算出し、同様に相関演算部１４４で横方向
のデータを演算すれば、２次元平面での物体の動きを非
常に簡単な手法により検出できる。

【００７９】本発明による相関演算回路は図１４の相関
演算部１４４、１４８に適用することができ、素子数が
従来回路より少なく、特にセンサ画素ピッチに配置でき
る。

【００８０】又、本発明のセンサ素子として、バイポー
ラ型を用いて説明したが、ＭＯＳ型でも、又増幅用トラ
ンジスタを設けずフォトダイオードのみの構成でも有効
であることはいうまでもない。

【００８１】さらに、本実施例では、異なる時刻のデー
タ列間の相関演算を行ったが、一方のメモリ部に認識し
たい複数のパターンデータのＸ、Ｙ射影結果を格納して
おけば、パターン認識も実現できる。

【００８２】以上説明したように、画素入力部と本発明
による相関演算回路等とを融合することにより、以下の
効果を奏せられる。（１）従来のセンサからシリアルに読出した後処理する
のではなく、並列にかつ一括読み出したデータを並列処
理するため、高速に動き検出、パターン認識処理が実現
できる。（２）センサを含む１チップの半導体装置を構成でき、
周辺回路を増大させることなく、画像処理が実現できる
ため、回路規模の小さい、低コストで、以下の高機能製
品を実現できる。即ち、（ａ）ＴＶ画面をユーザー方向
に向ける制御機器、（ｂ）エアコンの風向きをユーザー
方向に向ける制御機器、（ｃ）８ｍｍＶＴＲカメラの追
尾制御機器、（ｄ）工場でのラベル認識機器、（ｅ）人
物自動認識受け付けロボット、（ｆ）車の車間距離制御
装置、などに適用することが可能である。

【００８３】以上、画像入力部との融合について説明し
たが、画像データだけでなく、音声でも認識等の処理に
有効であることはいうまでもない。

【００８４】

【発明の効果】以上説明したように、本発明によれば、
アナログ信号に対して並列演算を行う回路が、通常の論
理回路と比べてトランジスタの数が少なく構成でき、演
算速度を高速化でき、故に低消費電力化にも適している
半導体装置、信号処理システム、及び演算方法を提供す
ることができる。

【００８５】特に、多入力端子と該多入力端子に対応し
た容量と該容量の他方を共通接続してセンスアンプに入
力した本半導体装置に、多入力端子と該容量との間にア
ナログ信号処理回路を設けたことにより、アナログの入
力信号に対して、絶対値比較出力や大小比較出力にデジ
タルで出力信号を得ることができ、しかもかかる処理回
路や処理方法は、回路規模の小さい、低消費電力化を容
易に達成できるＭＯＳトランジスタで構成できるので、
１チップ化も可能であり、画像や音声等の信号処理に極
めて有効である。

【００８６】さらに、本半導体装置により並列演算を行
なう回路が、通常のＣＭ０Ｓタイプの論理回路と比べ
て、トランジスタの数が少なく構成でき、微小信号に対
する高感度化がはかれる。

【００８７】また、本半導体装置を用いた半導体回路や
相関演算回路、Ａ／Ｄ変換器、Ｄ／Ａ変換器、及びこれ
らを使用した信号処理システムに適用することにより、
回路規模の縮小と演算速度の向上さらに消費電力の減
少、加えて製造コストの削減や製造歩留まりの向上を達
成できる。

【図面の簡単な説明】

【図１】本発明による一実施例を説明する回路図であ
る。

【図２】本発明による一実施例を説明する回路図であ
る。

【図３】本発明による一実施例を説明する回路図であ
る。

【図４】本発明による一実施例を説明する回路図であ
る。

【図５】本発明による一実施例を説明するタイミング図
である。

【図６】本発明による一実施例を説明する回路図であ
る。

【図７】本発明による一実施例を説明する回路図であ
る。

【図８】本発明による一実施例を説明する回路図であ
る。

【図９】本発明による一実施例の信号処理システムを示
すブロック図である。

【図１０】本発明による一実施例を説明する信号処理シ
ステムの演算処理を説明するためのグラフである。

【図１１】本発明による一実施例の演算方式を実行する
ＬＳＩ回路の構成図である。

【図１２】上記ＬＳＩ回路の相関演算及び加算処理を行
う回路の構成図である。

【図１３】本発明による一実施例のアナログ値演算を示
す回路図である。

【図１４】本発明による一実施例を表わすブロック図及
び概念図である。

【図１５】従来のアナログ信号をデジタル信号に変換し
て比較する機能を有するブロック図である。

【符号の説明】

２０フレームメモリ２１フレームメモリ２２，２３，２５，２６バッファメモリ２９制御ユニット３０〜３３相関演算ユニットコントローラ３４〜３７マルチプレクサー３８〜４９第２のバッファメモリ５０ＤＡ変換器５１判別回路５２加算器５３電源回路５４並列入力型最大値検出回路１１３ＮＭＯＳトランジスタ１１４ＰＭＯＳトランジスタ１２２〜１２４出力端子１６０センシング部１６１，１６２メモリ部１６３相関演算部１６４コントロール部１６５加算演算部１６６レジスタ部２００共通接続された端子２０１，２０２，２０９容量２０７，２２１スイッチ２０４，２０６インバータ２０５センスアンプ２１０リセット電源２１１出力端子２６０ＮＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】多入力端子に容量が接続され、該各容量
の一方の端子が共通接続されてセンスアンプに入力され
る半導体装置において、上記共通接続される容量に入力する前記多入力端子の少
なくとも１つ以上の端子と前記容量の間にはアナログ信
号処理回路が接続され、かつ共通接続された容量端子を
リセットする手段を有することを特徴とする半導体装
置。
【請求項２】請求項１に記載の半導体装置おいて、多
入力端子の少なくとも２つ以上の端子が各々スイッチを
介して前記共通接続された容量に接続され、上記共通接
続された容量に入力する前記多入力端子の少なくとも１
つ以上の端子とスイッチの間にはアナログ信号処理回路
が接続され、且つ前記共通接続された容量端子をリセッ
トする手段を有することを特徴とする半導体装置。
【請求項３】請求項１又は２に記載の半導体装置おい
て、前記容量、前記センスアンプ及び前記アナログ信号
処理回路が同一チップ内にあることを特徴とする半導体
装置。
【請求項４】請求項１又は２に記載の半導体装置おい
て、前記アナログ信号処理回路がホールド回路であるこ
とを特徴とする半導体装置。
【請求項５】請求項１又は２に記載の半導体装置おい
て、前記アナログ信号処理回路が増幅器であることを特
徴とする半導体装置。
【請求項６】請求項１又は２に記載の半導体装置おい
て、前記共通接続された容量端子をリセットする手段が
ＭＯＳＦＥＴを含み、且つ前記リセット手段の駆動パル
スと逆相のパルスを入力する構造体が同一端子に接続さ
れていることを特徴とする半導体装置。
【請求項７】請求項２に記載の半導体装置おいて、前
記スイッチを駆動する駆動パルスと逆相のパルスを入力
する構造体が前記スイッチと前記容量の間の端子に接続
されていることを特徴とする半導体装置。
【請求項８】請求項１又は２に記載の半導体装置を用
いて、前記多入力端子に入力されるアナログ信Ａ，Ｂに
対して、Ａ−Ｂなる減算演算を行うことを特徴とする半
導体装置。
【請求項９】請求項１又は２に記載の半導体装置を複
数個有し、前記多入力端子に入力されるアナログ信号
Ａ，Ｂに対して、絶対値｜Ａ−Ｂ｜＜Ｃなる絶対値演算
を行うことを特徴とする半導体装置。
【請求項１０】請求項１又は２に記載の半導体装置を
複数個有して、信号処理することを特徴とする信号処理
システム。
【請求項１１】多入力端子に容量が接続され、該各容
量の一方の端子が共通接続されてセンスアンプに入力さ
れる半導体装置を備え、前記共通接続される容量に入力
する前記多入力端子の少なくとも１つ以上の端子と前記
容量の間にはアナログ信号処理回路が接続され、かつ共
通接続された容量端子をリセットする手段を有する半導
体装置による演算方法であって、前記アナログ信号処理回路が接続された前記多入力端子
のうち少なくとも１つの端子について、入力端子に接続
された容量の入力側の電位が、リセット期間中の電位と
センシング期間中の電位とでは無相関であることを特徴
とする半導体装置の演算方法。
【請求項１２】請求項２に記載の半導体装置の演算方
法であって、前記共通接続された容量端子をリセットし
ている期間中に、前記共通接続された容量に接続された
スイッチのうちの１つに少なくともｏｎ状態の期間があ
り、その後前記スイッチがｏｆｆ状態で且つ前記リセッ
トを終了した後に、前記共通接続された容量に接続され
た他のスイッチの少なくとも１つがｏｎ状態となり、前
記容量の入力側の電位が、リセット期間中の電位とセン
シング期間中の電位では無相関であることを特徴とする
半導体装置の演算方法。