JP2003208789A5

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Publication number: JP2003208789A5
Application number: JP2002004955A
Authority: JP
Filing date: 2002-01-11
Publication date: 2005-03-10
Anticipated expiration: 2022-01-11

Description

【００２８】
ブロックマッチング法では、図３Ａに示すように、１枚の画像、例えば水平Ｈ画素、垂直Ｖラインの１フレームの画像が図３Ｂに示すように、Ｐ画素×Ｑラインのブロックに細分化される。図３Ｂの例では、Ｐ＝５、Ｑ＝５の例である。ｃがブロックの中心画素位置である。

【００４６】
図８は、メモリブロック１２５ａ，１２５ｂ，１２５ｃ，１２５ｄにそれぞれ記憶される探索フレームの左上、右上、左下、右下の各部分Ｆａ，Ｆｂ，Ｆｃ，Ｆｄを示している。メモリブロック１２５ａ，１２５ｂには水平方向に重複した画素データｈa，ｈbが記憶され、メモリブロック１２５ｃ，１２５ｄには水平方向に重複した画素データｈc，ｈdが記憶され、メモリブロック１２５ａ，１２５ｃには垂直方向に重複した画素データｖa，ｖ cが記憶され、メモリブロック１２５ｂ，１２５ｄには垂直方向に重複した画素データｖb，ｖdが記憶される。この画素データの水平方向および垂直方向の重複画素数は、候補ブロックの水平方向および垂直方向の大きさが大きい程大きくなる。

【００７９】
出力端子１４３は上述した演算データ出力線ＤＡＬに接続され、この演算データ出力線ＤＡＬに演算データＤＡが供給される。一方、出力端子１４４は上述した演算データ出力線ＤＢＬに接続され、この演算データ出力線ＤＢＬに演算データＤＢが供給される。さらに、入力端子１４５は上述したセル選択線ＷＬＦに接続され、このセル選択線ＷＬＦを通じてセル選択信号ＣＳが入力される。

【００８４】
メモリセル部１４１の記憶ノードＮ１，Ｎ２にそれぞれゲートが接続されたＮ型ＭＯＳトランジスタＱ１９，Ｑ２０の互いのドレインが接続され、ＭＯＳトランジスタＱ１９のソースは接地され、ＭＯＳトランジスタＱ２０のソースは参照データ/ＲＤが入力される入力端子１４２ｂに接続されている。ＭＯＳトランジスタＱ１９，Ｑ２０により、メモリセル部１４１に記憶されている記憶データと参照データＲＤとの論理和の反転（ＮＯＲ）を得る演算機能部が構成されており、ＭＯＳトランジスタＱ１９，Ｑ２０の接続点ＰｃにはＮＯＲ出力が得られる。

【００９７】
図２０において、ｎ個の演算補助セル１５０の演算出力Ｓi(i=0,1,・・・,n-1)がそれぞれ入力される入力端子１７１₀，１７１₁，・・・，１７１_n-1は、それぞれイクスクルーシブＯＲゲート（ＥｘＯＲゲート）１７２ ₀，１７２ ₁，・・・，１７２ _n-1 の入力側に接続される。

【００９８】
また、ｎ−１番目の演算補助セル１５０のキャリ出力/Ｃn-1が入力される入力端子１７３は、ＥｘＯＲゲート１７２ ₀，１７２ ₁，・・・，１７２ _n-1に共通に接続される。そして、このＥｘＯＲゲート１７２ ₀，１７２ ₁，・・・，１７２ _n-1の出力側はそれぞれｎビット全加算器１７４の、入力端子ａ₀，ａ₁，・・・，ａ_n-1に接続される。

【００９９】
また、ｎビット全加算器１７４の入力端子ｂ₀は上述の入力端子１７３に接続されると共に、このｎビット全加算器１７４の入力端子ｂ₁，・・・，ｂ_n-1は接地される。そして、このｎビット全加算器１７４の出力端子ｏ₀，ｏ₁，・・・，ｏ_n-1は、それぞれ差分絶対値Ｄk(Ｄk₀〜Ｄk_n-1）を出力する出力端子１７５₀，１７５₁，・・・，１７５_n-1に接続される。

【０１００】
図２０に示す演算補助セル１７０においては、Ｃn-1が１で演算出力Ｓi(i=0,1,・・・,n-1)が正であるときは、この演算出力Ｓi(i=0,1,・・・,n-1)がそのまま差分絶対値Ｄk(i=0,1,・・・,n-1)として得られ、一方Ｃn-1が０で演算出力Ｓi(i=0,1,・・・,n-1)が負であるときは、この演算出力Ｓi(i=0,1,・・・,n-1)の全てのビットがＥｘＯＲゲート１７２ ₀，１７２ ₁，・・・，１７２ _n-1で反転され、その後ｎビット全加算器１７４でＬＳＢに１が加算されて演算出力Ｓi(i=0,1,・・・,n-1)の絶対値が算出され、これが差分絶対値Ｄk(i=0,1,・・・,n-1)として得られる。

【０１１５】
このように、Ｉ／Ｏゲート（カラム・スイッチ）によるメモリセル１４０の選択により、矩形または十字形等の任意の形状の候補ブロックに対処することができる。また、１つの分割セル選択線に対応する複数のメモリセル１４０に、画像データを構成する垂直方向の１列分の画素データを記憶しているので、切り換え機構１８０とＩ／Ｏゲート（カラム・スイッチ）の共働により、候補ブロックの位置を水平、垂直の双方向に１画素単位で動かすことができる。

【０１３０】
切り換え機構１８０Ａは、ノアゲートおよびオアゲートが使用されて構成される。すなわち、ロウ方向の奇数行に対しては、入力側がグローバル選択線/ＧＷＬに接続され、その出力側が対応する分割セル選択線に接続されるノアゲートＮＧが配され、一方ロウ方向の偶数行に対しては、入力側がグローバル選択線/ＧＷＬに接続され、その出力側が対応する分割セル選択線に接続されるオアゲートＯＧが配される。そして、ノアゲートＮＧおよびオアゲートＯＧの入力側には切り換え制御信号/φ（/φはφバーを表し、切り換え制御信号φが反転されたものである）が供給される。なお、各分割領域１３１ａ〜１３１ｅに対応して配される切り換え機構１８０Ａには、それぞれ独立して切り換え制御信号/φが供給される。

【０１６７】
例えば、図３２Ａにハッチングをして示した範囲の候補ブロックに対しては、切り換え機構２２０によって図３２Ｂに破線で示すように接続された各分割領域２０１ａ〜２０１ｅの分割ワード線ＷＬａ〜ＷＬｅに、記憶データ用ロウ・アドレス・デコーダ２０３（図３１参照）から“１”の信号を供給して活性化すると共に、記憶データ用カラム・アドレス・デコーダ２０２ａ（図３１参照）のＩ／Ｏゲート（カラム・スイッチ）により、図３２Ｂでハッチングをして示したメモリセル２１０を選択すればよい。

【０１９４】
また、動きベクトル検出回路１１１Ａは、演算回路１３０より出力される、複数の候補ブロックのそれぞれに対応する画素データ毎の差分絶対値を累積する累積器１２６と、この累積器１２６で得られる複数の候補ブロックのそれぞれに対する累積値を相関値として格納する相関値テーブル１２７とを有している。

【０１９５】
また、動きベクトル検出回路１１１Ａは、相関値テーブル１２７に格納された複数の候補ブロックのそれぞれに対する相関値に基づいて動きベクトルＭＶを検出する判断回路１２８と、この判断回路１２８で検出された動きベクトルＭＶを出力する出力端子１２９とを有している。判断回路１２８では、最小の相関値を発生する候補ブロックの位置を、動きベクトルＭＶとして検出する。

【０１９６】
図３４に示す動きベクトル検出回路１１１Ａの動作を説明する。
入力端子１２２に入力される画像データＤｉはフレームメモリ１２３に供給され、参照フレームの画像データとして蓄積される。またこの際、フレームメモリ１２３に記憶されていた１フレーム前の画像データは、読み出されてフレームメモリ１２４Ａに供給され、探索フレームの画像データとして蓄積される。

【０１９９】
フレームメモリ１２３から演算回路１３０には参照フレーム内の複数の参照ブロックの画素データが順次供給される。そして、各参照ブロックの画素データに対応して、フレームメモリ１２４Ａから演算回路１３０には複数の候補ブロックの画素データが供給される。したがって、各参照ブロックに対応して、演算回路１３０、累積器１２６、相関値テーブル１２７および判断回路１２８では上述した動作が繰り返され、従って判断回路１２８では、各参照ブロックに対応した動きベクトルＭＶが順次検出される。このように、判断回路１２８で検出された動きベクトルＭＶは出力端子１２９に出力される。