JP3879110B2 - 記憶装置およびデータ処理方法 - Google Patents
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【発明の属する技術分野】
本発明は、記憶装置およびデータ処理方法に関し、特に、例えば、画像を階層符号化して記憶する場合に用いて好適な記憶装置およびデータ処理方法に関する。
【0002】
【従来の技術】
例えば、図7に示すように、高解像度の画像データ(原画像)を、最下位階層または第1の階層の画像データとして、それより画素数の少ない第2の階層の画像データを形成し、さらに、それより画素数の少ない第3の階層の画像データを形成し、以下、同様にして、所定の最上位階層(図7では、第K階層)までの画像データを形成する符号化手法がある。このような符号化は、階層符号化と呼ばれ、各階層の画像データは、その階層に対応した解像度(画素数)のモニタで表示される。従って、ユーザ側では、階層符号化された画像データのうち、自身が有するモニタの解像度に対応するものを選択することで、その画像データを視聴することができる。なお、上位階層の画素(画像データ)は、例えば、下位階層の画像を構成する画素の幾つかを加算することで求められる。
【0003】
ところで、ある解像度の画像データを最下位階層(第1階層)の画像データとして、上位階層の画像データを、順次形成し、それらのすべてを、そのまま記憶や伝送などする場合には、最下位階層の画像データだけを記憶等する場合に比較して、上位階層の画像データの分だけ、記憶容量や伝送容量が余計に必要となる。
【0004】
そこで、そのような記憶容量等の増加を低減する階層符号化方法を、本件出願人は先に提案している。
【0005】
即ち、例えば、いま、下位階層の画像を構成する2×2画素(横×縦)を1ブロックとして、そのブロックを構成する4画素の加算値を、上位階層の画素(画素値)とする階層符号化を行う場合においては、図8(A)に示すように、下位階層(図8では、第k階層)の画像を構成する2×2画素x1,x2,x3,x4の加算値yが求められ、これが、上位階層(図8では、第k+1階層)の画素(画素値)とされる。下位階層の画像の他のブロックについても、同様にして4画素の加算値が求められ、これにより、上位階層の画像が形成される。
【0006】
この場合、上位階層の画素yと、その画素yを求めるのに用いた下位階層の4画素x1乃至x4を、全部記憶などさせたのでは、上述のように、上位階層の画素yの分だけ余分に記憶容量等が必要となる。
【0007】
そこで、図8(A)に示すように、上位階層の画素yを、下位階層の2×2画素x1乃至x4のうちの、例えば、右下の画素x4と置き換える。これにより、下位階層は、画素x1乃至x3およびyで構成されることになる。
【0008】
以上のようにすることで、全画素数は2×2の4画素となり、元の下位階層の画素数と変わらない。従って、この場合、記憶容量等の増加を低減することができる。
【0009】
一方、以上のような階層符号化において、画素yと替えられた画素x4の復号は、次のようにして行うことができる。
【0010】
即ち、画素yは、画素x1乃至x4の加算値であるから、式y=x1+x2+x3+x4が成り立つ。従って、画素x4は、図8(B)に示すように、画素yから、画素x1乃至x3を減算することで、即ち、式x4=y−(x1+x2+x3)を演算することで求めることができる。
【0011】
ここで、以上のような階層符号化により得られる画素数は、上述のように、下位階層の画素数と変わらないが、上位階層の画素yは、図9に示すように、LSB(Least Significant Bit)を揃えた形で、下位階層の4つの画素x1乃至x4を加算することにより求められるため、そのデータ長(ビット長)は、画素x1乃至x4それぞれと比較して、2ビットだけ長くなる。
【0012】
なお、上位階層の画素yを、下位階層の4つの画素x1乃至x4の加算値ではなく、例えば、平均値とすることで、上述のようなデータ長の増加を避けることができるが、この場合には、データの可逆性は失われる(上述の式x4=y−(x1+x2+x3)によって、下位階層の画素x4の正確な値を求めることができなくなる)。
【0013】
【発明が解決しようとする課題】
ところで、以上のように、下位階層の画素の加算値(あるいは、平均値など)を、上位階層のデータとする階層符号化を行う1チップの記憶装置を、本件出願人は先に提案しているが(例えば、特願平9−178010号(平成9年7月3日出願))、この記憶装置が出力するのは、各階層の画像を構成する画素であるため、例えば、解像度の低い画像が、徐々に、解像度の高い画像に変化していくような表示(以下、適宜、プログレッシブ表示という)を行うには、記憶装置の外部で、画像のアクティビティを計算する必要があった。
【0014】
即ち、プログレッシブ表示は、例えば、上位階層の画像(解像度の低い画像)に、下位階層の画像(解像度の高い画像)のアクティビティを加算することで実現することができる。具体的には、例えば、上述のように、下位階層の4つの画素x1乃至x4を加算値yを、上位階層の1画素とする場合においては、下位階層の画素xi(ここでは、i=1,2,3,4)のアクティビティziは、例えば、式zi=4xi−yと表すことができる。この場合、下位階層の画素xiは、式xi=(y+zi)/4で求めることができる。従って、最上位階層の画像に、その1つ下の階層のアクティビティを加算し、その結果得られる画像に、さらにその1つ下の階層のアクティビティを加算し、以下、同様にして、順次、下位階層のアクティビティを加算していくことで、解像度の低い最上位階層の画像を、徐々に、解像度の高い画像に変化させていくことができる。
【0015】
以上から、記憶装置が、各階層の画像を構成する画素を出力する場合において、プログレッシブ表示を行うときには、外部の回路で、式zi=4xi−yを演算し、アクティビティを求める必要があり、このように外部の回路を用いる場合には、記憶装置の処理速度が制限され、また、その全体が大型化する課題があった。
【0016】
本発明は、このような状況に鑑みてなされたものであり、外付けの回路を用いなくても、画像のアクティビティを得ることができるようにするものである。
【0017】
【課題を解決するための手段】
本発明の記憶装置は、下位階層の画像から上位階層の画像データを求める上位階層算出手段と、下位階層の画像のアクティビティを算出するアクティビティ算出手段と、下位階層のアクティビティを記憶するアクティビティ記憶手段と、上位階層の画像を記憶する画像記憶手段とを備え、アクティビティ記憶手段は、下位階層の画像を記憶し、上位階層算出手段は、アクティビティ記憶手段に記憶された下位階層の画像から上位階層の画像を求め、画像記憶手段は、上位階層算出手段が求めた上位階層の画像を記憶し、アクティビティ算出手段は、アクティビティ記憶手段に記憶された下位階層の画像、および画像記憶手段に記憶された上位階層の画像から、下位階層のアクティビティを算出し、アクティビティ記憶手段は、アクティビティ算出手段が算出した下位階層のアクティビティを、下位階層の画像に替えて記憶し、上位階層算出手段、アクティビティ算出手段、アクティビティ記憶手段、および画像記憶手段が1チップ上に形成されていることを特徴とする。
【0018】
本発明のデータ処理方法は、アクティビティ記憶手段に、下位階層の画像を書き込み、アクティビティ記憶手段から、下位階層の画像を読み出し、下位階層の画像から上位階層の画像を求め、画像記憶手段に、上位階層の画像を書き込み、アクティビティ記憶手段から、下位階層の画像を読み出すとともに、画像記憶手段から、上位階層の画像を読み出し、その下位階層および上位階層の画像から、下位階層のアクティビティを算出し、下位階層のアクティビティを、下位階層の画像に替えて、アクティビティ記憶手段に書き込むことを特徴とする。
【0019】
本発明の記憶装置においては、アクティビティ記憶手段は、下位階層の画像を記憶し、上位階層算出手段は、アクティビティ記憶手段に記憶された下位階層の画像から上位階層の画像を求める。画像記憶手段は、上位階層算出手段が求めた上位階層の画像を記憶し、アクティビティ算出手段は、アクティビティ記憶手段に記憶された下位階層の画像、および画像記憶手段に記憶された上位階層の画像から、下位階層のアクティビティを算出する。アクティビティ記憶手段は、アクティビティ算出手段が算出した下位階層のアクティビティを、下位階層の画像に替えて記憶する。そして、上位階層算出手段、アクティビティ算出手段、アクティビティ記憶手段、および画像記憶手段が1チップ上に形成されている。
【0020】
本発明のデータ処理方法においては、アクティビティ記憶手段に、下位階層の画像を書き込み、アクティビティ記憶手段から、下位階層の画像を読み出し、下位階層の画像から上位階層の画像を求め、画像記憶手段に、上位階層の画像を書き込み、アクティビティ記憶手段から、下位階層の画像を読み出すとともに、画像記憶手段から、上位階層の画像を読み出し、その下位階層および上位階層の画像から、下位階層のアクティビティを算出し、下位階層のアクティビティを、下位階層の画像に替えて、アクティビティ記憶手段に書き込むようになされている。
【0021】
【発明の実施の形態】
図1は、本発明を適用した階層メモリのアーキテクチャの概要を示している。
【0022】
階層メモリでは、ある隣接する2つの階層である第k階層と第k+1階層に注目した場合、演算器1において、下位階層である第k階層の、例えば、2×2画素x1乃至x4の加算値(総和)が求められ、これが、上位階層である第k+1階層の画素yとされる。第k階層の、他の2×2画素についても、同様にしてそれらの加算値が求められ、これにより、第k+1階層の、他の画素が求められる。
【0023】
さらに、階層メモリでは、演算器2iにおいて(i=1,2,3,4)、例えば、第k階層の画素xiが、第k+1階層の1画素yを求めるのに用いた第k階層の画素の数である4倍され(例えば、2ビット左シフトされ)、その4倍された画素xiから、第k+1階層の画素yが減算されることで、即ち、式zi=4xi−yが演算されることで、第k階層の画素xiのアクティビティziが求められる。従って、階層メモリでは、図2(A)に示すように、第k階層の画素x1,x2,x3,x4それぞれと、第k+1階層の画素yとの差分を、MSB(Most Significant Bit)を揃えた形で求めることにより、図2(B)に示すように、第k階層のアクティビティz1,z2,z3,z4が求められる。第k階層の、他の画素のアクティビティも、同様にして求められる。
【0024】
ここで、前述したように、第k+1階層の画素yのビット数は、第k階層の画素x1,x2,x3,x4それぞれより2ビットだけ多くなる(図2(A))。また、第k階層のアクティビティziは、第k階層の画素xiと第k+1階層の画素yとを用いた減算を行うことにより求められるため、そのビット数は、第k+1階層の画素yのビット数に、符号ビットとなる1ビットを加えたビット数となる。なお、第k階層のアクティビティziの値は、0付近に集中するため、それに割り当てるビット数は、第k+1階層の画素のビット数と同一であっても、基本的に大きな問題は生じない。但し、可逆性を完全に維持するためには(第k階層のアクティビティと、第k+1階層の画素とから、第k階層の画素の正確な値を求めるためには)、第k階層のアクティビティziに割り当てるビット数は、第k+1階層の画素yのビット数に1を加えたビット数とする必要がある。
【0025】
以上のようにして、下位階層の画像から、上位階層の画像を求め、さらに、下位階層および上位階層の画像を用いて、下位階層のアクティビティを求めることを繰り返すことで、図3に示すように、最上位階層(図3では、第K階層)のデータだけが、第K−1階層の2×2画素単位の加算値でなり、第K−1階層以下の階層のデータが、各階層のアクティビティでなる階層符号化結果を得ることができる。
【0026】
階層メモリでは、この最上位階層(第K階層)の画素と、第K−1階層以下の階層それぞれのアクティビティとが記憶される。
【0027】
次に、図4は、階層メモリの構成例を示している。
【0028】
いま、例えば、階層メモリが、K階層までの階層符号化が可能なものとすると、階層メモリは、1個のデコーダ10,K−1個のセレクタ111乃至11K-1,K個のライトバッファ121乃至12K,K個のメモリ131乃至13K,K個のリードバッファ141乃至14K,K−1個のアクティビティ算出回路151乃至15K-1、1個の制御部31で構成される。なお、これらは、例えば、すべて1チップのCMOS(Complementary Metal Oxide Semiconductor)上などに構成に形成されており、従って、階層メモリは、1のIC(Integrated Circuit)またはLSI(Large Scale IC)として構成されている。
【0029】
デコーダ10には、例えば、階層符号化対象の原画像を構成する各画素の位置に対応するアドレスが供給されるようになされており、デコーダ10は、そのアドレスを必要に応じて加工し、さらに、所定のタイミングで、メモリ13k(k=1,2,・・・,K)に供給するようになされている。即ち、これにより、メモリ13kには、データの書き込みまたは読み出しの対象となるアドレスが与えられるようになされている。
【0030】
セレクタ11k(k=1,2,・・・,K−1)は、そこに供給されるセレクト信号Sk(k=1,2,・・・,K−1)に対応して、その入力端子I1またはI2に供給されるデータのうちのいずれか一方を選択し、ライトバッファ12kに供給するようになされている。なお、セレクタ111を除くセレクタ11kの入力端子I1またはI2には、アクティビティ算出回路15k-1の出力またはアクティビティ算出回路15kの出力が、それぞれ供給されるようになされている。また、セレクタ111の入力端子I1またはI2には、階層符号化対象の原画像またはアクティビティ算出回路151の出力が、それぞれ供給されるようになされている。
【0031】
ライトバッファ12k(k=1,2,・・・,K)は、セレクタ11kから供給されるデータを一時記憶し、そのデータに対応するアドレスが、デコーダ10からメモリ13kに供給されるのを待って、記憶したデータを、メモリ13kに供給して記憶させるようになされている。なお、ライトバッファ12Kには、アクティビティ算出回路15K-1の出力が、直接供給されるようになされている。
【0032】
メモリ13k(k=1,2,・・・,K)(画像記憶手段)(アクティビティ記憶手段)は、ライトバッファ12kから供給されるデータを、デコーダ10から供給されるアドレスに、第k階層のデータとして記憶するようになされている。また、メモリ13kは、デコーダ10から供給されるアドレスに記憶されているデータを読み出し、リードバッファ14kに供給するようにもなされている。リードバッファ14k(k=1,2,・・・,K)は、メモリ13kから読み出されたデータを一時記憶し、アクティビティ算出回路15k-1および15kに供給し、または、第k階層のデータとして出力するようになされている。なお、リードバッファ141は、メモリ131から読み出されたデータを、アクティビティ算出回路151にのみ供給するか、または第1階層(ここでは、最下位階層)のデータとして出力するようになされている。また、リードバッファ14Kは、メモリ13Kから読み出されたデータを、アクティビティ算出回路15k-1のみに供給するか、または第K階層(ここでは、最上位階層)のデータとして出力するようになされている。
【0033】
アクティビティ算出回路15k(k=1,2,・・・,K−1)(上位階層算出手段)(アクティビティ算出手段)は、リードバッファ14kから供給される第k階層のデータを用いて、第k+1階層のデータを算出し、セレクタ11k+1の入力端子I1に供給する(但し、アクティビティ算出回路15K-1は、第K階層のデータを、ライトバッファ12Kに供給する)ようになされている。また、アクティビティ算出回路15kは、リードバッファ14kから供給される第k階層のデータと、リードバッファ14k+1から供給される第k+1階層のデータとを用いて、第k階層のアクティビティを算出し、セレクタ11kの入力端子I2に供給するようになされている。
【0034】
即ち、アクティビティ算出回路15kは、シフタ21k、セレクタ22k、および演算器23kで構成されている。シフタ21kは、リードバッファ14kから供給される第k階層のデータを、例えば、2ビットだけ左シフトすることにより4倍し、セレクタ22kの入力端子I2に供給するようになされている。そして、セレクタ22kの入力端子I1には、リードバッファ14kから第k階層のデータが供給されるようになされており、セレクタ22kは、そこに供給されるセレクト信号SELk(k=1,2,・・・,K−1)に対応して、入力端子I1またはI2に供給されるデータのうちのいずれか一方を選択し、演算器23kの入力端子I1に供給するようになされている。演算器23kの入力端子I2には、リードバッファ142から第k+1階層のデータが供給されるようになされており、演算器23kは、その入力端子I1またはI2に供給されるデータを用い、制御信号A/S(Add/Sub)にしたがって加算または減算を行い、その加算結果または減算結果を出力するようになされている。
【0035】
制御部31は、セレクト信号Sk,SELk、制御信号A/Sなどを、必要なブロックに与え、また、その他の必要な処理を行うようになされている。
【0036】
次に、図5のフローチャートを参照して、図4の階層メモリにおけるデータの書き込み処理について説明する。
【0037】
階層符号化の対象となる原画像が供給されると、まず最初に、ステップS1において、制御部31は、階層をカウントする変数nを1に初期化する。そして、ステップS2に進み、原画像を構成する各画素が、メモリ131の対応するアドレスに記憶される。即ち、階層符号化の対象となる原画像は、セレクタ111の入力端子I1に供給される。このとき、制御部31は、入力端子I1を選択するように指示するセレクト信号S1をセレクタ111に与えるようになされており、これにより、原画像を構成する画素は、セレクタ111で選択され、ライトバッファ121を介して、メモリ131に供給されて記憶される。
【0038】
以上のようにして、メモリ131に、第1階層の画像としての原画像を構成するすべての画素が記憶されると、ステップS3に進み、アクティビティ算出処理が行われ、書き込み処理を終了する。
【0039】
即ち、アクティビティ算出処理では、まず最初に、アクティビティ算出回路151において、メモリ131に記憶された第1階層の画像から、図1で説明したようにして、第2階層の画像が求められ、メモリ132に記憶される。さらに、アクティビティ算出回路151は、メモリ131に記憶された第1階層の画像と、メモリ132に記憶された第2階層の画像とを用い、図1で説明したようにして、第1階層のアクティビティを求める。この第1階層のアクティビティは、アクティビティ算出回路151から、セレクタ111およびライトバッファ121を介して、メモリ131に供給され、既に記憶されている第1階層の画像に替えて書き込まれる。
【0040】
そして、アクティビティ算出回路152において、メモリ132に記憶された第2階層の画像から、上述の場合と同様に、第3階層の画像が求められ、メモリ133に記憶される。さらに、アクティビティ算出回路152は、メモリ132に記憶された第2階層の画像と、メモリ133に記憶された第3階層の画像とを用いて、上述の場合と同様に、第2階層のアクティビティを求める。この第2階層のアクティビティは、アクティビティ算出回路152から、セレクタ112およびライトバッファ122を介して、メモリ132に供給され、既に記憶されている第2階層の画像に替えて書き込まれる。
【0041】
以下、同様にして、第4階層以上の階層の画像および第3階層以上の階層のアクティビティが、順次求められていく。そして、いま、N階層(N≦K)の階層符号化を行うとすると、最終的に、メモリ131乃至13N-1には、第1乃至第N−1階層のアクティビティがそれぞれ書き込まれ、メモリ13Nには、第N階層(最上位階層)の画像が書き込まれる。
【0042】
次に、図6のフローチャートを参照して、図5のステップS3におけるアクティビティ算出処理について、さらに説明する。
【0043】
アクティビティ算出処理では、まず最初に、ステップS11において、第n階層の画像を構成する画素を記憶しているメモリ13nに対して、第n+1階層の1画素を求めるのに用いる2×2画素のブロックを構成する4画素x1,x2,x3,x4が記憶されているアドレスが、デコーダ10によって与えられ、これにより、メモリ13nから、第n階層の画素x1,x2,x3,x4が順次読み出され、リードバッファ14nを介して、アクティビティ算出回路15nに供給される。
【0044】
アクティビティ算出回路15nでは、ステップS12において、第n階層の4画素x1,x2,x3,x4の加算値yが求められる。即ち、リードバッファ14nを介して供給される第n階層の4画素x1,x2,x3,x4は、セレクタ22nの入力端子I1に供給される。このとき、制御部31は、入力端子I1を選択するように指示するセレクト信号SELnを、セレクタ22nに与えるようになされており、従って、セレクタ22nでは、その入力端子I1に供給される第n階層の4画素x1,x2,x3,x4が選択され、演算器23nの入力端子I1に供給される。
【0045】
このとき、制御部31は、入力端子I1に供給されるデータの加算を行うように指示する制御信号A/Sを、演算器23nに与えるようになされており、従って、演算器23nでは、その入力端子I1に供給される第n階層の4画素x1,x2,x3,x4の加算値yが求められ、即ち、式y=x1+x2+x3+x4にしたがった演算が行われ、その結果得られる加算値yが、セレクタ11n+1の入力端子I1に供給される。
【0046】
このとき、制御部31は、入力端子I1を選択するように指示するセレクト信号Sn+1を、セレクタ11n+1に与えており、従って、セレクタ11n+1では、その入力端子I1に供給される加算値yが選択され、ライトバッファ12n+1を介して、メモリ13n+1に供給される。
【0047】
このとき、デコーダ10は、メモリ13n+1に対して、第n階層の4画素x1,x2,x3,x4から求められる第n+1階層の画素に対応するアドレスを与えており、これにより、ステップS13において、第n階層の4画素x1,x2,x3,x4の加算値yは、第n+1階層の画素として、メモリ13n+1の対応するアドレスに記憶される。
【0048】
ここで、メモリ131乃至13kそれぞれに対しては、デコーダ10から必要なアドレスが供給されるものとし、以下では、アドレスについての記載は、適宜省略する。
【0049】
その後、ステップS14において、制御部31は、画素数をカウントする変数iを1に初期化し、ステップS15に進む。ステップS15では、メモリ13nから第n階層の画素xiが読み出されるとともに、その画素xiを用いて求められた第n+1階層の画素(加算値y)が、メモリ13n+1から読み出される。メモリ13nから読み出された第n階層の画素xi、またはメモリ13n+1から読み出された第n+1階層の画素yは、リードバッファ14nまたは14n+1をそれぞれ介して、いずれも、アクティビティ算出回路15nに供給される。
【0050】
アクティビティ算出回路15nでは、ステップS16において、そこに供給される第n階層の画素xiおよび第n+1階層の画素yを用いて、第n階層の画素xiのアクティビティziが求められる。
【0051】
即ち、第n階層の画素xiは、シフタ21nに供給され、2ビット左シフトされることで、4倍にされた後、セレクタ22nの入力端子I2に供給される。このとき、制御部31は、入力端子I2を選択するように指示するセレクト信号SELnを、セレクタ22nに与えるようになされており、従って、セレクタ22nでは、その入力端子I2に供給される第n階層の画素xiを4倍したものが選択され、演算器23nの入力端子I1に供給される。
【0052】
一方、第n+1階層の画素yは、演算器23nの入力端子I2に供給される。そして、このとき、制御部31は、入力端子I1に供給されるデータから、入力端子I2に供給されるデータを減算するように指示する制御信号A/Sを、演算器23nに与えるようになされており、従って、演算器23nでは、その入力端子I1に供給される第n階層の画素xiを4倍したものから、第n+1階層の画素yが減算され、第n階層の画素xiのアクティビティziが求められる。即ち、演算器23nでは、式zi=4xi−yにしたがった演算が行われ、その結果得られる画素xiのアクティビティziが、セレクタ11nの入力端子I2に供給される。
【0053】
このとき、制御部31は、入力端子I2を選択するように指示するセレクト信号Snを、セレクタ11nに与えており、従って、セレクタ11nでは、その入力端子I2に供給されるアクティビティziが選択され、ライトバッファ12nを介して、メモリ13nに供給される。これにより、ステップS17において、画素xiのアクティビティziが、画素xiに替えて、メモリ13nに書き込まれる。
【0054】
その後、ステップS18に進み、制御部31において、変数iが1だけインクリメントされ、ステップS19に進み、変数iが4より大きいかどうかが判定される。ステップS19において、変数iが4より大きくないと判定された場合、ステップS15に戻り、同様の処理を繰り返す。
【0055】
また、ステップS19において、変数iが4より大きいと判定された場合、即ち、第n階層の4画素x1,x2,x3,x4それぞれのアクティビティz1,z2,z3,z4の算出が終了した場合、ステップS20に進み、第n階層を構成する、2×2画素のブロックすべてについて、ステップS11乃至S19の処理を行ったかどうかが判定される。ステップS20において、第n階層を構成する、2×2画素のブロックすべてについて、まだ処理を行っていないと判定された場合、ステップS11に戻り、まだ、処理を行っていないブロックを、新たに処理対象として、ステップS11以下の処理を繰り返す。
【0056】
また、ステップS20において、第n階層を構成する、2×2画素のブロックすべてについて、処理を行ったと判定された場合、ステップS21に進み、制御部31において、変数nが1だけインクリメントされる。そして、ステップS22に進み、制御部31において、変数nが、最上位階層であるNに等しいかどうかが判定される。ステップS22において、変数nが、最上位階層であるNに等しくないと判定された場合、ステップS23に進み、アクティビティ算出処理が行われ、リターンする。即ち、図6に示したアクティビティ算出処理が再帰的に呼び出される。
【0057】
一方、ステップS22において、変数nが、最上位階層であるNに等しいと判定された場合、ステップS23をスキップしてリターンする。
【0058】
以上により、メモリ131乃至13N-1には、第1階層乃至第N−1階層のアクティビティが書き込まれ、メモリ13Nには、第N階層の画像を構成する画素(画素値)が書き込まれる。
【0059】
次に、以上のようにして書き込まれた第1階層乃至第N−1階層のアクティビティ、および第N階層の画像を構成する画素の読み出し処理について説明する。
【0060】
読み出し時においては、所望のメモリ13k(ここでは、k=1,2,・・・,N)に対して、デコーダ10からアドレスを与えることで、そのメモリ13kから、第k階層のデータが読み出され、リードバッファ14kを介して、階層メモリから出力される。
【0061】
即ち、本実施の形態では、第1階層乃至第N−1階層のデータとしては、第1階層乃至第N−1階層のアクティビティが、第N階層のデータとしては、第N階層の画像を構成する画素(第N−1階層の2×2画素の加算値)が、それぞれ出力される。
【0062】
従って、外付けの回路を用いずに、画像のアクティビティを得ることができるので、プログレッシブ表示を、容易に行うことができる。即ち、まず最初に、第N階層のデータをメモリ13Nから読み出して表示し、その後、第N−1階層のデータをメモリ13N-1から読み出して、表示画像(いまの場合、第N階層の画像)に加算する。次に、第N−1階層のデータを読み出して、表示画像(いまの場合、第N−1階層の画像)に加算する。以下、同様にして、第N−2階層以下の階層のデータを順次読み出して、表示画像に加算していくことにより、表示画像は、解像度の低い画像から、徐々に、解像度の高い画像に変化していく。
【0063】
さらに、上述したように、アクティビティは、0付近に集中するため、例えば、非線形量子化やエントロピー符号化などを施すことにより、そのデータ量を効率的に削減することができる。
【0064】
なお、図4において、メモリ131乃至13Kは、それぞれ物理的に1つのメモリである必要はなく、それらのすべてを、1のメモリで構成することも可能である。この場合、メモリ131乃至13Kそれぞれに対して、1のメモリの所定の記憶領域を割り当てるようにすれば良い。
【0065】
また、本実施の形態では、図4の階層メモリを構成する各ブロックを、1チップ上に構成するようにしたが、これらの各ブロックは、それぞれ独立のチップで構成することも可能であるし、そのうちの2以上を、独立のチップで構成することも可能である。
【0066】
さらに、本発明は、インターレース走査される画像およびノンインターレース走査される画素のいずれにも適用可能である。
【0067】
また、本実施の形態では、下位階層の隣接する2×2の4画素の加算値を、その1つ上位の上位階層の画素(画素値)とするようにしたが、上位階層の画素は、下位階層の2×2画素以外のM画素から生成することも可能である(但し、Mは2以上)。
【0068】
さらに、図4の階層メモリは、基本的には、ハードウェアによって実現されるが、コンピュータに、上述の処理を行わせるようなプログラムを実行させることによっても実現可能である。
【0069】
また、本実施の形態では、各階層のデータを、例えば、RAM(Random Access Memory)などに代表されるメモリに記憶させるようにしたが、各階層のデータは、その他、例えば、磁気ディスクや、光磁気ディスク、磁気テープ、光カードなどの記録媒体に記憶(記録)させるようにすることも可能である。
【0070】
さらに、階層メモリからのデータの読み出しは、1の階層についてだけ行うことも可能であるし、2以上の階層について同時に行うことも可能である。
【0071】
また、本実施の形態では、第k階層の画素が、すべて、メモリ13kに記憶された後に、第k+1階層の画素を求めるようにしたが、その他、例えば、第k+1階層の画素の算出は、その画素を求めるのに必要な第k階層の2×2画素がメモリ13kに記憶された時点で行うようにすることも可能である。
【0072】
さらに、本実施の形態では、メモリ131乃至13N-1には、第1乃至第N−1階層のデータとして、対応する階層のアクティビティをそれぞれ記憶させるようにしたが、メモリ131乃至13N-1には、従来の階層符号化における場合と同様に、第1乃至第N−1階層の画素をそれぞれ記憶させるようにすることも可能である。これは、図6で説明したアクティビティ算出処理において、ステップS14乃至S19の処理をスキップするようにすることで行うことが可能である。
【0073】
また、図4の階層メモリにおいては、前述したように、上位階層の画素yを、下位階層の2×2画素x1乃至x4のうちの、例えば、右下の画素x4と置き換えて記憶するようにすることも可能である。これは、セレクタ111に対するセレクト信号S1の与え方と、メモリ131に対するアドレスの与え方とを制御することで行うことができる。
【0074】
さらに、画像のアクティビティの計算方法は、上述したものに限定されるものではない。
【0075】
また、本実施の形態では、図6のアクティビティ算出処理を再帰的に行うことにより、各階層のデータを、順次求めるようにしたが、アクティビティ算出処理は、アクティビティ算出回路151乃至15K-1それぞれにおいて、並列に行うことも可能である。
【0076】
また、本実施の形態では、K−1個のアクティビティ算出回路151乃至15K-1を設けるようにしたが、アクティビティ算出回路は、1つだけでも良い。但し、この場合、各階層のアクティビティを並列に求めるのは困難となる。
【0077】
【発明の効果】
以上の如く、本発明の記憶装置によれば、下位階層の画像から上位階層の画像データを求める上位階層算出手段と、下位階層の画像のアクティビティを算出するアクティビティ算出手段と、下位階層のアクティビティを記憶するアクティビティ記憶手段と、上位階層の画像を記憶する画像記憶手段とが1チップ上に形成されているので、アクティビティを求めて記憶する記憶装置を小型に構成することが可能となる。
さらに、本発明の記憶装置によれば、アクティビティ記憶手段は、下位階層の画像を記憶し、上位階層算出手段は、アクティビティ記憶手段に記憶された下位階層の画像から上位階層の画像を求める。画像記憶手段は、上位階層算出手段が求めた上位階層の画像を記憶し、アクティビティ算出手段は、アクティビティ記憶手段に記憶された下位階層の画像、および画像記憶手段に記憶された上位階層の画像から、下位階層のアクティビティを算出する。アクティビティ記憶手段は、アクティビティ算出手段が算出した下位階層のアクティビティを、下位階層の画像に替えて記憶する。従って、外付けの回路を用いなくても、画像のアクティビティを得ることが可能となる。
【0078】
また、本発明のデータ処理方法によれば、アクティビティ記憶手段に、下位階層の画像が書き込まれ、アクティビティ記憶手段から、下位階層の画像が読み出される。さらに、下位階層の画像から上位階層の画像が求められ、画像記憶手段に、上位階層の画像が書き込まれる。また、アクティビティ記憶手段から、下位階層の画像が読み出されるとともに、画像記憶手段から、上位階層の画像が読み出され、その下位階層および上位階層の画像から、下位階層のアクティビティが算出される。そして、下位階層のアクティビティが、下位階層の画像に替えて、アクティビティ記憶手段に書き込まれる。従って、外付けの回路を用いなくても、画像のアクティビティを得ることが可能となる。
【図面の簡単な説明】
【図1】本発明を適用した階層メモリの一実施の形態の概要を説明するための図である。
【図2】図1の階層メモリの動作を説明するためのずである。
【図3】図1の階層メモリによる階層符号化結果を示す図である。
【図4】図1の階層メモリの詳細構成例を示すブロック図である。
【図5】図4の階層メモリの書き込み処理を説明するためのフローチャートである。
【図6】図5のステップS3の処理の詳細を説明するためのフローチャートである。
【図7】従来の階層符号化を説明するための図である。
【図8】本件出願人が先に提案した階層符号化を説明するための図である。
【図9】従来の階層符号化により得られる上位階層の画素のビット数を説明するための図である。
【符号の説明】
1,21乃至24 演算器, 10 デコーダ, 111乃至11K-1 セレクタ, 121乃至12K ライトバッファ, 131乃至13K メモリ(画像記憶手段)(アクティビティ記憶手段), 141乃至14K リードバッファ, 151乃至15K-1 アクティビティ算出回路(上位階層算出手段)(アクティビティ算出手段), 211乃至21K-1 シフタ, 221乃至22K-1 セレクタ, 231乃至23K-1 演算器
Claims (6)
- 画像を階層符号化して記憶する記憶装置であって、
下位階層の画像から上位階層の画像を求める上位階層算出手段と、
前記下位階層の画像のアクティビティを算出するアクティビティ算出手段と、
前記下位階層のアクティビティを記憶するアクティビティ記憶手段と、
前記上位階層の画像を記憶する画像記憶手段と
を備え、
前記アクティビティ記憶手段は、前記下位階層の画像を記憶し、
前記上位階層算出手段は、前記アクティビティ記憶手段に記憶された前記下位階層の画像から前記上位階層の画像を求め、
前記画像記憶手段は、前記上位階層算出手段が求めた前記上位階層の画像を記憶し、
前記アクティビティ算出手段は、前記アクティビティ記憶手段に記憶された前記下位階層の画像、および前記画像記憶手段に記憶された前記上位階層の画像から、前記下位階層のアクティビティを算出し、
前記アクティビティ記憶手段は、前記アクティビティ算出手段が算出した前記下位階層のアクティビティを、前記下位階層の画像に替えて記憶し、
前記上位階層算出手段、アクティビティ算出手段、アクティビティ記憶手段、および画像記憶手段が1チップ上に形成されている
ことを特徴とする記憶装置。 - 前記上位階層算出手段は、前記下位階層の画像のM画素から、前記上位階層の画像の1画素を求める
ことを特徴とする請求項1に記載の記憶装置。 - 前記アクティビティ算出手段は、前記下位階層の画像のM画素それぞれのアクティビティを、そのM画素から求められた前記上位階層の画像の1画素を用いて求める
ことを特徴とする請求項2に記載の記憶装置。 - 下位階層の画像のアクティビティを記憶するアクティビティ記憶手段と、
上位階層の画像を記憶する画像記憶手段と
を1チップ上に備え、画像を階層符号化して記憶する記憶装置におけるデータ処理方法であって、
前記アクティビティ記憶手段に、前記下位階層の画像を書き込み、
前記アクティビティ記憶手段から、前記下位階層の画像を読み出し、
前記下位階層の画像から前記上位階層の画像を求め、
前記画像記憶手段に、前記上位階層の画像を書き込み、
前記アクティビティ記憶手段から、前記下位階層の画像を読み出すとともに、前記画像記憶手段から、前記上位階層の画像を読み出し、その下位階層および上位階層の画像から、前記下位階層のアクティビティを算出し、
前記下位階層のアクティビティを、前記下位階層の画像に替えて、前記アクティビティ記憶手段に書き込む
ことを特徴とするデータ処理方法。 - 前記下位階層の画像のM画素から、前記上位階層の画像の1画素を求める
ことを特徴とする請求項4に記載のデータ処理方法。 - 前記下位階層の画像のM画素それぞれのアクティビティを、そのM画素から求められた前記上位階層の画像の1画素を用いて求める
ことを特徴とする請求項5に記載のデータ処理方法。
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