JP3532137B2 - データ発生回路 - Google Patents
データ発生回路Info
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- JP3532137B2 JP3532137B2 JP2000117989A JP2000117989A JP3532137B2 JP 3532137 B2 JP3532137 B2 JP 3532137B2 JP 2000117989 A JP2000117989 A JP 2000117989A JP 2000117989 A JP2000117989 A JP 2000117989A JP 3532137 B2 JP3532137 B2 JP 3532137B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Description
【０００１】
【発明の属する技術分野】本発明は、画像処理等にて用
いられる画像処理用データを格納及び読み出し可能な格
納手段を有するデータ発生回路に関するものであり、特
に、直交変換回路のためのデータ発生回路に関する。
いられる画像処理用データを格納及び読み出し可能な格
納手段を有するデータ発生回路に関するものであり、特
に、直交変換回路のためのデータ発生回路に関する。
【０００２】
【従来の技術】画像処理においては動画像等の画像を圧
縮及び伸張して取り扱うことが一般的に知られている。
画像の圧縮処理は符号化回路を用いて可変長符号化され
たデータに変換される。符号化されたデータの伸張処理
は復号回路を用いて復号され、元の画像が再生される。
縮及び伸張して取り扱うことが一般的に知られている。
画像の圧縮処理は符号化回路を用いて可変長符号化され
たデータに変換される。符号化されたデータの伸張処理
は復号回路を用いて復号され、元の画像が再生される。
【０００３】符号化回路は、離散コサイン変換回路（以
下、ＤＣＴ回路と称する）、量子化回路、可変長符号回
路等にて構成され、復号回路は、可変長符号復号回路、
逆量子化回路、逆離散コサイン変換回路（以下、ＩＤＣ
Ｔ回路と称する）等にて構成されている。
下、ＤＣＴ回路と称する）、量子化回路、可変長符号回
路等にて構成され、復号回路は、可変長符号復号回路、
逆量子化回路、逆離散コサイン変換回路（以下、ＩＤＣ
Ｔ回路と称する）等にて構成されている。
【０００４】ここで、ＤＣＴ回路やＩＤＣＴ回路等は直
交変換回路と称され、これら直交変換回路、例えば、Ｉ
ＤＣＴ回路には逆量子化されたＤＣＴ係数が、データと
して入力される。このような直交変換回路に入力される
データを発生するものとして、データ発生回路が用いら
れている。
交変換回路と称され、これら直交変換回路、例えば、Ｉ
ＤＣＴ回路には逆量子化されたＤＣＴ係数が、データと
して入力される。このような直交変換回路に入力される
データを発生するものとして、データ発生回路が用いら
れている。
【０００５】データ発生回路は、逆量子化されたＤＣＴ
係数のような画像処理用データを格納及び読み出し可能
な格納手段を有するものである。この格納手段として
は、シングルポートランダムアクセスメモリ（以下、ラ
ンダムアクセスメモリをＲＡＭと称する）やデュアルポ
ートＲＡＭを用いることが知られている。
係数のような画像処理用データを格納及び読み出し可能
な格納手段を有するものである。この格納手段として
は、シングルポートランダムアクセスメモリ（以下、ラ
ンダムアクセスメモリをＲＡＭと称する）やデュアルポ
ートＲＡＭを用いることが知られている。
【０００６】ここで、ＭＰＥＧ２（Moving Picture Ima
ge Coding Experts Group Phase 2）と称される国際標
準として知られているように、動画像データは８×８画
素サイズのブロックあるいは１６×１６画素サイズのブ
ロック単位でデータ処理が行われている。このため、デ
ータ発生回路における格納手段の格納領域もブロック単
位に対応したもの、例えば、１ブロックの各画素に対す
る逆量子化されたＤＣＴ係数が、その画素位置に対応し
た格納領域に格納されるようになっている。
ge Coding Experts Group Phase 2）と称される国際標
準として知られているように、動画像データは８×８画
素サイズのブロックあるいは１６×１６画素サイズのブ
ロック単位でデータ処理が行われている。このため、デ
ータ発生回路における格納手段の格納領域もブロック単
位に対応したもの、例えば、１ブロックの各画素に対す
る逆量子化されたＤＣＴ係数が、その画素位置に対応し
た格納領域に格納されるようになっている。
【０００７】例えば、８×８画素サイズのブロック単位
でデータ処理が行われるものであれば、データ発生回路
の格納手段としてはアドレス情報により各ワード単位で
アクセス可能な６４ワードのＲＡＭが用いられる。
でデータ処理が行われるものであれば、データ発生回路
の格納手段としてはアドレス情報により各ワード単位で
アクセス可能な６４ワードのＲＡＭが用いられる。
【０００８】
【発明が解決しようとする課題】逆量子化されたＤＣＴ
係数のようにデータ発生回路の格納手段に格納される画
像処理用データは零成分（データとして“０”と等価な
もので、０ランデータとも称する）であることが多い。
各ブロックの画像処理用のデータにおける零成分の数は
符号化方式、符号化や復号化対象の画像の状態等によっ
て異なるが、いずれにおいても多くのデータが零成分で
ある。このため、データ発生回路の格納手段の格納領域
全てに対して、零成分の画像処理用データを、ジグザグ
スキャンあるいはアルタネートスキャン順に格納し、そ
の後に縦または横スキャン順に変換して、零成分の格納
領域を含む全ての格納領域から、画像処理用データを読
み出し、出力していた。
係数のようにデータ発生回路の格納手段に格納される画
像処理用データは零成分（データとして“０”と等価な
もので、０ランデータとも称する）であることが多い。
各ブロックの画像処理用のデータにおける零成分の数は
符号化方式、符号化や復号化対象の画像の状態等によっ
て異なるが、いずれにおいても多くのデータが零成分で
ある。このため、データ発生回路の格納手段の格納領域
全てに対して、零成分の画像処理用データを、ジグザグ
スキャンあるいはアルタネートスキャン順に格納し、そ
の後に縦または横スキャン順に変換して、零成分の格納
領域を含む全ての格納領域から、画像処理用データを読
み出し、出力していた。
【０００９】このように、零成分の画像処理用データを
含む、１ブロック分の全ての画像処理用データを格納手
段に格納していたため、格納手段への書き込み回数が多
くなり、消費電力が多くなることは避けられない。ま
た、格納手段に全ての画像処理用データを書き込むの
で、例えば、８×８画素サイズのブロックにおいては、
６４サイクルの書き込み処理が必要となるので、処理全
体の高速化を妨げることになる。
含む、１ブロック分の全ての画像処理用データを格納手
段に格納していたため、格納手段への書き込み回数が多
くなり、消費電力が多くなることは避けられない。ま
た、格納手段に全ての画像処理用データを書き込むの
で、例えば、８×８画素サイズのブロックにおいては、
６４サイクルの書き込み処理が必要となるので、処理全
体の高速化を妨げることになる。
【００１０】このような課題を解決する技術として、特
開平８−１６７８５６号公報に開示されているものがあ
る。この文献に開示の技術は、格納手段である変換用Ｒ
ＡＭの全ての格納領域を初期化して、零成分以外のデー
タのみ書き込みを行うようにするものである。また、変
換用ＲＡＭを複数準備し、一方の変換用ＲＡＭから格納
されているデータを読み出している時に、他方の変換用
ＲＡＭの全ての格納領域を初期化して、零成分以外のデ
ータのみ書き込みを行うようにするものである。
開平８−１６７８５６号公報に開示されているものがあ
る。この文献に開示の技術は、格納手段である変換用Ｒ
ＡＭの全ての格納領域を初期化して、零成分以外のデー
タのみ書き込みを行うようにするものである。また、変
換用ＲＡＭを複数準備し、一方の変換用ＲＡＭから格納
されているデータを読み出している時に、他方の変換用
ＲＡＭの全ての格納領域を初期化して、零成分以外のデ
ータのみ書き込みを行うようにするものである。
【００１１】しかしながら、上記文献に開示の技術で
は、処理全体の高速化を向上するために、複数の変換用
ＲＡＭを設けることやこれら複数のＲＡＭに対する複雑
な動作制御並びにこの動作制御を実現するための回路が
必要となる。このため、動作制御の複雑化や回路構成の
増加による回路面積の増加及びコストの増加は避けられ
ない。また、１つの変換用ＲＡＭで行う場合において
は、変換用ＲＡＭの全ての領域を初期化するための処理
（零成分の書き込み）時間が必要となるので、その分高
速化の向上が妨げられるものである。また、変換用ＲＡ
Ｍへのデータの書き込み前に初期化をしなければならな
いので、そのタイミング制御やそのための回路が必要と
なり、動作制御の複雑化は避けられない。
は、処理全体の高速化を向上するために、複数の変換用
ＲＡＭを設けることやこれら複数のＲＡＭに対する複雑
な動作制御並びにこの動作制御を実現するための回路が
必要となる。このため、動作制御の複雑化や回路構成の
増加による回路面積の増加及びコストの増加は避けられ
ない。また、１つの変換用ＲＡＭで行う場合において
は、変換用ＲＡＭの全ての領域を初期化するための処理
（零成分の書き込み）時間が必要となるので、その分高
速化の向上が妨げられるものである。また、変換用ＲＡ
Ｍへのデータの書き込み前に初期化をしなければならな
いので、そのタイミング制御やそのための回路が必要と
なり、動作制御の複雑化は避けられない。
【００１２】本発明は上記課題を解決し、処理速度の高
速化を実現するデータ発生回路を提供することを目的と
するものである。
速化を実現するデータ発生回路を提供することを目的と
するものである。
【００１３】また、本発明は、上記目的を、回路構成の
増加や動作制御の複雑化をより低減して実現することを
目的とする。
増加や動作制御の複雑化をより低減して実現することを
目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、本発明にて講じた手段は、複数の格納領域のうち、
指定されたアドレス情報に応じた領域への画像処理用デ
ータの格納及び読み出しが可能な格納手段を有するデー
タ発生回路において、格納手段の各格納領域に対して画
像処理用データが格納されたか否かを指示する格納情報
を保持するレジスタを有し、格納手段から画像処理用デ
ータを読み出す際に、読み出される画像処理用データに
対する格納情報に応じた選択信号を出力する制御回路
と、選択信号に応じて、格納手段から読み出された画像
処理用データあるいは固定されたデータを出力する選択
回路と、を有するようにしたものである。
に、本発明にて講じた手段は、複数の格納領域のうち、
指定されたアドレス情報に応じた領域への画像処理用デ
ータの格納及び読み出しが可能な格納手段を有するデー
タ発生回路において、格納手段の各格納領域に対して画
像処理用データが格納されたか否かを指示する格納情報
を保持するレジスタを有し、格納手段から画像処理用デ
ータを読み出す際に、読み出される画像処理用データに
対する格納情報に応じた選択信号を出力する制御回路
と、選択信号に応じて、格納手段から読み出された画像
処理用データあるいは固定されたデータを出力する選択
回路と、を有するようにしたものである。
【００１５】また、上記課題を解決するために、本発明
においては、さらにレジスタの構成や制御回路の動作制
御を更に工夫したものである。
においては、さらにレジスタの構成や制御回路の動作制
御を更に工夫したものである。
【００１６】
【発明の実施の形態】本発明におけるデータ発生回路に
ついてを、図面を用いて以下に説明する。なお、説明に
おいて、本発明のデータ発生回路は復号回路に内蔵され
たものを例に説明する。
ついてを、図面を用いて以下に説明する。なお、説明に
おいて、本発明のデータ発生回路は復号回路に内蔵され
たものを例に説明する。
【００１７】図１は、本発明の第１の実施の形態におけ
るデータ発生回路を示すブロック図である。
るデータ発生回路を示すブロック図である。
【００１８】図１において、データ発生回路１００は、
格納手段であるメモリ１１０、アドレス発生回路１２
０、書き込み制御信号発生回路１３０、制御回路１４
０、及び選択回路であるセレクタ１５０から構成されて
いる。
格納手段であるメモリ１１０、アドレス発生回路１２
０、書き込み制御信号発生回路１３０、制御回路１４
０、及び選択回路であるセレクタ１５０から構成されて
いる。
【００１９】データ発生回路１００には、逆量子化回路
１０から出力された画像処理用データ、例えば、逆量子
化されたＤＣＴ係数がデータＤＩとして入力される。ま
た、逆量子化回路１０からは、データＤＩを格納すべき
格納手段１１０の格納領域を指示するアドレス情報ＡＤ
１及びデータ発生回路１００に対して、データＤＩの格
納を指示するための制御信号ＣＬがデータ発生回路１０
０に入力される。所定のブロックに対する所望のデータ
ＤＩを逆量子化回路１０が出力する際、つまり、格納手
段１１０への書き込みを指示する際に、制御信号ＣＬ
は、例えば電圧レベルが電源電圧Ｖｃｃレベル（以下、
Ｈレベルと称する）となり、それ以外の時には、制御信
号ＣＬの電圧レベルは接地電圧レベル（以下、Ｌレベル
と称する）となるものである。
１０から出力された画像処理用データ、例えば、逆量子
化されたＤＣＴ係数がデータＤＩとして入力される。ま
た、逆量子化回路１０からは、データＤＩを格納すべき
格納手段１１０の格納領域を指示するアドレス情報ＡＤ
１及びデータ発生回路１００に対して、データＤＩの格
納を指示するための制御信号ＣＬがデータ発生回路１０
０に入力される。所定のブロックに対する所望のデータ
ＤＩを逆量子化回路１０が出力する際、つまり、格納手
段１１０への書き込みを指示する際に、制御信号ＣＬ
は、例えば電圧レベルが電源電圧Ｖｃｃレベル（以下、
Ｈレベルと称する）となり、それ以外の時には、制御信
号ＣＬの電圧レベルは接地電圧レベル（以下、Ｌレベル
と称する）となるものである。
【００２０】ここで、逆量子化回路１０から出力される
データＤＩは、各ブロック毎にみて、そのブロックに対
する零成分以外の非零のデータであり、零成分のデータ
ＤＩは出力しなくてよい。同様に、逆量子化回路１０か
ら出力されるアドレス情報ＡＤ１もこの非零のデータＤ
Ｉに対するアドレス情報であり、零成分のデータＤＩに
対するアドレス情報は出力しなくてよい。出力されたデ
ータＤＩは、格納手段１１０に入力され、アドレス情報
ＡＤ１はアドレス発生回路１２０に入力される。また、
制御信号ＣＬは書き込み信号発生回路１３０に入力され
る。
データＤＩは、各ブロック毎にみて、そのブロックに対
する零成分以外の非零のデータであり、零成分のデータ
ＤＩは出力しなくてよい。同様に、逆量子化回路１０か
ら出力されるアドレス情報ＡＤ１もこの非零のデータＤ
Ｉに対するアドレス情報であり、零成分のデータＤＩに
対するアドレス情報は出力しなくてよい。出力されたデ
ータＤＩは、格納手段１１０に入力され、アドレス情報
ＡＤ１はアドレス発生回路１２０に入力される。また、
制御信号ＣＬは書き込み信号発生回路１３０に入力され
る。
【００２１】なお、アドレス情報ＡＤ１や制御信号ＣＬ
は逆量子化回路１０から出力されるものに限定されず、
他の制御部やソフトウェア制御にて、逆量子化回路１０
からのデータＤＩの出力タイミングに合わせて出力する
ようにしてもよい。
は逆量子化回路１０から出力されるものに限定されず、
他の制御部やソフトウェア制御にて、逆量子化回路１０
からのデータＤＩの出力タイミングに合わせて出力する
ようにしてもよい。
【００２２】格納手段１１０は、例えば、シングルポー
トＲＡＭから構成されている。実施の形態においては、
８×８画素サイズのブロックに対応した６４ワードのシ
ングルポートＲＡＭを例として説明する。
トＲＡＭから構成されている。実施の形態においては、
８×８画素サイズのブロックに対応した６４ワードのシ
ングルポートＲＡＭを例として説明する。
【００２３】格納手段１１０は、書き込み制御信号ＷＥ
の電圧レベルに応じて書き込みが制御される。実施の形
態においては、書き込み制御信号ＷＥの電圧レベルがＨ
レベルの時に、入力されるアドレス情報ＡＤＯにて指示
される格納領域にデータＤＩが格納され（書き込みさ
れ）、書き込み制御信号ＷＥの電圧レベルがＬレベルの
時に、入力されるアドレス情報ＡＤＯにて指示される格
納領域に格納されたデータをデータＤＯとして出力する
ものである。格納手段における格納領域とアドレス情報
との関係については後で詳細に説明する。
の電圧レベルに応じて書き込みが制御される。実施の形
態においては、書き込み制御信号ＷＥの電圧レベルがＨ
レベルの時に、入力されるアドレス情報ＡＤＯにて指示
される格納領域にデータＤＩが格納され（書き込みさ
れ）、書き込み制御信号ＷＥの電圧レベルがＬレベルの
時に、入力されるアドレス情報ＡＤＯにて指示される格
納領域に格納されたデータをデータＤＯとして出力する
ものである。格納手段における格納領域とアドレス情報
との関係については後で詳細に説明する。
【００２４】アドレス発生回路１２０は、入力されたア
ドレス情報ＡＤ１とアドレス発生回路１２０内で生成さ
れるアドレス情報ＡＤ２とを選択的にアドレス情報ＡＤ
Ｏとして出力するものである。アドレス発生回路１２０
の具体的な回路図を図２に示す。
ドレス情報ＡＤ１とアドレス発生回路１２０内で生成さ
れるアドレス情報ＡＤ２とを選択的にアドレス情報ＡＤ
Ｏとして出力するものである。アドレス発生回路１２０
の具体的な回路図を図２に示す。
【００２５】図２において、アドレス発生回路１２０
は、アドレス情報ＡＤ２を生成するカウンタ１２１とセ
レクタ１２３とで構成されている。
は、アドレス情報ＡＤ２を生成するカウンタ１２１とセ
レクタ１２３とで構成されている。
【００２６】カウンタ１２１は、書き込み制御信号ＷＥ
の電圧レベルがＨレベルの時にはリセット状態に保持さ
れ、書き込み制御信号ＷＥの電圧レベルがＬレベルの時
には、クロック信号ＣＬＫの遷移、例えば、立ち上がり
に応じて順次００００００Ｂ（Ｂは、前の６桁の数値の
各桁が２進数表示であることを示す）から１１１１１１
Ｂまでのカウントを行い、アドレス情報ＡＤ２として出
力するものである。
の電圧レベルがＨレベルの時にはリセット状態に保持さ
れ、書き込み制御信号ＷＥの電圧レベルがＬレベルの時
には、クロック信号ＣＬＫの遷移、例えば、立ち上がり
に応じて順次００００００Ｂ（Ｂは、前の６桁の数値の
各桁が２進数表示であることを示す）から１１１１１１
Ｂまでのカウントを行い、アドレス情報ＡＤ２として出
力するものである。
【００２７】セレクタ１２３は、書き込み制御信号ＷＥ
の電圧レベルがＨレベルの時にはアドレス情報ＡＤ１を
選択して、アドレス情報ＡＤ１をアドレス情報ＡＤＯと
して出力し、書き込み制御信号ＷＥの電圧レベルがＬレ
ベルの時にはアドレス情報ＡＤ２を選択して、アドレス
情報ＡＤ２をアドレス情報ＡＤＯとして出力するもので
ある。
の電圧レベルがＨレベルの時にはアドレス情報ＡＤ１を
選択して、アドレス情報ＡＤ１をアドレス情報ＡＤＯと
して出力し、書き込み制御信号ＷＥの電圧レベルがＬレ
ベルの時にはアドレス情報ＡＤ２を選択して、アドレス
情報ＡＤ２をアドレス情報ＡＤＯとして出力するもので
ある。
【００２８】つまり、アドレス発生回路１２０は、格納
手段１１０が書き込み状態の時には、アドレス情報ＡＤ
１に応じたアドレス情報ＡＤＯを格納手段１１０に対し
て出力し、格納手段１１０が読み出し状態の時には、ア
ドレス情報ＡＤ２に応じたアドレス情報ＡＤＯを格納手
段１１０に対して出力するものである。
手段１１０が書き込み状態の時には、アドレス情報ＡＤ
１に応じたアドレス情報ＡＤＯを格納手段１１０に対し
て出力し、格納手段１１０が読み出し状態の時には、ア
ドレス情報ＡＤ２に応じたアドレス情報ＡＤＯを格納手
段１１０に対して出力するものである。
【００２９】書き込み制御信号発生回路１３０は、制御
信号ＣＬの電圧レベルがＨレベルの時には、電圧レベル
がＨレベルの書き込み制御信号ＷＥを出力し、制御信号
ＣＬの電圧レベルがＬレベルの時には、電圧レベルがＬ
レベルの書き込み制御信号ＷＥを出力するものである。
実施の形態において、制御信号ＣＬの電圧レベルと書込
み制御信号ＷＥの電圧レベルとの関係からすれば、書き
込み制御信号発生回路１３０は、直列接続された複数の
バッファや直列接続された偶数個のインバータ等であっ
てもよいが、タイミング制御するためにその他の構成で
あってもよい。
信号ＣＬの電圧レベルがＨレベルの時には、電圧レベル
がＨレベルの書き込み制御信号ＷＥを出力し、制御信号
ＣＬの電圧レベルがＬレベルの時には、電圧レベルがＬ
レベルの書き込み制御信号ＷＥを出力するものである。
実施の形態において、制御信号ＣＬの電圧レベルと書込
み制御信号ＷＥの電圧レベルとの関係からすれば、書き
込み制御信号発生回路１３０は、直列接続された複数の
バッファや直列接続された偶数個のインバータ等であっ
てもよいが、タイミング制御するためにその他の構成で
あってもよい。
【００３０】また、逆量子化回路１０が制御信号ＣＬを
出力しないような構成、例えば、ソフトウェア等にて動
作タイミングが制御されるような場合には、図示せぬタ
イミング制御手段からの格納手段１１０の動作制御を指
示する信号に応じて書き込み制御信号ＷＥの電圧レベル
を上述のように制御するようにしてもよい。
出力しないような構成、例えば、ソフトウェア等にて動
作タイミングが制御されるような場合には、図示せぬタ
イミング制御手段からの格納手段１１０の動作制御を指
示する信号に応じて書き込み制御信号ＷＥの電圧レベル
を上述のように制御するようにしてもよい。
【００３１】図１に戻り、格納手段１１０から出力され
たデータＤＯは、セレクタ１５０の一方の入力側（1側
入力）に入力される。セレクタ１５０の他方の入力側
（０側入力）には、固定されたデータとして、実施の形
態においては、零成分に相当する、０ランデータである
データ“０”が入力されている。
たデータＤＯは、セレクタ１５０の一方の入力側（1側
入力）に入力される。セレクタ１５０の他方の入力側
（０側入力）には、固定されたデータとして、実施の形
態においては、零成分に相当する、０ランデータである
データ“０”が入力されている。
【００３２】セレクタ１５０は、制御回路１４０から出
力される選択信号ＳＥＬの電圧レベルに応じて、データ
ＤＯあるいはデータ“０”のいずれかを出力データＯＵ
Ｔとして選択的に出力するものである。実施の形態にお
いては、選択信号ＳＥＬの電圧レベルがＬレベルの時に
は、データ“０”を選択し、データ“０”に応じた出力
データＯＵＴを出力し、選択信号ＳＥＬの電圧レベルが
Ｈレベルの時には、データＤＯを選択し、データＤＯに
応じた出力データＯＵＴを出力するものである。
力される選択信号ＳＥＬの電圧レベルに応じて、データ
ＤＯあるいはデータ“０”のいずれかを出力データＯＵ
Ｔとして選択的に出力するものである。実施の形態にお
いては、選択信号ＳＥＬの電圧レベルがＬレベルの時に
は、データ“０”を選択し、データ“０”に応じた出力
データＯＵＴを出力し、選択信号ＳＥＬの電圧レベルが
Ｈレベルの時には、データＤＯを選択し、データＤＯに
応じた出力データＯＵＴを出力するものである。
【００３３】図３は、選択信号ＳＥＬを出力する制御回
路１４０の構成を示すブロック図である。
路１４０の構成を示すブロック図である。
【００３４】図３において、制御回路１４０には、アド
レス情報ＡＤＯが入力され、複数ビットからなる保持情
報ＷＤを出力するデコード回路１４１と、保持情報Ｗ
Ｄ、書き込み制御信号ＷＥ、アドレス情報ＡＤＯ、クロ
ック信号ＣＬＫがそれぞれ入力され、選択信号ＳＥＬを
出力する選択信号出力手段である格納管理回路１４３と
で構成されている。
レス情報ＡＤＯが入力され、複数ビットからなる保持情
報ＷＤを出力するデコード回路１４１と、保持情報Ｗ
Ｄ、書き込み制御信号ＷＥ、アドレス情報ＡＤＯ、クロ
ック信号ＣＬＫがそれぞれ入力され、選択信号ＳＥＬを
出力する選択信号出力手段である格納管理回路１４３と
で構成されている。
【００３５】図４は、デコード回路１４１の具体的な回
路図である。実施の形態においては、６ビットのアドレ
ス情報ＡＤＯに対して６４ビットの保持情報ＷＤを出力
するデコード回路が適用されるが、図４においては、説
明を簡略化するため、アドレス情報ＡＤＯが２ビット
（ビットＡＤＯ−０とビットＡＤＯ−１）からなるもの
を例として示している。
路図である。実施の形態においては、６ビットのアドレ
ス情報ＡＤＯに対して６４ビットの保持情報ＷＤを出力
するデコード回路が適用されるが、図４においては、説
明を簡略化するため、アドレス情報ＡＤＯが２ビット
（ビットＡＤＯ−０とビットＡＤＯ−１）からなるもの
を例として示している。
【００３６】図４において、２ビットのアドレス情報Ａ
ＤＯに対するデコード回路１４１は４つの２入力１出力
ＡＮＤゲート１４１−０〜１４１−３により構成されて
いる。ＡＮＤゲート１４１−０の入力側には、ビットＡ
ＤＯ−０の反転信号とビットＡＤＯ−１との反転信号が
それぞれ入力されている。 ＡＮＤゲート１４１−１の
入力側には、ビットＡＤＯ−０とビットＡＤＯ−１の反
転信号がそれぞれ入力されている。 ＡＮＤゲート１４
１−２の入力側には、ビットＡＤＯ−０の反転信号とビ
ットＡＤＯ−１が入力されている。 ＡＮＤゲート１４
１−３の入力側には、ビットＡＤＯ−０とビットＡＤＯ
−１がそれぞれ入力されている。ＡＮＤゲート１４１−
０〜１４１−３は入力される２つの信号の論理積に応じ
た電圧レベルの情報信号ＷＤ０〜ＷＤ３を出力する。こ
れらの情報信号ＷＤ０〜ＷＤ３が保持情報ＷＤを構成す
る。
ＤＯに対するデコード回路１４１は４つの２入力１出力
ＡＮＤゲート１４１−０〜１４１−３により構成されて
いる。ＡＮＤゲート１４１−０の入力側には、ビットＡ
ＤＯ−０の反転信号とビットＡＤＯ−１との反転信号が
それぞれ入力されている。 ＡＮＤゲート１４１−１の
入力側には、ビットＡＤＯ−０とビットＡＤＯ−１の反
転信号がそれぞれ入力されている。 ＡＮＤゲート１４
１−２の入力側には、ビットＡＤＯ−０の反転信号とビ
ットＡＤＯ−１が入力されている。 ＡＮＤゲート１４
１−３の入力側には、ビットＡＤＯ−０とビットＡＤＯ
−１がそれぞれ入力されている。ＡＮＤゲート１４１−
０〜１４１−３は入力される２つの信号の論理積に応じ
た電圧レベルの情報信号ＷＤ０〜ＷＤ３を出力する。こ
れらの情報信号ＷＤ０〜ＷＤ３が保持情報ＷＤを構成す
る。
【００３７】つまり、アドレス情報ＡＤＯが００Ｂ（ビ
ットＡＤＯ−０＝０Ｂ、ビットＡＤＯ−１＝０Ｂ）の時
には、情報信号ＷＤ０の電圧レベルがＬレベルからＨレ
ベルとなり、その他の情報信号ＷＤ１〜ＷＤ３の電圧レ
ベルはそれぞれＬレベルのままである。同様に、アドレ
ス情報ＡＤＯが０１Ｂ（ビットＡＤＯ−０＝１Ｂ、ビッ
トＡＤＯ−１＝０Ｂ）の時には、情報信号ＷＤ１の電圧
レベルがＬレベルからＨレベルとなり、その他の情報信
号ＷＤ０，ＷＤ２，ＷＤ３の電圧レベルはそれぞれＬレ
ベルのままである。アドレス情報ＡＤＯが１０Ｂ（ビッ
トＡＤＯ−０＝０Ｂ、ビットＡＤＯ−１＝１Ｂ）の時に
は、情報信号ＷＤ２の電圧レベルがＬレベルからＨレベ
ルとなり、その他の情報信号ＷＤ０，ＷＤ１，ＷＤ３の
電圧レベルはそれぞれＬレベルのままである。アドレス
情報ＡＤＯが１１Ｂ（ビットＡＤＯ−０＝１Ｂ、ビット
ＡＤＯ−１＝１Ｂ）の時には、情報信号ＷＤ３の電圧レ
ベルがＬレベルからＨレベルとなり、その他の情報信号
ＷＤ０〜ＷＤ２の電圧レベルはそれぞれＬレベルのまま
である。
ットＡＤＯ−０＝０Ｂ、ビットＡＤＯ−１＝０Ｂ）の時
には、情報信号ＷＤ０の電圧レベルがＬレベルからＨレ
ベルとなり、その他の情報信号ＷＤ１〜ＷＤ３の電圧レ
ベルはそれぞれＬレベルのままである。同様に、アドレ
ス情報ＡＤＯが０１Ｂ（ビットＡＤＯ−０＝１Ｂ、ビッ
トＡＤＯ−１＝０Ｂ）の時には、情報信号ＷＤ１の電圧
レベルがＬレベルからＨレベルとなり、その他の情報信
号ＷＤ０，ＷＤ２，ＷＤ３の電圧レベルはそれぞれＬレ
ベルのままである。アドレス情報ＡＤＯが１０Ｂ（ビッ
トＡＤＯ−０＝０Ｂ、ビットＡＤＯ−１＝１Ｂ）の時に
は、情報信号ＷＤ２の電圧レベルがＬレベルからＨレベ
ルとなり、その他の情報信号ＷＤ０，ＷＤ１，ＷＤ３の
電圧レベルはそれぞれＬレベルのままである。アドレス
情報ＡＤＯが１１Ｂ（ビットＡＤＯ−０＝１Ｂ、ビット
ＡＤＯ−１＝１Ｂ）の時には、情報信号ＷＤ３の電圧レ
ベルがＬレベルからＨレベルとなり、その他の情報信号
ＷＤ０〜ＷＤ２の電圧レベルはそれぞれＬレベルのまま
である。
【００３８】このように、デコード回路１４１は、２ビ
ットのアドレス情報ＡＤＯにて指示される内容に応じた
ビット位置のみ電圧レベルをＬレベルからＨレベルへの
遷移させる４ビットの保持情報ＷＤ（情報信号ＷＤ０〜
ＷＤ３にて構成）を出力するものである。ここで、８×
８画素サイズのブロックの場合には、２進数表示で６桁
のアドレス情報ＡＤＯに対して、６４ビットの保持情報
ＷＤを出力するように、図４と同様に考慮して、６桁の
アドレス情報ＡＤＯの各ビットに対する論理積をとり、
６４ビットの保持情報ＷＤの、アドレス情報ＡＤＯ対応
するビット位置のみ電圧レベルをＨレベルとするような
構成とすればよい。
ットのアドレス情報ＡＤＯにて指示される内容に応じた
ビット位置のみ電圧レベルをＬレベルからＨレベルへの
遷移させる４ビットの保持情報ＷＤ（情報信号ＷＤ０〜
ＷＤ３にて構成）を出力するものである。ここで、８×
８画素サイズのブロックの場合には、２進数表示で６桁
のアドレス情報ＡＤＯに対して、６４ビットの保持情報
ＷＤを出力するように、図４と同様に考慮して、６桁の
アドレス情報ＡＤＯの各ビットに対する論理積をとり、
６４ビットの保持情報ＷＤの、アドレス情報ＡＤＯ対応
するビット位置のみ電圧レベルをＨレベルとするような
構成とすればよい。
【００３９】なお、デコード回路１４１は、図４のよう
な構成に限らない。例えば、ｎビットのアドレス情報Ａ
ＤＯにて指示される内容に応じたビット位置のみ電圧レ
ベルを、ＬレベルからＨレベルへの遷移させる２nビッ
トの保持情報ＷＤを出力することが可能なものであれば
他の構成でも適用可能である。
な構成に限らない。例えば、ｎビットのアドレス情報Ａ
ＤＯにて指示される内容に応じたビット位置のみ電圧レ
ベルを、ＬレベルからＨレベルへの遷移させる２nビッ
トの保持情報ＷＤを出力することが可能なものであれば
他の構成でも適用可能である。
【００４０】図５は、格納管理回路１４３の具体的な回
路図である。実施の形態においては、６４ビットレジス
タとしての機能を有する格納管理回路が適用されるもの
であるが、図５においても、図４のデコード回路１４１
からの保持情報ＷＤが４ビットの場合に対応したものと
して示している。
路図である。実施の形態においては、６４ビットレジス
タとしての機能を有する格納管理回路が適用されるもの
であるが、図５においても、図４のデコード回路１４１
からの保持情報ＷＤが４ビットの場合に対応したものと
して示している。
【００４１】図５において、格納管理回路１４３は、４
つの２入力１出力のＯＲゲート１４５−０〜１４５−
３、４ビット分のデータを格納可能なレジスタ１４７、
４ビット分のデータが入力され、入力されたデータのう
ちの１ビットを選択信号ＳＥＬとして出力するセレクタ
１４９で構成されている。
つの２入力１出力のＯＲゲート１４５−０〜１４５−
３、４ビット分のデータを格納可能なレジスタ１４７、
４ビット分のデータが入力され、入力されたデータのう
ちの１ビットを選択信号ＳＥＬとして出力するセレクタ
１４９で構成されている。
【００４２】ＯＲゲート１４５−０〜１４５−３の一方
の入力側には、保持情報ＷＤの各ビットである情報信号
ＷＤ０〜ＷＤ３がそれぞれ入力されている。ＯＲゲート
１４５−０〜１４５−３の他方の入力側には、レジスタ
１４７の出力端子ＲＯ０〜ＲＯ３から出力される信号が
それぞれ入力されている。ＯＲゲート１４５−０〜１４
５−３から出力される信号は、レジスタ１４７の入力端
子ＲＩ０〜ＲＩ３にそれぞれ入力される。
の入力側には、保持情報ＷＤの各ビットである情報信号
ＷＤ０〜ＷＤ３がそれぞれ入力されている。ＯＲゲート
１４５−０〜１４５−３の他方の入力側には、レジスタ
１４７の出力端子ＲＯ０〜ＲＯ３から出力される信号が
それぞれ入力されている。ＯＲゲート１４５−０〜１４
５−３から出力される信号は、レジスタ１４７の入力端
子ＲＩ０〜ＲＩ３にそれぞれ入力される。
【００４３】レジスタ１４７は、書き込み制御信号Ｗ
Ｅ、クロック信号ＣＬＫ、リセット信号ＲＥＳＥＴがそ
れぞれ入力される。レジスタ１４７は、書き込み制御信
号ＷＥの電圧レベルがＨレベルの時に、クロック信号Ｃ
ＬＫの立ち上がりに応じて、入力端子ＲＩ０〜ＲＩ３に
入力される信号の情報（電圧レベルがＨレベルなのかＬ
レベルなのか）をそれぞれ格納するものである。格納さ
れた各信号の情報は、対応する出力端子ＲＯ０〜ＲＯ３
からそれぞれ出力される。レジスタ１４７は、書き込み
制御信号ＷＥの電圧レベルがＬレベルの時には、入力端
子ＲＩ０〜ＲＩ３に入力される信号の情報を新たに格納
することなく、既に格納されている信号を保持する。
Ｅ、クロック信号ＣＬＫ、リセット信号ＲＥＳＥＴがそ
れぞれ入力される。レジスタ１４７は、書き込み制御信
号ＷＥの電圧レベルがＨレベルの時に、クロック信号Ｃ
ＬＫの立ち上がりに応じて、入力端子ＲＩ０〜ＲＩ３に
入力される信号の情報（電圧レベルがＨレベルなのかＬ
レベルなのか）をそれぞれ格納するものである。格納さ
れた各信号の情報は、対応する出力端子ＲＯ０〜ＲＯ３
からそれぞれ出力される。レジスタ１４７は、書き込み
制御信号ＷＥの電圧レベルがＬレベルの時には、入力端
子ＲＩ０〜ＲＩ３に入力される信号の情報を新たに格納
することなく、既に格納されている信号を保持する。
【００４４】ここで、例を示して、ＯＲゲート１４５−
０〜１４５−３とレジスタ１４７との動作を説明する。
まず、レジスタ１４７の出力端子ＲＯ０〜ＲＯ３から出
力されている情報が００００Ｂ（出力端子ＲＯ０〜ＲＯ
３から出力される各信号の電圧レベルはいずれもＬレベ
ル）である時、保持情報ＷＤとして００１０Ｂ（情報信
号ＷＤ１の電圧レベルがＨレベル、情報信号ＷＤ０，Ｗ
Ｄ２，ＷＤ３の電圧レベルがいずれもＬレベル）がＯＲ
ゲート１４５−０〜１４５−３に入力されたとする。
ＯＲゲート１４５−０〜１４５−３の一方の入力には、
それぞれ出力端子ＲＯ０〜ＲＯ３から出力されている情
報としていずれも電圧レベルがＬレベルの信号が入力さ
れている。このため、 ＯＲゲート１４５−０〜１４５
−３からの出力信号は、保持情報ＷＤに応じたものとな
る。よって、ＯＲゲート１４５−１からの出力信号の電
圧レベルがＨレベルとなり、ＯＲゲート１４５−０，１
４５−２，１４５−３の電圧レベルはいずれもＬレベル
となる。つまり、入力端子ＲＩ０〜ＲＩ３に入力される
信号の情報は００１０Ｂ（入力端子ＲＩ１に入力される
信号の電圧レベルがＨレベルで、入力端子ＲＩ０，ＲＩ
２，ＲＩ３に入力される各信号の電圧レベルはいずれも
Ｌレベル）となる。
０〜１４５−３とレジスタ１４７との動作を説明する。
まず、レジスタ１４７の出力端子ＲＯ０〜ＲＯ３から出
力されている情報が００００Ｂ（出力端子ＲＯ０〜ＲＯ
３から出力される各信号の電圧レベルはいずれもＬレベ
ル）である時、保持情報ＷＤとして００１０Ｂ（情報信
号ＷＤ１の電圧レベルがＨレベル、情報信号ＷＤ０，Ｗ
Ｄ２，ＷＤ３の電圧レベルがいずれもＬレベル）がＯＲ
ゲート１４５−０〜１４５−３に入力されたとする。
ＯＲゲート１４５−０〜１４５−３の一方の入力には、
それぞれ出力端子ＲＯ０〜ＲＯ３から出力されている情
報としていずれも電圧レベルがＬレベルの信号が入力さ
れている。このため、 ＯＲゲート１４５−０〜１４５
−３からの出力信号は、保持情報ＷＤに応じたものとな
る。よって、ＯＲゲート１４５−１からの出力信号の電
圧レベルがＨレベルとなり、ＯＲゲート１４５−０，１
４５−２，１４５−３の電圧レベルはいずれもＬレベル
となる。つまり、入力端子ＲＩ０〜ＲＩ３に入力される
信号の情報は００１０Ｂ（入力端子ＲＩ１に入力される
信号の電圧レベルがＨレベルで、入力端子ＲＩ０，ＲＩ
２，ＲＩ３に入力される各信号の電圧レベルはいずれも
Ｌレベル）となる。
【００４５】レジスタ１４７は、書き込み制御信号ＷＥ
の電圧レベルがＨレベルの時に、クロック信号ＣＬＫの
立ち上がりに応じて、これら入力される信号の情報を格
納する。このため、出力端子ＲＯ０〜ＲＯ３から出力さ
れる信号の情報は００１０Ｂ（出力端子ＲＯ１から出力
される信号の電圧レベルがＨレベルで、出力端子ＲＯ
０，ＲＯ２，ＲＯ３から出力される各信号の電圧レベル
はいずれもＬレベル）となる。つまり、入力端子ＲＩ０
〜ＲＩ３に入力される信号の情報を格納することによ
り、出力端子ＲＯ０〜ＲＯ３から出力される信号の電圧
レベルは、格納した情報に応じて変化することとなる。
の電圧レベルがＨレベルの時に、クロック信号ＣＬＫの
立ち上がりに応じて、これら入力される信号の情報を格
納する。このため、出力端子ＲＯ０〜ＲＯ３から出力さ
れる信号の情報は００１０Ｂ（出力端子ＲＯ１から出力
される信号の電圧レベルがＨレベルで、出力端子ＲＯ
０，ＲＯ２，ＲＯ３から出力される各信号の電圧レベル
はいずれもＬレベル）となる。つまり、入力端子ＲＩ０
〜ＲＩ３に入力される信号の情報を格納することによ
り、出力端子ＲＯ０〜ＲＯ３から出力される信号の電圧
レベルは、格納した情報に応じて変化することとなる。
【００４６】レジスタ１４７が情報として００１０Ｂを
格納している状態で、保持情報ＷＤとして１０００Ｂ
（情報信号ＷＤ３の電圧レベルがＨレベル、情報信号Ｗ
Ｄ０，ＷＤ１，ＷＤ２の電圧レベルがいずれもＬレベ
ル）がＯＲゲート１４５−０〜１４５−３に入力された
とする。 ＯＲゲート１４５−１の一方の入力には、出
力端子ＲＯ１から出力されている情報として、電圧レベ
ルがＨレベルの信号が入力されている。また、 ＯＲゲ
ート１４５−０，１４５−２，１４５−３の一方の入力
には、それぞれ出力端子ＲＯ０、ＲＯ２，ＲＯ３から出
力されている情報として、電圧レベルがＬレベルの信号
がそれぞれ入力されている。このため、ＯＲゲート１４
５−１からの出力信号は、保持情報ＷＤに関係なく、電
圧レベルがＨレベルとなる。また、 ＯＲゲート１４５
−０，１４５−２，１４５−３からの出力信号は、保持
情報ＷＤに応じたものとなる。よって、ＯＲゲート１４
５−３からの出力信号の電圧レベルがＨレベルとなり、
ＯＲゲート１４５−０，１４５−２の電圧レベルはどち
らもＬレベルとなる。つまり、入力端子ＲＩ０〜ＲＩ３
に入力される信号の情報は１０１０Ｂ（入力端子ＲＩ
１，ＲＩ３に入力される信号の電圧レベルがＨレベル
で、入力端子ＲＩ０，ＲＩ２に入力される各信号の電圧
レベルはいずれもＬレベル）となる。
格納している状態で、保持情報ＷＤとして１０００Ｂ
（情報信号ＷＤ３の電圧レベルがＨレベル、情報信号Ｗ
Ｄ０，ＷＤ１，ＷＤ２の電圧レベルがいずれもＬレベ
ル）がＯＲゲート１４５−０〜１４５−３に入力された
とする。 ＯＲゲート１４５−１の一方の入力には、出
力端子ＲＯ１から出力されている情報として、電圧レベ
ルがＨレベルの信号が入力されている。また、 ＯＲゲ
ート１４５−０，１４５−２，１４５−３の一方の入力
には、それぞれ出力端子ＲＯ０、ＲＯ２，ＲＯ３から出
力されている情報として、電圧レベルがＬレベルの信号
がそれぞれ入力されている。このため、ＯＲゲート１４
５−１からの出力信号は、保持情報ＷＤに関係なく、電
圧レベルがＨレベルとなる。また、 ＯＲゲート１４５
−０，１４５−２，１４５−３からの出力信号は、保持
情報ＷＤに応じたものとなる。よって、ＯＲゲート１４
５−３からの出力信号の電圧レベルがＨレベルとなり、
ＯＲゲート１４５−０，１４５−２の電圧レベルはどち
らもＬレベルとなる。つまり、入力端子ＲＩ０〜ＲＩ３
に入力される信号の情報は１０１０Ｂ（入力端子ＲＩ
１，ＲＩ３に入力される信号の電圧レベルがＨレベル
で、入力端子ＲＩ０，ＲＩ２に入力される各信号の電圧
レベルはいずれもＬレベル）となる。
【００４７】レジスタ１４７は、書き込み制御信号ＷＥ
の電圧レベルがＨレベルの時に、クロック信号ＣＬＫの
立ち上がりに応じて、これら入力される信号の情報を格
納する。このため、出力端子ＲＯ０〜ＲＯ３から出力さ
れる信号の情報は１０１０Ｂ（出力端子ＲＯ１，ＲＯ３
から出力される信号の電圧レベルがＨレベルで、出力端
子ＲＯ０，ＲＯ２から出力される各信号の電圧レベルは
いずれもＬレベル）となる。
の電圧レベルがＨレベルの時に、クロック信号ＣＬＫの
立ち上がりに応じて、これら入力される信号の情報を格
納する。このため、出力端子ＲＯ０〜ＲＯ３から出力さ
れる信号の情報は１０１０Ｂ（出力端子ＲＯ１，ＲＯ３
から出力される信号の電圧レベルがＨレベルで、出力端
子ＲＯ０，ＲＯ２から出力される各信号の電圧レベルは
いずれもＬレベル）となる。
【００４８】このように、レジスタ１４７は、保持情報
ＷＤとして格納した情報を維持するとともに、新たに入
力される保持情報ＷＤに応じて格納している情報を更新
するように動作する。
ＷＤとして格納した情報を維持するとともに、新たに入
力される保持情報ＷＤに応じて格納している情報を更新
するように動作する。
【００４９】レジスタ１４７は、リセット信号ＲＥＳＥ
Ｔの電圧レベルがＨレベルの時に、格納している信号の
情報を初期化して、出力端子ＲＯ０〜ＲＯ３からそれぞ
れ電圧レベルがＬレベルの信号を出力する。リセット信
号ＲＥＳＥＴの電圧レベルがＬレベルの時には、格納し
ている信号の情報を初期化することなく、既に格納され
ている信号を保持する。
Ｔの電圧レベルがＨレベルの時に、格納している信号の
情報を初期化して、出力端子ＲＯ０〜ＲＯ３からそれぞ
れ電圧レベルがＬレベルの信号を出力する。リセット信
号ＲＥＳＥＴの電圧レベルがＬレベルの時には、格納し
ている信号の情報を初期化することなく、既に格納され
ている信号を保持する。
【００５０】例えば、出力端子ＲＯ０〜ＲＯ３から出力
されている情報が００１０Ｂであるとする。リセット信
号ＲＥＳＥＴの電圧レベルがＨレベルとなると、レジス
タ１４７は、出力端子ＲＯ０〜ＲＯ３から出力されてい
る情報を００００Ｂに初期化する。
されている情報が００１０Ｂであるとする。リセット信
号ＲＥＳＥＴの電圧レベルがＨレベルとなると、レジス
タ１４７は、出力端子ＲＯ０〜ＲＯ３から出力されてい
る情報を００００Ｂに初期化する。
【００５１】このリセット信号ＲＥＳＥＴの電圧レベル
がＨレベルとなるのは、本発明のデータ発生回路を搭載
した装置の初期化時（電源投入直後や所望の装置のリセ
ット処理時）や格納手段１１０からのデータの読み出し
処理の最後（つまり、書き込み制御信号ＷＥの電圧レベ
ルがＬレベルであって、アドレス情報ＡＤＯが１１Ｂ
（ビットＡＤＯ−０＝１Ｂ、ビットＡＤＯ−１＝１Ｂ）
である。
がＨレベルとなるのは、本発明のデータ発生回路を搭載
した装置の初期化時（電源投入直後や所望の装置のリセ
ット処理時）や格納手段１１０からのデータの読み出し
処理の最後（つまり、書き込み制御信号ＷＥの電圧レベ
ルがＬレベルであって、アドレス情報ＡＤＯが１１Ｂ
（ビットＡＤＯ−０＝１Ｂ、ビットＡＤＯ−１＝１Ｂ）
である。
【００５２】セレクタ１４９には、レジスタ１４７の出
力端子ＲＯ０〜ＲＯ３から出力される信号とアドレス情
報ＡＤＯ（ビットＡＤＯ−０，ＡＤＯ−１）とが入力さ
ている。セレクタ１４９は、アドレス情報ＡＤＯに応じ
て、対応する出力端子ＲＯ０〜ＲＯ３から出力される信
号の１つを選択する。セレクタ１４９は、出力端子ＲＯ
０〜ＲＯ３から出力される信号のうち、選択された１つ
の信号の電圧レベルに応じた電圧レベルを有する選択信
号ＳＥＬを出力する。
力端子ＲＯ０〜ＲＯ３から出力される信号とアドレス情
報ＡＤＯ（ビットＡＤＯ−０，ＡＤＯ−１）とが入力さ
ている。セレクタ１４９は、アドレス情報ＡＤＯに応じ
て、対応する出力端子ＲＯ０〜ＲＯ３から出力される信
号の１つを選択する。セレクタ１４９は、出力端子ＲＯ
０〜ＲＯ３から出力される信号のうち、選択された１つ
の信号の電圧レベルに応じた電圧レベルを有する選択信
号ＳＥＬを出力する。
【００５３】ここで、セレクタ１４９の選択動作につい
てを、例を用いて説明する。例として、レジスタ１４７
に格納している情報は１０１０Ｂ（出力端子ＲＯ０，Ｒ
Ｏ２から出力されている信号の電圧レベルはＬレベル、
出力端子ＲＯ１，ＲＯ３から出力されている信号の電圧
レベルはＨレベル）であるとする。アドレス情報ＡＤＯ
が００Ｂ（ビットＡＤＯ−０＝０Ｂ、ビットＡＤＯ−１
＝０Ｂ）の時には、レジスタ１４９は出力端子ＲＯ０か
ら出力されている信号を選択する。このため、選択信号
ＳＥＬの電圧レベルは、Ｌレベルとなる。同様に、アド
レス情報ＡＤＯが０１Ｂ（ビットＡＤＯ−０＝１Ｂ、ビ
ットＡＤＯ−１＝０Ｂ）の時には、レジスタ１４９は出
力端子ＲＯ１から出力されている信号を選択する。この
ため、選択信号ＳＥＬの電圧レベルは、Ｈレベルとな
る。アドレス情報ＡＤＯが１０Ｂ（ビットＡＤＯ−０＝
０Ｂ、ビットＡＤＯ−１＝１Ｂ）の時には、レジスタ１
４９は出力端子ＲＯ２から出力されている信号を選択す
る。このため、選択信号ＳＥＬの電圧レベルは、Ｌレベ
ルとなる。アドレス情報ＡＤＯが１１Ｂ（ビットＡＤＯ
−０＝１Ｂ、ビットＡＤＯ−１＝１Ｂ）の時には、レジ
スタ１４９は出力端子ＲＯ３から出力されている信号を
選択する。このため、選択信号ＳＥＬの電圧レベルは、
Ｈレベルとなる。
てを、例を用いて説明する。例として、レジスタ１４７
に格納している情報は１０１０Ｂ（出力端子ＲＯ０，Ｒ
Ｏ２から出力されている信号の電圧レベルはＬレベル、
出力端子ＲＯ１，ＲＯ３から出力されている信号の電圧
レベルはＨレベル）であるとする。アドレス情報ＡＤＯ
が００Ｂ（ビットＡＤＯ−０＝０Ｂ、ビットＡＤＯ−１
＝０Ｂ）の時には、レジスタ１４９は出力端子ＲＯ０か
ら出力されている信号を選択する。このため、選択信号
ＳＥＬの電圧レベルは、Ｌレベルとなる。同様に、アド
レス情報ＡＤＯが０１Ｂ（ビットＡＤＯ−０＝１Ｂ、ビ
ットＡＤＯ−１＝０Ｂ）の時には、レジスタ１４９は出
力端子ＲＯ１から出力されている信号を選択する。この
ため、選択信号ＳＥＬの電圧レベルは、Ｈレベルとな
る。アドレス情報ＡＤＯが１０Ｂ（ビットＡＤＯ−０＝
０Ｂ、ビットＡＤＯ−１＝１Ｂ）の時には、レジスタ１
４９は出力端子ＲＯ２から出力されている信号を選択す
る。このため、選択信号ＳＥＬの電圧レベルは、Ｌレベ
ルとなる。アドレス情報ＡＤＯが１１Ｂ（ビットＡＤＯ
−０＝１Ｂ、ビットＡＤＯ−１＝１Ｂ）の時には、レジ
スタ１４９は出力端子ＲＯ３から出力されている信号を
選択する。このため、選択信号ＳＥＬの電圧レベルは、
Ｈレベルとなる。
【００５４】このように、アドレス情報ＡＤＯにて選択
的に制御される選択信号ＳＥＬの電圧レベルは、レジス
タ１４７に格納された、同じアドレス情報ＡＤＯに対応
する保持情報ＷＤの情報信号に基づくこととなる。
的に制御される選択信号ＳＥＬの電圧レベルは、レジス
タ１４７に格納された、同じアドレス情報ＡＤＯに対応
する保持情報ＷＤの情報信号に基づくこととなる。
【００５５】なお、セレクタ１４９の構成を、例えば、
４つの２入力１出力のＡＮＤゲートと４入力１出力のＯ
Ｒゲートで構成し、アドレス情報ＡＤＯの代わりに、デ
コード回路１４１の出力である情報信号ＷＤ０〜ＷＤ３
を用いるようにしてもよい。この場合、各ＡＮＤゲート
の入力をそれぞれ、情報信号ＷＤ０とレジスタ１４７の
出力端子ＲＯ０、情報信号ＷＤ１とレジスタ１４７の出
力端子ＲＯ１、情報信号ＷＤ２とレジスタ１４７の出力
端子ＲＯ２、情報信号ＷＤ３とレジスタ１４７の出力端
子ＲＯ３とする。これら、４つのＡＮＤゲートの出力信
号をそれぞれＯＲゲートの入力とする。このＯＲゲート
の出力信号を選択信号ＳＥＬとして用いる。このように
構成すれば、図５に示すセレクタ１４９と同様な動作を
実現することができる。
４つの２入力１出力のＡＮＤゲートと４入力１出力のＯ
Ｒゲートで構成し、アドレス情報ＡＤＯの代わりに、デ
コード回路１４１の出力である情報信号ＷＤ０〜ＷＤ３
を用いるようにしてもよい。この場合、各ＡＮＤゲート
の入力をそれぞれ、情報信号ＷＤ０とレジスタ１４７の
出力端子ＲＯ０、情報信号ＷＤ１とレジスタ１４７の出
力端子ＲＯ１、情報信号ＷＤ２とレジスタ１４７の出力
端子ＲＯ２、情報信号ＷＤ３とレジスタ１４７の出力端
子ＲＯ３とする。これら、４つのＡＮＤゲートの出力信
号をそれぞれＯＲゲートの入力とする。このＯＲゲート
の出力信号を選択信号ＳＥＬとして用いる。このように
構成すれば、図５に示すセレクタ１４９と同様な動作を
実現することができる。
【００５６】さらに、４入力１出力のＯＲゲートを、３
つの２入力１出力のＯＲゲートで構成することもでき
る。このように、セレクタ１４９の構成としては、様々
なものが考えられる。
つの２入力１出力のＯＲゲートで構成することもでき
る。このように、セレクタ１４９の構成としては、様々
なものが考えられる。
【００５７】次に、図１におけるセレクタ１５０は、一
方の入力側（１側入力）には格納手段１１０から読み出
されたデータＤＯが入力され、他方の入力側（０側入
力）には固定された電圧として、例えば、０ランデータ
と等価な情報が入力されている。図５において、選択信
号ＳＥＬの電圧レベルがＬレベルの時には、０ランデー
タと等価な情報を選択し、これを出力データＯＵＴとし
て出力する。選択信号ＳＥＬの電圧レベルがＨレベルの
時には、データＤＯを選択し、これを出力データＯＵＴ
として出力する。
方の入力側（１側入力）には格納手段１１０から読み出
されたデータＤＯが入力され、他方の入力側（０側入
力）には固定された電圧として、例えば、０ランデータ
と等価な情報が入力されている。図５において、選択信
号ＳＥＬの電圧レベルがＬレベルの時には、０ランデー
タと等価な情報を選択し、これを出力データＯＵＴとし
て出力する。選択信号ＳＥＬの電圧レベルがＨレベルの
時には、データＤＯを選択し、これを出力データＯＵＴ
として出力する。
【００５８】以上、各回路構成の説明に基づけば、デー
タ発生回路１００全体の動作としては、次のようにな
る。
タ発生回路１００全体の動作としては、次のようにな
る。
【００５９】逆量子化回路１０からのデータＤＩをデー
タ発生回路１００に格納する際には、制御信号ＣＬによ
り書き込み制御信号ＷＥの電圧レベルをＨレベルとす
る。格納手段１１０には、逆量子化回路１０から非零成
分のデータＤＩが入力される。格納手段１１０は、アド
レス発生回路１２０から出力されるアドレス情報ＡＤ１
に応じたアドレス情報ＡＤＯにて指示される格納領域に
データＤＩを格納する。なお、この格納処理に伴い、制
御回路１４０は、データＤＩが格納されたアドレス情報
ＡＤＯにて指示される格納領域に対応する、格納管理回
路１４３内のレジスタ１４７の出力端子から出力される
信号の電圧レベルをＨレベルとする。このような動作
を、格納すべき非零成分のデータＤＩの数だけ行われ
る。
タ発生回路１００に格納する際には、制御信号ＣＬによ
り書き込み制御信号ＷＥの電圧レベルをＨレベルとす
る。格納手段１１０には、逆量子化回路１０から非零成
分のデータＤＩが入力される。格納手段１１０は、アド
レス発生回路１２０から出力されるアドレス情報ＡＤ１
に応じたアドレス情報ＡＤＯにて指示される格納領域に
データＤＩを格納する。なお、この格納処理に伴い、制
御回路１４０は、データＤＩが格納されたアドレス情報
ＡＤＯにて指示される格納領域に対応する、格納管理回
路１４３内のレジスタ１４７の出力端子から出力される
信号の電圧レベルをＨレベルとする。このような動作
を、格納すべき非零成分のデータＤＩの数だけ行われ
る。
【００６０】次に、逆量子化回路１０からの格納すべき
非零成分のデータＤＩをデータ発生回路１００へ格納す
ることが終了したことを指示するため、制御信号ＣＬに
より書き込み制御信号ＷＥの電圧レベルをＬレベルとす
る。
非零成分のデータＤＩをデータ発生回路１００へ格納す
ることが終了したことを指示するため、制御信号ＣＬに
より書き込み制御信号ＷＥの電圧レベルをＬレベルとす
る。
【００６１】格納手段１１０は、アドレス発生回路１２
０から出力される、カウンタ１２１にて発生されるアド
レス情報ＡＤ２に応じたアドレス情報ＡＤＯにて指示さ
れる格納領域のデータＤＩを出力する。なお、この読み
出し処理に伴い、制御回路１４０は、読み出しを指示さ
れたアドレス情報ＡＤＯにて指示される格納領域に対応
するように、格納管理回路１４３の各レジスタ１４７の
保持内容を選択信号ＳＥＬとして出力する。セレクタ１
５０は、選択信号ＳＥＬの電圧レベルがＬレベルであれ
ば、０側入力が選択され、出力データＯＵＴとして０ラ
ンデータに相当するデータがＩＤＣＴ回路２０へ出力さ
れる。また、セレクタ１５０は、選択信号ＳＥＬの電圧
レベルがＨレベルであれば、１側入力が選択され、出力
データＯＵＴとしてデータＤＯに相当するデータがＩＤ
ＣＴ回路２０へ出力される。
０から出力される、カウンタ１２１にて発生されるアド
レス情報ＡＤ２に応じたアドレス情報ＡＤＯにて指示さ
れる格納領域のデータＤＩを出力する。なお、この読み
出し処理に伴い、制御回路１４０は、読み出しを指示さ
れたアドレス情報ＡＤＯにて指示される格納領域に対応
するように、格納管理回路１４３の各レジスタ１４７の
保持内容を選択信号ＳＥＬとして出力する。セレクタ１
５０は、選択信号ＳＥＬの電圧レベルがＬレベルであれ
ば、０側入力が選択され、出力データＯＵＴとして０ラ
ンデータに相当するデータがＩＤＣＴ回路２０へ出力さ
れる。また、セレクタ１５０は、選択信号ＳＥＬの電圧
レベルがＨレベルであれば、１側入力が選択され、出力
データＯＵＴとしてデータＤＯに相当するデータがＩＤ
ＣＴ回路２０へ出力される。
【００６２】このように、本発明のデータ発生回路１０
０においては、必要なデータ、つまり、非零成分のデー
タＤＩについては格納手段１１０に格納し、０ランデー
タであるデータＤＩについては格納手段１１０への格納
処理を行わない。このため、格納手段１１０へのデータ
ＤＩの書き込み動作時間が短くなり、消費電力の低減や
動作速度の向上が実現できる。また、レジスタ１４７が
格納している保持情報は、格納手段１１０からの読み出
し処理が終了するとともにリセットされるので、格納手
段１１０の各領域に格納されたデータをリセットするこ
となく、正常に動作することができる。
０においては、必要なデータ、つまり、非零成分のデー
タＤＩについては格納手段１１０に格納し、０ランデー
タであるデータＤＩについては格納手段１１０への格納
処理を行わない。このため、格納手段１１０へのデータ
ＤＩの書き込み動作時間が短くなり、消費電力の低減や
動作速度の向上が実現できる。また、レジスタ１４７が
格納している保持情報は、格納手段１１０からの読み出
し処理が終了するとともにリセットされるので、格納手
段１１０の各領域に格納されたデータをリセットするこ
となく、正常に動作することができる。
【００６３】次に、本発明のデータ発生回路１００の具
体的な動作例についてを、図面を用いて説明する。図８
は、本発明の第１の実施の形態におけるデータ発生回路
１００の動作を示すタイミングチャートである。
体的な動作例についてを、図面を用いて説明する。図８
は、本発明の第１の実施の形態におけるデータ発生回路
１００の動作を示すタイミングチャートである。
【００６４】図８を用いた動作説明の前に、アドレス情
報ＡＤＯと格納手段１１０における格納領域との関係に
ついてを説明しておくこととする。図６は、格納手段１
１０における格納領域のイメージ図である。図６におい
ては、８×８画素のブロックに対するものとして説明す
る。
報ＡＤＯと格納手段１１０における格納領域との関係に
ついてを説明しておくこととする。図６は、格納手段１
１０における格納領域のイメージ図である。図６におい
ては、８×８画素のブロックに対するものとして説明す
る。
【００６５】図６においては、格納手段１１０の格納領
域は、Ｘ方向（図面中の水平方向）とＹ方向（図面中の
垂直方向）の２次元領域を２6に相当する６４個の領域
（図６中の０〜６３で示す領域）に分割されている。こ
れらの各領域は、６ビットのアドレス情報ＡＤＯにて指
定することができる。
域は、Ｘ方向（図面中の水平方向）とＹ方向（図面中の
垂直方向）の２次元領域を２6に相当する６４個の領域
（図６中の０〜６３で示す領域）に分割されている。こ
れらの各領域は、６ビットのアドレス情報ＡＤＯにて指
定することができる。
【００６６】例えば、領域０であればアドレス情報ＡＤ
Ｏが００００００Ｂとなり、領域６であればアドレス情
報ＡＤＯが０００１１０Ｂとなり、領域４０であればア
ドレス情報が１０１０００Ｂとなり、領域６３であれば
アドレス情報ＡＤＯが１１１１１１Ｂとなる。つまり、
アドレス情報ＡＤＯの上位３ビットがＹ方向の位置を示
し、下位３ビットがＸ方向の位置を示すこととなる。
Ｏが００００００Ｂとなり、領域６であればアドレス情
報ＡＤＯが０００１１０Ｂとなり、領域４０であればア
ドレス情報が１０１０００Ｂとなり、領域６３であれば
アドレス情報ＡＤＯが１１１１１１Ｂとなる。つまり、
アドレス情報ＡＤＯの上位３ビットがＹ方向の位置を示
し、下位３ビットがＸ方向の位置を示すこととなる。
【００６７】ここで、後述する図８における動作説明に
対応したデータＤＩの書き込みが行われた格納領域のイ
メージを図７に示す。図７に示すように、領域０、領域
１、領域８、領域１０、領域２４にそれぞれデータｄ
０、データｄ１、データｄ８、データｄ１０、データｄ
２４が格納されるものを例としている。なお、これら以
外の領域には０ランデータが格納されているものとして
示しているが、本発明においては、先に説明したよう
に、読み出しの最後にレジスタ１４７に格納されている
情報をリセットするため、以前のデータが残っていたと
しても問題はない。
対応したデータＤＩの書き込みが行われた格納領域のイ
メージを図７に示す。図７に示すように、領域０、領域
１、領域８、領域１０、領域２４にそれぞれデータｄ
０、データｄ１、データｄ８、データｄ１０、データｄ
２４が格納されるものを例としている。なお、これら以
外の領域には０ランデータが格納されているものとして
示しているが、本発明においては、先に説明したよう
に、読み出しの最後にレジスタ１４７に格納されている
情報をリセットするため、以前のデータが残っていたと
しても問題はない。
【００６８】図８を用いたデータ発生回路１００の動作
説明においては、図４のデコード回路１４１を６４ビッ
トの保持情報ＷＤを出力するものとし、図５の格納管理
回路１４３を６４ビットの保持情報ＷＤを格納可能なも
のとして説明する。このため、保持情報ＷＤは情報信号
ＷＤ０〜ＷＤ６３からなり、レジスタ１４７は、入力端
子ＲＩ０〜ＲＩ６３を有するとともに、出力端子ＲＯ０
〜ＲＯ６３を有するものとなる。図８において、左側に
は各信号やデータの符号が示されている。なお、レジス
タ１４７については１６ビット毎に示してある。例え
ば、[１５：０]は、０ビットから１５ビットの情報を示
し、[３１：１６]は、１６ビットから３１ビットの情報
を示し、[４７：１６]は、１６ビットから４７ビットの
情報を示し、[６３：４８]は、４８ビットから６３ビッ
トの情報を示している。また、図８中における各レジス
タ１４７の情報の数字は１６進法表示としてある。
説明においては、図４のデコード回路１４１を６４ビッ
トの保持情報ＷＤを出力するものとし、図５の格納管理
回路１４３を６４ビットの保持情報ＷＤを格納可能なも
のとして説明する。このため、保持情報ＷＤは情報信号
ＷＤ０〜ＷＤ６３からなり、レジスタ１４７は、入力端
子ＲＩ０〜ＲＩ６３を有するとともに、出力端子ＲＯ０
〜ＲＯ６３を有するものとなる。図８において、左側に
は各信号やデータの符号が示されている。なお、レジス
タ１４７については１６ビット毎に示してある。例え
ば、[１５：０]は、０ビットから１５ビットの情報を示
し、[３１：１６]は、１６ビットから３１ビットの情報
を示し、[４７：１６]は、１６ビットから４７ビットの
情報を示し、[６３：４８]は、４８ビットから６３ビッ
トの情報を示している。また、図８中における各レジス
タ１４７の情報の数字は１６進法表示としてある。
【００６９】また、図８においては、直交変換を考慮し
て、格納手段１１０における格納領域の指定順序（読み
出し順序）は、領域０、領域８、領域１６、…、領域５
６、領域１、領域２、…、領域５５、領域６３というよ
うに、領域０からＹ方向に順に指定していき、Ｙ方向の
各列の最終領域（領域５６〜６２）が指定された後に
は、Ｘ方向の隣りの行の最初の領域（領域１〜７）が指
定されるようにしている。
て、格納手段１１０における格納領域の指定順序（読み
出し順序）は、領域０、領域８、領域１６、…、領域５
６、領域１、領域２、…、領域５５、領域６３というよ
うに、領域０からＹ方向に順に指定していき、Ｙ方向の
各列の最終領域（領域５６〜６２）が指定された後に
は、Ｘ方向の隣りの行の最初の領域（領域１〜７）が指
定されるようにしている。
【００７０】図８の時刻ｔ０にて、書き込み制御信号Ｗ
Ｅの電圧レベルはＬレベルからＨレベルへと遷移する。
これにより格納手段１１０は書き込み状態となる。この
書き込み状態は、書き込み制御信号ＷＥの電圧レベルが
Ｌレベルとなる時刻ｔ１まで維持される。なお、レジス
タ１４７はリセットされた状態であるとする。
Ｅの電圧レベルはＬレベルからＨレベルへと遷移する。
これにより格納手段１１０は書き込み状態となる。この
書き込み状態は、書き込み制御信号ＷＥの電圧レベルが
Ｌレベルとなる時刻ｔ１まで維持される。なお、レジス
タ１４７はリセットされた状態であるとする。
【００７１】格納手段１１０が書き込み状態において
は、アドレス情報ＡＤＯは図２に示した回路による制御
により、アドレス情報ＡＤ１に基づくこととなる。時刻
ｔ０においては、まず、アドレス情報ＡＤＯは領域０を
指示しているため、この領域０にデータＤＩから入力さ
れたデータｄ０を格納する。この領域０に対応するレジ
スタ１４７の出力端子ＲＯ０の電圧レベルはＨレベルと
なる。つまり、領域０は６４ビットの最下位ビット位置
に相当するため、レジスタ１４７[１５：０]は０００１
Ｈ（Ｈは前の４桁の各数が１６進法表示であることを示
す）となり、その他は００００Ｈのままである。なお、
図８においては、レジスタ１４７がクロック信号ＣＬＫ
と同期して動作しているため、例えば、データＤＩの書
き込みが行われたクロックサイクルの次のクロックサイ
クルにて先のクロックサイクルにおける書き込みに対す
るレジスタ１４７の格納内容が更新されているように示
してある。
は、アドレス情報ＡＤＯは図２に示した回路による制御
により、アドレス情報ＡＤ１に基づくこととなる。時刻
ｔ０においては、まず、アドレス情報ＡＤＯは領域０を
指示しているため、この領域０にデータＤＩから入力さ
れたデータｄ０を格納する。この領域０に対応するレジ
スタ１４７の出力端子ＲＯ０の電圧レベルはＨレベルと
なる。つまり、領域０は６４ビットの最下位ビット位置
に相当するため、レジスタ１４７[１５：０]は０００１
Ｈ（Ｈは前の４桁の各数が１６進法表示であることを示
す）となり、その他は００００Ｈのままである。なお、
図８においては、レジスタ１４７がクロック信号ＣＬＫ
と同期して動作しているため、例えば、データＤＩの書
き込みが行われたクロックサイクルの次のクロックサイ
クルにて先のクロックサイクルにおける書き込みに対す
るレジスタ１４７の格納内容が更新されているように示
してある。
【００７２】次に、アドレス情報ＡＤＯは領域１を指示
しているため、この領域１にデータＤＩから入力された
データｄ１を格納する。この領域１に対応するレジスタ
１４７の出力端子ＲＯ１の電圧レベルはＨレベルとな
る。つまり、領域１は６４ビットの下位側から２ビット
目の位置に相当するため、レジスタ１４７[１５：０]は
０００３Ｈとなり、その他は００００Ｈのままである。
しているため、この領域１にデータＤＩから入力された
データｄ１を格納する。この領域１に対応するレジスタ
１４７の出力端子ＲＯ１の電圧レベルはＨレベルとな
る。つまり、領域１は６４ビットの下位側から２ビット
目の位置に相当するため、レジスタ１４７[１５：０]は
０００３Ｈとなり、その他は００００Ｈのままである。
【００７３】次に、アドレス情報ＡＤＯは領域８を指示
しているため、この領域１にデータＤＩから入力された
データｄ８を格納する。この領域８に対応するレジスタ
１４７の出力端子ＲＯ８の電圧レベルはＨレベルとな
る。つまり、領域８は６４ビットの下位側から９ビット
目の位置に相当するため、レジスタ１４７[１５：０]は
０１０３Ｈとなり、その他は００００Ｈのままである。
しているため、この領域１にデータＤＩから入力された
データｄ８を格納する。この領域８に対応するレジスタ
１４７の出力端子ＲＯ８の電圧レベルはＨレベルとな
る。つまり、領域８は６４ビットの下位側から９ビット
目の位置に相当するため、レジスタ１４７[１５：０]は
０１０３Ｈとなり、その他は００００Ｈのままである。
【００７４】次に、アドレス情報ＡＤＯは領域１０を指
示しているため、この領域１０にデータＤＩから入力さ
れたデータｄ１０を格納する。この領域１０に対応する
レジスタ１４７の出力端子ＲＯ１０の電圧レベルはＨレ
ベルとなる。つまり、領域１０は６４ビットの下位側か
ら１１ビット目の位置に相当するため、レジスタ１４７
[１５：０]は０６０３Ｈとなり、その他は００００Ｈの
ままである。
示しているため、この領域１０にデータＤＩから入力さ
れたデータｄ１０を格納する。この領域１０に対応する
レジスタ１４７の出力端子ＲＯ１０の電圧レベルはＨレ
ベルとなる。つまり、領域１０は６４ビットの下位側か
ら１１ビット目の位置に相当するため、レジスタ１４７
[１５：０]は０６０３Ｈとなり、その他は００００Ｈの
ままである。
【００７５】次に、アドレス情報ＡＤＯは領域２４を指
示しているため、この領域２４にデータＤＩから入力さ
れたデータｄ２４を格納する。この領域２４に対応する
レジスタ１４７の出力端子ＲＯ２４の電圧レベルはＨレ
ベルとなる。つまり、領域２４は６４ビットの下位側か
ら２５ビット目の位置に相当するため、レジスタ１４７
[３１：１６]は０１００Ｈとなり、レジスタ１４７[１
５：０]は０６０３Ｈのまま、その他は００００Ｈのま
まである。これら各データの格納状態は図７に示す通り
である。
示しているため、この領域２４にデータＤＩから入力さ
れたデータｄ２４を格納する。この領域２４に対応する
レジスタ１４７の出力端子ＲＯ２４の電圧レベルはＨレ
ベルとなる。つまり、領域２４は６４ビットの下位側か
ら２５ビット目の位置に相当するため、レジスタ１４７
[３１：１６]は０１００Ｈとなり、レジスタ１４７[１
５：０]は０６０３Ｈのまま、その他は００００Ｈのま
まである。これら各データの格納状態は図７に示す通り
である。
【００７６】この後、時刻ｔ１において、書き込み制御
信号ＷＥの電圧レベルがＨレベルからＬレベルへと遷移
する。これにより格納手段１１０は読み出し状態とな
る。この読み出し状態は、書き込み制御信号ＷＥの電圧
レベルがＨレベルとなる時刻ｔ５まで維持される。
信号ＷＥの電圧レベルがＨレベルからＬレベルへと遷移
する。これにより格納手段１１０は読み出し状態とな
る。この読み出し状態は、書き込み制御信号ＷＥの電圧
レベルがＨレベルとなる時刻ｔ５まで維持される。
【００７７】格納手段１１０の読み出し状態において
は、アドレス情報ＡＤＯは図２に示した回路にて発生し
たアドレス情報ＡＤ２に基づくこととなる。時刻ｔ１に
おいては、まず、アドレス情報ＡＤＯは領域０を指示し
ているため、この領域０に格納されたデータｄ０を読み
出す。この時、格納管理回路１４３からの選択信号ＳＥ
Ｌの電圧レベルは、領域０に対応するレジスタ１４７の
出力端子ＲＯ０に応じたものとなる。このため、選択信
号ＳＥＬの電圧レベルはＨレベルとなる。選択信号ＳＥ
Ｌの電圧レベルに応じて、セレクタ１５０は１側入力を
選択するので、領域０に格納されていたデータｄ０が出
力データＯＵＴとして、ＩＤＣＴ回路２０へ出力され
る。
は、アドレス情報ＡＤＯは図２に示した回路にて発生し
たアドレス情報ＡＤ２に基づくこととなる。時刻ｔ１に
おいては、まず、アドレス情報ＡＤＯは領域０を指示し
ているため、この領域０に格納されたデータｄ０を読み
出す。この時、格納管理回路１４３からの選択信号ＳＥ
Ｌの電圧レベルは、領域０に対応するレジスタ１４７の
出力端子ＲＯ０に応じたものとなる。このため、選択信
号ＳＥＬの電圧レベルはＨレベルとなる。選択信号ＳＥ
Ｌの電圧レベルに応じて、セレクタ１５０は１側入力を
選択するので、領域０に格納されていたデータｄ０が出
力データＯＵＴとして、ＩＤＣＴ回路２０へ出力され
る。
【００７８】次に、アドレス情報ＡＤＯは領域８を指示
しているため、この領域８に格納されたデータｄ８を読
み出す。この時、格納管理回路１４３からの選択信号Ｓ
ＥＬの電圧レベルは、領域８に対応するレジスタ１４７
の出力端子ＲＯ８に応じたものとなる。このため、選択
信号ＳＥＬの電圧レベルはＨレベルのままとなる。選択
信号ＳＥＬの電圧レベルに応じて、セレクタ１５０は１
側入力を選択しているので、領域８に格納されていたデ
ータｄ８が出力データＯＵＴとして、ＩＤＣＴ回路２０
へ出力される。
しているため、この領域８に格納されたデータｄ８を読
み出す。この時、格納管理回路１４３からの選択信号Ｓ
ＥＬの電圧レベルは、領域８に対応するレジスタ１４７
の出力端子ＲＯ８に応じたものとなる。このため、選択
信号ＳＥＬの電圧レベルはＨレベルのままとなる。選択
信号ＳＥＬの電圧レベルに応じて、セレクタ１５０は１
側入力を選択しているので、領域８に格納されていたデ
ータｄ８が出力データＯＵＴとして、ＩＤＣＴ回路２０
へ出力される。
【００７９】次に、時刻ｔ２においては、アドレス情報
ＡＤＯは領域１６を指示しているため、この領域１６に
格納されたデータを読み出す。この時、格納管理回路１
４３からの選択信号ＳＥＬの電圧レベルは、領域１６に
対応するレジスタ１４７の出力端子ＲＯ１６に応じたも
のとなる。先の説明から理解されるように、領域１６に
はデータの格納を行わなかったので、領域１６に対応す
るレジスタ１４７の出力端子ＲＯ１６の電圧レベルはＬ
レベルである。このため、選択信号ＳＥＬの電圧レベル
はＬレベルとなる。選択信号ＳＥＬの電圧レベルに応じ
て、セレクタ１５０は０側入力を選択するため、０ラン
データに相当するデータが出力データＯＵＴとして、Ｉ
ＤＣＴ回路２０へ出力される。
ＡＤＯは領域１６を指示しているため、この領域１６に
格納されたデータを読み出す。この時、格納管理回路１
４３からの選択信号ＳＥＬの電圧レベルは、領域１６に
対応するレジスタ１４７の出力端子ＲＯ１６に応じたも
のとなる。先の説明から理解されるように、領域１６に
はデータの格納を行わなかったので、領域１６に対応す
るレジスタ１４７の出力端子ＲＯ１６の電圧レベルはＬ
レベルである。このため、選択信号ＳＥＬの電圧レベル
はＬレベルとなる。選択信号ＳＥＬの電圧レベルに応じ
て、セレクタ１５０は０側入力を選択するため、０ラン
データに相当するデータが出力データＯＵＴとして、Ｉ
ＤＣＴ回路２０へ出力される。
【００８０】次に、時刻ｔ３においては、アドレス情報
ＡＤＯは領域２４を指示しているため、この領域２４に
格納されたデータｄ２４を読み出す。この時、格納管理
回路１４３からの選択信号ＳＥＬの電圧レベルは、領域
２４に対応するレジスタ１４７の出力端子ＲＯ２４に応
じたものとなる。先の説明から理解されるように、領域
２４にはデータの格納を行ったので、領域２４に対応す
るレジスタ１４７の出力端子ＲＯ２４の電圧レベルはＨ
レベルである。このため、選択信号ＳＥＬの電圧レベル
はＨレベルとなる。選択信号ＳＥＬの電圧レベルに応じ
て、セレクタ１５０は１側入力を選択するため、領域２
４に格納されていたデータｄ２４が出力データＯＵＴと
して、ＩＤＣＴ回路２０へ出力される。
ＡＤＯは領域２４を指示しているため、この領域２４に
格納されたデータｄ２４を読み出す。この時、格納管理
回路１４３からの選択信号ＳＥＬの電圧レベルは、領域
２４に対応するレジスタ１４７の出力端子ＲＯ２４に応
じたものとなる。先の説明から理解されるように、領域
２４にはデータの格納を行ったので、領域２４に対応す
るレジスタ１４７の出力端子ＲＯ２４の電圧レベルはＨ
レベルである。このため、選択信号ＳＥＬの電圧レベル
はＨレベルとなる。選択信号ＳＥＬの電圧レベルに応じ
て、セレクタ１５０は１側入力を選択するため、領域２
４に格納されていたデータｄ２４が出力データＯＵＴと
して、ＩＤＣＴ回路２０へ出力される。
【００８１】以降、順次指定されるアドレス情報ＡＤＯ
に応じて、選択信号ＳＥＬの電圧レベルは、このアドレ
ス情報ＡＤＯにて指定される複数の格納領域に対応する
レジスタ１４７の出力端子ＲＯに応じて、０ランデータ
に相当するデータとデータＤＯに応じたデータとのいず
れかが選択的に出力データＯＵＴとして出力される。
に応じて、選択信号ＳＥＬの電圧レベルは、このアドレ
ス情報ＡＤＯにて指定される複数の格納領域に対応する
レジスタ１４７の出力端子ＲＯに応じて、０ランデータ
に相当するデータとデータＤＯに応じたデータとのいず
れかが選択的に出力データＯＵＴとして出力される。
【００８２】例えば、時刻ｔ４においては、アドレス情
報ＡＤＯがデータの格納を行った領域１を指示するの
で、選択信号ＳＥＬの電圧レベルはＬレベルからＨレベ
ルに遷移することとなる。
報ＡＤＯがデータの格納を行った領域１を指示するの
で、選択信号ＳＥＬの電圧レベルはＬレベルからＨレベ
ルに遷移することとなる。
【００８３】アドレス情報ＡＤＯが領域６３を指定した
後は、格納手段１１０の格納領域に対する読み出し処理
が全て終了するとともに、先に説明したリセット条件が
満足されるため、レジスタ１４７はリセットされる。こ
の後、例えば、時刻ｔ５において、書き込み制御信号Ｗ
Ｅが再びＬレベルからＨレベルへと遷移する。以降は、
先の説明と同様な動作を繰り返す。
後は、格納手段１１０の格納領域に対する読み出し処理
が全て終了するとともに、先に説明したリセット条件が
満足されるため、レジスタ１４７はリセットされる。こ
の後、例えば、時刻ｔ５において、書き込み制御信号Ｗ
Ｅが再びＬレベルからＨレベルへと遷移する。以降は、
先の説明と同様な動作を繰り返す。
【００８４】以上の動作説明からも理解されるように、
本発明のデータ発生回路１００においては、必要なデー
タ、つまり、非零成分のデータＤＩについては格納手段
１１０に格納し、０ランデータであるデータＤＩについ
ては格納手段１１０への格納処理を行わない。このた
め、格納手段１１０へのデータＤＩの書き込み動作時間
が短くなり、消費電力の低減や動作速度の向上が実現で
きる。
本発明のデータ発生回路１００においては、必要なデー
タ、つまり、非零成分のデータＤＩについては格納手段
１１０に格納し、０ランデータであるデータＤＩについ
ては格納手段１１０への格納処理を行わない。このた
め、格納手段１１０へのデータＤＩの書き込み動作時間
が短くなり、消費電力の低減や動作速度の向上が実現で
きる。
【００８５】また、本発明のデータ発生回路において
は、レジスタ１４７をリセットした後に、必要な領域に
対してデータの格納を行い、その後に読み出しを行う場
合には、データの格納を行わなかった領域に対してはセ
レクタ１５０にて０ランデータを選択するようにしてい
る。このため、格納手段１１０の格納内容全てを初期化
しなくても、確実に書き込み処理を行った領域に対して
は格納しているデータを出力し、その他の領域に対して
は、より以前に格納していた非零成分のデータが読み出
されたとしても、出力データＯＵＴとしては０ランデー
タを出力することができる。このため、処理全体の高速
化を向上するために、複数の変換用ＲＡＭを設けること
やこれら複数のＲＡＭに対する複雑な動作制御並びにこ
の動作制御を実現するための回路は必要とすることなく
実現できる。また、格納手段１１０の格納内容全てを初
期化しなくてよいので、そのタイミング制御やそのため
の回路も必要としない。
は、レジスタ１４７をリセットした後に、必要な領域に
対してデータの格納を行い、その後に読み出しを行う場
合には、データの格納を行わなかった領域に対してはセ
レクタ１５０にて０ランデータを選択するようにしてい
る。このため、格納手段１１０の格納内容全てを初期化
しなくても、確実に書き込み処理を行った領域に対して
は格納しているデータを出力し、その他の領域に対して
は、より以前に格納していた非零成分のデータが読み出
されたとしても、出力データＯＵＴとしては０ランデー
タを出力することができる。このため、処理全体の高速
化を向上するために、複数の変換用ＲＡＭを設けること
やこれら複数のＲＡＭに対する複雑な動作制御並びにこ
の動作制御を実現するための回路は必要とすることなく
実現できる。また、格納手段１１０の格納内容全てを初
期化しなくてよいので、そのタイミング制御やそのため
の回路も必要としない。
【００８６】次に、本発明の第２の実施形態におけるデ
ータ発生回路についてを説明する。図９は、第２の実施
の形態における制御回路２４０の回路図である。第２の
実施形態におけるデータ発生回路１００は、ブロック図
としての構成は図１と同様な構成であるが、図３におけ
るデコード回路１４１とレジスタ１４３が、図９におけ
るデコード回路２４１とレジスタ２４３として、それぞ
れ後述する構成に改良されている。
ータ発生回路についてを説明する。図９は、第２の実施
の形態における制御回路２４０の回路図である。第２の
実施形態におけるデータ発生回路１００は、ブロック図
としての構成は図１と同様な構成であるが、図３におけ
るデコード回路１４１とレジスタ１４３が、図９におけ
るデコード回路２４１とレジスタ２４３として、それぞ
れ後述する構成に改良されている。
【００８７】より具体的には、第１の実施の形態におい
ては、図６に示す各格納領域に対して書き込みを行った
か否かを格納情報ＷＤの各ビットに対応させていたた
め、格納管理回路１４３を６４ビットの格納情報ＷＤを
格納可能なものとしていた。これに対して、第２の実施
の形態においては、格納管理回路１４３をより小型化
し、消費電力低減、コストの低減、及びデータ発生回路
を搭載する半導体チップのチップ面積の縮小化やレイア
ウトの自由度を向上するため、格納管理回路１４３を１
６ビットの格納情報ＷＤを格納する格納管理回路２４３
とするものである。
ては、図６に示す各格納領域に対して書き込みを行った
か否かを格納情報ＷＤの各ビットに対応させていたた
め、格納管理回路１４３を６４ビットの格納情報ＷＤを
格納可能なものとしていた。これに対して、第２の実施
の形態においては、格納管理回路１４３をより小型化
し、消費電力低減、コストの低減、及びデータ発生回路
を搭載する半導体チップのチップ面積の縮小化やレイア
ウトの自由度を向上するため、格納管理回路１４３を１
６ビットの格納情報ＷＤを格納する格納管理回路２４３
とするものである。
【００８８】言い換えると、図６に示す格納手段１１０
の領域をグループ化して、各グループに対して、図５に
おけるレジスタ１４７の出力端子からの信号の１つが対
応するようにしたものである。レジスタ１４７を１６ビ
ットのレジスタとする場合には、図６に示す４つの領域
を１つのグループとすればよい。例えば、図６における
Ｘ方向に連続した４つの領域を１つのグループとする。
詳細には、領域０〜３、領域４〜７、領域８〜１１、領
域１２〜１５、…、領域５６〜５９、領域６０〜６３を
それぞれグループとすればよい。格納管理回路２４３の
回路構成としては、第１の実施の形態におけるレジスタ
１４７が６４ビットレジスタであるのに対して、第２の
実施の形態においては、レジスタ１４７を１６ビットレ
ジスタとする。また、これに応じて、セレクタ１４９も
１６ビットのレジスタ１４７から出力される１６個の信
号の１つを選択するものとする。つまり、格納管理回路
２４３の回路構成としては、レジスタ１４７が格納する
情報及びセレクタ１４９で選択する信号数が少なくなる
他は変更しなくてよいので、図５の格納管理回路１４３
と同様なものが適用できる。
の領域をグループ化して、各グループに対して、図５に
おけるレジスタ１４７の出力端子からの信号の１つが対
応するようにしたものである。レジスタ１４７を１６ビ
ットのレジスタとする場合には、図６に示す４つの領域
を１つのグループとすればよい。例えば、図６における
Ｘ方向に連続した４つの領域を１つのグループとする。
詳細には、領域０〜３、領域４〜７、領域８〜１１、領
域１２〜１５、…、領域５６〜５９、領域６０〜６３を
それぞれグループとすればよい。格納管理回路２４３の
回路構成としては、第１の実施の形態におけるレジスタ
１４７が６４ビットレジスタであるのに対して、第２の
実施の形態においては、レジスタ１４７を１６ビットレ
ジスタとする。また、これに応じて、セレクタ１４９も
１６ビットのレジスタ１４７から出力される１６個の信
号の１つを選択するものとする。つまり、格納管理回路
２４３の回路構成としては、レジスタ１４７が格納する
情報及びセレクタ１４９で選択する信号数が少なくなる
他は変更しなくてよいので、図５の格納管理回路１４３
と同様なものが適用できる。
【００８９】１６ビットの格納管理回路２４３を適用す
るにあたり、デコード回路１４１の構成も変更する必要
がある。第２の実施の形態においては、第１の実施の形
態におけるような６４ビットの保持情報ＷＤを出力する
デコード回路１４１の代わりに１６ビットの保持情報Ｗ
Ｄを出力するデコード回路２４１となる。図１０にデコ
ード回路２４１の回路図を示す。図１０においては、例
えば、図４におけるような構成を、６４ビット（情報信
号ＷＤ０〜ＷＤ６３）の保持情報ＷＤを出力するデコー
ド回路１４１の他に、更に１６個の4入力１出力のＯＲ
ゲート２４１−１〜２４１−１６が設けられている。図
１０に示されるように、例えば、情報信号ＷＤ０〜ＷＤ
３をそれぞれＯＲゲート２４１−１の入力とする。同様
に、情報信号ＷＤ５６〜ＷＤ５９をそれぞれＯＲゲート
２４１−１５の入力とする。情報信号ＷＤ６０〜ＷＤ６
３をそれぞれＯＲゲート２４１−１６の入力とする。つ
まり、１６個のＯＲゲート２４１−ｘ（ただし、ｘは０
〜１５の整数）と称すれば、各グループを指示する情報
信号ＷＤ4x〜ＷＤ(4x+3)をＯＲゲート２４１−ｘの４つ
の入力とする。そして、ＯＲゲート２４１−ｘの出力Ｏ
Ｔｘを、１６ビットレジスタ２４３の入力端子ＲＩｘに
接続するようにする。
るにあたり、デコード回路１４１の構成も変更する必要
がある。第２の実施の形態においては、第１の実施の形
態におけるような６４ビットの保持情報ＷＤを出力する
デコード回路１４１の代わりに１６ビットの保持情報Ｗ
Ｄを出力するデコード回路２４１となる。図１０にデコ
ード回路２４１の回路図を示す。図１０においては、例
えば、図４におけるような構成を、６４ビット（情報信
号ＷＤ０〜ＷＤ６３）の保持情報ＷＤを出力するデコー
ド回路１４１の他に、更に１６個の4入力１出力のＯＲ
ゲート２４１−１〜２４１−１６が設けられている。図
１０に示されるように、例えば、情報信号ＷＤ０〜ＷＤ
３をそれぞれＯＲゲート２４１−１の入力とする。同様
に、情報信号ＷＤ５６〜ＷＤ５９をそれぞれＯＲゲート
２４１−１５の入力とする。情報信号ＷＤ６０〜ＷＤ６
３をそれぞれＯＲゲート２４１−１６の入力とする。つ
まり、１６個のＯＲゲート２４１−ｘ（ただし、ｘは０
〜１５の整数）と称すれば、各グループを指示する情報
信号ＷＤ4x〜ＷＤ(4x+3)をＯＲゲート２４１−ｘの４つ
の入力とする。そして、ＯＲゲート２４１−ｘの出力Ｏ
Ｔｘを、１６ビットレジスタ２４３の入力端子ＲＩｘに
接続するようにする。
【００９０】また、１６個のＯＲゲート２４１−１〜２
４１−１６を用いずに、図４の各ＡＮＤゲートの入力側
に入力されるアドレス情報ＡＤＯのビットの組合せを変
更することでも対応できる。
４１−１６を用いずに、図４の各ＡＮＤゲートの入力側
に入力されるアドレス情報ＡＤＯのビットの組合せを変
更することでも対応できる。
【００９１】例えば、図６の説明にあったように、アド
レス情報ＡＤＯの上位３ビットがＹ方向の位置を示し、
下位３ビットがＸ方向の位置を示している。この時、上
記のようなグループとしたい場合、上位４ビットで各グ
ループを区別することができる。言い換えると、アドレ
ス情報ＡＤＯの下位２ビットは、上記のようなグループ
を区別するのには寄与しない情報であるため、デコード
処理においては無視することができる。このため、最下
位ビットをビットＡＤＯ−０とし、最上位ビットをＡＤ
Ｏ−５とするビットＡＤＯ−０〜ＡＤＯ−５からなる６
ビットのアドレス情報ＡＤＯにおいて、上位側から４ビ
ットであるビットＡＤＯ−２〜ＡＤＯ−５についてデコ
ード処理を行えるように、ＡＮＤゲートの入力を設定す
ればよい。これらＡＮＤゲートから出力される１６個の
出力を、１６ビットのレジスタ２４３の対応する入力端
子ＲＩに接続するようにすればよい。
レス情報ＡＤＯの上位３ビットがＹ方向の位置を示し、
下位３ビットがＸ方向の位置を示している。この時、上
記のようなグループとしたい場合、上位４ビットで各グ
ループを区別することができる。言い換えると、アドレ
ス情報ＡＤＯの下位２ビットは、上記のようなグループ
を区別するのには寄与しない情報であるため、デコード
処理においては無視することができる。このため、最下
位ビットをビットＡＤＯ−０とし、最上位ビットをＡＤ
Ｏ−５とするビットＡＤＯ−０〜ＡＤＯ−５からなる６
ビットのアドレス情報ＡＤＯにおいて、上位側から４ビ
ットであるビットＡＤＯ−２〜ＡＤＯ−５についてデコ
ード処理を行えるように、ＡＮＤゲートの入力を設定す
ればよい。これらＡＮＤゲートから出力される１６個の
出力を、１６ビットのレジスタ２４３の対応する入力端
子ＲＩに接続するようにすればよい。
【００９２】このようにすれば、新たなＯＲゲートを設
ける必要もなく、また、６４ビットのレジスタに対する
アドレス発生回路よりもＡＮＤゲートの数を少なくする
ことができる。なお、第２の実施の形態におけるデータ
発生回路の他の構成要素は第１の実施の形態のものと同
様である。
ける必要もなく、また、６４ビットのレジスタに対する
アドレス発生回路よりもＡＮＤゲートの数を少なくする
ことができる。なお、第２の実施の形態におけるデータ
発生回路の他の構成要素は第１の実施の形態のものと同
様である。
【００９３】次に、第２の実施の形態におけるデータ発
生回路における動作を以下に説明する。図１１は、本発
明の第２の実施の形態におけるデータ発生回路の動作を
示すタイミングチャートである。なお、図１１における
動作説明に対応したデータＤＩの書き込みが行われた格
納領域のイメージは、図７と同様なものを用いるものと
する。図１１を用いたデータ発生回路の動作説明におい
ては、図４のデコード回路１４１を１６ビットの保持情
報ＷＤを出力するものとし、図５の格納管理回路１４３
を１６ビットの保持情報ＷＤを格納可能なものとなる。
このため、保持情報ＷＤは情報信号ＷＤ０〜ＷＤ１５か
らなり、レジスタ１４７は、入力端子ＲＩ０〜ＲＩ１５
を有するとともに、出力端子ＲＯ０〜ＲＯ１５を有する
ものとなる。図１１において、左側には各信号やデータ
の符号が示されている。また、図１１中における１６ビ
ットのレジスタ１４７の情報の数字は１６進法表示とし
てある。また、図１１においては、データ発生回路に入
力されるアドレス情報ＡＤ１は書き込むべき非零成分の
データを含むグループに属する全ての領域に対するアド
レス情報を送るものである。
生回路における動作を以下に説明する。図１１は、本発
明の第２の実施の形態におけるデータ発生回路の動作を
示すタイミングチャートである。なお、図１１における
動作説明に対応したデータＤＩの書き込みが行われた格
納領域のイメージは、図７と同様なものを用いるものと
する。図１１を用いたデータ発生回路の動作説明におい
ては、図４のデコード回路１４１を１６ビットの保持情
報ＷＤを出力するものとし、図５の格納管理回路１４３
を１６ビットの保持情報ＷＤを格納可能なものとなる。
このため、保持情報ＷＤは情報信号ＷＤ０〜ＷＤ１５か
らなり、レジスタ１４７は、入力端子ＲＩ０〜ＲＩ１５
を有するとともに、出力端子ＲＯ０〜ＲＯ１５を有する
ものとなる。図１１において、左側には各信号やデータ
の符号が示されている。また、図１１中における１６ビ
ットのレジスタ１４７の情報の数字は１６進法表示とし
てある。また、図１１においては、データ発生回路に入
力されるアドレス情報ＡＤ１は書き込むべき非零成分の
データを含むグループに属する全ての領域に対するアド
レス情報を送るものである。
【００９４】図１１の時刻ｔ０にて、書き込み制御信号
ＷＥの電圧レベルはＬレベルからＨレベルへと遷移す
る。これにより格納手段１１０は書き込み状態となる。
この書き込み状態は、書き込み制御信号ＷＥの電圧レベ
ルがＬレベルとなる時刻ｔ１まで維持される。なお、レ
ジスタ１４７はリセットされているものとする。
ＷＥの電圧レベルはＬレベルからＨレベルへと遷移す
る。これにより格納手段１１０は書き込み状態となる。
この書き込み状態は、書き込み制御信号ＷＥの電圧レベ
ルがＬレベルとなる時刻ｔ１まで維持される。なお、レ
ジスタ１４７はリセットされているものとする。
【００９５】格納手段１１０の書き込み状態において
は、アドレス情報ＡＤＯは図２に示した回路による制御
により、アドレス情報ＡＤ１に基づくこととなる。時刻
ｔ０においては、アドレス情報ＡＤＯは非零成分のデー
タｄ０、ｄ１を含むグループとして、まず、領域０を指
示しているため、この領域０にデータＤＩから入力され
たデータｄ０を格納する。この領域０のグループに対応
するレジスタ１４７の出力端子ＲＯ０の電圧レベルはＨ
レベルとなる。つまり、領域０〜３のグループは１６ビ
ットの最下位ビット目の位置に相当するため、レジスタ
１４７[１５：０]は０００１Ｈとなる。図１１において
は、レジスタ１４７はクロック信号ＣＬＫに同期して動
作しているため、例えば、データＤＩの書き込みが行わ
れたクロックサイクルの次のクロックサイクルにて先の
クロックサイクルにおける書き込みに対するレジスタ１
４７の格納内容が更新されているように示してある。
は、アドレス情報ＡＤＯは図２に示した回路による制御
により、アドレス情報ＡＤ１に基づくこととなる。時刻
ｔ０においては、アドレス情報ＡＤＯは非零成分のデー
タｄ０、ｄ１を含むグループとして、まず、領域０を指
示しているため、この領域０にデータＤＩから入力され
たデータｄ０を格納する。この領域０のグループに対応
するレジスタ１４７の出力端子ＲＯ０の電圧レベルはＨ
レベルとなる。つまり、領域０〜３のグループは１６ビ
ットの最下位ビット目の位置に相当するため、レジスタ
１４７[１５：０]は０００１Ｈとなる。図１１において
は、レジスタ１４７はクロック信号ＣＬＫに同期して動
作しているため、例えば、データＤＩの書き込みが行わ
れたクロックサイクルの次のクロックサイクルにて先の
クロックサイクルにおける書き込みに対するレジスタ１
４７の格納内容が更新されているように示してある。
【００９６】次に、アドレス情報ＡＤＯは領域１を指示
しているため、この領域１にデータＤＩから入力された
データｄ１を格納する。この領域１は領域０と同じグル
ープであり、領域１は１６ビットの最下位ビット目の位
置に相当するため、レジスタ１４７[１５：０]は０００
１Ｈのままである。
しているため、この領域１にデータＤＩから入力された
データｄ１を格納する。この領域１は領域０と同じグル
ープであり、領域１は１６ビットの最下位ビット目の位
置に相当するため、レジスタ１４７[１５：０]は０００
１Ｈのままである。
【００９７】次に、アドレス情報ＡＤＯは領域２を指示
しているため、この領域２にデータＤＩから入力された
零成分のデータを格納する。この領域２は領域０と同じ
グループであり、領域１は１６ビットの最下位ビット目
の位置に相当するため、レジスタ１４７[１５：０]は０
００１Ｈのままである。この後、領域３に対しても領域
２と同様な動作を行う。
しているため、この領域２にデータＤＩから入力された
零成分のデータを格納する。この領域２は領域０と同じ
グループであり、領域１は１６ビットの最下位ビット目
の位置に相当するため、レジスタ１４７[１５：０]は０
００１Ｈのままである。この後、領域３に対しても領域
２と同様な動作を行う。
【００９８】次に、アドレス情報ＡＤＯは非零成分のデ
ータｄ８、ｄ１０を含むグループとして、まず、領域８
を指示しているため、この領域８にデータＤＩから入力
されたデータｄ８を格納する。この領域８のグループに
対応するレジスタ１４７の出力端子ＲＯ２の電圧レベル
はＨレベルとなる。つまり、領域８〜１１のグループは
１６ビットの下位側から３ビット目の位置に相当するた
め、レジスタ１４７[１５：０]は０００５Ｈとなる。
ータｄ８、ｄ１０を含むグループとして、まず、領域８
を指示しているため、この領域８にデータＤＩから入力
されたデータｄ８を格納する。この領域８のグループに
対応するレジスタ１４７の出力端子ＲＯ２の電圧レベル
はＨレベルとなる。つまり、領域８〜１１のグループは
１６ビットの下位側から３ビット目の位置に相当するた
め、レジスタ１４７[１５：０]は０００５Ｈとなる。
【００９９】次に、アドレス情報ＡＤＯは領域９を指示
しているため、この領域９にデータＤＩから入力された
零成分のデータを格納する。この領域９は領域８と同じ
グループであるため、レジスタ１４７[１５：０]は００
０５Ｈのままである。
しているため、この領域９にデータＤＩから入力された
零成分のデータを格納する。この領域９は領域８と同じ
グループであるため、レジスタ１４７[１５：０]は００
０５Ｈのままである。
【０１００】次に、アドレス情報ＡＤＯは領域１０を指
示しているため、この領域１０にデータＤＩから入力さ
れたデータｄ１０を格納する。この領域１０は領域８と
同じグループであるため、レジスタ１４７[１５：０]は
０００５Ｈのままである。
示しているため、この領域１０にデータＤＩから入力さ
れたデータｄ１０を格納する。この領域１０は領域８と
同じグループであるため、レジスタ１４７[１５：０]は
０００５Ｈのままである。
【０１０１】次に、アドレス情報ＡＤＯは領域１１を指
示しているため、この領域１１にデータＤＩから入力さ
れた零成分のデータを格納する。この領域１１は領域８
と同じグループであるため、レジスタ１４７[１５：０]
は０００５Ｈのままである。
示しているため、この領域１１にデータＤＩから入力さ
れた零成分のデータを格納する。この領域１１は領域８
と同じグループであるため、レジスタ１４７[１５：０]
は０００５Ｈのままである。
【０１０２】次に、アドレス情報ＡＤＯは非零成分のデ
ータｄ２４を含むグループに対しても同様な動作を行い
領域２４にデータｄ２４を格納する。なお、領域２４〜
２７のグループは１６ビットの下位側から７ビット目の
位置に相当するため、レジスタ１４７[１５：０]は００
４５Ｈとなる。
ータｄ２４を含むグループに対しても同様な動作を行い
領域２４にデータｄ２４を格納する。なお、領域２４〜
２７のグループは１６ビットの下位側から７ビット目の
位置に相当するため、レジスタ１４７[１５：０]は００
４５Ｈとなる。
【０１０３】この後、時刻ｔ１において、書き込み制御
信号ＷＥの電圧レベルがＨレベルからＬレベルへと遷移
する。これにより格納手段１１０は読み出し状態とな
る。この読み出し状態は、書き込み制御信号ＷＥの電圧
レベルがＨレベルとなるまで維持される。
信号ＷＥの電圧レベルがＨレベルからＬレベルへと遷移
する。これにより格納手段１１０は読み出し状態とな
る。この読み出し状態は、書き込み制御信号ＷＥの電圧
レベルがＨレベルとなるまで維持される。
【０１０４】格納手段１１０の読み出し状態において
は、アドレス情報ＡＤＯは図２に示した回路にて発生し
たアドレス情報ＡＤ２に基づくこととなる。時刻ｔ１に
おいては、まず、アドレス情報ＡＤＯは領域０を指示し
ているため、この領域０に格納されたデータｄ０を読み
出す。この時、格納管理回路２４３からの選択信号ＳＥ
Ｌの電圧レベルは、領域０が属するグループに対応する
レジスタ１４７の出力端子ＲＯ０に応じたものとなる。
このため、選択信号ＳＥＬの電圧レベルはＨレベルとな
る。選択信号ＳＥＬの電圧レベルに応じて、セレクタ１
５０は１側入力を選択するので、領域０に格納されてい
たデータｄ０が出力データＯＵＴとして、ＩＤＣＴ回路
２０へ出力される。
は、アドレス情報ＡＤＯは図２に示した回路にて発生し
たアドレス情報ＡＤ２に基づくこととなる。時刻ｔ１に
おいては、まず、アドレス情報ＡＤＯは領域０を指示し
ているため、この領域０に格納されたデータｄ０を読み
出す。この時、格納管理回路２４３からの選択信号ＳＥ
Ｌの電圧レベルは、領域０が属するグループに対応する
レジスタ１４７の出力端子ＲＯ０に応じたものとなる。
このため、選択信号ＳＥＬの電圧レベルはＨレベルとな
る。選択信号ＳＥＬの電圧レベルに応じて、セレクタ１
５０は１側入力を選択するので、領域０に格納されてい
たデータｄ０が出力データＯＵＴとして、ＩＤＣＴ回路
２０へ出力される。
【０１０５】次に、アドレス情報ＡＤＯは領域８を指示
しているため、この領域８に格納されたデータｄ８を読
み出す。この時、格納管理回路２４３からの選択信号Ｓ
ＥＬの電圧レベルは、領域８が属するグループに対応す
るレジスタ１４７の出力端子ＲＯ２に応じたものとな
る。このため、選択信号ＳＥＬの電圧レベルはＨレベル
のままとなる。選択信号ＳＥＬの電圧レベルに応じて、
セレクタ１５０は１側入力を選択しているので、領域８
に格納されていたデータｄ８が出力データＯＵＴとし
て、ＩＤＣＴ回路２０へ出力される。
しているため、この領域８に格納されたデータｄ８を読
み出す。この時、格納管理回路２４３からの選択信号Ｓ
ＥＬの電圧レベルは、領域８が属するグループに対応す
るレジスタ１４７の出力端子ＲＯ２に応じたものとな
る。このため、選択信号ＳＥＬの電圧レベルはＨレベル
のままとなる。選択信号ＳＥＬの電圧レベルに応じて、
セレクタ１５０は１側入力を選択しているので、領域８
に格納されていたデータｄ８が出力データＯＵＴとし
て、ＩＤＣＴ回路２０へ出力される。
【０１０６】次に、時刻ｔ２においては、アドレス情報
ＡＤＯは領域１６を指示しているため、この領域１６に
格納されたデータを読み出す。この時、格納管理回路２
４３からの選択信号ＳＥＬの電圧レベルは、領域１６が
属するグループに対応するレジスタ１４７の出力端子Ｒ
Ｏ４に応じたものとなる。先の説明から理解されるよう
に、領域１６が属するグループのいずれの領域に対して
もデータの格納を行わなかったので、領域１６に対応す
るレジスタ１４７の出力端子ＲＯ４の電圧レベルはＬレ
ベルである。このため、選択信号ＳＥＬの電圧レベルは
Ｌレベルとなる。選択信号ＳＥＬの電圧レベルに応じ
て、セレクタ１５０は０側入力を選択するため、０ラン
データに相当するデータが出力データＯＵＴとして、Ｉ
ＤＣＴ回路２０へ出力される。
ＡＤＯは領域１６を指示しているため、この領域１６に
格納されたデータを読み出す。この時、格納管理回路２
４３からの選択信号ＳＥＬの電圧レベルは、領域１６が
属するグループに対応するレジスタ１４７の出力端子Ｒ
Ｏ４に応じたものとなる。先の説明から理解されるよう
に、領域１６が属するグループのいずれの領域に対して
もデータの格納を行わなかったので、領域１６に対応す
るレジスタ１４７の出力端子ＲＯ４の電圧レベルはＬレ
ベルである。このため、選択信号ＳＥＬの電圧レベルは
Ｌレベルとなる。選択信号ＳＥＬの電圧レベルに応じ
て、セレクタ１５０は０側入力を選択するため、０ラン
データに相当するデータが出力データＯＵＴとして、Ｉ
ＤＣＴ回路２０へ出力される。
【０１０７】次に、時刻ｔ３においては、アドレス情報
ＡＤＯは領域２４を指示しているため、この領域２４に
格納されたデータｄ２４を読み出す。この時、格納管理
回路２４３からの選択信号ＳＥＬの電圧レベルは、領域
２４に属するグループに対応するレジスタ１４７の出力
端子ＲＯ６に応じたものとなる。先の説明から理解され
るように、領域２４にはデータの格納を行ったので、領
域２４の属するグループに対応するレジスタ１４７の出
力端子ＲＯ６の電圧レベルはＨレベルである。このた
め、選択信号ＳＥＬの電圧レベルはＨレベルとなる。選
択信号ＳＥＬの電圧レベルに応じて、セレクタ１５０は
１側入力を選択するため、領域２４に格納されていたデ
ータｄ２４が出力データＯＵＴとして、ＩＤＣＴ回路２
０へ出力される。
ＡＤＯは領域２４を指示しているため、この領域２４に
格納されたデータｄ２４を読み出す。この時、格納管理
回路２４３からの選択信号ＳＥＬの電圧レベルは、領域
２４に属するグループに対応するレジスタ１４７の出力
端子ＲＯ６に応じたものとなる。先の説明から理解され
るように、領域２４にはデータの格納を行ったので、領
域２４の属するグループに対応するレジスタ１４７の出
力端子ＲＯ６の電圧レベルはＨレベルである。このた
め、選択信号ＳＥＬの電圧レベルはＨレベルとなる。選
択信号ＳＥＬの電圧レベルに応じて、セレクタ１５０は
１側入力を選択するため、領域２４に格納されていたデ
ータｄ２４が出力データＯＵＴとして、ＩＤＣＴ回路２
０へ出力される。
【０１０８】次に、時刻ｔ４において、アドレス情報Ａ
ＤＯは領域３２を指示しているため、この領域３２に格
納されたデータを読み出す。この時、格納管理回路２４
３からの選択信号ＳＥＬの電圧レベルは、領域３２が属
するグループに対応するレジスタ１４７の出力端子ＲＯ
８に応じたものとなる。先の説明から理解されるよう
に、領域３２が属するグループのいずれの領域に対して
もデータの格納を行わなかったので、領域３２が属する
グループに対応するレジスタ１４７の出力端子ＲＯ８の
電圧レベルはＬレベルである。このため、選択信号ＳＥ
Ｌの電圧レベルはＬレベルとなる。選択信号ＳＥＬの電
圧レベルに応じて、セレクタ１５０は０側入力を選択す
るため、０ランデータに相当するデータが出力データＯ
ＵＴとして、ＩＤＣＴ回路２０へ出力される。以降、領
域４０、領域４８、領域５６に対しても領域３２と同様
な動作が行われる。
ＤＯは領域３２を指示しているため、この領域３２に格
納されたデータを読み出す。この時、格納管理回路２４
３からの選択信号ＳＥＬの電圧レベルは、領域３２が属
するグループに対応するレジスタ１４７の出力端子ＲＯ
８に応じたものとなる。先の説明から理解されるよう
に、領域３２が属するグループのいずれの領域に対して
もデータの格納を行わなかったので、領域３２が属する
グループに対応するレジスタ１４７の出力端子ＲＯ８の
電圧レベルはＬレベルである。このため、選択信号ＳＥ
Ｌの電圧レベルはＬレベルとなる。選択信号ＳＥＬの電
圧レベルに応じて、セレクタ１５０は０側入力を選択す
るため、０ランデータに相当するデータが出力データＯ
ＵＴとして、ＩＤＣＴ回路２０へ出力される。以降、領
域４０、領域４８、領域５６に対しても領域３２と同様
な動作が行われる。
【０１０９】次に、時刻ｔ５においては、アドレス情報
ＡＤＯは領域１を指示しているため、この領域１に格納
されたデータｄ１を読み出す。この時、格納管理回路２
４３からの選択信号ＳＥＬの電圧レベルは、領域１が属
するグループに対応するレジスタ１４７の出力端子ＲＯ
０に応じたものとなる。このため、選択信号ＳＥＬの電
圧レベルはＨレベルとなる。選択信号ＳＥＬの電圧レベ
ルに応じて、セレクタ１５０は１側入力を選択するの
で、領域１に格納されていたデータｄ１が出力データＯ
ＵＴとして、ＩＤＣＴ回路２０へ出力される。
ＡＤＯは領域１を指示しているため、この領域１に格納
されたデータｄ１を読み出す。この時、格納管理回路２
４３からの選択信号ＳＥＬの電圧レベルは、領域１が属
するグループに対応するレジスタ１４７の出力端子ＲＯ
０に応じたものとなる。このため、選択信号ＳＥＬの電
圧レベルはＨレベルとなる。選択信号ＳＥＬの電圧レベ
ルに応じて、セレクタ１５０は１側入力を選択するの
で、領域１に格納されていたデータｄ１が出力データＯ
ＵＴとして、ＩＤＣＴ回路２０へ出力される。
【０１１０】次に、時刻ｔ６においては、アドレス情報
ＡＤＯは領域９を指示しているため、この領域９に格納
されたデータを読み出す。この時、格納管理回路２４３
からの選択信号ＳＥＬの電圧レベルは、領域９が属する
グループに対応するレジスタ１４７の出力端子ＲＯ２に
応じたものとなる。このため、選択信号ＳＥＬの電圧レ
ベルはＨレベルのままである。選択信号ＳＥＬの電圧レ
ベルに応じて、セレクタ１５０は１側入力を選択してい
るが、領域９には０ランデータに相当するデータを格納
しているので、０ランデータに相当する零成分のデータ
が出力データＯＵＴとして、ＩＤＣＴ回路２０へ出力さ
れる。
ＡＤＯは領域９を指示しているため、この領域９に格納
されたデータを読み出す。この時、格納管理回路２４３
からの選択信号ＳＥＬの電圧レベルは、領域９が属する
グループに対応するレジスタ１４７の出力端子ＲＯ２に
応じたものとなる。このため、選択信号ＳＥＬの電圧レ
ベルはＨレベルのままである。選択信号ＳＥＬの電圧レ
ベルに応じて、セレクタ１５０は１側入力を選択してい
るが、領域９には０ランデータに相当するデータを格納
しているので、０ランデータに相当する零成分のデータ
が出力データＯＵＴとして、ＩＤＣＴ回路２０へ出力さ
れる。
【０１１１】次に、時刻ｔ７において、アドレス情報Ａ
ＤＯは領域１７を指示しているため、この領域１７に格
納されたデータを読み出す。この時、格納管理回路２４
３からの選択信号ＳＥＬの電圧レベルは、領域１７が属
するグループに対応するレジスタ１４７の出力端子ＲＯ
４に応じたものとなる。先の説明から理解されるよう
に、領域１７が属するグループのいずれの領域に対して
もデータの格納を行わなかったので、領域１７が属する
グループに対応するレジスタ１４７の出力端子ＲＯ４の
電圧レベルはＬレベルである。このため、選択信号ＳＥ
Ｌの電圧レベルはＬレベルとなる。選択信号ＳＥＬの電
圧レベルに応じて、セレクタ１５０は０側入力を選択す
るため、０ランデータに相当するデータが出力データＯ
ＵＴとして、ＩＤＣＴ回路２０へ出力される。
ＤＯは領域１７を指示しているため、この領域１７に格
納されたデータを読み出す。この時、格納管理回路２４
３からの選択信号ＳＥＬの電圧レベルは、領域１７が属
するグループに対応するレジスタ１４７の出力端子ＲＯ
４に応じたものとなる。先の説明から理解されるよう
に、領域１７が属するグループのいずれの領域に対して
もデータの格納を行わなかったので、領域１７が属する
グループに対応するレジスタ１４７の出力端子ＲＯ４の
電圧レベルはＬレベルである。このため、選択信号ＳＥ
Ｌの電圧レベルはＬレベルとなる。選択信号ＳＥＬの電
圧レベルに応じて、セレクタ１５０は０側入力を選択す
るため、０ランデータに相当するデータが出力データＯ
ＵＴとして、ＩＤＣＴ回路２０へ出力される。
【０１１２】以降、順次指定されるアドレス情報ＡＤＯ
に応じて、選択信号ＳＥＬの電圧レベルは、このアドレ
ス情報ＡＤＯにて指定される各グループに対応するレジ
スタ１４７の出力端子ＲＯに応じたものとなり、０ラン
データに相当するデータとデータＤＯに応じたデータと
のいずれかが選択的に出力データＯＵＴとして出力され
る。
に応じて、選択信号ＳＥＬの電圧レベルは、このアドレ
ス情報ＡＤＯにて指定される各グループに対応するレジ
スタ１４７の出力端子ＲＯに応じたものとなり、０ラン
データに相当するデータとデータＤＯに応じたデータと
のいずれかが選択的に出力データＯＵＴとして出力され
る。
【０１１３】また、図示されていないが、第２の実施の
形態においても、第1の実施の形態と同様に、格納手段
１１０の読み出し処理が全て終了するとともに、先に説
明したリセット条件が満足されるため、レジスタ２４３
はリセットされる。この後、例えば、書き込み制御信号
ＷＥの電圧レベルがＬレベルからＨレベルとなり、再び
書き込み処理が行われる。
形態においても、第1の実施の形態と同様に、格納手段
１１０の読み出し処理が全て終了するとともに、先に説
明したリセット条件が満足されるため、レジスタ２４３
はリセットされる。この後、例えば、書き込み制御信号
ＷＥの電圧レベルがＬレベルからＨレベルとなり、再び
書き込み処理が行われる。
【０１１４】以上、詳細に説明したように、第２の実施
の形態におけるデータ発生回路においても、必要なデー
タ、つまり、非零成分のデータＤＩを含むグループにつ
いては格納手段１１０に格納し、０ランデータであるデ
ータＤＩのみのグループについては格納手段１１０への
格納処理を行わない。このため、非零成分のデータを含
むグループに対しては全て書き込みを行うので、第1の
実施の形態ほどではないが、従来に比べて、格納手段１
１０へのデータＤＩの書き込み動作時間が短くなり、消
費電力の低減や動作速度の向上が実現できる。
の形態におけるデータ発生回路においても、必要なデー
タ、つまり、非零成分のデータＤＩを含むグループにつ
いては格納手段１１０に格納し、０ランデータであるデ
ータＤＩのみのグループについては格納手段１１０への
格納処理を行わない。このため、非零成分のデータを含
むグループに対しては全て書き込みを行うので、第1の
実施の形態ほどではないが、従来に比べて、格納手段１
１０へのデータＤＩの書き込み動作時間が短くなり、消
費電力の低減や動作速度の向上が実現できる。
【０１１５】また、第1の実施の形態と同様に、レジス
タ１４７をリセットした後に、必要な領域のグループに
対してデータの格納を行い、読み出しを行う場合には、
データの格納を行わなかった領域に対してはセレクタ１
５０にて０ランデータを選択するようにしている。この
ため、格納手段１１０の格納内容全てを初期化しなくて
も、確実に書き込み処理を行った領域に対しては格納し
ているデータを出力し、その他のデータは０ランデータ
として出力することができる。このため、処理全体の高
速化を向上するために、複数の変換用ＲＡＭを設けるこ
とやこれら複数のＲＡＭに対する複雑な動作制御並びに
この動作制御を実現するための回路は必要とすることな
く実現できる。また、格納手段１１０の格納内容全てを
初期化しなくてよいので、そのタイミング制御やそのた
めの回路も必要としない。
タ１４７をリセットした後に、必要な領域のグループに
対してデータの格納を行い、読み出しを行う場合には、
データの格納を行わなかった領域に対してはセレクタ１
５０にて０ランデータを選択するようにしている。この
ため、格納手段１１０の格納内容全てを初期化しなくて
も、確実に書き込み処理を行った領域に対しては格納し
ているデータを出力し、その他のデータは０ランデータ
として出力することができる。このため、処理全体の高
速化を向上するために、複数の変換用ＲＡＭを設けるこ
とやこれら複数のＲＡＭに対する複雑な動作制御並びに
この動作制御を実現するための回路は必要とすることな
く実現できる。また、格納手段１１０の格納内容全てを
初期化しなくてよいので、そのタイミング制御やそのた
めの回路も必要としない。
【０１１６】また、第２の実施の形態におけるデータ発
生回路は、第１の実施の形態の格納管理回路１４３やデ
コード回路１４１の構成要素をより少なくすることがで
きるので、データ発生回路を搭載する半導体チップのチ
ップ面積の縮小化やレイアウトの自由度を向上する点で
より好適である。
生回路は、第１の実施の形態の格納管理回路１４３やデ
コード回路１４１の構成要素をより少なくすることがで
きるので、データ発生回路を搭載する半導体チップのチ
ップ面積の縮小化やレイアウトの自由度を向上する点で
より好適である。
【０１１７】以上、本発明のデータ発生回路において詳
細に説明したが、本発明のデータ発生回路は上記の構成
に限定されるものではなく、本発明の主旨を逸脱しない
範囲で種々の変更を妨げるものではない。
細に説明したが、本発明のデータ発生回路は上記の構成
に限定されるものではなく、本発明の主旨を逸脱しない
範囲で種々の変更を妨げるものではない。
【０１１８】例えば、本発明のデータ発生回路は、実施
の形態においては８×８画素のブロックを例にしたが、
これに限定されるものではなく、１６×１６画素のブロ
ックやこれ以外の画素ブロックであっても適用可能であ
ることはいうまでもない。このような場合、格納管理回
路１４３にて格納する保持情報ＷＤのビット数等も対象
となるブロックに応じて変更すればよい。
の形態においては８×８画素のブロックを例にしたが、
これに限定されるものではなく、１６×１６画素のブロ
ックやこれ以外の画素ブロックであっても適用可能であ
ることはいうまでもない。このような場合、格納管理回
路１４３にて格納する保持情報ＷＤのビット数等も対象
となるブロックに応じて変更すればよい。
【０１１９】また、実施の形態においては、直交変換回
路に適用したデータ発生回路を例としたが、これに限定
されるものではない。例えば、データ数が決まってお
り、その数を１つの群とした場合に、僅かなデータを除
いた他の多数のデータが固定値であるようなものであれ
ば、本発明のデータ発生回路が適用可能である。この場
合、セレクタ１５０の０側入力に所望の固定値を入力す
るようにすればよい。
路に適用したデータ発生回路を例としたが、これに限定
されるものではない。例えば、データ数が決まってお
り、その数を１つの群とした場合に、僅かなデータを除
いた他の多数のデータが固定値であるようなものであれ
ば、本発明のデータ発生回路が適用可能である。この場
合、セレクタ１５０の０側入力に所望の固定値を入力す
るようにすればよい。
【０１２０】また、第２の実施の形態においては、１６
ビットの保持情報ＷＤを格納可能な格納管理回路２４３
を用いて、格納手段１１０の複数の格納領域に対して４
つの領域を１つのグループとして扱うものとしたが、２
つの領域や８つの領域、１６個の領域等、デコード回路
２４１にてデコード処理可能な任意の偶数個の領域を１
つのグループとして扱うこともできる。１つのグループ
を構成する数が多いほど、処理速度への影響は増えるこ
とが予想されるが、逆にデコード回路やレジスタの構成
はより小さくすることができる。
ビットの保持情報ＷＤを格納可能な格納管理回路２４３
を用いて、格納手段１１０の複数の格納領域に対して４
つの領域を１つのグループとして扱うものとしたが、２
つの領域や８つの領域、１６個の領域等、デコード回路
２４１にてデコード処理可能な任意の偶数個の領域を１
つのグループとして扱うこともできる。１つのグループ
を構成する数が多いほど、処理速度への影響は増えるこ
とが予想されるが、逆にデコード回路やレジスタの構成
はより小さくすることができる。
【０１２１】また、実施の形態においては、格納手段１
１０としては、1バンクのシングルポートＲＡＭとして
説明したが、２バンク以上の複数バンクのものやデュア
ルポートＲＡＭを用いてもよく、ＲＡＭの代わりにレジ
スタを用いてもよい。
１０としては、1バンクのシングルポートＲＡＭとして
説明したが、２バンク以上の複数バンクのものやデュア
ルポートＲＡＭを用いてもよく、ＲＡＭの代わりにレジ
スタを用いてもよい。
【０１２２】また、実施の形態においては、読み出しの
際のアドレス情報をデータ発生回路内にて発生するもの
としたが、後段の回路であるＩＤＣＴ回路から読み出し
の際のアドレス情報を入力するようにして、データ発生
回路内にて、書き込みの際のアドレス情報と読み出しの
際のアドレス情報とを選択するようにしてもよい。
際のアドレス情報をデータ発生回路内にて発生するもの
としたが、後段の回路であるＩＤＣＴ回路から読み出し
の際のアドレス情報を入力するようにして、データ発生
回路内にて、書き込みの際のアドレス情報と読み出しの
際のアドレス情報とを選択するようにしてもよい。
【０１２３】また、本発明のデータ発生回路は、横スキ
ャン順に変換するものや縦スキャン順に変換するものの
どちらに対しても適用可能である。
ャン順に変換するものや縦スキャン順に変換するものの
どちらに対しても適用可能である。
【０１２４】また、実施の形態においてソフトウェアで
対応可能な部分についてはソフトウェアにて構成するよ
うにしてもよい。
対応可能な部分についてはソフトウェアにて構成するよ
うにしてもよい。
【０１２５】
【発明の効果】以上、詳細に説明しましたように、本発
明のデータ発生回路においては、処理速度の高速化を実
現するデータ発生回路を提供することができる。
明のデータ発生回路においては、処理速度の高速化を実
現するデータ発生回路を提供することができる。
【０１２６】また、本発明のデータ発生回路において
は、回路構成の増加や動作制御の複雑化をより低減して
実現することができる。
は、回路構成の増加や動作制御の複雑化をより低減して
実現することができる。
【図１】本発明の第１の実施の形態におけるデータ発生
回路１００を示すブロック図である。
回路１００を示すブロック図である。
【図２】アドレス発生回路１２０の具体的な回路図であ
る。
る。
【図３】制御回路１４０の構成を示すブロック図であ
る。
る。
【図４】デコード回路１４１の具体的な回路図である。
【図５】レジスタ１４３の具体的な回路図である。
【図６】格納手段１１０における格納領域のイメージ図
である。
である。
【図７】データＤＩの書き込みが行われた格納領域のイ
メージ図である。
メージ図である。
【図８】本発明の第１の実施の形態におけるデータ発生
回路１００の動作を示すタイミングチャートである。
回路１００の動作を示すタイミングチャートである。
【図９】本発明の第２の実施の形態におけるデータ発生
回路における制御回路２４０のブロック図である。
回路における制御回路２４０のブロック図である。
【図１０】デコード回路２４１の具体的な回路図であ
る。
る。
【図１１】本発明の第２の実施の形態におけるデータ発
生回路１００の動作を示すタイミングチャートである。
生回路１００の動作を示すタイミングチャートである。
１０ 逆量子化回路
２０ ＩＤＣＴ回路
１００ データ発生回路
１１０ 格納手段
１２０ アドレス発生回路
１３０ 書き込み制御信号発生回路
１４０、２４０ 制御回路
１４１、２４１ デコード回路
１４２、２４３ 格納管理回路
１４７ レジスタ
１５０ セレクタ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04M 7/30
H04N 7/30
G06F 5/00
Claims (8)
- 【請求項１】複数の格納領域のうち、指定されたアドレ
ス情報に応じた領域への画像処理用データの格納及び読
み出しが可能な格納手段を有するデータ発生回路におい
て、 前記格納手段の前記格納領域の１つ以上に１つの割合で
割り当てられたビット位置に、対応する格納領域へ前記
画像処理用データが格納されたか否かを指示する格納情
報を保持するレジスタを有し、前記格納手段から画像処
理用データを読み出す際に、該読み出されるべき画像処
理用データが格納される格納領域を指示するアドレス情
報にて指定される、前記レジスタのビット位置に保持さ
れた格納情報に基づく電圧レベルの選択信号を出力する
制御回路と、 前記選択信号の電圧レベルに応じて、前記格納手段から
読み出された画像処理用データあるいは固定されたデー
タを出力する選択回路と、 を有することを特徴とするデータ発生回路。 - 【請求項２】前記レジスタは、前記格納手段の各格納領
域それぞれに対応した前記格納情報を保持可能なビット
数を有することを特徴とする請求項１記載のデータ発生
回路。 - 【請求項３】前記レジスタは、前記格納手段から画像処
理用データを読み出す際に、クロック信号に応じて、前
記格納手段の各格納領域それぞれに対応した前記格納情
報に応じた前記選択信号を出力可能であることを特徴と
する請求項２記載のデータ発生回路。 - 【請求項４】前記レジスタは、前記格納手段の各格納領
域の複数個に１つの割合で対応した前記格納情報を保持
可能なビット数を有することを特徴とする請求項１記載
のデータ発生回路。 - 【請求項５】前記データ発生回路は、前記格納手段への
前記画像処理用データの格納を指示するための書き込み
制御信号を発生する書き込み信号発生回路を有し、前記
書き込み制御信号に応じて、前記レジスタの前記格納情
報が更新可能となることを特徴とする請求項１〜４のい
ずれか１つに記載のデータ発生回路。 - 【請求項６】リセット信号に応じて、前記レジスタの前
記保持情報はリセット可能であることを特徴とする請求
項５記載のデータ発生回路。 - 【請求項７】前記データ発生回路は、直交変換回路に適
用されるものであり、前記固定されたデータは、画像処
理用データとして零成分に相当するものであることを特
徴とする請求項１〜６のいずれか１つに記載のデータ発
生回路。 - 【請求項８】前記画像処理用データは、逆離散コサイン
変換回路にて用いられる係数であることを特徴とする請
求項１〜７のいずれか１つに記載のデータ発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000117989A JP3532137B2 (ja) | 2000-04-19 | 2000-04-19 | データ発生回路 |
| US09/836,421 US6493277B2 (en) | 2000-04-19 | 2001-04-18 | Data generation circuit and method for data generating |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000117989A JP3532137B2 (ja) | 2000-04-19 | 2000-04-19 | データ発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308713A JP2001308713A (ja) | 2001-11-02 |
| JP3532137B2 true JP3532137B2 (ja) | 2004-05-31 |
Family
ID=18629208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000117989A Expired - Fee Related JP3532137B2 (ja) | 2000-04-19 | 2000-04-19 | データ発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6493277B2 (ja) |
| JP (1) | JP3532137B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4607638B2 (ja) * | 2004-03-30 | 2011-01-05 | パナソニック株式会社 | 可変長復号装置及び方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5537230A (en) * | 1988-02-24 | 1996-07-16 | Mitsubishi Denki Kabushiki Kaisha | Signal processing device for video printer |
| JPH03112283A (ja) * | 1989-09-26 | 1991-05-13 | Pioneer Electron Corp | 画像信号の符号化方式 |
| CA2051655C (en) * | 1990-02-05 | 1997-04-22 | Toyofumi Takahashi | Animation display unit and external memory used therefor |
| JPH04182696A (ja) * | 1990-11-17 | 1992-06-30 | Nintendo Co Ltd | 画像処理装置 |
| JPH08167865A (ja) | 1994-12-13 | 1996-06-25 | Matsushita Electric Ind Co Ltd | スペクトラム拡散同期装置 |
-
2000
- 2000-04-19 JP JP2000117989A patent/JP3532137B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-18 US US09/836,421 patent/US6493277B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| US20010042156A1 (en) | 2001-11-15 |
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