JP2017168174A - 半導体記憶装置とそのアドレス制御方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000000034 method Methods 0.000 title claims description 24
- 238000010586 diagram Methods 0.000 description 19
- 230000006835 compression Effects 0.000 description 11
- 238000007906 compression Methods 0.000 description 11
- 230000033001 locomotion Effects 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C11/408—Address circuits
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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Abstract
Description
(1)バンクAのメモリ領域と、そのためのYデコーダ8及びXデコーダ9と、
(2)バンクBのメモリ領域と、そのためのYデコーダ12及びXデコーダ11と
を備えて構成される。以下のステップS1〜S6を含む手順のDDR型DRAM100のためのバンクインターリーブを用いることで効果的なアクセスが可能である。
(S2)分離した偶数ラインL00〜L14の画素データをDDR型DRAM100のバンクAの所定のメモリ領域のブロック202Aに格納し、分離した奇数ラインL01〜L15の画素データをDDR型DRAM100のバンクBの所定のメモリ領域のブロック202Bに格納する。
(S3)ラインデータL00は、DRAM100のページのアクセスとしてアクセスされる。
(S4)ステップS3の間において、次のラインL01のラインデータの準備が完了する。この動作はパイプライン機能の一種である。
(S5)DDR型DRAM100のバンクAにおけるラインL00のラインデータのうちYデコーダ8からの選択信号によりY+15の画素データが選択されるとすぐに、バンクBにおけるラインL01のラインデータのうちYデコーダ8からの選択信号によりYiの画素データがアクセスされる。
(S6)以下同様にして、ステップS4,S5のパイプライン処理が行われ、シームレスなブロックアクセスが可能となる。
(1)小ブロック:8×8画素のブロック=素早い動きの場合に用いられる;
(2)中ブロック:16×16画素のブロック;
(3)大ブロック:32×32画素のブロック=動きなし又は動きがほとんど無い場合に用いられる。
なお、N×N画素のブロックを以下、N×Nブロックという。
1回目のデータアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、2回目以降のデータアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御する制御手段を備えたことを特徴とする。
上記シリアルアドレスは、上記複数のワード線のうちの1本のワード線を選択する第1のシリアルアドレスと、上記複数のビット線のうちの1本のビット線を選択する第2のシリアルアドレスとを含むことを特徴とする。
上記制御手段は、1回目のブロックアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、2回目以降のブロックアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御することを特徴とする。
1回目のデータアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、2回目以降のデータアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御する制御ステップを含むことを特徴とする。
上記シリアルアドレスは、上記複数のワード線のうちの1本のワード線を選択する第1のシリアルアドレスと、上記複数のビット線のうちの1本のビット線を選択する第2のシリアルアドレスとを含むことを特徴とする。
上記制御ステップは、1回目のブロックアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、2回目以降のブロックアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御することを特徴とする。
図5Aは従来例に係るDDR型DRAM100の構成例を示すブロック図であり、図5Bは基本実施形態に係るDDR型DRAM100Aの構成例を示すブロック図である。図5Aにおいて、DDR型DRAM100は、アドレス/データ制御信号を用いてアドレス又はデータを入力し、又はDRAM内のデータを読み出す。これに対して、図5BのDDR型DRAM100Aでは、アドレス/データ制御信号を用いることに加えて、シリアルアドレス制御信号及びシリアルアドレスを、実施形態1に係るバンクインターリーブコラムアクセスコントローラ16に入力することでアドレス又はデータを入力し、又はDRAM内のデータを読み出すことを特徴としている。すなわち、ピン数が少ないDRAM100Aであっても、入力されるシリアルアドレス制御信号及びシリアルアドレスを用いることでバンクインターリーブコラムアクセス(バンクA,Bをコラムラインデータで交互にアクセスすることをいう)を可能にする。また、種々のブロックアクセスは、実施形態2及び3に係るブロックアクセスコントローラ17,19により可能となる。これらについて詳述後述する。
(1)CS:チップセレクト信号;
(2)CK,CK/:クロック;
(3)RWDS:リードライトデータストローブ信号;
(4)AD/DQa〜AD/DQh:8ビットのアドレス又はデータ(アドレス/コマンドバッファ3及びデータバッファ4を介して入出力される)。
図9は比較例に係るDDR型DRAM100の構成例を示すブロック図である。図9において、DDR型DRAM100は、メモリコントローラ1と、制御信号バッファ2と、アドレス/コマンドバッファ3と、データバッファ4と、Xアドレスコントローラ5と、Yアドレスコントローラ6と、バンクA用Yデコーダ8と、バンクA用Xデコーダ9と、バンクAのメモリアレイ10と、バンクB用Xデコーダ11と、バンクB用Yデコーダ12と、メモリアレイ13と、データバス14と、シリアルアドレスバッファ15とを備えて構成される。メモリアレイ10はワード線WLa1〜WLam及びビット線BLa1〜BLalの各交差点にメモリセルCaijを有し、メモリアレイ13はワード線WLb1〜WLbm及びビット線BLb1〜BLblの各交差点にメモリセルCbijを有する。ここで、DDR型DRAM100は例えば24ボールFBGAのパッケージで収容されたピン数が少ないDRAMであって、同じ8個のピンの共通端子を用いてアドレス及びデータを入出力する。
図10は実施形態1に係るDDR型DRAM100Aの構成例を示すブロック図である。図10において、実施形態1に係るDDR型DRAM100Aは、図9の比較例に係るDDR型DRAM100に比較して、シリアルアドレスバッファ15を備え、メモリコントローラ1はバンクインターリーブコラムアクセスコントローラ16をさらに備えたことを特徴とする。
(1)CS:チップセレクト信号;
(2)CK,CK/:クロック;
(3)RWDS:リードライトデータストローブ信号;
(4)CDX:シリアルXアドレスイネーブル信号;
(5)AX:シリアルXアドレス;
(6)CDY:シリアルYアドレスイネーブル信号;
(7)AY:シリアルYアドレス;
(8)AD/DQa〜AD/DQh:8ビットのアドレス又はデータ(アドレス/コマンドバッファ3及びデータバッファ4を介して入出力される)。
(1)シリアルXアドレスイネーブル信号CDXと、シリアルYアドレスイネーブル信号CDYとを1つのシリアルアドレスイネーブル信号CDXYで構成した。
(2)シリアルXアドレスAXと、シリアルYアドレスAYとを1つのシリアルアドレスAXYで構成した。
図14は実施形態2に係るDDR型DRAM100Bの構成例を示すブロック図である。図14において、実施形態2に係るDDR型DRAM100Bは、図9の比較例に係るDDR型DRAM100に比較して、シリアルアドレスバッファ15を備え、メモリコントローラ1はブロックアクセスコントローラ17をさらに備えたことを特徴とする。
(1)CS:チップセレクト信号;
(2)CK,CK/:クロック;
(3)RWDS:リードライトデータストローブ信号;
(4)CDX:シリアルXアドレスイネーブル信号;
(5)AX:シリアルXアドレス;
(6)CDY:シリアルYアドレスイネーブル信号;
(7)AY:シリアルYアドレス;
(8)AD/DQa〜AD/DQh:8ビットのアドレス又はデータ(アドレス/コマンドバッファ3及びデータバッファ4を介して入出力される)。
図17は実施形態3に係るDDR型DRAM100Cの構成例を示すブロック図である。図17において、実施形態3に係るDDR型DRAM100Cは、図9の比較例に係るDDR型DRAM100に比較して、シリアルコマンド/アドレスバッファ18を備え、メモリコントローラ1は実施形態2と同様のブロックアクセスコントローラ17をさらに備えたことを特徴とする。
(S17)ステップS14〜S16を同様に繰り返すころで、ワード線WLb7上のビット線BLb7によって指定したメモリセルまでの、8×8ブロックへのアクセスはバックパイプラインを使用して実行される。
(1)CS:チップセレクト信号;
(2)CK,CK/:クロック;
(3)RWDS:リードライトデータストローブ信号;
(4)CDX:シリアルXアドレスイネーブル信号;
(5)AX:シリアルXアドレス;
(6)CDY:シリアルYアドレスイネーブル信号;
(7)AY:シリアルYアドレス;
(8)AD/DQa〜AD/DQh:8ビットのアドレス又はデータ(アドレス/コマンドバッファ3及びデータバッファ4を介して入出力される)。
以上のように構成された実施形態は以下の効果を有する。
(1)78又は96ボールの通常ピン数よりも小さい例えば24ボールのピン数の半導体チップを用いるので、チップコスト及びシステムコストが通常ピン数の半導体チップに比較して安価である。
(2)従来例のピン数が少ないDDR型DRAMでは、MPEGアプリケーションを適用できなかったが、実施形態1〜3では、シリアルアドレスバッファ15又はシリアルコマンド/アドレスバッファ18、及びバンクインターリーブコラムアクセスコントローラ16又はブロックアクセスコントローラ17を備えることで、少ないピン数でMPEGアプリケーションの画像データをDDR型DRAMに対して書き込み又は読み出すことができる。
特許文献1〜4,6,7,9ではバンクインタ−リーブによるパイプライン処理が開示され、特許文献5〜7,9ではバンクアクセス制御が開示され、特許文献6〜8ではアクセスするビット数制御が開示されているが、本実施形態の特徴である、シリアルアドレスバッファ15又はシリアルコマンド/アドレスバッファ18、及びバンクインターリーブコラムアクセスコントローラ16又はブロックアクセスコントローラ17を備えることについては開示も示唆もない。
2…制御信号バッファ、
3…アドレス/コマンドバッファ、
4…データバッファ、
5…Xアドレスコントローラ、
6…Yアドレスコントローラ、
8…Yデコーダ、
9…Xデコーダ、
10…メモリアレイ、
11…Xデコーダ、
12…Yデコーダ、
13…メモリアレイ、
14…データバス、
15…シリアルアドレスバッファ、
16…バンクインターリーブコラムアクセスコントローラ、
17…ブロックアクセスコントローラ、
18…シリアルコマンド/アドレスバッファ、
100,100A,100B,100C…DDR型DRAM、
200…画面、
201,202A,202B…ブロック、
A,B…バンク、
B1〜B4…ブロック、
Caij…メモリセル、
BLa1〜BLal,BLb1〜BLbl…ビット線、
WLa1〜BLam,WLb1〜WLbm…ワード線。
Claims (10)
- 入力されるパラレルアドレスに基づいて少なくとも2つのバンクを選択的に切り替えてデータを書き込み又は読み出す半導体記憶装置であって、
1回目のデータアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、2回目以降のデータアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御する制御手段を備えたことを特徴とする半導体記憶装置。 - 上記半導体記憶装置は複数のワード線と複数のビット線の交差点にそれぞれメモリセルが接続されて構成され、
上記シリアルアドレスは、上記複数のワード線のうちの1本のワード線を選択する第1のシリアルアドレスと、上記複数のビット線のうちの1本のビット線を選択する第2のシリアルアドレスとを含むことを特徴とする請求項1記載の半導体記憶装置。 - 上記第1のシリアルアドレスと上記第2のシリアルアドレスとはシリアルに上記半導体記憶装置に入力されることを特徴とする請求項2記載の半導体記憶装置。
- 上記半導体記憶装置はブロック単位でデータを書き込み又は読み出す半導体記憶装置であって、
上記制御手段は、1回目のブロックアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、2回目以降のブロックアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御することを特徴とする請求項1〜3のうちのいずれか1つに記載の半導体記憶装置。 - 上記制御手段は、上記シリアルアドレスの前段で入力され、ブロックサイズを示すシリアルコマンドに基づいて、データを書き込み又は読み出すブロックサイズを変更することを特徴とする請求項4記載の半導体記憶装置。
- 入力されるパラレルアドレスに基づいて少なくとも2つのバンクを選択的に切り替えてデータを書き込み又は読み出す半導体記憶装置のアドレス制御方法であって、
1回目のデータアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、2回目以降のデータアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御する制御ステップを含むことを特徴とする半導体記憶装置のアドレス制御方法。 - 上記半導体記憶装置は複数のワード線と複数のビット線の交差点にそれぞれメモリセルが接続されて構成され、
上記シリアルアドレスは、上記複数のワード線のうちの1本のワード線を選択する第1のシリアルアドレスと、上記複数のビット線のうちの1本のビット線を選択する第2のシリアルアドレスとを含むことを特徴とする請求項6記載の半導体記憶装置のアドレス制御方法。 - 上記第1のシリアルアドレスと上記第2のシリアルアドレスとはシリアルに上記半導体記憶装置に入力されることを特徴とする請求項7記載の半導体記憶装置のアドレス制御方法。
- 上記半導体記憶装置はブロック単位でデータを書き込み又は読み出す半導体記憶装置であって、
上記制御ステップは、1回目のブロックアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、2回目以降のブロックアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御することを特徴とする請求項6〜8のうちのいずれか1つに記載の半導体記憶装置のアドレス制御方法。 - 上記制御ステップは、上記シリアルアドレスの前段で入力され、ブロックサイズを示すシリアルコマンドに基づいて、データを書き込み又は読み出すブロックサイズを変更することを特徴とする請求項9記載の半導体記憶装置のアドレス制御方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016054848A JP6131357B1 (ja) | 2016-03-18 | 2016-03-18 | 半導体記憶装置とそのアドレス制御方法 |
US15/232,823 US20170270996A1 (en) | 2016-03-18 | 2016-08-10 | Semiconductor memory deivce and accessing method thereof |
TW105130753A TWI608478B (zh) | 2016-03-18 | 2016-09-23 | 半導體記憶裝置及其位址控制方法 |
CN201610904978.XA CN107204199B (zh) | 2016-03-18 | 2016-10-17 | 半导体存储器装置及其地址控制方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2016054848A JP6131357B1 (ja) | 2016-03-18 | 2016-03-18 | 半導体記憶装置とそのアドレス制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6131357B1 JP6131357B1 (ja) | 2017-05-17 |
JP2017168174A true JP2017168174A (ja) | 2017-09-21 |
Family
ID=58714845
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016054848A Active JP6131357B1 (ja) | 2016-03-18 | 2016-03-18 | 半導体記憶装置とそのアドレス制御方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20170270996A1 (ja) |
JP (1) | JP6131357B1 (ja) |
CN (1) | CN107204199B (ja) |
TW (1) | TWI608478B (ja) |
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Publication number | Publication date |
---|---|
TWI608478B (zh) | 2017-12-11 |
CN107204199A (zh) | 2017-09-26 |
JP6131357B1 (ja) | 2017-05-17 |
CN107204199B (zh) | 2020-06-09 |
US20170270996A1 (en) | 2017-09-21 |
TW201735028A (zh) | 2017-10-01 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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