JP5126360B2 - メモリ装置及びそれを制御するメモリコントローラ - Google Patents
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Description
44:ロウアドレス制御部 47:メモリコア
48:メモリセルアレイ 49:コラムデコーダ
50:ロウデコーダ
図1は,画像符号化システムの構成図である。本実施の形態のメモリ装置は,画像データなどの二次元配列データを記憶するフレームメモリ10に対応する。画像符号化システムは,入力画像データIMinに対して同一フレーム内で圧縮を行うイントラ予測の処理と,時間軸方向で圧縮を行うインター予測の処理のいずれかを選択する処理選択部18と,選択された処理に基づいて入力画像データIMinの符号化を行い符号化された出力画像データCDoutを出力する符号化処理部20とを有する。さらに,画像符号化システムは,イントラ予測処理部14と,動き予測処理17を含むインター予測処理部16とを有する。そして,イントラ予測処理部14とインター予測処理部16とは,それぞれメモリコントローラ12を経由してフレームメモリ10にアクセスし,フレームメモリに記憶された画像データのうち所望の領域の画像データに対して,リードまたはライトを行う。処理選択部18は,イントラ予測処理の結果とインター予測処理の結果に基づいて,より適している処理を選択する。イントラ予測処理部14とインター予測処理部16は,メモリコントローラ12を介して,フレームメモリ10に頻繁にアクセスする。そのため,フレームメモリ10は,イントラ予測処理部14とインター予測処理部16による所望の領域の画像データに対するアクセスを効率良く行うことが必要になる。
図8は,本実施の形態におけるコラムアドレス制御部41内のコラムアドレスを生成する構成を示す図である。コラムアドレス制御部41は,8ビットの外部コラムアドレスcaext<07:04>,caext<03:00>を入力し,8ビットの内部コラムアドレスcaint<07:04>,caint<03:00>を生成し,メモリコア内のコラムデコーダに供給する。バーストモードがモードレジスタ40に設定された場合は,コラムアドレス制御部41は,バースト長の数の内部コラムアドレスを順次生成し出力する。
クロックCLKが下位のカウント制御信号countlzに接続;
下位のカウント終了信号(キャリー信号)caintleが上位のカウント制御信号countuzに接続;
逆進制御信号reverselz,reversuzは共に順進に設定;
その結果,下位から上位のクロック制御回路80,84に直列に接続され,クロックCLKに同期して,8ビットの内部コラムアドレスcaint<07:00>が順次カウントアップされる。つまり,上位アドレス生成ユニット84は,下位アドレス生成ユニット80のカウント終了信号caintleに同期してカウント動作を行う。
クロックCLKが下位のカウント制御信号countlzに接続;
下位のカウント終了信号(キャリー信号)caintleが上位のカウント制御信号countuzに接続;
逆進制御信号reverselz,reversuzは共に逆進に設定;
その結果,下位と上位のクロック制御回路80,84が直列に接続され,クロックCLKに同期して,8ビットの内部コラムアドレスcaint<07:00>が順次カウントダウンされる。つまり,上位アドレス生成ユニット84は,下位アドレス生成ユニット80のカウント終了信号caintleに同期してカウント動作を行う。なお,逆進によるカウントダウン動作については,後に詳述する。また,逆進制御信号reversuzは順進に設定されてもよい。
クロックCLKが上位のカウント制御信号countuzに接続;
上位のカウント終了信号(キャリー信号)caintueが下位のカウント制御信号countlzに接続;
逆進制御信号reverselz,reversuzは共に順進に設定;
その結果,上位から下位のクロック制御回路84,80に直列に接続され,クロックCLKに同期して,4ビットの上位内部コラムアドレスcaint<07:04>が順次カウントアップされ,上位のカウント終了信号cainteueに同期して4ビットの下位内部コラムアドレスcaint<03:00>が順次カウントアップされる。
クロックCLKが上位のカウント制御信号countuzに接続;
上位のカウント終了信号(キャリー信号)caintueが下位のカウント制御信号countlzに接続;
逆進制御信号reverselz,reversuzは共に逆進に設定;
その結果,上位から下位のクロック制御回路84,80に直列に接続され,クロックCLKに同期して,4ビットの上位内部コラムアドレスcaint<07:04>が順次カウントダウンされ,上位のカウント終了信号cainteueに同期して4ビットの下位内部コラムアドレスcaint<03:00>が順次カウントダウンされる。なお,逆進制御信号reverslzは順進に設定されてもよい。
クロックCLKが上位と下位のカウント制御信号countuz,countlzに接続;
逆進制御信号reverselz,reversuzは共に順進に設定;
その結果,上位と下位のクロック制御回路84,80が,クロックCLKに同期して並行してカウントアップする。つまり,上位内部コラムアドレスcaint<07:04>と下位内部コラムアドレスcaint<03:00>とが並行して順次カウントアップされる。
クロックCLKが上位と下位のカウント制御信号countuz,countlzに接続;
逆進制御信号reverselz,reversuzは順進,逆進に設定;
その結果,上位と下位のクロック制御回路84,80が,クロックCLKに同期して並行してカウント動作し,それぞれカウントダウン,カウントアップする。つまり,上位内部コラムアドレスcaint<07:04>が順次カウントダウンされ,下位内部コラムアドレスcaint<03:00>が順次カウントアップされる。
クロックCLKが上位と下位のカウント制御信号countuz,countlzに接続;
逆進制御信号reverselz,reversuzは逆進,順進に設定;
その結果,上位と下位のクロック制御回路84,80が,クロックCLKに同期して並行してカウント動作し,それぞれカウントアップ,カウントダウンする。つまり,上位内部コラムアドレスcaint<07:04>が順次カウントアップされ,下位内部コラムアドレスcaint<03:00>が順次カウントダウンされる。
クロックCLKが上位と下位のカウント制御信号countuz,countlzに接続;
逆進制御信号reverselz,reversuzは共に逆進に設定;
その結果,上位と下位のクロック制御回路84,80が,クロックCLKに同期して並行してカウント動作し,共にカウントダウンする。つまり,上位内部コラムアドレスcaint<07:04>が順次カウントダウンされ,下位内部コラムアドレスcaint<03:00>も順次カウントダウンされる。
動画データは連続するフレーム画像データで構成される。MPEG規格による圧縮処理では,フレーム画像間で同じ図形の動き方向を動きベクトルとして求め,動きベクトルと図形の差分のみを次のフレーム画像のデータとすることが行われる。これにより次のフレーム画像のデータ量を圧縮することができる。この動きベクトルの探索では,16×16画素からなるマイクロブロックの画像データと一致または類似する後続のフレーム画像内のマイクロブロック画像を探索する。
図20は,ページ領域内の水平走査アクセスを示す図である。ページ領域Page内を矢印に示したとおり水平方向(行方向)に走査しながらアクセスするためには,メモリ装置内のコラムアドレス制御部が,下位のコラムアドレスCA-Lを優先してインクリメントし(矢印200),下位のコラムアドレスのキャリー信号により上位のコラムアドレスCA-Uをインクリメントすることが必要である。これにより,水平方向に連続してバーストリード可能になる。
以下,特殊な走査アクセスとして,間引きバーストアクセスと,矩形領域のバーストアクセスと,順進・逆進のアクセスとについて説明する。
図29は,動き予測を行うときのアクセスを説明する図である。この例では,ワード構成が×16ビットのDQインターフェースのメモリ装置に,1画素あたり8ビットのデータがマッピングされている。動き予測では,太枠で囲んだ4×4画素の正方形の矩形290について,垂直方向に±4画素,水平方向に±8画素の探索が行われるとする。つまり,動きベクトル探索では,長方形領域292内で矩形290が列方向に9回,行方向に9回それぞれ移動しながら,合計81回,矩形290の画像データと移動先の矩形の画像データとを比較する処理が行われる。一致画像データが検出されると,矩形290からその検出された矩形領域の方向が動きベクトルになる。
次に,矩形領域のバーストアクセスについて説明する。本実施の形態の下位及び上位アドレス生成ユニットの折り返し幅制御信号selcntlwにより折り返し幅設定回路83,87を設定することで,下位及び上位アドレス生成ユニットのカウント終了値を任意に設定することができる。それにより,アドレス生成ユニットはクロックCLKに同期して任意の範囲のカウント値を繰り返し生成することができる。これを利用すれば,行列方向にコラムアドレスが異なるメモリ単位領域からなる矩形領域を,1回のコラム系コマンドと先頭コラムアドレスによりバーストアクセスすることができる。ただし,カウンタ動作の制約から,矩形領域のコラムアドレスの折り返しアドレスは,下位,上位アドレスともに
CA=1,3,7,Fの位置になる。
を下位アドレス生成ユニット80のカウント制御信号countlzに供給する。そして,ステップ制御信号selcntlsを下位上位共にStep1に設定し,折り返し制御信号selcontlwを下位,上位でWidth16,
Width8に設定する。そして,バースト長BL=16に設定すれば,コラムアドレス制御部は,先頭コラムアドレスCA00から,上位アドレス生成ユニット84のインクリメント動作により,内部コラムアドレスCA00,CA10,CA20,CA30,CA40,CA50,CA60,CA70を順次生成したあと,カウンタA06の桁上げ信号をカウント終了信号(キャリー信号)caintueとして出力し,それを下位アドレス生成ユニットのカウント制御信号countlzとしてカウンタA00に入力する。これに応答して,下位アドレス生成ユニット80が下位アドレスを+1インクリメントする。さらに,コラムアドレス制御部は,下位側でインクリメントされたコラムアドレスCA01から,上位アドレス生成ユニット84のインクリメント動作により,内部コラムアドレスCA01,CA11,CA21,CA31,CA41,CA51,CA61,CA71を順次生成する。これにより,バースト長16のバーストアクセスにより,矩形領域のアクセスを行うことができる。
cnt04en, nt02enをHレベルに制御し,制御信号cont16enのみをLレベルに制御し,セレクタSL27が入力in2を選択し,他のセレクタSL26,
SL25, SL24が入力in1を選択する。これにより,カウンタA04,A05,A06からなる3ビットカウンタが構成され,内部コラムアドレスcaint4-6が順次000-111になる。最上位のアドレスcaint7は初期値caext7に固定される。つまり,図38のデコーダ回路170Bは,制御信号380がLレベルに設定されているので,折り返し幅信号width02-16に応じて制御信号cnt02en-cnt16enを生成する。具体的には,折り返し幅信号width02-16のうちwidth02=Hならcnt02en=Hとなり1ビットカウンタに設定される。width04=Hなら=Hとなり2ビットカウンタに設定される。width16=Hならcnt02en,cnt04en,cnt08en,cnt16en=Hとなり4ビットカウンタに設定される。
図40は,逆進アクセスする場合の下位アドレス生成ユニットの一部構成図である。図40には,下位アドレス生成ユニット80のカウンタ81についてのみ示されていて,ステップ設定回路と折り返し幅設定回路は省略されている。カウンタ81の初期値入力端子initの前段にEORゲート群400が設けられ,出力端子outの後段にEORゲート群402が設けられている。これらのEROゲート群400,402の一方の入力端子には逆進制御信号reverslzが入力され,逆進制御信号reverslz=Hであれば,外部コラムアドレスcaext0-3がEORゲート群400で反転してカウンタ81に入力され,カウンタ出力がEORゲート群4002で反転して内部コラムアドレスcaint0-3として出力される。逆進制御信号reverslz=Lであれば,EORゲート群400,402は他方の入力信号を反転せずにそのまま出力する。
Claims (10)
- アドレスにより選択される複数のメモリ単位領域を有し,二次元配列データを前記複数のメモリ単位領域に記憶するメモリセルアレイと,
外部アドレスを入力し,当該外部アドレスに基づいて前記メモリ単位領域を選択する内部アドレスを生成する内部アドレス制御部と,
前記内部アドレスをデコードして前記メモリ単位領域を選択するデコーダとを有し,
前記複数のメモリ単位領域は,前記内部アドレスの下位ビット群に基づいて前記二次元配列データの行列のうち第1の方向に配列されたデータを記憶し,前記アドレスの上位ビット群に基づいて前記二次元配列データの行列のうち第2の方向に配列されたデータを記憶し,
前記内部アドレス制御部は,前記内部アドレスの下位ビット群を生成する下位アドレス生成ユニットと,前記内部アドレスの上位ビット群を生成する上位アドレス生成ユニットと,前記二次元配列データの走査方向を制御する走査方向制御信号に基づいて前記下位アドレス生成ユニットと上位アドレス生成ユニットの動作を制御するアドレス生成ユニット制御回路とを有し,前記走査方向制御信号の走査方向に対応する内部アドレスを順次生成することを特徴とするメモリ装置。 - 請求項1記載のメモリ装置において,
前記アドレスはロウアドレスとコラムアドレスとを有し,
前記メモリセルアレイは前記ロウアドレスで選択される複数のページ領域を有し,当該ページ領域は前記コラムアドレスで選択される複数の前記メモリ単位領域を有し,
前記内部アドレス制御部は前記内部アドレスのうち内部コラムアドレスを生成することを特徴とするメモリ装置。 - 請求項2記載のメモリ装置において,
アクティブコマンドに応答して,前記ロウアドレスで選択されるページ領域がアクティブ動作を行い,前記アクティブコマンド後に供給されるリードコマンド又はライトコマンドに応答して,前記コラムアドレスに対応する前記メモリ単位領域にリード動作またはライト動作が行われ,
バーストモードでは,前記リードコマンド又はライトコマンドに応答して,内部アドレス制御部がバースト長の数の内部コラムアドレスを順次生成し,当該順次生成される内部コラムアドレスにより選択される前記メモリ単位領域にリード動作またはライト動作が繰り返されることを特徴とするメモリ装置。 - 請求項3記載のメモリ装置において,
前記走査方向制御信号が斜め方向の場合に,前記アドレス生成ユニット制御回路は,前記下位アドレス生成ユニットと上位アドレス生成ユニットとを並行して動作させて,上位内部コラムアドレスと下位内部コラムアドレスとを並行して順次生成させることを特徴とするメモリ装置。 - 請求項4記載のメモリ装置において,
前記下位アドレス生成ユニット及び上位アドレス生成ユニットは,カウンタ制御信号に応答してカウント値を変更するカウンタ回路をそれぞれ有することを特徴とするメモリ装置。 - 請求項5記載のメモリ装置において,
前記下位アドレス生成ユニット及び上位アドレス生成ユニットは,さらに,ステップ制御信号に応じて前記カウンタ制御信号を前記カウンタ回路のいずれかの桁に入力する下位ステップ設定回路と上位ステップ設定回路をそれぞれ有するメモリ装置。 - 請求項6記載のメモリ装置において,
前記下位アドレス生成ユニット及び上位アドレス生成ユニットは,前記走査方向制御信号と前記ステップ制御信号とに応じた角度方向に対応する下位内部コラムアドレスと上位内部コラムアドレスとを順次生成することを特徴とするメモリ装置。 - 請求項5記載のメモリ装置において,
前記下位アドレス生成ユニット及び上位アドレス生成ユニットは,さらに,折り返し幅制御信号に応じて前記カウンタ回路のいずれかの桁の出力信号をキャリー信号として出力する下位折り返し幅設定回路と上位折り返し幅設定回路をそれぞれ有することを特徴とするメモリ装置。 - 請求項3記載のメモリ装置において,
前記走査方向データが前記第1または第2の方向の場合に,前記アドレス生成ユニット制御回路は,前記下位アドレス生成ユニットと上位アドレス生成ユニットとを直列に動作させ,
前記走査方向データが前記第1の方向の場合に,前記アドレス生成ユニット制御回路は,クロックに応答して前記下位アドレス生成ユニットが下位の内部コラムアドレスを順次生成し,前記下位アドレス生成ユニットが生成するキャリー信号に応答して前記上位アドレス生成ユニットが上位の内部コラムアドレスを順次生成し,
前記走査方向データが前記第2の方向の場合に,前記アドレス生成ユニット制御回路は,クロックに応答して前記上位アドレス生成ユニットが上位の内部コラムアドレスを順次生成し,前記上位アドレス生成ユニットが生成するキャリー信号に応答して前記下位アドレス生成ユニットが下位の内部コラムアドレスを順次生成することを特徴とするメモリ装置。 - アドレスにより選択される複数のメモリ単位領域を有し,二次元配列データを前記複数のメモリ単位領域に記憶するメモリセルアレイと,
外部アドレスを入力し,当該外部アドレスに基づいて前記メモリ単位領域を選択する内部アドレスを生成する内部アドレス制御部と,
前記内部アドレスをデコードして前記メモリ単位領域を選択するデコーダとを有し,
前記複数のメモリ単位領域は,前記内部アドレスの下位ビット群に基づいて前記二次元配列データの行列のうち第1の方向に配列されたデータを記憶し,前記アドレスの上位ビット群に基づいて前記二次元配列データの行列のうち第2の方向に配列されたデータを記憶し,
前記内部アドレス制御部は,前記二次元配列データの少なくとも斜め方向を含む複数の走査方向を制御する走査方向制御信号に基づいて前記走査方向に対応する内部アドレスを順次生成することを特徴とするメモリ装置。
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