JP2012113597A - メモリ装置、メモリ制御回路及びメモリ制御システム - Google Patents

Abstract

【課題】画像データの矩形アクセスを効率的に行うメモリ装置、メモリ制御回路及びメモリ制御システムを提供すること。
【解決手段】メモリ装置は、Ｍビットのデータ入出力バスを備え入力クロックに同期してバンクアドレスとロウアドレスとコラムアドレスに対応した記憶セルに対してデータの読み書きを行い、入力クロックの１サイクル毎に２つのアクセス入力と読み出しバースト長フラグを受信し、第１の制御アクセスコマンドと第２の制御アクセスコマンドと読み出しバースト長信号とを出力する。制御アクセスコマンドが読み出し要求の場合に、読み出しバースト長信号で指定されたバースト長で指定する期間に、記憶セルからのデータ読み出し後にデータ入出力バスに読み出しデータを出力する。２バースト長の場合は、制御アクセスコマンドそれぞれに対応する記憶セルからの２つのＭビットの読み出しデータを２サイクルの期間データ入出力バスに出力する。
【選択図】図１

Description

本発明は、２次元画像データを記憶するメモリ装置、メモリ制御回路及びメモリ制システムに関し、特に、２次元画像の読み出し動作を効率的に行うメモリ装置、メモリ制御回路及びメモリ制御システムに関するものである。

大量のデータを処理するために、画像処理においては２次元画像データなどの映像のフレームバッファとして用いられるメモリとしては、大容量でかつ低コストであるＤＲＡＭが、多くの場合に用いられる。また、近年、ＭＰＥＧやＨ．２６４の画像コーデック処理が必要な複数のアプリケーションへの対応が必要となってきており、ＤＲＡＭに要求されるデータ転送能力は増加する傾向にある。

ＤＲＡＭのデータ転送能力を向上させる方法としては、ＤＲＡＭのデータバスの動作周波数を上げる、または、ＤＲＡＭのデータバスを大きくする等の２つの方法が考えられる。

一般的なＤＲＡＭへのアクセスタイミングチャートを図２に示す。図２では、ＤＤＲ２−ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ２ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を、バースト長を４としてバンク当たり４バースト長分の読み出しを行った場合のタイミングチャートを示す。ＤＲＡＭのＡＣパラメータ（ＤＲＡＭに対するアクセスパラメータ）は、
ＣＬ ：５ｔＣＫ
ｔＲＣＤ：５ｔＣＫ
ｔＲＰ ：５ｔＣＫ
ｔＲＡＳ：１８ｔＣＫ
ｔＲＣ ：２３ｔＣＫ
となる。

一般にＤＲＡＭへのアクセスを行うには、特定のバンクの特定のロウ（Ｒｏｗ）を活性化（ｔ０）した後に、活性化されたロウに対してページ内のコラム（Ｃｏｌｕｍｎ）方向へのアクセス（以下ページアクセスと記す、ｔ１、ｔ２、ｔ３、ｔ４での４つの読み出し動作）を行う。続いて同一バンクの別のロウにアクセスする際には、活性化されたロウをプリチャージ処理（ｔ６）により閉じた（非活性化）後に、対象のロウを再度活性化（ｔ７）した後にアクセスが可能となる。このように、同一バンクのあるロウから別のロウにアクセスする場合には、ｔ５からｔ６までのＤＲＡＭへの読み出しアクセスを行うために、ｔ０からｔ１までの期間（ｔＲＣＤ）で示される時間と、ｔ１からｔ５の期間（ＣＬ）で示されるロウの活性化と読み出し動作までに必要な時間と、ｔ６からｔ７の期間（ｔＲＰ）で示されるロウを閉じるために必要な時間とが必要となる。このため、データアクセスができない期間（アクセス不可期間）が発生し、単一バンクだけのアクセスではデータ転送能力が極端に低下する。

データ転送能力を低下させないために、バンクインターリーブと呼ばれる処理を行う。つまり、特定のバンクのパージアクセスを行う期間に他のバンクの活性化またはプリチャージを行い、あるバンクのページアクセスと別のバンクのページアクセスとを連続するように動作させる。この様なバンクインターリーブ処理により、アクセス不可期間を隠蔽するためには、バンクインターリーブ対象のバンクにおいて、あるバンクのパージアクセス時間が、バンクインターリーブ対象の残りのバンクのアクセス不可期間より長い必要がある。

しかし、データ転送能力を高めるために、ＤＲＡＭのデータバスの動作周波数を高めると、各バンクでのデータ転送量が一定の場合でも各バンクにおけるページアクセスの絶対時間は短くなる。また、ＤＲＡＭのアクセス不可期間の絶対時間は変わらないため、バンクインターリーブ処理による単位時間当たりのアクセス不可期間の隠蔽が不十分となる。そのため、ＤＲＡＭのデータバスの動作周波数を高めると同時にアクセス効率を一定に保つためには、各バンクにおける絶対アクセス時間を維持する必要があり、結果として各バンクにおけるデータ転送量が増えてしまい、小さなデータ転送サイズを多用するシステムでは大幅なアクセス効率が低下する。

ＤＲＡＭのデータ転送能力を向上させる方法として、ＤＲＡＭの動作周波数が一定でデータバスを大きくした場合にも、アクセス不可時間の絶対値は変わらず、各バンクにおけるデータ転送量が増えてしまい、データバスの動作周波数を上げた場合と同様に小さなデータ転送サイズを多用するシステムでは大幅なアクセス効率が低下する。

また、近年ＤＲＡＭの消費電力の削減と高いデータ転送能力を両立する方法として、１つの半導体で構成されたＤＲＡＭの動作周波数を２００ＭＨｚ前後として、チャンネル当たりのデータバスを１２８ビット程度まで広げるワイドバスＤＲＡＭと呼ばれる手法が用いられる。ワイドバスＤＲＡＭでは、データバスを広げるためにＤＲＡＭのＩＯ信号数が増加するが、マイクロバンプとよばれる非常に小さな突起でメモリ制御回路部とメモリとを接続する。例えば、２００ＭＨｚで動作する４バンク構成のデータバスが１２８ビットのワイドバスＤＲＡＭでは、理論的に３．２ＧＢ／ｓ（２００ＭＨｚ×１２８ビット＝２５６Ｍｂｉｔ／ｓ）のデータ転送能力があるが、半導体プロセスの動作速度の限界から、同一バンクへのアクセス間隔は１２サイクル程度必要となる。このため、アクセス不可期間を隠蔽したアクセスを行うには各バンク毎で４サイクルのアクセスで６４バイト（１２８ビット×４＝５１２ビット）のアクセスを行い、４バンクで１６サイクルで２５６バイトのアクセスを行う必要がある。バースト長は１サイクルの設定ではバンクインターリーブ動作させるための単位時間当たりに入力が必要となるコマンドが多くなりすぎるため、バースト長は最低でも２サイクルとなり、最小アクセス単位は３２バイト（１２８ビット×２サイクル＝２５６ビット）となる。

映像データ処理で良く用いられるデータバスが１６ビットのＤＤＲ２−ＳＲＤＡＭを、バースト長が４サイクルの設定で８００Ｍｂｐｓ動作させた場合に、理論的には１．６ＧＢ／ｓで最小アクセス粒度は８バイト（１６ビット×４サイクル）となる。ワイドバスＤＲＡＭは、ＤＤＲ２−ＳＤＲＡＭに対してデータ転送能力は２倍あるが、一回のアクセスによる最小データアクセス単位であるデータアクセス粒度は４倍あり、ワイドバスＤＲＡＭを用いた手法でも小さなデータ転送サイズを多用するシステムではアクセス効率が大幅に低下する。

この問題に対する従来の手法として、特許文献１に記載の技術の第１の方法がある。この技術の第１の方法では、ＤＲＡＭの複数バンクに対する同時活性化を行い、コマンドの入力レートを高めることによりコマンドの入力待ちによるアクセス不可期間を低減し、ＤＲＡＭに記憶された画像の２次元配列データへの効率的なアクセスを実現するものである。

特開２００８−１７６６６０号公報

しかしながら、コマンドの入力レートを高めてコマンドの入力待ちを減らしても、ＤＲＡＭのデータバス幅とバースト長の積で決まるデータアクセス粒度は一定であり、データ転送能力を高めるためにＤＲＡＭをワイドバス化した際には単純にデータアクセス粒度が大きくなり、画像の２次元配列データへの効率的なアクセスを実現できなくなるという問題がある。

また、複数のＤＲＡＭを並列に用いることによりデータバスを拡張し、個々のＤＲＡＭに対して独立した制御を行うことにより、データアクセス粒度はＤＲＡＭ１つあたりの粒度のままで、データ転送能力をＤＲＡＭ１個当たりの能力の２倍に高める方法を用いることが可能である。しかし、このような方法では、２チャンネルの構成となりチャンネル間のアクセスはできないという問題がある。

本発明は、上記課題を解決するために、ワイドバスＤＲＡＭを使用することによるアクセス不可期間の増加を抑制し、２次元画像を格納したメモリに、２次元配列データへのアクセスのように小さなデータ転送サイズを多用するシステムでも高いアクセス効率を実現できるメモリ装置、メモリ制御回路及びメモリ制御システムを提供することを目的とする。

上記課題を解決するために、本発明は次の構成を採用した。

すなわち、本発明のメモリ装置は、Ｍビットのデータ入出力バスを備え入力クロックに同期してバンクアドレスとロウアドレスとコラムアドレスに対応した記憶セルに対してデータの書き込みまたは読み出しを行うメモリ装置であって、前記入力クロックの１サイクル毎に１つまたは２つのアクセス入力と読み出しバースト長フラグを受信し、第１の制御アクセスコマンドと第２の制御アクセスコマンドと読み出しバースト長信号とを出力するアクセス入力受信回路と、前記第１の制御アクセスコマンドまたは前記第２の制御アクセスコマンドが読み出し要求を示すコマンドの場合に、前記読み出しバースト長信号で指定されたバースト長で指定する期間に、前記記憶セルからのデータ読み出し後にデータ入出力バスに読み出しデータを出力するデータ入出力制御回路を備え、前記データ入出力制御回路は、前記読み出しバースト長信号が２バースト長であり、かつ、前記第１の制御アクセスコマンドまたは前記第２の制御アクセスコマンドの一方のみ読み出し要求を示すコマンドである場合には、前記第１の制御アクセスコマンドまたは前記第２の制御アクセスコマンドの読み出し要求に対応する前記記憶セルからの２つのＭビットの読み出しデータを２サイクルの期間前記データ入出力バスに対して出力し、前記読み出しバースト長信号が１バースト長であり、かつ、前記第１の制御アクセスコマンドと前記第２の制御アクセスコマンドとがともに読み出し要求を示すコマンドである場合には、前記第１の制御アクセスコマンドと前記第２の制御アクセスコマンドのそれぞれの読み出し要求に対応する前記記憶セルからの２つのＭビットの読み出しデータを２サイクルの期間前記データ入出力バスに対して出力することにより、前記アクセス入力と前記読み出しバースト長フラグとにより読み出し動作のバースト長を動的に切り替える。

以上説明したように、本実施の形態におけるメモリ装置においては、２つのアクセス要求を入力可能とし、最小アクセス粒度として１／２バースト長の読み出しアクセスを行うことが可能となるため、画像データ処理における高いデータ転送能力と矩形アクセス時に発生する小さなデータ転送能力を両立することが可能となる。また、消費電力の低減と高いデータ転送サイズを両立するワイドバスＤＲＡＭにおいても、高いデータ転送能力と小さな読み出しアクセス粒度を両立することが可能となる。また、製造プロセスが微細化され、半導体単体で製造されるＤＲＡＭにも適用可能である。

実施の形態におけるメモリ装置の構成を表す図 従来の技術におけるメモリ装置ＤＤＲ２−ＳＤＲＡＭのバースト長４の２バースト読み出し時のタイミングチャート 実施の形態におけるメモリ装におけるアクセス入力とアドレス入力の入力タイミングチャート 実施の形態におけるメモリ装置における２バースト長での読み出し動作時のタイミングチャート 実施の形態におけるメモリ装置における１バースト長での１組の読み出しアクセス時のタイミングチャート 実施の形態におけるメモリ装置における１バースト長での２組の読み出しアクセス時のタイミングチャート 実施の形態におけるメモリ装置における第１のコラムアドレス制御回路１０７のブロック図と動作説明図 実施の形態におけるメモリ装置における１／２バースト長での１組の読み出しアクセス時のタイミングチャート 実施の形態におけるメモリ装置における１／２バースト長での２組の読み出しアクセス時のタイミングチャート 実施の形態におけるメモリ装置における２バースト長、１バースト長、１／２バースト長での読み出し動作のタイミングチャート 実施の形態におけるメモリ装置におけるプリフェッチ２動作時の、アクセス制限を示すタイミングチャート 実施の形態におけるメモリ装置におけるプリフェッチ２動作時の、１／２バースト長読み出し動作のブロック図 実施の形態におけるメモリ装置に記憶される基本矩形領域で構成された画像データのフレームバッファ構成の説明図 実施の形態におけるメモリ装置に記憶される基本矩形領域で構成された画像データのフレームバッファへの矩形アクセスの例を示す図 実施の形態におけるメモリ装置に記憶される基本矩形領域で構成された画像データのフレームバッファへの矩形アクセス時のタイミングチャート

（実施の形態）
以下、本発明に関わるメモリ装置の実施の形態について説明する。また、本実施の形態におけるメモリ装置は入力クロックに同期して動作するシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の構成に基づいて説明を行っているが、記憶セルの構造は容量性の記憶セルである必要はなく、全ての構造の記憶セルを持つメモリ装置にまで及ぶものである。

図１は、本実施の形態におけるメモリ装置の主要部の構成を示すブロック図である。メモリ装置は、アクセス入力受信回路１００、データ入出力制御回路１０６、メモリセルアレイ１１１と入出力バッファ１１０とを備えている。

アクセス入力受信回路１００は、コマンド分離回路１０１、第１のコマンドデコーダ１０２、第２のコマンドデコーダ１０３、モードレジスタ１０４、ロウアドレス制御回路１０５とを備える。

データ入出力制御回路１０６は、第１のコラムアドレス制御回路１０７、第２のコラムアドレス制御回路１０８とデータパス制御回路１０９とから構成される。

メモリセルアレイ１１１は、複数のバンクで構成される記憶セル１１５と、各バンク毎に構成される、ロウデコーダ１１２、センスアンプ１１３とコラムデコーダ１１４とから構成される。

図１には、本実施の形態によるメモリ装置の特徴部分であるコラムに関する処理回路とデータ制御回路のみ示し、リフレッシュ、プリチャージ等の処理回路に関しては省略している。なお、本実施の形態におけるメモリ装置では、４個のバンクにより構成されているが、４以外のバンク数の構成でも問題はない。

本実施の形態におけるメモリ装置は、ワイドバスＤＲＡＭで想定されている、Ｍビット幅のデータバスを備えるＳＤＲ（シングルデータレート）ＳＤＲＡＭである。

メモリセルアレイ１１１へのアクセスは、アクセス入力とアドレス信号とバースト長フラグとに従って行われる。アドレス信号はアドレス入力として、図１に示している。

アクセス入力とアドレス信号とバースト長フラグは、コマンド分離回路１０１に入力され、第１のアクセス要求信号ｒｑ１、第１のアドレス信号ａｄ１、第２のアクセス要求信号ｒｑ２、第２のアドレス信号ａｄ２、読み出しバースト長信号ｒｂｌが出力される。

第１のアクセス要求信号ｒｑ１と第１のアドレス信号ａｄ１は１組の制御信号であり、第１のコマンドデコーダ１０２に入力され、第１の制御アクセスコマンドｓｑ１が出力される。第２のアクセス要求信号ｒｑ２と第２のアドレス信号ａｄ２も１組の制御信号であり、第２のコマンドデコーダ１０３に入力され、第２の制御アクセスコマンドｓｑ２が出力される。読み出しバースト長信号ｒｂｌは、メモリセルアレイ１１１への読み出し動作時に有効となる信号で、バースト長フラグに従って読み出し動作時のバースト長を動的に切り替えるために使用する。

第１のアドレス信号ａｄ１と第１の制御アクセスコマンドｓｑ１はロウアドレス制御回路１０５に供給され、ロウデコーダ１１２を制御することによりメモリセルアレイ１１１の活性化、プリチャージ等のロウに関係する処理を行う。さらに、第１のアドレス信号ａｄ１と第１の制御アクセスコマンドｓｑ１は、モードレジスタ１０４に供給され本実施の形態におけるメモリ装置の動作状態を変更することができる。

２系統のアクセス入力とアドレス入力の組をコマンド分離回路１０１に入力する方法として２種類ある。図３に、これら２つの入力方法におけるアクセス入力とアドレス入力を入力するタイミングチャートを示す。

第１のアクセス入力方法は、１サイクルに２組のアクセス入力とアドレス入力とを入力する。すなわち第１のアクセス入力、第１のアドレス入力、第２のアクセス入力と第２のアドレス入力とを、並列に入力クロックの立ち上がり（ｔ０）に同期してコマンド分離回路１０１に入力する方法である。この方法では、アクセス入力とアドレス入力に対応した入力手段を２系統備える必要があるが、入力クロックと同じ周波数でアクセス信号とアドレス入力を入力することができる。ｔ０のタイミングで、２組のアクセス入力とアドレス入力とを同時にラッチし、コマンド分離回路１０１から第１のアクセス要求信号ｒｑ１、第１のアドレス信号ａｄ１、第２のアクセス要求信号ｒｑ２、第２のアドレス信号ａｄ２とが出力される。第１のアクセス要求信号ｒｑ１、第１のアドレス信号ａｄ１、第２のアクセス要求信号ｒｑ２、第２のアドレス信号ａｄ２とを必要とする回路は、安定した信号をｔ１のタイミングで利用することができる。

第２のアクセス入力方法は、１／２サイクル毎に１組のアクセス入力とアドレス入力とを入力する方法である。この方法では、入力クロックの立ち上がりのｔ０のタイミンングで第１の組のアクセス入力とアドレス入力とを入力し、続く入力クロックの立下りのｔ０’のタイミンングで、他方の１組のアクセス入力とアドレス入力を入力する。コマンド分離回路１０１では、ｔ０のタイミングで最初の１組のアクセス入力とアドレス入力をラッチし、続くｔ０’のタイミングで２組目のアクセス入力とアドレス入力をラッチする。第１の入力方法と同様に、第１のアクセス要求信号ｒｑ１、第１のアドレス信号ａｄ１、第２のアクセス要求信号ｒｑ２、第２のアドレス信号ａｄ２を必要とする回路は、安定した信号をｔ１のタイミングで利用することができる。第２の入力方法では、アクセス入力とアドレス入力に対応した入力手段は一系統のみ備えればよいが、入力クロックの周波数の２倍の周波数でアクセス信号とアドレス入力とを入力する必要がある。

なお、モードレジスタ１０４を設定することにより、通常のＳＤＲＡＭと同じく、アクセス入力を１サイクル内に一回のみ受信する動作モードを備えることも可能であるが、この場合第１の入力方法では、２系統あるアクセス入力とアドレス入力の片方のアクセス入力とアドレス入力が使用できずに無駄となる。半導体装置における入出力信号用のバッファ回路は比較的大きなものとなるため、無駄な回路の実装はコストアップとなる。

本実施の形態におけるメモリ装置においては、第１のアクセス入力と第１のアドレス入力とでは、読み出し動作を含むＳＤＲＡＭの全ての制御要求を入力することができ、第２のアクセス入力と第２のアドレス入力とでは、読み出し動作のみ入力可能であってもよい。第２のアクセス入力と第２のアドレス入力とは、読み出し制御要求のみと限定することにより、第２のアドレス入力はバンクアドレスとコラムアドレスのみで構成することが可能となる。一般に、ＳＤＲＡＭではロウアドレスがコラムアドレスより多くのビット数が必要となる。よって、第１のアクセス入力方法において、第２のアドレス入力をバンクアドレスとコラムアドレスの合計したビット幅にすることが可能となり、入力端子の削減が可能である。

本実施の形態におけるメモリ装置においては、メモリセルアレイ１１１への書き込み動作に関しては一般のＳＤＲＡＭと違いが無いため説明を省き、以降はメモリセルアレイ１１１からの読み出し動作に関しての動作説明を行う。

第１の制御アクセスコマンドｓｑ１は、読み出しバースト長信号ｒｂｌとともに第１のコラムアドレス制御回路１０７に供給される。第１のコラムアドレス制御回路１０７では、読み出し動作時には、第１の制御アクセスコマンドｓｑ１と読み出しバースト長信号ｒｂｌを用いて、センスアンプ１１３からバースト長分の読み出し制御を行う第１のコラムアドレス制御信号ｃｃ１を出力する。コラムアドレス制御信号については、後ほど説明する。

同様に、第２の制御アクセスコマンドｓｑ２は、読み出しバースト長信号ｒｂｌとともに第２のコラムアドレス制御回路１０８に供給される。第２のコラムアドレス制御回路１０８では、読み出し動作時には、第２の制御アクセスコマンドｓｑ２と読み出しバースト長信号ｒｂｌを用いて、センスアンプ１１３からバースト長分の読み出し制御を行う第２のコラムアドレス制御信号ｃｃ２を出力する。

第１のコラムアドレス制御信号ｃｃ１と第２のコラムアドレス制御信号ｃｃ２は、コラムデコーダ１１４とデータパス制御回路１０９とに供給され、センスアンプ１１３からの読み出し制御に使用される。

このように、センスアンプ１１３は、同一バンクのページへのアクセスが２つ同時に発生することがあり、センスアンプ１１３とコラムデコーダ１１４は、２つの同時に発生する読み出し要求に対して対応可能な構成である必要がある。また、センスアンプ１１３は、１バースト長（一度にＭビットデータのアクセス）の書き込み及び読み出し動作に最適に設計されている。つまり、センスアンプ１１３へのアクセスは、Ｍビットの境界でのアクセスに限られ、Ｍビットより大きなアクセスを行う場合には、Ｍビットのアクセスを２回以上行うことにより実現する。また、読み出し動作に限って、Ｍビット未満のアクセスを行う場合には、一旦Ｍビットのデータをセンスアンプ１１３から読み出した後、必要なデータ領域のみ使用することにより実現する。

次に、メモリセルアレイ１１１からの読み出し動作を行う際のバースト長が、２または１の場合についての、メモリセルアレイ１１１から読み出されたデータが入出力バッファ１１０を通して出力されるまでの動作の説明を行う。

バースト長に依存しない動作として、第１のコラムアドレス制御信号ｃｃ１と第２のコラムアドレス制御信号ｃｃ２とは、コラムデコーダ１１４とデータパス制御回路１０９に供給される。第１のコラムアドレス制御信号ｃｃ１と第２のコラムアドレス制御信号ｃｃ２とは、それぞれ、センスアンプ１１３から読み出し動作を行う際のコラムアドレスの開始アドレスとバースト長の情報を持つ。第１のコラムアドレス制御信号ｃｃ１と第２のコラムアドレス制御信号ｃｃ２との情報に従って、コラムデコーダ１１４はセンスアンプ１１３からのデータ読み出しを行い、読み出した結果をデータパス制御回路１０９に供給する。

最初に、読み出し動作時のバースト長が２バースト長の場合の動作の説明を、図４を用いて行う。

読み出し要求ととともに入力されるバースト長フラグが２バースト長を示す場合に、読み出しバースト長信号ｒｂｌが２バースト長を示し（図４に示したとおり、バースト長フラグが２）、対応する読み出し動作が２バースト長の読み出し動作となる。２バースト長の読み出し動作時には、第１のアクセス入力、第１のアドレス入力のみ有効となり、第２のアクセス入力、第２のアドレス入力は無効となる。同様な理由で、読み出し動作時のバースト長が２バースト長の場合、第１のコラムアドレス制御信号ｃｃ１のみ有効となり、第２のコラムアドレス制御信号ｃｃ２は無効となる。

読み出し動作を開始するコラムアドレスがａｄｃとすると、第１のコラムアドレス制御信号ｃｃ１により、読み出し要求入力のタイミング（ｔ０）からＬサイクル後のｔ１のタイミングで、データパス制御回路１０９を通じて、所望のバンクのセンスアンプ１１３からコラムアドレスａｄｃに記憶されているデータＤ（ａｄｃ）がデータパス制御回路１０９を通じて入出力バッファ１１０に供給され、入出力バスＭビットの読み出しデータが出力される。続くｔ２のタイミングである、読み出し要求入力のタイミング（ｔ０）から（Ｌ＋１）サイクル後には、コラムアドレス（ａｄｃ＋１）に記憶されているデータＤ（ａｄｃ＋１）がデータパス制御回路１０９を通じて入出力バッファ１１０にに出力され、２サイクル期間に読み出しデータの出力が行われる。

データパス制御回路１０９は、２バースト長の動作の場合には、サイクル毎にコラムデコーダ１１４から出力されたＭビットの読み出しデータをそのまま入出力バッファ１１０に供給する。なお、２バースト長の読み出し動作の説明を行ったが、２バースト長より大きなバースト長の読み出しも２バースト長の読み出し回路と同様な構成で行うことは可能である。

次に、読み出し動作時のバースト長が１バースト長の場合の動作を図５、図６、図７を用いて説明を行う。

読み出し要求ととともに入力されるバースト長フラグが１バースト長を示す場合（図５においてバースト長フラグが１）に、読み出しバースト長信号が１バーストを示し、対応する読み出し動作が１バースト長の読み出し動作となる。１バースト長の読み出し動作時には、片側の１組のアクセス入力とアドレス入力のみ有効となり、１つの読み出し要求が発生する場合と、第１のアクセス入力、第１のアドレス入力、第２のアクセス入力、第２のアドレス入力が全て有効となる１サイクルに２つの読み出し要求が発生する場合とがある。

片側の１組のアクセス入力とアドレス入力のみ有効となり、１つの読み出し要求が発生する場合には、２バースト長における読み出し動作と同じく、図５に示すように第１のアクセス入力と第１のアドレス入力に対して、Ｌサイクル後に入出力バッファ１１０にＭビットの読み出しデータＤ（ａｄｃ）が入出力バッファ１１０に対して出力される。なお、読み出し要求を第２のアクセス入力と入力第２のアドレス入力とから読み出し要求を入力することも可能である。

１バースト長の読み出し動作に関して、２組のアクセス入力とアドレス入力が有効で２つの読み出し要求が同時に発生する場合の動作を、図６に示す、第１の出力方法におけるタイミングチャートを使用し説明する。

第１のアドレス入力で指定するバンクアドレスがａｄｂ１でコラムアドレスがａｄｃ１であり、第２のアドレス入力で指定するバンクアドレスがａｄｂ２でコラムアドレスがａｄｃ２とする。この場合に、第１のアクセス入力と第１のアドレス入力に対応する第１のコラムアドレス制御信号ｃｃ１により、バンクａｄｂ１に対応するセンスアンプ１１３からコラムアドレスａｄｃ１に記憶されているデータが、読み出し要求入力のタイミング（ｔ０）からＬサイクル後のｔ１のタイミングで、データパス制御回路１０９を通じて入出力バッファ１１０に供給され、入出力バスＭビットの読み出しデータＤ（ａｄｃ１）が出力される。

また、第２のアクセス入力と第２のアドレス入力に対応する第２のコラムアドレス制御信号ｃｃ２に関しては、１バースト長の２系統の読み出し要求が同時に入力された場合に、第２のコラムアドレス制御回路１０８において第２のコラムアドレス制御信号ｃｃ２を１サイクル遅延し、コラムデコーダ１１４とデータパス制御回路１０９に供給する。なお、読み出しバースト長信号ｒｂｌに従って、第２のコマンドデコーダ１０３において第２の制御アクセスコマンドｓｑ２を１サイクル遅延させることでも、第２のコラムアドレス制御信号ｃｃ２の１サイクル遅延は実現可能である。第１のコラムアドレス制御信号ｃｃ１に対して１サイクル遅延した第２のコラムアドレス制御信号ｃｃ２により、バンクａｄｂ２に対応するセンスアンプ１１３から、コラムアドレスａｄｃ２に記憶されているデータが、読み出し要求入力のタイミング（ｔ０）から（Ｌ＋１）サイクル後のｔ２のタイミングで、データパス制御回路１０９を通じて入出力バッファ１１０に供給され、入出力バスにＭビットの読み出しデータＤ（ａｄｃ２）が出力される。データパス制御回路１０９は、ｔ１とｔ２のタイミングで読み出し要求の対象となるバンクのセンスアンプ１１３からの読み出しデータをサイクルごとに有効なデータを選択し、入出力バッファ１１０に出力する。

１バースト長の読み出し動作に関して、２組のアクセス入力とアドレス入力が有効で２つの読み出し要求が同時に発生する場合の別の動作を、図６の第２の出力方法におけるタイミングチャートを使用し説明する。

図６に示す第２の出力方法が第１の出力方法におけるタイミングチャートと異なる点は、次の通りであ。まず、ｔ１のタイミングにて、第１のアクセス入力と第１のアドレス入力に対応するＭビットの読み出しデータの上位１／２ビット部と、第２のアクセス入力と第２のアドレス入力に対応するＭビットの読み出しデータの上位１／２ビット部を組み立ててＭビットのデータとして入出力バッファ１１０に出力する。続く、ｔ２のタイミングにて、第１のアクセス入力と第１のアドレス入力に対応するＭビットの読み出しデータの下位１／２ビット部と、第２のアクセス入力と第２のアドレス入力に対応するＭビットの読み出しデータの下位１／２ビット部とを組み立ててＭビットのデータとして入出力バッファ１１０に出力することである。

第１のコラムアドレス制御回路１０７にて第１のコラムアドレス制御信号ｃｃ１を２サイクル幅に拡張し、同様に第２のコラムアドレス制御回路１０８にて第２のコラムアドレス制御信号ｃｃ２を２サイクル幅に拡張する。

第１のコラムアドレス制御信号ｃｃ１を例に取り、２サイクル幅への拡張について説明する。

図７には、第１のコラムアドレス制御回路１０７において、第１のコラムアドレス制御信号ｃｃ１を２サイクル幅に拡張する回路構成とタイミングチャートを示す。第１の制御アクセスコマンドｓｑ１は、アドレス情報と読み出し要求情報とで構成され、遅延回路１５０により１サイクル遅延したアクセスコマンド遅延信号ｄｓｑ１を得る。第１の制御アクセスコマンドｓｑ１とアクセスコマンド遅延信号ｄｓｑ１から引き伸ばし回路１５１により２サイクル幅に拡張された第１のコラムアドレス制御信号ｃｃ１を出力する。

第１のコラムアドレス制御信号ｃｃ１は、読み出し要求とバンクアドレスとコラムアドレスとワード選択信号ｗｓとで構成される。

ワード選択信号ｗｓは、第１のコラムアドレス制御回路１０７において、読み出し要求が入力されたタイミングでトグルカウンタ１５２を２サイクルの期間動作させることにより生成することができる。ワード選択信号ｗｓは、データパス制御回路１０９にて、センスアンプ１１３から読み出されたＭビットの読み出しデータからＭ／２ビットのデータを選択するための制御信号となる。

ワード選択信号ｗｓが１の場合には、センスアンプ１１３から読み出されたＭビットの読み出しデータの上位Ｍ／２ビットがデータパス制御回路１０９にて選択され、ワード選択信号ｗｓが０の場合には、センスアンプ１１３から読み出されたＭビットの読み出しデータの下位Ｍ／２ビットがデータパス制御回路１０９にて選択される。

なお、２バースト長の読み出し動作時と同様に、第１のコラムアドレス制御信号ｃｃ１を２サイクルに拡張する必要のない読み出し動作の場合には、第１のコラムアドレス制御回路１０７において、拡張前の信号と拡張後の信号を選択する情報を第１の制御アクセスコマンドｓｑ１が有することにより制御することができる。

第２のコラムアドレス制御回路１０８に関しても、第１のコラムアドレス制御回路１０７と同様な構成で、２サイクル幅に拡張された第２のコラムアドレス制御信号ｃｃ２を得ることができる。

データパス制御回路１０９は、Ｍ／２ビットの二つの読み出しデータをビット方向に重ねて入出力バッファ１１０に出力し、２つのアドレスから読み出されたデータが２サイクルの期間並列に入出力バッファ１１０に出力される。

なお、２サイクルのデータ出力期間の前半で各Ｍビットの読み出しデータの下位Ｍ／２ビットを、後半で上位Ｍ／２ビットを入出力バスに出力するように出力順のビット並びのエンディアンを入れ替えてもよい。

また、２つの読み出し要求に対する出力をそれぞれ異なるエンディアンの順に出力してもよい。また、読み出されたデータを２サイクルに拡張するために、コラムデコーダ１１４に入力する第１のコラムアドレス制御信号ｃｃ１と第２のコラムアドレス制御信号ｃｃ２を２サイクル幅に拡張したが、データパス制御回路１０９において読み出しデータの一部を遅延させることにより２サイクル幅に拡張してもよい。

なお、モードレジスタ１０４を設定することにより、データ読み出し時のビット並びのエンディアンを制御してもよい。

次に、読み出し動作時のバースト長が１バースト長の１／２のバースト長（以後、１／２バースト長と記す）の場合の動作説明を行う。

１／２バースト長の読み出しとは、１バースト長ではＭビットの読み出しデータが出力されるのに対し、Ｍビットの読み出しデータの上位または下位のＭ／２ビット分の読み出しデータが出力されることを意味する。

１／２バースト長での読み出し時には、Ｍビットの読み出しデータの上位Ｍ／２ビットまたは下位のＭ／２ビットをサイクル毎に選択する必要があるため、上位または下位のビットの選択信号として第１のアドレス入力と第２のアドレス入力はそれぞれ第１のサブアドレス信号と第２のサブアドレス信号とを持つ。

１／２バースト長での読み出し方法としては、１バースト長での読み出し方法と同じく、２組のアクセス入力とアドレス入力が有効であり、同時に２つの１／２バースト長の要求が発生する場合と、１組のアクセス入力とアドレス入力のみが有効で一つの１／２バースト長の要求が発生する場合との２種類の読み出し方法がある。読み出し要求ととともに入力されるバースト長フラグが１／２バースト長を示す場合に、読み出しバースト長信号ｒｂｌが１／２バースト長を示し、対応する読み出し動作が１／２バースト長の読み出し動作となる。また、第１の制御アクセスコマンドｓｑ１、第２の制御アクセスコマンドｓｑ２、第１のコラムアドレス制御信号ｃｃ１、第２のコラムアドレス制御信号ｃｃ２はそれぞれ読み出しコマンドと同期したサブアドレス情報を持つ。

１／２バースト長の読み出し動作に関して、２組のうち片側の１組のアクセス入力とアドレス入力のみ有効となり、１つの読み出し要求が発生する場合には、図８に示すように１バースト長における読み出し動作と同じく、第１のアクセス入力と第１のアドレス入力（第１のサブアドレス入力を含む）に対して、Ｌサイクル後に第１のコラムアドレス制御信号ｃｃ１のサブアドレス情報に従ってセンスアンプ１１３から読み出されたＭビットのデータの上位または下位Ｍ／２ビットを選択し、読み出しデータが入出力バッファ１１０に出力される。

図８のタイミングチャートでは、第１のサブアドレス入力が０の場合には、センスアンプ１１３から読み出されたＭビットのデータの下位Ｍ／２が選択され、第１のサブアドレス入力が１の場合には、センスアンプ１１３から読み出されたＭビットのデータの上位Ｍ／２が選択される。なお、第１のコラムアドレス制御信号ｃｃ１のサブアドレス情報の論理によって、センスアンプ１１３から読み出されたＭビットのデータの上位または下位の選択を行う際の論理は逆の論理でもよい。

図８において、ｔ０のタイミングで第１のアドレス入力で指定されたコラムアドレスａｄｃ１の下位Ｍ／２ビットの読み出し要求に対して、Ｌサイクル後のｔ２のタイミングで所望のバンクのコラムアドレスａｄｃ１から読み出されたＭビットのデータの下位Ｍ／２のデータＤｌ（ａｄｃ１）が入出力バッファ１１０に出力される。ｔ０に続くサイクルのｔ１のタイミングでの第１のアドレス入力で指定されたコラムアドレスａｄｃ２の上位Ｍ／２ビットの読み出し要求に対しては、Ｌサイクル後のｔ３のタイミングで所望のバンクのコラムアドレスａｄｃ１から読み出されたＭビットのデータの上位Ｍ／２のデータＤｈ（ａｄｃ２）が入出力バッファ１１０に出力される。なお、第２のアクセス入力と第２のアドレス入力（第２のサブアドレス入力を含む）に対しても、全く同様に動作となる。

なお、１サイクルで１／２バースト長の読み出しを一つだけ行った場合には、入出力バッファ１１０はＭビット幅であるため、Ｍビットのバスの下位ビットに詰めて出力するか、上位ビットに詰めて出力するかいずれの方法でも構わない。また、第１のアクセス入力と第１のアドレス入力（第１のサブアドレス入力を含む）に対応する入出力バスでの出力位置と、第２のアクセス入力と第２のアドレス入力（第２のサブアドレス入力を含む）に対応する入出力バスでの出力位置とを入れ替えてもよい。なお、モードレジスタ１０４の設定により、入出力バスにおける出力位置を設定してもよい。

続いて、１／２バースト長の読み出し動作に関して、２組のアクセス入力とアドレス入力が有効となり２つの読み出し要求が同時に発生する場合の動作について、図９を用いてを説明する。

２組のアクセス入力とアドレス入力のうち片側の１組のアクセス入力とアドレス入力のみ有効となり、１つの読み出し要求が発生する場合と比較して、２つの読み出し要求が同時に発生した場合との違いは次の通りである。２つの読み出し要求の、それぞれの要求に応じてセンスアンプ１１３から読み出された２つのＭビットの読み出しデータを、第１のコラムアドレス制御信号ｃｃ１のサブアドレス情報と第２のコラムアドレス制御信号ｃｃ２のサブアドレス情報とに従って、それぞれの読み出しデータに対して上位または下位のＭ／２ビット部の切り出しを行う。そして、２つの読み出し要求からＬサイクル後に２組のＭ／２ビットの読み出しデータを、Ｍビットの入出力バスに出力するところである。

なお、第１のコラムアドレス制御信号ｃｃ１のサブアドレス情報と第２のコラムアドレス制御信号ｃｃ２のサブアドレス情報の論理によって、センスアンプ１１３から読み出されたＭビットのデータの上位または下位の選択を行うが、選択を行う際の論理は逆の論理でもよい。

図９において、ｔ０のタイミングで、第１のアドレス入力と第１のサブアドレス入力と第１のアクセス入力とによるａｄｃ１の下位Ｍ／２ビットの読み出し要求に対して、Ｌサイクル後のｔ２のタイミングで所望のバンクのコラムアドレスａｄｃ１から読み出されたＭビットのデータの下位Ｍ／２のデータＤｌ（ａｄｃ１）が入出力バッファ１１０の上位Ｍ／２ビット部に出力される。同様にｔ０のタイミングで、第２のアドレス入力と第２のサブアドレス入力と第２のアクセス入力とによるａｄｃ３の上位Ｍ／２ビットの読み出し要求に対して、Ｌサイクル後のｔ２のタイミングで所望のバンクのコラムアドレスａｄｃ３から読み出されたＭビットのデータの上位Ｍ／２のデータＤｈ（ａｄｃ３）が入出力バッファ１１０の下位Ｍ／２ビット部に出力される。ｔ０に続くサイクルのｔ１のタイミングで、第１のアドレス入力と第１のサブアドレス入力と第１のアクセス入力によるａｄｃ２の上位Ｍ／２ビットの読み出し要求に対して、（Ｌ＋１）サイクル後のｔ３のタイミングで所望のバンクのコラムアドレスａｄｃ２から読み出されたＭビットのデータの上位Ｍ／２のデータＤｈ（ａｄｃ２）が入出力バッファ１１０の上位Ｍ／２ビット部に出力される。同様にｔ１のタイミングで、第２のアドレス入力と第２のサブアドレス入力と第２のアクセス入力とによるａｄｃ４の下位Ｍ／２ビットの読み出し要求に対して、（Ｌ＋１）サイクル後のｔ３のタイミングで所望のバンクのコラムアドレスａｄｃ４から読み出されたＭビットのデータの下位Ｍ／２ビットのデータＤｌ（ａｄｃ４）が入出力バッファ１１０の下位Ｍ／２ビット部に出力される。

このように、１バースト長で２組の読み出し要求が発生した場合に、１サイクルで２つの読み出し要求に応じた読み出しデータをＭ／２ビットずつ同時に出力する場合と同様に、センスアンプ１１３は同一バンクのページへのアクセスが２つ同時に発生することがあり、センスアンプ１１３とコラムデコーダ１１４は、２つの同時に発生する読み出し要求に対して対応可能な構成である必要がある。

また、１バースト長の読み出し動作時に１サイクルで２つの読み出し要求に応じた読み出しデータをＭ／２ビットずつ同時に出力する場合と同様に、データパス制御回路１０９において１バースト長の読み出し動作時と同じ回路構成で、センスアンプ１１３から読み出されたＭビットのデータからＭ／２ビットのデータを選択することができる。

なお、図９のタイミングチャートを用いた説明では、第１のアクセス入力に対応したＭ／２ビットの読み出しデータは入出力バスの上位Ｍ／２ビットに出力され、第２のアクセス入力に対応したＭ／２ビットの読み出しデータは入出力バスの下位Ｍ／２ビットに出力されるが、逆でもよい。なお、モードレジスタ１０４を設定することにより、いずれかの出力方法を選択することも可能である。

本実施の形態におけるメモリ装置においては、上述した２バースト長、１バースト長、１／２バースト長の３種類のバースト長の読み出し動作を動的に切り替えながら行うことができる。

図１０に示すように、２つの読み出し要求を同時に入力可能なため、例えば（１）１／２バースト長、（２）１／２バースト長、（３）２バースト長、（４）１／２バースト長、（５）１バースト長というように、サイクル毎にバースト長を変化させても、入出力バスに連続して読み出しデータを出力することができる。

また、本実施の形態におけるメモリ装置は、読み出し動作時の最小アクセス粒度を下げるため（本実施の形態では、Ｍ／２ビット粒度の読み出し動作）、１サイクルに同時に２つの読み出し要求を入力するする必要がある。

本実施の形態におけるメモリ装置への読み出し要求以外の他の要求に関しては、１サイクルに一つの要求が入力できれば良く、２組のアクセス入力のうちの１つのアクセス入力は読み出し要求のみに対応すればよい。

ここでは、第２のアクセス入力を読み出し要求のみに対応するものとする。第１のアクセス入力は読み出し要求を含むすべての要求に対応する。一方、一般にＳＤＲＡＭではロウアドレスがコラムアドレスより多くのビット数が必要なため、ロウアドレスに対応する必要のない第２のアクセス入力は、コラムアドレスとサブアドレスの合計のビット数のアドレス情報があればよい。このため、本実施の形態におけるメモリ装置において、第１のアクセス入力と第２のアクセス入力が独立した入力系統に分かれている場合、第２のアクセス入力用の入力系統を最小源の入力系統で構成することができ、半導体上の入力バッファ数に代表される回路規模を低減することができる。

次に、本実施の形態におけるメモリ装置をセンスアンプ１１３のアクセスタイムの１／２の周期の入力クロックで動作させた場合の動作を説明する。センスアンプ１１３の読み出し動作の最大動作周波数の２倍の入力クロックで動作させるため、同じセンスアンプ１１３への連続する読み出しアクセスは、少なくとも２サイクルの間隔を開ける必要がある。すなわち、センスアンプ１１３は、２バースト長（一度にＭ×２ビットデータのアクセス）の書き込み及び読み出し動作に最適に設計されている。つまり、センスアンプ１１３へのアクセスは、Ｍ×２ビットの境界でのアクセスに限られ、Ｍ×２ビットより大きなアクセスを行う場合には、Ｍ×２ビットのアクセスを２回以上行うことにより実現する。また、読み出し動作に限って、Ｍ×２ビット未満のアクセスを行う場合には、一旦Ｍ×２ビットのデータをセンスアンプ１１３から読み出した後、必要なデータ領域のみ使用することにより実現する。つまり、センスアンプ１１３へのアクセス時には、コラムアドレスの最下位ビットを０と考えて、Ｍ×２のビットの境界に従ってアクセスを行う。Ｍ×２ビットのデータを読み出した後、必要なデータ領域を選択し入出力バスに出力する。

図１２のブロック図を用いて、１／２バースト長の読み出しアクセスを行った場合に、センスアンプ１１３から入出力バッファ１１０に対してＭ／２ビットのデータを供給する動作を説明する。ここでは、２つの１／２バースト長の読み出しアクセスが同時に行われた場合の動作を説明する。

センスアンプ１１３から一回のアクセスで２つのＭ×２ビットのデータを読み出し、それぞれのデータを第１の選択回路Ａ１２０と第２の選択回路Ａ１２１に供給する。

第１の選択回路Ａ１２０では、第１のコラムアドレス制御信号ｃｃ１におけるコラムアドレスの最下位ビットにより上位または下位のＭビットのデータを選択し、第１の選択回路Ｂ１２２に供給する。

第２の選択回路Ａ１２１では、第２のコラムアドレス制御信号ｃｃ２におけるコラムアドレスの最下位ビットにより上位または下位のＭビットのデータを選択し、第２の選択回路Ｂ１２３に供給する。

次に、第１の選択回路Ｂ１２２において、第１のコラムアドレス制御信号ｃｃ１におけるサブアドレス信号により、第１の選択回路Ａ１２０から供給されるＭビットのデータの上位または下位Ｍ／２ビットを選択し、入出力バッファ１１０に供給する。

また、第２の選択回路Ｂ１２３において、第２のコラムアドレス制御信号ｃｃ２におけるサブアドレス信号により、第２の選択回路Ａ１２１から供給されるＭビットのデータの上位または下位Ｍ／２ビットを選択し、入出力バッファ１１０に供給する。

一方、本実施の形態におけるメモリ装置では、１サイクル当り、最大２つの読み出し要求を入力することができる。そのため、本実施の形態におけるメモリ装置を、センスアンプ１１３のアクセスタイムの１／２の周期の入力クロックで動作させるには、連続するサイクル間で同一バンクのセンスアンプ１１３への読み出しアクセスは実行できない。また、同一バンクのページに対して２つの読み出し動作が同時に行われることが発生するため、センスアンプ１１３は同時に２つの異なった読み出しアクセスが可能である必要がある。

具体的に、図１１を用いて説明する。図１１では、１／２バースト長の読み出しアクセスが２サイクル連続して発生した場合の動作を示す。センスアンプ１１３は、入力クロックの周波数の１／２の周波数で動作するため、２バースト長（Ｍ×２ビット単位）の読み出し動作が基本的な動作となり、センスアンプ１１３への一回の読み出し動作でＭ×２ビットのデータが読み出される。Ｍ×２ビット単位で読み出されたデータは、データパス制御回路１０９において、入力クロックのレートにパラレル／シリアル変換され、２サイクルの期間、Ｍビットの読み出しデータとして出力される。これは、ＤＤＲ−ＳＤＲＡＭの２プリフェッチ動作と実質的に同じ動作である。

図１１において、ｔ０の１／２バースト長の２つの読み出し要求に対して、続くサイクルのｔ１での１／２バースト長の読み出し要求におけるバンクアドレスは、センスアンプ１１３のアクセスタイムの制限から、以下の制限がある。
（１）ｔ０における第１のアクセス要求におけるバンクアドレスと、ｔ１における第１のアクセス要求と第２のアクセス要求とのバンクアドレスとは異なる
（２）ｔ０における第２のアクセス要求におけるバンクアドレスと、ｔ１における第１のアクセス要求と第２のアクセス要求とのバンクアドレスとは異なる
また、ｔ１の１／２バースト長の２つの読み出し要求に対して、続くサイクルのｔ２での２バースト長の読み出し要求におけるバンクアドレスは以下の制限がある。
（１）ｔ１における第１のアクセス要求におけるバンクアドレスと、ｔ２における第１のアクセス要求のバンクアドレスとは異なる
ｔ２での２バースト長の読み出し要求に続くアクセスは２サイクル後のｔ４のタイミングでの１／２バースト長のアクセスとなり、ｔ２とｔ４は２サイクルの間隔があるため、ｔ４のタイミングにおける読み出し要求のバンクアドレスの制限は無い。ｔ４の１／２バースト長の２つの読み出し要求に対して、続くｔ５のタイミングでの１バースト長の読み出し要求のバンクアドレスには、以下の制限がある。
（１）ｔ４における第１のアクセス要求におけるバンクアドレスと、ｔ５における第１のアクセス要求のバンクアドレスとは異なる
（２）ｔ４における第１のアクセス要求におけるバンクアドレスと、ｔ５における第２のアクセス要求のバンクアドレスとは異なる
１バースト長での読み出し時には、センスアンプ１１３から読み出されたＭ×２ビットデータに対して、読み出し時に指定されたコラムアドレスの最下位ビットに従ってＭビットのデータを選択し入出力バスに出力する。コラムアドレスの最下位ビットが１の場合には、センスアンプ１１３から読み出されたＭ×２ビットデータの上位Ｍビット部を入出力バスに出力し、コラムアドレスの最下位ビットが０の場合には、センスアンプ１１３から読み出されたＭ×２ビットデータの下位Ｍビット部を入出力バスに出力する。１サイクルに同時に２つの１バースト長の読み出し要求が入力された場合には、Ｍ／２ビット単位で２種類の読み出しデータを２サイクルの期間に並列に出力する方法と、１サイクルごとに、Ｍビット単位で各読み出し要求に対応した読み出しデータを出力する方法のいずれの方法で出力してもよい。

１／２バースト長での読み出し時には、センスアンプ１１３から読み出されたＭ×２ビットデータに対して、読み出し時に指定されたコラムアドレスの最下位ビットとサブアドレスに従ってＭ／２ビットのデータを選択し入出力バスに出力する。コラムアドレスの最下位ビットが１の場合には、センスアンプ１１３から読み出されたＭ×２ビットデータの上位Ｍビット部が選択され、コラムアドレスの最下位ビットが０の場合には、センスアンプ１１３から読み出されたＭ×２ビットデータの下位Ｍビット部が選択される。選択後のＭビットのデータに対して、サブアドレスが１の場合には、上位Ｍ／２ビットが選択され、入出力バスに出力され、サブアドレスが０の場合には、下位Ｍ／２ビットが選択され入出力バスに出力される。入出力バスはＭビットであるため、２つの１／２ビットの読み出しデータを同時に入出力バスに出力することができる。

本実施の形態におけるメモリ装置では、第１のサブアドレス信号と第２のサブアドレス信号（以下サブアドレス情報と記す）がＮビット（Ｎは２以上の整数）で構成されていてもよい。サブアドレス情報がＮビットであることにより、１バースト長または１／２バースト長の読み出しを行う際にデータパス制御回路１０９において、センスアンプ１１３から読み出されたＭ×２ビットのデータを２のＮ乗個に分割した領域の境界から、所望のバースト長の信号を選択することが可能となる。本実施の形態の一例として、センスアンプ１１３から１バースト長当たりの読み出しデータ量（Ｍビット）を１２８ビットとし、サブアドレス情報が５ビットで構成されている場合には、センスアンプ１１３からの１回当たりの読み出しは２５６ビット（Ｍ×２ビット）単位となり、５ビットのサブアドレス情報により、８ビット単位の３２個の領域に分けることができる。そこで、センスアンプ１１３から読み出した２５６ビットのデータからＭビットまたはＭ／２ビットの選択のアドレスのオフセットを制御することができる。例えば、Ｍ／２バースト長の読み出しを行う際に、サブアドレス情報が２を示す場合、センスアンプ１１３から読み出した２５６ビットのデータの１６ビット目から７９ビット目の６４ビット幅のデータを選択することができる。

また、本実施の形態におけるメモリ装置では、サブアドレス情報の値によっては、センスアンプ１１３から読み出した２５６ビットのデータの境界を超えた範囲のデータが必要が場合がある。例えば、センスアンプ１１３から読み出した２５６ビットのデータに対して、１／２バースト長の読み出し時にサブアドレス情報により１９２ビットより大きな位置から６４ビットのデータを選択使用とした場合に、２５６ビットのデータの上限を越えてしまう。このような場合の対応として２種類の処理方法が考えられる。

第１の方法は、Ｍ×２ビットの境界を超えたアドレス領域は、再度Ｍ×２ビットの若いアドレス境界に折りかえす方法である。例えば、センスアンプ１１３から読み出した２５６ビットのデータに対して、１／２バースト長の読み出し時にサブアドレス情報により２２４ビット目から６４ビットのデータを選択する場合には、２２４ビットから２５５ビット目までの３２ビットを下位ビットとし、０ビット目から３１ビットまでを上位ビットとして６４ビットのデータを選択することになる。つまり、サブアドレス情報に依存せず、センスアンプ１１３から読み出されたＭ×２ビットのデータ内で選択するデータが完結する。

第２の方法は、Ｍ×２ビットの境界を超えたアドレス領域は、センスアンプ１１３のアドレスが大きくなる隣接したＭ×２ビットの領域のデータからアドレスをインクリメントして選択する方法である。この方法だと、センスアンプ１１３からの読み出し時に、コラムアドレスで選択された２５６ビットのデータとアドレスが大きくなる隣接した２５６ビットも同時に読み出す必要があり、センスアンプ１１３から一回の読み出しで５１２ビットのデータを読み出す必要がある。また、コラムアドレスが最上位アドレスを示す場合には、アドレスが大きくなる隣接した２５６ビットの領域は存在しない。そのため、コラムアドレスが最上位アドレス以外のアドレスを示す場合に、サブアドレス情報による所望のバースト長のデータの選択開始ビットの制御が可能となる。例えば、センスアンプ１１３から読み出した２５６ビットのデータ（Ａ）とアドレスが大きくなる隣接した２５６ビットのデータ（Ｂ）に対して、１／２バースト長の読み出し時にサブアドレス情報により２２４ビット目から６４ビットのデータを選択する場合には、データ（Ａ）から選択した２２４ビットから２５５ビット目までの３２ビットを下位ビットとし、データ（Ｂ）から選択した０ビット目から３１ビットまでを上位ビットとして６４ビットのデータを選択することになる。このような構成をとることにより、センスアンプ１１３の隣接するＭ×２ビットの領域に跨ったデータを読み出す場合には、Ｍ×２ビットの境界を跨ったアクセスができない場合には、２回の読み出し動作を行いデータを読み出すところを１回の読み出しで行うことできる。

次に、本実施の形態におけるメモリ装置を画像データのフレームバッファとして用いる場合のメモリ制御方式に関して、図１３を用いて説明を行う。

本実施の形態におけるメモリ装置の記憶する画像データの一例として、水平方向に（Ｗ／８×Ｙ）バイト毎（Ｗは８の倍数であり、Ｙは整数）に２つの異なるバンクが繰り返し配置され、画像の水平アドレスにＡ個（バイト）、垂直アドレスに応じてＢ個単位の矩形領域（以下基本矩形領域と記す）が配置されている。さらに、基本矩形領域は本実施の形態におけるメモリ装置のページサイズの２倍の大きさとなるようにＡとＢの値を設定してもよい。また、画像データ内の水平または垂直に隣接する基本矩形領域は、異なるバンクアドレスで構成されていてもよい。図１３に基本矩形領域で構成された画像データのフレームバッファ構成例を示す。

具体的な例として図１４に示すように、Ｗが６４でＹが１であり、基本矩形領域の水平サイズＡが１２８バイト、垂直方向に３２ラインで構成された場合の例を示す。この場合、基本矩形領域の大きさは、１２８バイトと３２ラインの積となり４０９６バイトとなる。

図１４において、基本矩形領域は２つのバンクのページ領域で構成されており、バンク当たりのページサイズは２０４８ビットとなる。水平方向に、８バイト単位で２つのバンクが交番する配置となり、水平方向にバンクが交番する単位が本実施の形態におけるメモリ装置の最小アクセス粒度（最小アクセス粒度と記す）に一致するものとする。水平方向に最小アクセス粒度の３個分、縦方向に２ライン分の矩形アクセスを行う際の動作を説明する。基本矩形領域は、縦方向には同一バンクのページで構成されており、アクセス対象は矢印で示す順序に読み出し要求が発生しているものとする。アクセス対象は、６個の最小アクセス粒度単位で構成されており、センスアンプ１１３はプリフェッチ２で動作する。つまり、センスアンプ１１３のアクセスタイムの１／２の周期の入力クロックで動作し、１／２バースト長が最小アクセス粒度とする。この場合、アクセス対象は次に示す６個のバンクアドレスとコラムアドレスのデータがマッピングされている。
（１）バンクアドレス：０、コラムアドレス：Ａ
（２）バンクアドレス：１、コラムアドレス：Ａ
（３）バンクアドレス：０、コラムアドレス：Ａ＋１／２
（４）バンクアドレス：０、コラムアドレス：Ｂ
（５）バンクアドレス：１、コラムアドレス：Ｂ
（６）バンクアドレス：０、コラムアドレス：Ｂ＋１／２
（１）から（６）の順序で１／２バースト長単位での読み出しアクセスでは、同一バンクへのアクセスが時間的に連続して発生するため、連続して読み出しを行うことができない。そこで、１バースト長のアクセスで２つの領域が読み出せるように、同一バンクへのアクセスが連続しないように、２つの領域の読み出し順序を入れ替えることにより、連続読み出しを実現する。読み出し順序を入れ替えた後の読み出しデータは、位置情報ととともに、読み出しアクセスマスターに供給され、読み出しアクセスマスターにおいて、本来の順序に並べ替えられる。具体的な、領域の並べ替えの方法としては、次のようにする。

（１）と（３）の読み出しアクセスをバンク０のページのコラムアドレスＡの１バーストの読み出しアクセスとする。

（２）と（５）の読み出しアクセスをバンク１のページのコラムアドレスＡ、Ｂの１／２バーストの同時読み出しアクセスとする。

（４）と（６）の読み出しアクセスをバンク０のページのコラムアドレスＢの１バーストの読み出しアクセスとする。
上記の順序で読み出しを行う。図１５に前記アクセス対象への読み出し動作のタイミングチャートを示す。
読み出し要求の発行順序は、以下のようになる。
続くｔ１のタイミングで、バンクアドレス１、コラムアドレスＡとコラムアドレスＢの１／２バースト長の読み出し要求を並列出力する。そして、
ｔ２のタイミングで、バンクアドレス０、コラムアドレスＢの記憶セルの１バースト長の読み出し要求を出力する。

上記のような読み出し要求に対して、Ｌサイクル後のｔ３から以下に示すように、記憶セルから読み出し動作を行う。
ｔ３のタイミングで、バンクアドレス０、コラムアドレスＡの記憶セルの読み出しデータを出力するので、
（１）と（３）の領域のデータ読み出しを同時に行う。
ｔ４のタイミングで、バンクアドレス１、コラムアドレスＡ、コラムアドレスＢの記憶セルの読み出しデータを出力するので、
（２）と（５）の領域のデータ読み出しを同時に行う。
ｔ５のタイミングで、バンクアドレス０、コラムアドレスＢの記憶セルの読み出しデータを出力するので、
（４）と（６）の領域のデータ読み出しを同時に行う。
このように、１／２バースト長で６個のデータ読み出しを、３サイクルで行うことができる。また、時間的に連続する同一バンクへのアクセスは発生しない。さらに、ｔ０およびｔ２のタイミングでは、２系統入力可能なアクセス入力の１系統のみ使用しており、ｔ０またはｔ２のタイミングで、バンク０とバンク１以外のバンクの先行的な活性化やプリチャージ処理を行うことも可能である。

つぎに、矩形読み出しのアクセス対象領域が複数の基本矩形領域にまたがった場合でも、一方の基本矩形領域の読み出し動作時に、先行的にもう一方の基本矩形領域の２つのバンクの活性化を行い、矩形読み出しのアクセス対象の基本矩形領域が一つの場合と同様に連続読み出しが可能となる。

なお、本実施の形態におけるメモリ装置の出力バスのビット幅は１２８ビットとしてもよい。本実施の形態におけるメモリ装置の出力バスを１２８ビットすることにより、１／２バースト長のアクセスで６４ビット（８バイト）の最小アクセス粒度を実現することができる。この、８バイトのアクセス粒度は、画像処理によく使用されるデータバスが３２ビット幅のＤＤＲ１−ＳＤＲＡＭをバースト長２で動作させた場合と、データバスが１６ビット幅のＤＤＲ２−ＳＤＲＡＭをバースト長４で動作させた場合と同じアクセス粒度を実現することできる。

以上のように、本発明のメモリ装置は次のような構成を採用する。

すなわち、本発明のメモリ装置は、Ｍビットのデータ入出力バスを備え入力クロックに同期してバンクアドレスとロウアドレスとコラムアドレスに対応した記憶セルに対してデータの書き込みまたは読み出しを行うメモリ装置であって、入力クロックの１サイクル毎に１つまたは２つのアクセス入力と読み出しバースト長フラグを受信し、第１の制御アクセスコマンドと第２の制御アクセスコマンドと読み出しバースト長信号とを出力するアクセス入力受信回路と、第１の制御アクセスコマンドまたは第２の制御アクセスコマンドが読み出し要求を示すコマンドの場合に、読み出しバースト長信号で指定されたバースト長で指定する期間に、記憶セルからのデータ読み出し後にデータ入出力バスに読み出しデータを出力するデータ入出力制御回路を備え、データ入出力制御回路は、読み出しバースト長信号が２バースト長であり、かつ、第１の制御アクセスコマンドまたは第２の制御アクセスコマンドの一方のみ読み出し要求を示すコマンドである場合には、第１の制御アクセスコマンドまたは第２の制御アクセスコマンドの読み出し要求に対応する記憶セルからの２つのＭビットの読み出しデータを２サイクルの期間データ入出力バスに対して出力し、読み出しバースト長信号が１バースト長であり、かつ、第１の制御アクセスコマンドと第２の制御アクセスコマンドとがともに読み出し要求を示すコマンドである場合には、第１の制御アクセスコマンドと第２の制御アクセスコマンドのそれぞれの読み出し要求に対応する記憶セルからの２つのＭビットの読み出しデータを２サイクルの期間データ入出力バスに対して出力することにより、アクセス入力と読み出しバースト長フラグとにより読み出し動作のバースト長を動的に切り替える。

また、アクセスコマンド受信回路はアドレス入力を含む２組のアクセス入力手段を有し、１サイクル期間にアクセス入力を２つ並列に受信するように構成しても構わない。

また、アクセスコマンド受信回路は１つのアドレス入力と１つのアクセス入力手段を有し、１／２サイクル毎にアクセス入力を２つシリーズに受信するように構成しても構わない。

また、データ入出力制御回路は、読み出しバースト長信号が１バースト長で第１の制御アクセスコマンドと第２の制御アクセスコマンドが読み出し要求の場合に、Ｌサイクル後に第１の制御アクセスコマンドに対応して記憶セルから読み出されたＭビットの読み出しデータをデータ入出力バスに出力し、（Ｌ＋１）サイクル後に第２の制御アクセスコマンドに対応して記憶セルから読み出されたＭビットの読み出しデータをデータ入出力バスに連続して出力するように構成しても構わない。

また、データ入出力制御回路は、読み出しバースト長信号が１バースト長で第１の制御アクセスコマンドと第２の制御アクセスコマンドが読み出し要求の場合に、Ｌサイクル後に第１の制御アクセスコマンドに対応して記憶セルから読み出されたＭビットの読み出しデータの上位Ｍ／２ビット部と、第２の制御アクセスコマンドに対応して記憶セルから読み出されたＭビットの読み出しデータの上位Ｍ／２ビット部とからＭビットのデータを組み立て、データ入出力バスに出力し、（Ｌ＋１）サイクル後に第１の制御アクセスコマンドに対応して記憶セルから読み出されたＭビットの読み出しデータの下位Ｍ／２ビット部と、第２の制御アクセスコマンドに対応して記憶セルから読み出されたＭビットの読み出しデータの下位Ｍ／２ビット部とからＭビットのデータを組み立て、データ入出力バスに連続して出力するように構成しても構わない。

また、読み出しバースト長フラグは、バースト長が少なくとも２と１と１／２の３種類のバースト長のいずれかの状態を示すように構成しても構わない。

また、アクセス入力受信回路は、アクセス入力が２つの要求とも読み出し要求であり、読み出しバースト長フラグが１／２バースト長を示す場合に、２つのサブアドレスを受信し、第１の制御アクセスコマンドに対応した第１のサブアドレス信号と第２の制御アクセスコマンドに対応した第２のサブアドレス信号を出力し、データ入出力制御回路は、第１の制御アクセスコマンドに対応して記憶セルから読み出されたＭビットの読み出しデータに対して第１のサブアドレス信号に従い上位Ｍ／２ビットまたは下位Ｍ／２ビットのデータを選択し、第２の制御アクセスコマンドに対応して記憶セルから読み出されたＭビットの読み出しデータに対して第２のサブアドレス信号に従い上位Ｍ／２ビットまたは下位Ｍ／２ビットのデータを選択し、アクセス入力からＬサイクル後にＭビットのデータに組み立て、データ入出力バスに出力するように構成しても構わない。

また、アクセス入力は、第１のアクセス入力と第２のアクセス入力で構成され、第２のアクセス入力は読み出し要求のみでかつアドレスもコラムアドレスとサブアドレスの合計のビット数に限定するように構成しても構わない。

また、入力クロックの周期がメモリセルからの読み出し動作の最小アクセススタイムの１／２の周期とするように構成しても構わない。

また、第１のサブアドレス信号と第２のサブアドレス信号はそれぞれＮビット（Ｎは２以上の整数）で構成され、読み出しまたは書き込み時に記憶セルのＭビットのデータ内におけるアクセス開始アドレスを指定するように構成しても構わない。

また、データ入出力制御回路は、第１の制御アクセスコマンドと第２の制御アクセスコマンドで指定するそれぞれのコラムアドレスが最上位アドレスでない場合に、第１のサブアドレス信号と第２のサブアドレス信号で指定する記憶セルのアドレスを開始アドレスとしバースト長信号で示されるバースト長でコラムアドレスをインクリメントして読み出しを行うように構成しても構わない。

また、画像データのフレームバッファとして用いられ、フレームバッファは水平方向に（Ｗ／８×Ｙ）バイト毎（Ｗは８の倍数であり、Ｙは整数）に２つの異なるバンクが繰り返し配置され、画像の水平アドレスに応じてＡ個、垂直アドレスに応じてＢ個の単位領域が配置されるように構成しても構わない。

また、単位領域の大きさが、ページサイズの２倍であるように構成しても構わない。

また、フレームバッファの水平及び垂直方向に隣接する単位領域は異なるバンクアドレスを有するように構成しても構わない。

また、データ入出力バスは、バス幅が１２８ビットであるように構成しても構わない。

本発明の２次元画像データを記憶するメモリ装置、メモリ制御回路及びメモリ制システムは、テレビジョン受信機などの表示装置に適用するものとして有効である。

１００ アクセス入力受信回路
１０１ コマンド分離回路
１０２ 第１のコマンドデコーダ
１０３ 第２のコマンドデコーダ
１０４ モードレジスタ
１０５ ロウアドレス制御回路
１０６ データ入出力制御回路
１０７ 第１のコラムアドレス制御回路
１０８ 第２のコラムアドレス制御回路
１０９ データパス制御回路
１１０ 入出力バッファ
１１１ メモリセルアレイ
１１２ ロウデコーダ
１１３ センスアンプ
１１４ コラムデコーダ
１１５ 記憶セル
１５０ 遅延回路
１５１ 引き伸ばし回路
１５２ トグルカウンタ
１２０ 第１の選択回路Ａ
１２１ 第２の選択回路Ａ
１２２ 第１の選択回路Ｂ
１２３ 第２の選択回路Ｂ
ｒｑ１ 第１のアクセス要求信号
ａｄ１ 第１のアドレス信号
ｒｑ２ 第２のアクセス要求信号
ａｄ２ 第２のアドレス信号
ｒｂｌ 読み出しバースト長信号
ｓｑ１ 第１の制御アクセスコマンド
ｓｑ２ 第２の制御アクセスコマンド
ｃｃ１ 第１のコラムアドレス制御信号
ｃｃ２ 第２のコラムアドレス制御信号
ｄｓｑ１ アクセスコマンド遅延信号
ｗｓ ワード選択信号

Claims (15)

1. Ｍビットのデータ入出力バスを備え入力クロックに同期してバンクアドレスとロウアドレスとコラムアドレスに対応した記憶セルに対してデータの書き込みまたは読み出しを行うメモリ装置であって、
   前記入力クロックの１サイクル毎に１つまたは２つのアクセス入力と読み出しバースト長フラグを受信し、第１の制御アクセスコマンドと第２の制御アクセスコマンドと読み出しバースト長信号とを出力するアクセス入力受信回路と、
   前記第１の制御アクセスコマンドまたは前記第２の制御アクセスコマンドが読み出し要求を示すコマンドの場合に、前記読み出しバースト長信号で指定されたバースト長で指定する期間に、前記記憶セルからのデータ読み出し後にデータ入出力バスに読み出しデータを出力するデータ入出力制御回路を備え、
   前記データ入出力制御回路は、前記読み出しバースト長信号が２バースト長であり、かつ、前記第１の制御アクセスコマンドまたは前記第２の制御アクセスコマンドの一方のみ読み出し要求を示すコマンドである場合には、前記第１の制御アクセスコマンドまたは前記第２の制御アクセスコマンドの読み出し要求に対応する前記記憶セルからの２つのＭビットの読み出しデータを２サイクルの期間前記データ入出力バスに対して出力し、
   前記読み出しバースト長信号が１バースト長であり、かつ、前記第１の制御アクセスコマンドと前記第２の制御アクセスコマンドとがともに読み出し要求を示すコマンドである場合には、前記第１の制御アクセスコマンドと前記第２の制御アクセスコマンドのそれぞれの読み出し要求に対応する前記記憶セルからの２つのＭビットの読み出しデータを２サイクルの期間前記データ入出力バスに対して出力する、
   ことを特徴とする、前記アクセス入力と前記読み出しバースト長フラグとにより読み出し動作のバースト長を動的に切り替えるメモリ装置。
2. 前記アクセス入力受信回路は、アドレス入力を含む２組のアクセス入力手段を有し、１サイクル期間に前記アクセス入力を２つ並列に受信することを特徴とする請求項１記載のメモリ装置。
3. 前記アクセス入力受信回路は、１つのアドレス入力と１つのアクセス入力手段を有し、１／２サイクル毎に前記アクセス入力を、２つ連続的に受信することを特徴とする請求項１記載のメモリ装置。
4. 前記データ入出力制御回路は、前記読み出しバースト長信号が１バースト長であり、前記第１の制御アクセスコマンドと前記第２の制御アクセスコマンドとがともにが読み出し要求を示すコマンドである場合に、一定のレイテンシ（Ｌサイクル）後に前記第１の制御アクセスコマンドに対応して前記記憶セルから読み出されたＭビットの読み出しデータを前記データ入出力バスに出力し、（Ｌ＋１）サイクル後に前記第２の制御アクセスコマンドに対応して前記記憶セルから読み出されたＭビットの読み出しデータを前記データ入出力バスに対して連続して出力することを特徴とする請求項２または請求項３記載のメモリ装置。
5. 前記データ入出力制御回路は、前記読み出しバースト長信号が１バースト長であり、前記第１の制御アクセスコマンドと前記第２の制御アクセスコマンドとがともに読み出し要求を示すコマンドである場合に、一定のレイテンシ（Ｌサイクル）後に前記第１の制御アクセスコマンドに対応して前記記憶セルから読み出されたＭビットの読み出しデータの上位Ｍ／２ビット部と、前記第２の制御アクセスコマンドに対応して前記記憶セルから読み出されたＭビットの読み出しデータの上位Ｍ／２ビット部とからＭビットのデータを組み立て、前記データ入出力バスに対して出力し、（Ｌ＋１）サイクル後に前記第１の制御アクセスコマンドに対応して前記記憶セルから読み出されたＭビットの読み出しデータの下位Ｍ／２ビット部と、前記第２の制御アクセスコマンドに対応して前記記憶セルから読み出されたＭビットの読み出しデータの下位Ｍ／２ビット部とからＭビットのデータを組み立て、前記データ入出力バスに対して連続して出力することを特徴とする請求項２または請求項３に記載のメモリ装置。
6. 前記アクセス入力受信回路は、前記アクセス入力が２つの要求とも読み出し要求であり、前記読み出しバースト長フラグが１／２バースト長を示す場合に、２つのサブアドレスを受信し、第１の制御アクセスコマンドに対応した第１のサブアドレス信号と第２の制御アクセスコマンドに対応した第２のサブアドレス信号を出力し、
   前記データ入出力制御回路は、前記第１の制御アクセスコマンドに対応して前記記憶セルから読み出されたＭビットの読み出しデータに対して前記第１のサブアドレス信号に従い上位Ｍ／２ビットまたは下位Ｍ／２ビットのデータを選択し、前記第２の制御アクセスコマンドに対応して前記記憶セルから読み出されたＭビットの読み出しデータに対して前記第２のサブアドレス信号に従い上位Ｍ／２ビットまたは下位Ｍ／２ビットのデータを選択し、前記アクセス入力からＬサイクル後にＭビットのデータに組み立て、前記データ入出力バスに出力することを特徴とする請求項４または請求項５に記載のメモリ装置。
7. 前記アクセス入力は、第１のアクセス入力と第２のアクセス入力とで構成され、前記第２のアクセス入力は読み出し要求のみでかつアドレスも前記コラムアドレスと前記サブアドレスの合計のビット数に限定した請求項６記載のメモリ装置。
8. 前記入力クロックの周期がメモリセルからの読み出し動作の最小アクセススタイムの１／２の周期であることを特徴とする請求項７記載のメモリ装置。
9. 前記第１のサブアドレス信号と前記第２のサブアドレス信号はそれぞれＮビット（Ｎは２以上の整数）で構成され、読み出しまたは書き込み時に前記記憶セルのＭビットのデータ内におけるアクセス開始アドレスを指定することが可能な請求項８記載のメモリ装置。
10. 前記データ入出力制御回路は、前記第１の制御アクセスコマンドと前記第２の制御アクセスコマンドで指定するそれぞれのコラムアドレスが最上位アドレスでない場合に、前記第１のサブアドレス信号と前記第２のサブアドレス信号で指定する前記記憶セルのアドレスを開始アドレスとし前記バースト長信号で示されるバースト長でコラムアドレスをインクリメントして読み出しを行うことを特徴とする請求項９のメモリ装置。
11. 請求項６記載のメモリ装置を、画像データのフレームバッファとして用い、前記フレームバッファを水平方向に（Ｗ／８×Ｙ）バイト毎（Ｗは８の倍数であり、Ｙは整数）に２つの異なるバンクが繰り返し配置し、前記画像の水平アドレスに応じてＡ個、垂直アドレスに応じてＢ個の単位領域を配置するメモリ制御システム。
12. 前記単位領域の大きさが、ページサイズの２倍である請求項１１記載のメモリ制御システム。
13. 前記フレームバッファの水平及び垂直方向に隣接する前記単位領域は異なるバンクアドレスを有する請求項１２記載のメモリ制御システム。
14. 前記データ入出力バスは、バス幅が１２８ビットである請求項１３記載ののメモリ制御システム。
15. Ｍビットのデータ入出力バスを備え入力クロックに同期してバンクアドレスとロウアドレスとコラムアドレスに対応した記憶セルに対してデータの書き込みまたは読み出しを行うメモリ制御回路であって、
    前記入力クロックの１サイクル毎に１つまたは２つのアクセス入力と読み出しバースト長フラグを受信し、第１の制御アクセスコマンドと第２の制御アクセスコマンドと読み出しバースト長信号とを出力するアクセス入力受信回路と、
    前記第１の制御アクセスコマンドまたは前記第２の制御アクセスコマンドが読み出し要求を示すコマンドの場合に、前記読み出しバースト長信号で指定されたバースト長で指定する期間に、前記記憶セルからのデータ読み出し後にデータ入出力バスに読み出しデータを出力するデータ入出力制御回路を備え、
    前記データ入出力制御回路は、前記読み出しバースト長信号が２バースト長であり、かつ、前記第１の制御アクセスコマンドまたは前記第２の制御アクセスコマンドの一方のみ読み出し要求を示すコマンドである場合には、前記第１の制御アクセスコマンドまたは前記第２の制御アクセスコマンドの読み出し要求に対応する前記記憶セルからの２つのＭビットの読み出しデータを２サイクルの期間前記データ入出力バスに対して出力し、
    前記読み出しバースト長信号が１バースト長であり、かつ、前記第１の制御アクセスコマンドと前記第２の制御アクセスコマンドとがともに読み出し要求を示すコマンドである場合には、前記第１の制御アクセスコマンドと前記第２の制御アクセスコマンドのそれぞれの読み出し要求に対応する前記記憶セルからの２つのＭビットの読み出しデータを２サイクルの期間前記データ入出力バスに対して出力する、
    ことを特徴とする、前記アクセス入力と前記読み出しバースト長フラグとにより読み出し動作のバースト長を動的に切り替えるメモリ制御回路。

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