JP4846306B2 - 半導体記憶装置及びそれを用いた半導体集積回路システム並びに半導体記憶装置の制御方法 - Google Patents
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Description
また、制御部33は、例えば複数の演算結果データを連続して出力する際の出力順序の設定や、読出しコマンドの受付時点から所定クロック数(例えば、1、2、又は3クロック分)だけ遅延させてデータを出力させるレイテンシ(Latency)を設定することができるようになっている。
このように、本動作タイミングでは、クロック信号CLKに同期して予め定められたバースト長(本例では、バースト長=4)だけ連続して複数の入力データIDが入力される。
(付記1)
外部から入力データが入力されるデータ入力部と、
データを記憶する記憶部と、
前記入力データと、前記記憶部から読み出された読出しデータとで所定の演算処理を行う演算部と、
前記演算部で得られた演算結果データを前記外部へ出力するデータ出力部と
を有することを特徴とする半導体記憶装置。
(付記2)
付記1記載の半導体記憶装置において、
前記入力データに関連付けられた入力データ関連アドレスが入力されるアドレス入力部をさらに有すること
を特徴とする半導体記憶装置。
(付記3)
付記2記載の半導体記憶装置において、
前記読出しデータを前記記憶部から読み出す読出しアドレスの一部は、前記入力データ関連アドレスの当該一部と一致しないこと
を特徴とする半導体記憶装置。
(付記4)
付記3記載の半導体記憶装置において、
前記記憶部は、複数の論理メモリブロックで構成され、
前記複数の論理メモリブロックは、
前記入力データ関連アドレスの前記一部をブロック選択用アドレスとして選択され、前記入力データ関連アドレスで前記入力データを格納する第1のメモリブロックと、
前記読出しアドレスの前記一部をブロック選択用アドレスとして選択され、前記読出しアドレスで前記読出しデータを読み出す第2のメモリブロックと
を有することを特徴とする半導体記憶装置。
(付記5)
付記4記載の半導体記憶装置において、
前記第2のメモリブロックは、複数ビットの前記ブロック選択用アドレスを用いて複数選択されること
を特徴とする半導体記憶装置。
(付記6)
付記5記載の半導体記憶装置において、
前記演算部は、複数の前記第2のメモリブロックから読み出された複数の前記読出しデータのそれぞれと前記入力データとを演算して、それぞれの前記演算結果データを所定の順序で連続して出力すること
を特徴とする半導体記憶装置。
(付記7)
付記6記載の半導体記憶装置において、
前記演算部は、前記入力データを格納する前に前記第1のメモリブロックの前記入力データ関連アドレスから読み出された読出しデータと前記入力データとを前記演算処理すること
を特徴とする半導体記憶装置。
(付記8)
付記7記載の半導体記憶装置において、
前記演算部は、複数の前記第2のメモリブロックから読み出された複数の前記読出しデータと前記入力データとの演算結果データと、前記第1のメモリブロックから読み出された読出しデータと前記入力データとの演算結果データとを所定の順序で連続して出力すること
を特徴とする半導体記憶装置。
(付記9)
付記1乃至8のいずれか1項に記載の半導体記憶装置において、
前記演算部は、複数種類の演算処理が可能であること
を特徴とする半導体記憶装置。
(付記10)
付記9記載の半導体記憶装置において、
前記演算部は、装置を初期設定する初期設定コマンドに関連付けて前記アドレス入力部から入力された演算選択アドレスで前記複数種類の演算処理の一を指定すること
を特徴とする半導体記憶装置。
(付記11)
付記1乃至10のいずれか1項に記載の半導体記憶装置において、
前記演算部は、前記入力データとの演算をしないで前記読出しデータを出力する演算不処理を選択可能であること
を特徴とする半導体記憶装置。
(付記12)
付記11記載の半導体記憶装置において、
前記外部から入力された演算判定コマンドに基づいて、前記演算不処理を判定するコマンド判定部をさらに有すること
を特徴とする半導体記憶装置。
(付記13)
付記6又は8に記載の半導体記憶装置において、
前記第1のメモリブロック及び前記複数の第2のメモリブロックの活性化順序と、前記演算結果データの出力順序とを制御するメモリブロック制御部をさらに有すること
を特徴とする半導体記憶装置。
(付記14)
付記1乃至13のいずれか1項に記載の半導体記憶装置において、
前記データ出力部から出力する前記演算結果データの出力タイミングを制御する出力制御部と、
前記演算結果データの出力タイミングに同期するリファレンスクロック信号を出力するリファレンスクロック信号出力部と
をさらに有することを特徴とする半導体記憶装置。
(付記15)
付記1乃至14のいずれか1項に記載の半導体記憶装置において、
装置を初期設定する初期設定コマンドに関連付けて前記アドレス入力部から入力された出力制御アドレスに基づいて、前記データ出力部からの前記演算結果データの出力タイミングを遅延させる出力遅延制御部をさらに有すること
を特徴とする半導体記憶装置。
(付記16)
付記1乃至15のいずれか1項に記載の半導体記憶装置において、
装置を初期設定する初期設定コマンドに関連付けて前記アドレス入力部から入力された入力制御アドレスに基づいて、前記入力データの前記演算部への入力タイミングを遅延させる入力遅延指定部をさらに有すること
を特徴とする半導体記憶装置。
(付記17)
付記1乃至16のいずれか1項に記載の半導体記憶装置において、
前記データ入力部と前記データ出力部とを共通化させたデータ入出力部を有すること
を特徴とする半導体記憶装置。
(付記18)
演算部に演算処理をさせない演算不処理コマンドに関連付けて外部から入力された第1データを記憶部に記憶し、
前記演算部に所定の演算処理をさせる演算処理コマンドに関連付けられた第2データを前記外部から入力し、
前記演算処理コマンドに基づいて、前記第2データと、前記記憶部から読み出した前記第1データとの演算処理を前記演算部で実行し、
前記演算処理コマンドの入力時から所定時間経過後に、前記演算処理により得られた演算結果データを前記外部に出力すること
を特徴とする半導体記憶装置の制御方法。
(付記19)
付記18記載の半導体記憶装置の制御方法において、
前記演算不処理コマンド及び前記演算処理コマンドの入力に代えて、
所定の処理コマンドを入力し、
前記所定の処理コマンドに関連付けて外部から入力された第1データを記憶部に記憶し、
前記処理コマンドの入力から所定時間後に前記第2データを入力して、
前記第2データと前記第1データとの演算処理を前記演算部で実行すること
を特徴とする半導体記憶装置の制御方法。
(付記20)
基本情報と、前記基本情報と圧縮対象情報とから得られた解凍対象情報を用いて作成された指示情報とを圧縮して圧縮情報を作成し、前記圧縮情報から抽出された前記指示情報に基づいて作成された前記解凍対象情報を解凍して前記圧縮対象情報を復元する半導体集積回路システムにおいて、
演算不処理コマンドに関連付けて入力された前記圧縮対象情報と、演算処理コマンドに関連付けて入力された前記基本情報との演算処理による前記解凍対象情報の作成と、
前記圧縮情報から抽出されて演算不処理コマンドに関連付けて入力された前記解凍対象情報と、演算処理コマンドに関連付けて入力された前記基本情報との前記演算処理による前記圧縮対象情報の復元とに付記1乃至17のいずれか1項に記載の半導体記憶装置が用いられること
を特徴とする半導体集積回路システム。
2 双方向バスライン
3 記憶部
3a 第1のメモリブロック
3b、3c、3d 第2のメモリブロック
5 演算部
7 データ入力部
8 データ入力端子
9 入力データバッファ
13 データ出力部
12 データ入出力端子
14 データ出力端子
15 出力データドライバ
17、19 CMOSインバータ
21 データ入出力部
23a、23b、23c、23d デコーダ
25a、25b、25c、25d I/Oバッファ
27a、27b、27c、27d セレクタ
28 クロック信号入力端子
29 クロック入力部
30 クロックバッファ
31 コマンド入力部
33 制御部
33a 初期設定コマンド検出部
35 アドレス入力部
36 アドレス制御部
38 アドレス入力端子
37 アドレス指定部
39 入力アドレスバッファ
41 アドレスキー保持部
43 アドレス演算部
45 演算指定部
47 演算選択アドレス保持部
49 演算指定信号生成部
50 演算判定コマンド入力部
51 演算コマンド信号バッファ
52 演算コマンド信号入力端子
53 コマンド判定部
55 演算コマンド信号保持部
57 演算判定信号生成部
59 出力遅延制御回路
61 出力遅延指定部
63 出力制御アドレス保持部
65 出力遅延信号生成部
67 メモリブロック制御部
69 出力制御部
71 リファレンスクロック信号出力部
73 リファレンスクロック信号ドライバ
75 リファレンスクロック信号出力端子
77 入力遅延指定部
79 入力制御アドレス保持部
81 入力遅延信号生成部
83 入力遅延制御回路
87 圧縮対象情報
89 基本情報
91 解凍対象情報
93 指示情報
95 圧縮情報
AD 入力データ関連アドレス
BA ブロック選択用アドレス
CA セル選択アドレス
RA 読出しアドレス
ID 入力データ
OD 演算結果データ
RD 読出しデータ
Claims (6)
- 外部から入力データが入力されるデータ入力部と、
前記入力データに関連付けられた入力データ関連アドレスが入力されるアドレス入力部と、
複数の論理メモリブロックで構成されてデータを記憶する記憶部と、
前記入力データと、前記記憶部から読み出された読出しデータとで所定の演算処理を行う演算部と、
前記演算部で得られた演算結果データを前記外部へ出力するデータ出力部と
を有し、
前記読出しデータを前記記憶部から読み出す読出しアドレスの一部は、前記入力データ関連アドレスの当該一部と一致せず、
前記複数の論理メモリブロックは、
前記入力データ関連アドレスの前記一部をブロック選択用アドレスとして選択され、前記入力データ関連アドレスで前記入力データを格納する第1のメモリブロックと、
前記読出しアドレスの前記一部をブロック選択用アドレスとして選択され、前記読出しアドレスで前記読出しデータを読み出す第2のメモリブロックと
を有すること
を特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記第2のメモリブロックは、複数ビットの前記ブロック選択用アドレスを用いて複数選択されること
を特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記演算部は、複数の前記第2のメモリブロックから読み出された複数の前記読出しデータのそれぞれと前記入力データとを演算して、それぞれの前記演算結果データを所定の順序で連続して出力すること
を特徴とする半導体記憶装置。 - 請求項1乃至3のいずれか1項に記載の半導体記憶装置において、
前記演算部は、複数種類の演算処理が可能であること
を特徴とする半導体記憶装置。 - 請求項3記載の半導体記憶装置において、
前記第1のメモリブロック及び前記複数の第2のメモリブロックの活性化順序と、前記演算結果データの出力順序とを制御するメモリブロック制御部をさらに有すること
を特徴とする半導体記憶装置。 - 基本情報と、前記基本情報と圧縮対象情報とから得られた解凍対象情報を用いて作成された指示情報とを圧縮して圧縮情報を作成し、前記圧縮情報から抽出された前記指示情報に基づいて作成された前記解凍対象情報を解凍して前記圧縮対象情報を復元する半導体集積回路システムにおいて、
演算不処理コマンドに関連付けて入力された前記圧縮対象情報と、演算処理コマンドに関連付けて入力された前記基本情報との演算処理による前記解凍対象情報の作成と、
前記圧縮情報から抽出されて演算不処理コマンドに関連付けて入力された前記解凍対象情報と、演算処理コマンドに関連付けて入力された前記基本情報との前記演算処理による前記圧縮対象情報の復元とに請求項1乃至5のいずれか1項に記載の半導体記憶装置が用いられること
を特徴とする半導体集積回路システム。
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JPH07312080A (ja) | 半導体記憶装置 |
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