JPH07312080A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＲＡＭにおいて、高速にリードモディファ
イライトサイクルを実行する。 【構成】 指定された行アドレスに対応したワード線を
活性化させる行デコーダ２１と、この行デコーダ２１に
よって活性化されたワード線に接続されたメモリセルの
データを各ビット線にのせるメモリセルアレイ２０と、
各ビット線のデータを増幅するセンスアンプ２２と、読
みだしのために指定された列アドレスを書き込みのタイ
ミングまで記憶しておくコラム制御回路２７と、一端が
ビット線に接続され他端が読みだし線および書き込み線
にそれぞれ接続される読みだし用と書き込み用の２つの
トランスファゲートを各ビット線毎に有し指定された列
アドレスに対応したビット線のデータを読み出すと同時
にコラム制御回路２７に記憶されている他の列アドレス
に対応したビット線にデータを書き込む列デコーダ２３
とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はコンピュータグラフィ
ックス等に使用される半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】近年高速化するマイクロプロセッサやデ
ジタルシグナルプロセッサに対応するため、シンクロナ
スダイナミックランダムアクセスメモリ（以後、ＳＤＲ
ＡＭと略す）が製品化されつつある（例えば電子情報通
信学会１９９３年春期大会併催講演会ｐ１６〜ｐ２
０）。

【０００３】ＳＤＲＡＭはロウアクセスタイムやカラム
アクセスタイムは従来のダイナミックランダムアクセス
メモリとあまり変わらないが、パイプライン動作するこ
とで同一行アドレスのデータに対して高速にアクセスで
きるものである。

【０００４】

【発明が解決しようとする課題】コンピュータグラフィ
ックスにおいては、既に描画された結果を使用して新た
なデータを書き込む場合が非常に多い。例えば陰面処理
を行うゼットバッファアルゴリズム、半透明処理、ラス
ターオペレーション等である（“コンピュータディスプ
レイによる図形工学”、山口富士夫著、日刊工業社に詳
しい）。

【０００５】例えばゼットバッファアルゴリズムでは、
描画するアドレスから既に書き込まれている深さ方向の
データを読みだし、描画しようとしている深さ方向のデ
ータと比較し、もし描画しようとしているデータが深け
れば何もせず、逆であれば描画データを更新するととも
に、深さ方向のデータも新に更新する。コンピュータグ
ラフィックスでは半導体記憶装置と描画装置の間の転送
速度がボトルネックになりやすいため、同一アドレスに
対して読みだしおよび書き込み（以後、リードモディフ
ァイライトと呼ぶ）をより高速に行える半導体記憶装置
が望ましい。

【０００６】しかしながら、従来例で示すＳＤＲＡＭで
は、読みだしおよび書き込みのどちらか一方のサイクル
が連続して行われる場合は高速な転送速度を出すことが
可能であるが、リードモディファイライトサイクルを高
速に実行することはできない。この発明は上記問題点に
鑑み、コンピュータグラフィックス等でボトルネックに
なりやすいリードモディファイライトを高速に行える半
導体記憶装置を容易な構成で実現することを目的とす
る。

【０００７】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、行アドレスおよび列アドレスの指定によって
データの読み書きを行うもので、指定された行アドレス
に対応したワード線を活性化させる行デコーダと、この
行デコーダによって活性化されたワード線に接続された
メモリセルのデータを各ビット線にのせるメモリセルア
レイと、前記各ビット線のデータを増幅するセンスアン
プと、読みだしのために指定された列アドレスを書き込
みのタイミングまで記憶しておく列アドレス記憶手段
と、一端がビット線に接続され他端が読みだし線および
書き込み線にそれぞれ接続される読みだし用と書き込み
用の２つのトランスファゲートを各ビット線毎に有し前
記指定された列アドレスに対応したビット線のデータを
読み出すと同時に前記列アドレス記憶手段に記憶されて
いる他の列アドレスに対応したビット線にデータを書き
込む列デコーダとを備えている。

【０００８】請求項２記載の半導体記憶装置は、行アド
レスおよび列アドレスの指定によってデータの読み書き
を行うもので、指定された行アドレスに対応したワード
線を活性化させる行デコーダと、この行デコーダによっ
て活性化されたワード線に接続されたメモリセルのデー
タを各ビット線にのせるメモリセルアレイと、前記各ビ
ット線のデータを増幅するセンスアンプと、読みだし列
アドレスを順次一つずつ異なるように時系列的に発生す
るとともに書き込み列アドレスを前記読みだし列アドレ
スに対して一定の遅れを持たせた状態で発生するアドレ
ス発生手段と、一端がビット線に接続され他端が最下位
ビットが異なる列アドレスで異なる入出力線に接続され
た読みだし・書き込み共用の１つのトランスファゲート
を各ビット線毎に有し前記読みだし列アドレスに対応し
たビット線のデータを読み出すと同時に前記読みだし列
アドレスとは最下位ビットが異なる前記書き込み列アド
レスに対応したビット線にデータを書き込む列デコーダ
とを備えている。

【０００９】

【作用】請求項１記載の構成によれば、列デコーダに読
みだし用と書き込み用のトランスファゲートを設けると
ともに、外部から読みだしのために指定された列アドレ
スを書き込みのタイミングまで記憶することで、読みだ
し動作とその後の書き込み動作をパイプライン処理する
ことが可能となり、結果として任意の列アドレスに対し
てリードモディファイライトサイクルを高速に実行する
ことが可能である。

【００１０】請求項２記載の構成によれば、列デコーダ
に設けるトランスファゲートを従来例の半導体記憶装置
と同様にビット線毎に読みだし・書き込み共用の１個の
みとし、読みだし列アドレスを順次一つずつ異なるよう
に時系列的に発生するとともに書き込み列アドレスを読
みだし列アドレスに対して一定の遅れを持たせた状態で
発生するようにし、読みだし列アドレスに対応したビッ
ト線のデータを読み出すと同時に読みだし列アドレスと
は最下位ビットが異なる書き込み列アドレスに対応した
ビット線にデータを書き込むようにすることで、連続す
る列アドレスに対してリードモディファイライトサイク
ルを高速に実行することが可能となり、チップ面積の増
加を削減することが可能になる。

【００１１】

【実施例】以下この発明の実施例の半導体記憶装置につ
いて、図面を参照しながら説明する。 〔第１の実施例〕図１はこの発明の第１の実施例におけ
る半導体記憶装置の列デコーダの回路図である。図１に
おいて、９，１１は正論理および負論理のビット線１，
２のデータを、読みだし選択線３が選択されているとき
に正論理および負論理の読みだし線１３，１４に接続す
る読みだし用のトランスファゲート（データ読みだし選
択手段）となるトランジスタである。

【００１２】１０，１２は正論理および負論理の書き込
み線１５，１６のデータを、書き込み選択線４が選択さ
れているときに正論理および負論理のビット線１，２に
接続する書き込み用のトランスファゲート（データ書き
込み選択手段）となるトランジスタである。ビット線
１，２，読みだし選択線３、書き込み選択線４、トラン
ジスタ９〜１２により、１ビット列デコーダ５を構成
し、複数の１ビット列デコーダ５〜８により列デコーダ
を構成している。

【００１３】上記の列デコーダは、一端がビット線１，
２に接続され他端が読みだし線１３，１４および書き込
み線１５，１６にそれぞれ接続される読みだし用と書き
込み用の２つのトランスファゲート、つまりトランジス
タ９〜１２を各ビット線毎に有し前記指定された列アド
レスに対応したビット線１，２のデータを読み出すと同
時に列アドレス記憶手段（後述のコラム制御回路内に設
けられる）に記憶されている他の列アドレスに対応した
ビット線にデータを書き込む機能を有する。

【００１４】図２はこの発明の第１の実施例における半
導体記憶装置の全体を示すブロック図である。図２にお
いて、２４はアドレス入力端子２８から入力（指定）さ
れた入力アドレス３１のうちの行アドレスを一時記憶す
る手段となる行アドレスラッチである。２１は行アドレ
スラッチ２４の出力の行アドレスをデコードし１本のワ
ード線を選択して活性化させる手段となる行デコーダで
ある。

【００１５】２０は指定されたワード線上に記憶してい
るデータを複数の各ビット線に接続する手段を有するメ
モリセルアレイである。２２はメモリセルアレイ２０の
各ビット線上のデータを増幅する手段となるセンスアン
プである。２３は列デコーダで図１にその内部回路を示
しており、上記したとおりデータの読みだしおよび書き
込みを行う。

【００１６】２５は列デコーダ２３によって読みだし線
１３，１４のデータを一時記憶し、データ出力端子２９
に出力する記憶手段となる出力ラッチである。２６はデ
ータ入力端子３０から入力されるデータを一時記憶し書
き込み線１５，１６に出力する手段となる入力ラッチで
ある。２７はアドレス端子２８からの入力アドレス３１
を記憶し列デコーダ２３に対して読みだし選択列アドレ
ス３２および書き込み選択列アドレス３３を出力する手
段を持つコラム制御回路であり、特許請求の範囲におけ
る読みだしのために指定された列アドレスを書き込みの
タイミングまで記憶しておく列アドレス記憶手段の機能
を有する。なお、図を簡単にするため外部からの制御信
号、タイミング発生回路、内部制御信号は省略してい
る。

【００１７】図３はこの発明の第１の実施例におけるコ
ラム制御回路２７の内部回路を示している。図３におい
て、４３は読みだしおよびリードモディファイライト時
に、入力アドレス３１の値を一時記憶し、読みだし選択
列アドレス３２を出力する手段となるレジスタである。
４４はレジスタ４３の出力を３クロック遅れで出力する
手段となるシフトレジスタである。

【００１８】４５は書き込み時は入力アドレス３１の値
を記憶し、リードモディファイライト時はシフトレジス
タ４４の出力を記憶し、記憶した列アドレスを書き込み
選択列アドレス３３として出力するレジスタである。同
様に内部制御信号は省略している。以上のように構成さ
れた半導体記憶装置について、以下図１、図２、図３、
図４を用いてその動作を説明する。図４はこの発明の第
１の実施例における半導体記憶装置のリードモディファ
イライトサイクルのタイミングを示すものであって、以
下このタイミング図に従って説明する。

【００１９】Ｔ１のタイミングで行アドレスが入力され
ると、この行アドレスが行アドレスラッチ２４に記憶さ
れ、行デコーダ２１に与えられる。行デコーダ２１は指
定された行アドレスからメモリセルアレイ２０の１本の
ワード線を選択し活性化する。ワード線が活性化される
ことでメモリセルアレイ２０は選択された同一行アドレ
スのメモリセルのデータ値を各ビット線にのせる。セン
スアンプ２２は各ビット線のデータを増幅する。

【００２０】Ｔ４のタイミングで列アドレス“１”が入
力されると、リードモディファイライトサイクルである
ので、コラム選択回路２７内部のレジスタ４３に列アド
レスが記憶され、読みだし選択列アドレス３２として出
力される。この結果、列デコーダ２３により１本の読み
だし選択線が活性化される。本例では１ビット列デコー
ダ５が選択され、読みだし選択線３が活性化されるとす
る。読みだし選択線３が活性化されると、トランジスタ
９および１１が導通状態となりビット線１，２のデータ
を読みだし線１３，１４に出力する。

【００２１】Ｔ５のタイミングで読みだし線１３，１４
の列アドレス“１”に対応した読みだしデータを出力ラ
ッチ２５に記憶し、データ出力端子２９より出力する。
またコラム制御回路２７のシフトレジスタ４４は内部の
データをシフトし、レジスタ４３の値（列アドレス
“１”）を記憶するとともに、前回同様レジスタ４３に
次の列アドレス（列アドレス“２”）を一時記憶し、読
みだし選択列アドレス３２に新たな列アドレスを出力
し、以後同様に振る舞う。

【００２２】Ｔ８のタイミングで読みだし線１３，１４
の列アドレス“４”に対応した読みだしデータを出力ラ
ッチ２５に記憶し、データ出力端子２９より出力すると
ともに、入力ラッチ２６にデータ入力端子３０の列アド
レス“１”に対応した書き込みデータを一時記憶する。
また同様に、コラム制御回路２７のシフトレジスタ４４
は内部のデータをシフトし、レジスタ４３の値を記憶す
る。レジスタ４５はリードモディファイライトサイクル
なので、シフトレジスタ４４からの出力（列アドレス
“１”）を記憶し、書き込み選択列アドレス３３として
出力する。この結果、列デコーダ２３により１本の書き
込み選択線が活性化される。ここでは、１ビット列デコ
ーダ５が選択され、書き込み選択線４が活性化される。
書き込み選択線４が活性化されると、トランジスタ１０
および１２が導通状態となり、書き込み線１５，１６の
データをビット線１，２に出力する。また同様に、コラ
ム制御回路２７のレジスタ４３に次の列アドレスを一時
記憶し（列アドレス“５”）、読みだし選択列アドレス
３２に新たな列アドレスを出力する。

【００２３】以後列アドレスを変えながら順次アクセス
することでリードモディファイライトサイクルをパイプ
ライン処理で高速に行うことができる。以上のように、
この実施例によれば、外部制御装置から指定される列ア
ドレスをリードモディファイライトサイクル時にメモリ
セルアレイに書き込むタイミングまで記憶しておくよう
にし、異なる列アドレスのメモリセルアレイに対して同
時に読みだしおよび書き込み構成とすることにより、外
部制御装置から指定される任意の列アドレスに対してパ
イプライン処理で高速にリードモディファイライトサイ
クルを実行することができる。

【００２４】〔第２の実施例〕第１の実施例に示す半導
体記憶装置では外部制御装置から任意に列アドレスを設
定することが可能であるが、１ビット列デコーダに含ま
れるトランジスタ、つまりトランスファゲートは４個と
従来例の２倍必要である。これによるチップサイズの増
加は消費電力、アクセス速度、歩留まり等の課題を引き
起こす。一方、画像処理を行う場合、連続した列アドレ
スに順次アクセスする場合が非常に多い。第２の実施例
は、このような場合に適用できるもので、連続した列ア
ドレスに順次リードモディファイライトを高速に実行す
ることができ、チップサイズの小さな半導体記憶装置を
実現できるものである。以下図面を参照しながら説明す
る。

【００２５】図５はこの発明の第２の実施例における半
導体記憶装置の列デコーダの回路図である。図５におい
て、６３，６４は正論理および負論理の奇数ビット線５
０，５２のデータを、奇数選択線５１が選択されている
ときに正論理および負論理の奇数ＩＯ（入出力）線５
６，５７に接続する読みだし・書き込み共用のトランス
ファゲート（データ選択手段）となるトランジスタであ
る。

【００２６】６５，６６は正論理および負論理の偶数ビ
ット線５３，５５のデータを、偶数選択線５４が選択さ
れているときに正論理および負論理の偶数ＩＯ線５８，
５９に接続する読みだし・書き込み共用のトランスファ
ゲート（データ選択手段）となるトランジスタである。
奇数ビット線５０，５２，偶数ビット線５３，５５，奇
数選択線５１，偶数選択線５４，トランジスタ６３〜６
６により、２ビット列デコーダ６０を構成し、複数の２
ビット列デコーダ６０〜６２により列デコーダを構成し
ている。本例では、列アドレスの最下位ビットが０のと
き偶数選択線が選択され、最下位ビットが１の時奇数選
択線が選択される。

【００２７】上記の列デコーダは、一端がビット線５
０，５２または５３，５５に接続され他端が最下位ビッ
トが異なる列アドレスで異なる入出力線５６，５７また
は５８，５９に接続された読みだし・書き込み共用の１
つのトランスファゲートであるトランジスタ６３，６４
または６５，６６を各ビット線５０，５２または５３，
５５毎に有し読みだし列アドレスに対応したビット線５
０，５２または５３，５５のデータを読み出すと同時に
読みだし列アドレスとは最下位ビットが異なる書き込み
列アドレスに対応したビット線５０，５２または５３，
５５にデータを書き込む構成となっている。

【００２８】図６はこの発明の第２の実施例における半
導体記憶装置の全体を示すブロック図である。図６にお
いてその構成要素が図２における構成要素と同じものに
ついては同一番号を付し説明を省略する。８１は列デコ
ーダで図５にその内部回路を示しているように、データ
の読みだしおよび書き込みの機能を有する。

【００２９】８２は列デコーダ８１によって奇数ＩＯ線
５６，５７または偶数ＩＯ線５８，５９のデータを一時
記憶し、データ出力端子２９に出力する記憶手段となる
出力ラッチである。奇数ＩＯ線５６，５７の値を記憶す
るか、偶数ＩＯ線５８，５９の値を記憶するかは、後述
するカウンタ７０の出力の最下位ビットの値によって決
定し、最下位ビットの値が“０”の時は偶数ＩＯ線５
８，５９が、最下位ビットの値が“１”の時は奇数ＩＯ
線５６，５７が選択される。

【００３０】８３はデータ入力端子３０から入力される
データを一時記憶し奇数ＩＯ線５６，５７または偶数Ｉ
Ｏ線５８，５９に出力する手段となる入力ラッチであ
る。奇数ＩＯ線５６，５７に出力するか、偶数ＩＯ線５
８，５９に出力するかは後述するカウンタ７０の出力の
最下位ビットの値によって決定し、最下位ビットの値が
“１”の時は偶数ＩＯ線５８，５９が、最下位ビットの
値が“０”の時は奇数ＩＯ線５６，５７が選択される。

【００３１】８０はアドレス端子２８からの入力アドレ
ス３１を記憶し列デコーダ８１に対して奇数選択列アド
レス７３および偶数選択列アドレス７４を出力する手段
を持つコラム制御回路であり、読みだし列アドレスを順
次一つずつ異なるように時系列的に発生するとともに書
き込み列アドレスを読みだし列アドレスに対して一定の
遅れを持たせた状態で発生するアドレス発生手段の機能
を有している。コラム制御回路８０の内部回路を図７に
示す。なお、図を簡単にするため外部からの制御信号、
タイミング発生回路、内部制御信号は省略している。

【００３２】図７はこの発明の第２の実施例におけるコ
ラム制御回路８０の内部回路を示している。図７におい
て、７０は入力アドレス３１の値を記憶し、順次入力ア
ドレス３１から列アドレスをクロックに応じて１ずつイ
ンクリメントする手段となるカウンタである。７１はカ
ウンタ７０の値から例えば４を減じた値を出力する手段
となる減算器である。

【００３３】７２はカウンタ７０の出力の最下位ビット
( 以後、ＬＳＢと略す) の値が“０”のときカウンタ７
０の出力の最下位ビットを除いた値（１ビット右にシフ
トした値）を偶数選択列アドレスに出力し、減算器７１
の出力のＬＳＢを除いた値を奇数選択列アドレスに出力
し、ＬＳＢの値が“１”の時は逆に出力する選択回路で
ある。なお、図を簡単にするため内部制御信号は省略し
ている。

【００３４】以上のように構成された半導体記憶装置に
ついて、以下図５、図６、図７および図８を用いてその
動作を説明する。図８はこの発明の第２の実施例におけ
る半導体記憶装置のリードモディファイライトサイクル
のタイミングを示すものであって、以下このタイミング
図に従って説明する。Ｕ１のタイミングで第１の実施例
と同様に行アドレスが入力されると、選択された同一行
アドレスのメモリセル２０のデータ値をセンスアンプ２
２は各ビット線のデータを増幅する。

【００３５】Ｕ４のタイミングで列アドレス（列アドレ
ス“１”）が入力されると、コラム制御回路８０のカウ
ンタ７０に（列アドレス“１”）記憶される。ＬＳＢが
“１”なので、選択回路７２は奇数選択列アドレス７３
にカウンタ７０の出力からＬＳＢを除いた値“０”が出
力される。列デコーダ８１により１本の奇数選択線が活
性化される。本例では２ビット列デコーダ６０が選択さ
れ、奇数選択線５１が活性化されるとする。奇数選択線
５１が活性化されると、トランジスタ６３および６４が
導通状態となり、奇数ビット線５０，５２の値が奇数Ｉ
Ｏ線５６，５７に出力する。つまり、読みだしが行われ
る。

【００３６】Ｕ５のタイミングで奇数ＩＯ線５６，５７
の列アドレス“１”に対応した読みだしデータを出力ラ
ッチ８２に記憶しデータ出力端子２９より出力する。ま
たコラム制御回路８０のカウンタ７０は値をインクリメ
ントして値“２”を新たな列アドレスとして出力する。
ＬＳＢが“０”であるので、選択回路７２は偶数選択列
アドレス７４にカウンタ７０の出力からＬＳＢを除いた
値“１”が出力され、以後同様に振る舞う。

【００３７】Ｕ９のタイミングで奇数ＩＯ線５６，５７
の列アドレス“５”に対応した読みだしデータを出力ラ
ッチ８２に記憶しデータ出力端子２９より出力するとと
もに、入力ラッチ８３にデータ入力端子３０の列アドレ
ス“１”に対応した書き込みデータを一時記憶する。ま
た同様に、コラム制御回路８０のカウンタ７０は１イン
クリメントされ値“６”を出力する。このとき、ＬＳＢ
が“０”であるので、選択回路７２は偶数選択列アドレ
ス７４に値“３”を出力し、奇数選択列アドレス７３に
減算器７１からの出力として値“０”を出力する。列デ
コーダ８１により１本の奇数選択線と偶数選択線が活性
化される。奇数選択線は２ビット列デコーダ６０が選択
され、奇数選択線５１が活性化される。奇数選択線５１
が活性化されるとトランジスタ６３および６４が導通状
態となり入力ラッチ８３の出力が奇数ビット線５０，５
２に書き込まれる。

【００３８】以後列アドレスを変えながら順次アクセス
することでリードモディファイライトサイクルをパイプ
ライン処理で高速に行うことができる。以上のように、
この実施例によれば、読みだし列アドレスを順次一つず
つ異なるように時系列的に発生するとともに書き込み列
アドレスを読みだし列アドレスに対して一定の遅れを持
たせた状態で発生するとともに、最下位ビットが異なる
２つの列アドレスに対して同時に読みだしおよび書き込
みを行う構成とすることにより、連続する列アドレスに
対してパイプライン処理で高速にリードモディファイラ
イトサイクルを実行し、かつ列デコーダのチップ面積の
増加を抑えることが可能となる。

【００３９】なお、第２の実施例では、書き込み選択列
アドレスの発生に演算手段を用いたが、第１の実施例と
同様に読みだし選択列アドレスを記憶する手段を用いて
も同様の効果が得られる。またデータ入力端子を別途設
けているが、ページサイクル中は使用しないアドレス入
力端子をデータの入力に用いても同様な効果が得られ
る。

【００４０】

【発明の効果】請求項１記載の半導体記憶装置によれ
ば、列デコーダに読みだし用と書き込み用のトランスフ
ァゲートを設けるとともに、外部から読みだしのために
指定された列アドレスを書き込みのタイミングまで記憶
することで、読みだし動作とその後の書き込み動作をパ
イプライン処理することが可能となり、結果として任意
の列アドレスに対してリードモディファイライトサイク
ルを高速に実行することが可能である。

【００４１】請求項２記載の半導体記憶装置によれば、
列デコーダに設けるトランスファゲートを従来例の半導
体記憶装置と同様にビット線毎に読みだし・書き込み共
用の１個のみとし、読みだし列アドレスを順次一つずつ
異なるように時系列的に発生するとともに書き込み列ア
ドレスを読みだし列アドレスに対して一定の遅れを持た
せた状態で発生するようにし、読みだし列アドレスに対
応したビット線のデータを読み出すと同時に読みだし列
アドレスとは最下位ビットが異なる書き込み列アドレス
に対応したビット線にデータを書き込むようにすること
で、連続する列アドレスに対してリードモディファイラ
イトサイクルを高速に実行することが可能となり、チッ
プ面積の増加を削減することが可能になる。

【図面の簡単な説明】

【図１】この発明の第１の実施例の半導体記憶装置の列
デコーダのブロック図である。

【図２】この発明の第１の実施例の半導体記憶装置のブ
ロック図である。

【図３】この発明の第１の実施例の半導体記憶装置のコ
ラム制御回路の回路図である。

【図４】この発明の第１の実施例の半導体記憶装置のタ
イミング図である。

【図５】この発明の第２の実施例の半導体記憶装置の列
デコーダのブロック図である。

【図６】この発明の第２の実施例の半導体記憶装置のブ
ロック図である。

【図７】この発明の第２の実施例の半導体記憶装置のコ
ラム制御回路の回路図である。

【図８】この発明の第２の実施例の半導体記憶装置のタ
イミング図である。

【符号の説明】

２０ メモリセルアレイ ２１ 行デコーダ ２２ センスアンプ ２３，８１ 列デコーダ ２４ 行アドレスラッチ ２５，８２ 出力ラッチ ２６，８３ 入力ラッチ ２７，８０ コラム制御回路 ４３，４５ レジスタ ４４ シフトレジスタ ７０ カウンタ ７１ 減算器 ７２ 選択回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 行アドレスおよび列アドレスの指定によ
   ってデータの読み書きを行う半導体記憶装置であって、 指定された行アドレスに対応したワード線を活性化させ
   る行デコーダと、この行デコーダによって活性化された
   ワード線に接続されたメモリセルのデータを各ビット線
   にのせるメモリセルアレイと、前記各ビット線のデータ
   を増幅するセンスアンプと、読みだしのために指定され
   た列アドレスを書き込みのタイミングまで記憶しておく
   列アドレス記憶手段と、一端がビット線に接続され他端
   が読みだし線および書き込み線にそれぞれ接続される読
   みだし用と書き込み用の２つのトランスファゲートを各
   ビット線毎に有し前記指定された列アドレスに対応した
   ビット線のデータを読み出すと同時に前記列アドレス記
   憶手段に記憶されている他の列アドレスに対応したビッ
   ト線にデータを書き込む列デコーダとを備えた半導体記
   憶装置。
2. 【請求項２】 行アドレスおよび列アドレスの指定によ
   ってデータの読み書きを行う半導体記憶装置であって、 指定された行アドレスに対応したワード線を活性化させ
   る行デコーダと、この行デコーダによって活性化された
   ワード線に接続されたメモリセルのデータを各ビット線
   にのせるメモリセルアレイと、前記各ビット線のデータ
   を増幅するセンスアンプと、読みだし列アドレスを順次
   一つずつ異なるように時系列的に発生するとともに書き
   込み列アドレスを前記読みだし列アドレスに対して一定
   の遅れを持たせた状態で発生するアドレス発生手段と、
   一端がビット線に接続され他端が最下位ビットが異なる
   列アドレスで異なる入出力線に接続された読みだし・書
   き込み共用の１つのトランスファゲートを各ビット線毎
   に有し前記読みだし列アドレスに対応したビット線のデ
   ータを読み出すと同時に前記読みだし列アドレスとは最
   下位ビットが異なる前記書き込み列アドレスに対応した
   ビット線にデータを書き込む列デコーダとを備えた半導
   体記憶装置。