JPH0863975A - スタティックｒａｍおよびこのスタティックｒａｍを有する処理装置 - Google Patents

スタティックｒａｍおよびこのスタティックｒａｍを有する処理装置

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JPH0863975A
JPH0863975A JP6200619A JP20061994A JPH0863975A JP H0863975 A JPH0863975 A JP H0863975A JP 6200619 A JP6200619 A JP 6200619A JP 20061994 A JP20061994 A JP 20061994A JP H0863975 A JPH0863975 A JP H0863975A
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static
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line
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JP6200619A
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Kengou Kasaminakami
賢剛 笠水上
Takuya Kokuryo
琢也 國領
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Fujitsu Ltd
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Abstract

(57)【要約】 【目的】 本発明は、ビットラインをプリチャージ／デ
ィスチャージするダイナミック回路を使用したＳＲＡＭ
およびこのＳＲＡＭを有する処理装置で、特にキャッシ
ュメモリシステムのタグＲＡＭ回路に代表される連想記
憶回路に用いて好適なものに関し、組合せ論理回路のよ
り高速な動作を可能にして、スループットの向上をはか
るとともに、データ出力線に対するゲート数や配線の負
荷を軽減することを目的とする。 【構成】 リードアクセス時に差動アンプ３を通じてレ
ベル保持された信号をスタティック出力として出力する
第１出力線５と、リードアクセス時に差動アンプ３の正
相ビットラインまたは反転相ビットラインの少なくとも
一方の状態をダイナミック出力として出力する第２出力
線６とをＳＲＡＭ１にそなえ、このようなＳＲＡＭ１の
第２出力線６に組合せ論理回路を接続するように構成す
る。

Description

【発明の詳細な説明】
【０００１】（目次） 産業上の利用分野 従来の技術（図１３，図１４） 発明が解決しようとする課題 課題を解決するための手段（図１〜図４） 作用（図１〜図４） 実施例 （ａ）本実施例のスタティックＲＡＭの説明（図５） （ｂ）第１実施例の説明（図６〜図８） （ｃ）第２実施例の説明（図９，図１０） （ｄ）第３実施例の説明（図１１，図１２） 発明の効果
【０００２】
【産業上の利用分野】本発明は、ビットラインをプリチ
ャージ／ディスチャージするダイナミック回路を使用し
たスタティックＲＡＭ（ＳＲＡＭ）およびこのスタティ
ックＲＡＭを有する処理装置に関し、特に、ダイレクト
マッピング方式やセットアソシアティブマッピング方式
等のキャッシュメモリシステムのタグＲＡＭ回路に代表
される連想記憶回路に用いて好適なものに関する。
【０００３】
【従来の技術】図１３は一般的なスタティックＲＡＭを
有する処理装置を示すブロック図で、この図１３に示す
処理装置では、２組のスタティックＲＡＭ（以下、ＳＲ
ＡＭと呼ぶ場合もある）５０Ａ，５０Ｂがそなえられて
いる。各ＳＲＡＭ５０Ａ，５０Ｂはｎビット×ｍエント
リのもので、ここでは、ビットラインをプリチャージ／
ディスチャージするダイナミック回路を使用したものが
示されている。
【０００４】また、図１３において、５１Ａ，５１Ｂは
それぞれクロックに応じてＳＲＡＭ５０Ａ，５０Ｂに書
き込むデータdi〔０：ｎ〕を取り込んで一時的に格納し
そのデータdi〔０：ｎ〕を出力するフリップフロップ
（ＦＦ）、５２Ａ，５２ＢはそれぞれＳＲＡＭ５０Ａ，
５０Ｂ用のデコーダ（ＤＥＣ）、５３Ａ，５３Ｂはそれ
ぞれクロックに応じてＳＲＡＭ５０Ａ，５０Ｂから出力
されたデータdo〔０：ｎ〕を取り込んで一時的に格納し
そのデータdo〔０：ｎ〕を出力するフリップフロップ
（ＦＦ）である。
【０００５】さらに、５４Ａ，５４ＢはそれぞれＳＲＡ
Ｍ５０Ａ，５０Ｂから出力されるデータのパリティチェ
ックを行なうパリティチェック回路（ＰＣＨＫ）、５５
は２つのＳＲＡＭ５０Ａ，５０Ｂから出力されたデータ
が一致するか否かを比較する比較回路（ＣＭＰ）、５６
Ａ，５６Ｂはそれぞれクロックに応じてパリティチェッ
ク回路５４Ａ，５４Ｂからのパリティチェック結果pchk
を取り込んで一時的に格納しそのパリティチェック結果
pchkを出力するフリップフロップ（ＦＦ）、５７はクロ
ックに応じて比較回路５５からの比較結果（アクティブ
ロー）を取り込んで一時的に格納しその比較結果を出力
するフリップフロップ（ＦＦ）である。また、５８は反
転回路で、この反転回路５８は、各ＳＲＡＭ５０Ａ，５
０Ｂにおけるビットラインをプリチャージするためのア
クティブローのプリチャージ信号を反転して各ＳＲＡＭ
５０Ａ，５０Ｂへ入力するものである。ＳＲＡＭ５０
Ａ，５０Ｂとそれ以外の部分とではプリチャージ期間が
半周期だけずれている。
【０００６】そして、従来、ＳＲＡＭ５０Ａ，５０Ｂが
ダイナミック回路を用いているか否かに関わらず、その
出力としては、レベル保持されたスタティックな出力の
みが常に用いられている。また、図１３により上述した
装置は、例えば、ダイレクトマッピング方式のキャッシ
ュメモリ（図示せず）におけるタグのチェック、つま
り、要求アドレスのデータがキャッシュメモリに格納さ
れているか否か（ヒット／ミス）を判定するために用い
られる。例えば、ＳＲＡＭ５０Ａにキャッシュメモリの
タグ情報（キャッシュメモリに格納されているデータの
アドレス情報の一部）を格納し、ＳＲＡＭ５０Ｂには要
求アドレスの物理アドレスが格納される。即ち、ＳＲＡ
Ｍ５０Ｂは、アドレス変換バッファ（ＴＬＢ：Translat
ion Look-aside Buffer)の物理アドレス格納部として機
能するものである。
【０００７】そして、ＳＲＡＭ５０Ａ，５０Ｂからの出
力時に、それぞれパリティチェック回路５４Ａ，５４Ｂ
によりパリティチェックを行なうとともに、これらのＳ
ＲＡＭ５０Ａ，５０Ｂからのアドレス情報を比較回路５
５で比較し、一致した場合にキャッシュヒットであると
し、そのヒット信号を出力して、フリップフロップ５３
Ａ，５３Ｂに格納されたＳＲＡＭ５０Ａもしくは５０Ｂ
からのアドレス情報に基づきキャッシュメモリへの読出
アクセスを行なっている。
【０００８】このような動作のタイミングを図１４に示
す。図１４に示すように、クロックclk が立ち上がるタ
イミングＴ１で、ＳＲＡＭ５０Ａ，５０Ｂがリードアク
セスを受けると、次のタイミングＴ２で、そのリードア
クセスに対応するデータ（アドレス情報）がＳＲＡＭ５
０Ａ，５０Ｂから出力される。そして、タイミングＴ３
で比較回路５５によりＳＲＡＭ５０Ａ，５０Ｂからのデ
ータ出力の比較が行なわれ、その比較結果cmp はフリッ
プフロップ５７に格納され、次にクロックが立ち上がる
タイミングＴ４で、フリップフロップ５７から比較結果
がキャッシュヒット／ミス情報として出力される。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＳＲＡＭ５０Ａ，５０Ｂを有する処理装置で
は、ＳＲＡＭ５０Ａ，５０Ｂがダイナミック回路を用い
ているか否かに関わらず、その出力が、レベル保持され
たスタティックな出力のみであるため、ＲＡＭセルから
読み出されたデータがセンスアンプ（差動アンプ）およ
びレベル保持回路を通じて現れるまでの遅延時間によ
り、その出力を受け取る回路（パリティチェック回路５
４Ａ，５４Ｂや比較回路５５）の伝搬遅延時間／セット
アップ時間およびゲート段数の制約は厳しいものになる
という課題があった。
【００１０】また、従来のＳＲＡＭ５０Ａ，５０Ｂで
は、レベル保持された１系統の出力線（図１３のdo
〔０：ｎ〕）しか存在しないため、その出力線に接続さ
れるゲート数や配線の負荷が多くなり、遅延時間の増大
を招き、クロックサイクルが短く高速な動作を要求され
るシステムになるほど、タイミングが厳しくなる傾向に
ある。
【００１１】本発明は、このような課題に鑑み創案され
たもので、組合せ論理回路のより高速な動作を可能にし
て、スループットの向上をはかるとともに、データ出力
線に対するゲート数や配線の負荷を軽減できるようにし
た、スタティックＲＡＭおよびこのスタティックＲＡＭ
を有する処理装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】図１は第１の発明の原理
ブロック図で、この図１において、１は本発明のスタテ
ィックＲＡＭで、このスタティックＲＡＭ１は、ビット
ラインをプリチャージ／ディスチャージするダイナミッ
ク回路で構成されるもので、ＲＡＭセル２，差動アンプ
３，レベル保持回路４を有している。
【００１３】ここで、差動アンプ３は、ＲＡＭセル２か
らの読み出された信号を増幅するものであり、レベル保
持回路４は、差動アンプ３により増幅された信号のレベ
ルを保持するためのものである。そして、本発明のスタ
ティックＲＡＭ１には、リードアクセス時に差動アンプ
３を通じてレベル保持された信号（レベル保持回路４の
出力）をスタティック出力として出力する第１出力線５
と、リードアクセス時に差動アンプ３の正相ビットライ
ンまたは反転相ビットラインの少なくとも一方の状態
（差動アンプ３の出力）をダイナミック出力として出力
する第２出力線６とがそなえられている（請求項１）。
【００１４】図２は第２の発明の原理ブロック図で、こ
の図２においては、図１により説明した第１出力線５お
よび第２出力線６を有するスタティックＲＡＭ１と、こ
のスタティックＲＡＭ１から出力されるデータのパリテ
ィチェックを行なうパリティチェック回路７とがそなえ
られている。そして、パリティチェック回路７が、スタ
ティックＲＡＭ１の第２出力線６に接続され、この第２
出力線６からのダイナミック出力を用いてパリティチェ
ックを行なうようになっている（請求項２）。
【００１５】図３は第３の発明の原理ブロック図で、こ
の図３においては、図１により説明した第１出力線５お
よび第２出力線６を有するスタティックＲＡＭ１が少な
くとも２つそなえられるとともに、これらのスタティッ
クＲＡＭ１から出力されるデータの比較を行なう比較回
路８がそなえられている。そして、比較回路８が、各ス
タティックＲＡＭ１の第２出力線６に接続され、この第
２出力線６からのダイナミック出力を用いてデータ比較
を行なうようになっている（請求項３）。
【００１６】このとき、図２により説明したものと同様
に、各スタティックＲＡＭ１から出力されるデータのパ
リティチェックを行なうパリティチェック回路７をそな
え、このパリティチェック回路７が、各スタティックＲ
ＡＭ１の第２出力線６に接続され、この第２出力線６か
らのダイナミック出力を用いてパリティチェックを行な
うように構成してもよい（請求項４）。
【００１７】図４は第４の発明の原理ブロック図で、こ
の図４においては、図１により説明した第１出力線５お
よび第２出力線６を有するスタティックＲＡＭ１がそな
えられ、その第１出力線５に順序論理回路９が接続され
るとともに、その第２出力線６に組合せ論理回路１０が
接続されている（請求項５）。
【００１８】
【作用】図１により上述した第１の発明のスタティック
ＲＡＭ１では、リードアクセス時に、差動アンプ３を通
じてレベル保持回路４によりレベル保持された信号がス
タティック出力として第１出力線５から出力されると同
時に、差動アンプ３の正相ビットラインまたは反転相ビ
ットラインの少なくとも一方の状態がダイナミック出力
として第２出力線６から出力される。
【００１９】従って、スタティックＲＡＭ１の第２出力
線６からのダイナミック出力を用いた各種処理を実行す
ることができる。ダイナミック出力は、レベル保持回路
４にラッチされてから出力される時間分だけ、スタティ
ック出力よりも早いタイミングで出力されるので、第２
出力線６に、ダイナミック回路で構成した組合せ論理回
路を接続することにより、この組合せ論理回路を高速に
動作させることができる（請求項１）。
【００２０】図２により上述したスタティックＲＡＭ１
を有する第２の発明の処理装置では、パリティチェック
回路７により、スタティックＲＡＭ１の第２出力線６か
らのダイナミック出力を用いてパリティチェックが行な
われるので、第１出力線５からスタティック出力を出力
するよりも早く、パリティチェック回路７によるパリテ
ィチェック処理を実行することが可能になる（請求項
２）。
【００２１】図３により上述した複数のスタティックＲ
ＡＭ１を有する第３の発明の処理装置では、比較回路８
により、各スタティックＲＡＭ１の第２出力線６からの
ダイナミック出力を用いてデータ比較が行なわれるの
で、第１出力線５からスタティック出力を出力するより
も早く、比較回路８による比較処理を実行することが可
能になる（請求項３）。
【００２２】このとき、図２に示した処理装置と同様
に、パリティチェック回路７により、スタティックＲＡ
Ｍ１の第２出力線６からのダイナミック出力を用いてパ
リティチェックを行なうことで、第１出力線５からスタ
ティック出力を出力するよりも早く、パリティチェック
回路７によるパリティチェック処理を実行できる（請求
項４）。
【００２３】図４により上述したスタティックＲＡＭ１
を有する第４の発明の処理装置では、第１出力線５に順
序論理回路９を接続するとともに、第２出力線６に組合
せ論理回路１０を接続することにより、組合せ論理回路
１０を高速に動作させることができるほか、２系統の出
力線５，６をそなえることによって、各出力線５，６に
接続されるゲート数や配線容量を減らすことができる
（請求項５）。
【００２４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。 （ａ）本実施例のスタティックＲＡＭの説明 まず、図５により本実施例で用いられるスタティックＲ
ＡＭ（以下、ＳＲＡＭと呼ぶ場合もある）の構成につい
て説明する。図５中では、ＲＡＭアレイ（ｎビット×ｍ
エントリ）と、その入出力に関係した論理回路とを含め
たブロックの構成が示されており、以下、便宜上、これ
をＳＲＡＭあるいはＲＡＭブロックと呼ぶ。
【００２５】図５において、１１Ａ（１１Ｂ）は本実施
例のＳＲＡＭ（ＲＡＭ Block）で、このＳＲＡＭ１１Ａ
（１１Ｂ）は、ｎビット×ｍエントリのもので、ビット
ラインをプリチャージ／ディスチャージするダイナミッ
ク回路で構成されている。また、ＳＲＡＭ１１Ａ（１１
Ｂ）は、ｎ×ｍ個のＲＡＭセル（ＲＡＭ Cell)１２を格
子状に配置してなるＲＡＭアレイ（ＲＡＭ Array）２０
を有するほか、アドレスデコーダ（Address Decoder)２
３，入出力回路（I/O Logic)２８，フリップフロップ２
９を有している。
【００２６】入出力回路２８は、ＲＡＭセル１２からの
データを４ビット毎に多重化するマルチプレクサ（４to
１ Multiplexer）２１のほか、センスアンプ（Sense Am
p.；差動アンプ）１３，レベル保持回路（Level Keep L
ogic）１４，書込バッファ〔Write Buffer，入力用フリ
ップフロップ（Input FlipFlop）〕２２を有している。
【００２７】ここで、センスアンプ１３は、ＲＡＭセル
１２からの読み出されマルチプレクサ２１により４ビッ
トの中からカラム選択された１ビットの信号を増幅する
ものであり、レベル保持回路１４は、センスアンプ１３
により増幅された信号のレベルを保持するためのもので
ある。また、書込バッファ２２は、このＳＲＡＭ１１Ａ
（１１Ｂ）のＲＡＭセル１２にデータを書き込む際に、
その書込データdi〔０：ｎ〕を一時的に格納するもので
ある。これらのセンスアンプ１３，レベル保持回路１
４，書込バッファ２２はマルチプレクサ２１毎（つまり
４ビット毎）にそなえられている。
【００２８】そして、本実施例のＳＲＡＭ１１Ａ（１１
Ｂ）には、第１出力線（Static Out）１５および第２出
力線（Dynamic Out)１６がそなえられている。第１出力
線１５は、リードアクセス時にセンスアンプ１３を通じ
てレベル保持回路１４によりレベル保持された信号をス
タティック出力ds〔０：ｎ〕として出力するものであ
り、第２出力線１６は、リードアクセス時にセンスアン
プ１３の正相ビットラインおよび反転相ビットラインの
状態をそれぞれダイナミック出力do〔０：ｎ〕，dx
〔０：ｎ〕として出力するものである。
【００２９】また、アドレスデコーダ２３は、外部から
のアドレス情報（Address 〔０：ｘ〕）を受けてデコー
ドを行なうもので、列デコーダ（Row Decoder)２４およ
び行デコーダ（Column Decoder）２５を有している。列
デコーダ２４は、ＲＡＭセル１２の列毎に設けられ、列
デコード線（Row Decode Line)２６を介し各ＲＡＭセル
１２にデコード結果を出力するものであり、行デコーダ
２５は、行デコード線（Column Decode Line）２７を介
し各マルチプレクサ２１にデコード結果すなわちマルチ
プレクス制御信号を出力するものである。
【００３０】さらに、フリップフロップ２９は、外部か
らのアドレス情報Address 〔０：ｌ〕，読出／書込アク
セスを指示する信号rwx ，チップセレクト信号csx 等を
一時的に格納するものであり、このフリップフロップ２
９に格納されたデータに基づいて、アドレスデコーダ２
３を介し、読出制御信号（Read Control）が各センスア
ンプ１３および各レベル保持回路１４に与えられるか、
もしくは、書込制御信号（Write Control)が各書込バッ
ファ２２に与えられるようになっている。さらに、アド
レスデコーダ２３には、ビットラインをプリチャージ／
ディスチャージするための信号ｐｃｘも入力されるよう
になっている。
【００３１】（ｂ）第１実施例の説明 図６は本発明の第１実施例としてのスタティックＲＡＭ
を有する処理装置の構成を示すブロック図である。この
図６に示す第１実施例の処理装置では、図５に示すごと
くダイナミック回路で構成されたＳＲＡＭ（ＲＡＭ Blo
ck）１１Ａがそなえられ、そのＳＲＡＭ１１Ａの第１出
力線１５には、データ出力用のフリップフロップ（順序
論理回路）３１が接続されるとともに、第２出力線１６
には、ＳＲＡＭ１１Ａから出力されるデータのパリティ
チェックを行なうパリティチェック回路（Parity Check
er；組合せ論理回路）３２が接続されている。
【００３２】つまり、クロックに同期して動作する順序
論理回路であるフリップフロップ３１では、ダイナミッ
ク出力do，dxを使用できないので、従来と同様に、第１
出力線１５からのスタティック出力dsが入力される一
方、組合せ論理回路であるパリティチェック回路３２で
は、ダイナミック回路として構成することによりダイナ
ミック出力do，dxを使用できるので、第２出力線１６か
らのダイナミック出力do，dxが入力される。
【００３３】ここで、フリップフロップ３１は、クロッ
クの立ち上がりに応じて、ＳＲＡＭ１１Ａの第１出力線
１５から出力されたデータds〔０：ｎ〕を取り込んで一
時的に格納し、そのデータds〔０：ｎ〕を出力データdo
ut〔０：ｎ〕として出力するものである。また、パリテ
ィチェック回路３２にはフリップフロップ（ＦＦ）３３
が接続されており、このフリップフロップ３３が、クロ
ックの立ち上がりに応じて、パリティチェック回路３２
のパリティチェック結果poutを取り込んで一時的に格納
し、そのパリティチェック結果poutをパリティエラー信
号perr（パリティエラー発生時に立ち上がる信号）とし
て出力するようになっている。
【００３４】さらに、３４は反転回路で、この反転回路
３４は、ＳＲＡＭ１１Ａにおけるビットラインをプリチ
ャージするためのアクティブローのプリチャージ信号
（プリチャージクロック）pcx を反転してＳＲＡＭ１１
Ａへ入力するものである。なお、パリティチェック回路
３２には、プリチャージ信号pcx が反転されずに与えら
れるので、図８に示すように、ＳＲＡＭ１１Ａのプリチ
ャージ期間(PreCharge Cycle）中はパリティチェック回
路３２のディスチャージ期間であり、ＳＲＡＭ１１Ａの
ディスチャージ期間中はパリティチェック回路３２のプ
リチャージ期間となる。
【００３５】そして、本実施例のパリティチェック回路
３２は、入力が４ビット構成の奇数パリティチェッカ
（もしくは偶数パリティチェッカ）を複数組み合わせて
ｎビットのパリティチェックを行なえるように構成され
ている。このパリティチェック回路３２は、一度プリチ
ャージラインがロー（Low)状態になるとその状態が論理
ゲート間を伝搬して出力はハイ（High）状態に遷移し、
次のプリチャージサイクルまで入力が変化しても出力が
変化することはない、いわゆるドミノ回路で構成された
ものである。
【００３６】より詳細なパリティチェック回路３２の構
成を図７に示す。この図７において、３６はｎチャネル
ＭＯＳトランジスタ、３７はｐチャネルＭＯＳトランジ
スタ、３８Ａ，３８Ｂはそれぞれパリティチェック回路
３２によるパリティチェック結果となる出力ｏ，ｏｘを
出力する反転回路（Inverter）である。この図７に示す
パリティチェック回路３２は、ビット列ｂ0,ｂ1,…，ｂ
n があった時に、そのビット列のパリティをチェックす
る回路である。このパリティチェック回路３２は、各ビ
ットｂ0,ｂ1,…，ｂn の反転信号も入力として要求する
もので、本実施例では、ＳＲＡＭ１１Ａからのダイナミ
ック出力do（正相），dx（反転相）がその入力として用
いられる。プリチャージクロックpcx の反転信号がアク
ティブになると、この回路３２のプリチャージラインｘ
およびｘ’がハイ状態に充電される。
【００３７】この後のパリティチェック回路３２のディ
スチャージ期間中にビット入力のうちどれか１ビットが
一度でもロー状態になると、反転回路３８Ａからの出力
ｏはハイ状態で確定し、次のプリチャージ期間まで入力
が変化しても出力は変化しない。逆に、いずれのビット
入力もロー状態にならない時には、プリチャージライン
ｘの電荷は放電されないので、反転回路３８Ａからの出
力ｏはロー状態のままであるが、プリチャージライン
ｘ’は放電しロー状態に遷移するので、反転回路３８Ｂ
からの出力はハイ状態に確定し奇数パリティエラー（あ
るいは偶数パリティチェックＯＫ）となる。
【００３８】次に、図８に示すタイムチャートを参照し
ながら、上述のごとく構成された第１実施例の処理装置
のリードアクセス時の動作を説明する。従来のＳＲＡＭ
（図１３の符号５０Ａ，５０Ｂ参照）では、図６に示す
第１出力線１５（レベル保持されたスタティック出力ds
を出力するライン）しか存在していない。図８のスタテ
ィック出力dsを見ると明らかなように、第１出力線１５
に接続される組合せ論理回路／順序論理回路の伝搬遅延
の制限は、クロックサイクルが短いほど厳しくなる。
【００３９】これに対し、本実施例のＳＲＡＭ１１Ａに
は、スタティック出力ds用の第１出力線１５に加えて、
センスアンプ１３からのダイナミック出力do（正相）お
よびdx（反転相）を出力するための第２出力線１６が用
意されている。リードアクセス時には、これらのダイナ
ミック出力do，dxを、第２出力線１６から、ドミノ回路
等で構成された組合せ論理回路としてのパリティチェッ
ク回路３２へ入力することにより、ダイナミック出力d
o，dxを用いてパリティチェックが行なわれる。
【００４０】また、図８に示すように、ＳＲＡＭ１１Ａ
のディスチャージサイクル（ＳＲＡＭ１１Ａが動作する
期間）はクロックと同相であるが、そのダイナミック出
力do，dxは、内部回路の遅延によってクロックサイクル
後半に出力される。それゆえにＳＲＡＭ１１Ａのダイナ
ミック出力do，dxを受け取って動作するパリティチェッ
ク回路３５は、クロックサイクル後半にディスチャージ
期間とする必要がある。従って、パリティチェック回路
３２のプリチャージ期間はＳＲＡＭ１１Ａのプリチャー
ジ期間とは逆相（クロック半周期分だけずれている状
態）であり、ＳＲＡＭ１１Ａがディスチャージ期間の時
には、パリティチェック回路３２はプリチャージ期間と
なっている。
【００４１】図８に示すように、ダイナミック出力do，
dxは、レベル保持回路１４にラッチされてから出力され
る時間分だけ、第１出力線１５からスタティック出力ds
よりも早く出力されるため、パリティチェック回路３２
によるパリティチェック結果poutも早く得られてフリッ
プフロップ３３に格納されることになる。そして、今回
のリードアクセスを受けた際のクロックサイクルの次の
サイクルで、フリップフロップ３１からデータdoutを出
力すると同時に、フリップフロップ３３からパリティエ
ラー信号perrを出力することができる。なお、図８で
は、このリードアクセスでパリティエラーが発生した場
合（pout，perrが立ち上がった状態) が図示されてい
る。
【００４２】このように、本発明の第１実施例によれ
ば、クロックに同期して値が取り込まれる順序論理回路
であるフリップフロップ３１等以外の組合せ論理回路で
あるパリティチェック回路３２をダイナミック回路で構
成し、このパリティチェック回路３２への入力データを
ＳＲＡＭ１１Ａのダイナミック出力do，dxとすることに
より、一般のスタティックゲートで構成された組合せ論
理回路よりもパリティチェック回路３２を高速に動作さ
せることができ、ＳＲＡＭ１１Ａやパリティチェック回
路３２を含む回路ブロックのスループットを大幅に向上
させることができる。また、２系統の出力線１５，１６
を設けることで、各出力線１５，１６に対するゲート数
や配線容量等の負荷を軽減できる利点もある。
【００４３】（ｃ）第２実施例の説明 図９は本発明の第２実施例としてのスタティックＲＡＭ
を有する処理装置の構成を示すブロック図である。な
お、図９において、既述の符号と同一の符号は同一部分
を示しているので、その詳細な説明は省略する。この図
９に示す第２実施例の処理装置では、図５に示すごとく
ダイナミック回路で構成された２面のＳＲＡＭ１１Ａお
よび１１Ｂがそなえられ、これらのＳＲＡＭ１１Ａ，１
１Ｂの第１出力線１５には、データ出力用のフリップフ
ロップ（順序論理回路）３１Ａ，３１Ｂがそれぞれ接続
されるとともに、第２出力線１６には、ＳＲＡＭ１１
Ａ，１１Ｂから出力されるデータの比較を行なう比較回
路（Comparator；組合せ論理回路）３５が接続されてい
る。
【００４４】つまり、第１実施例の場合と同様に、クロ
ックに同期して動作する順序論理回路であるフリップフ
ロップ３１Ａ，３１Ｂでは、ダイナミック出力do，dxを
使用できないので、第１出力線１５からのスタティック
出力dsが入力される一方、組合せ論理回路である比較回
路３５では、ダイナミック回路として構成することによ
りダイナミック出力do，dxを使用できるので、第２出力
線１６からのダイナミック出力do，dxが入力される。
【００４５】ここで、フリップフロップ３１Ａ，３１Ｂ
は、それぞれ、クロックの立ち上がりに応じて、ＳＲＡ
Ｍ１１Ａ，１１Ｂの第１出力線１５から出力されたデー
タds〔０：ｎ〕を取り込んで一時的に格納し、そのデー
タds〔０：ｎ〕を出力データdout〔０：ｎ〕として出力
するものである。また、比較回路３５にはフリップフロ
ップ（ＦＦ）３６が接続されており、このフリップフロ
ップ３６が、クロックの立ち上がりに応じて、比較回路
３５の比較結果cmp を取り込んで一時的に格納し、その
比較結果cmp をヒット信号（データ一致時に立ち上がる
信号）として出力するようになっている。
【００４６】なお、本実施例においても、比較回路３５
には、プリチャージ信号pcx が反転されずに与えられる
ので、ＳＲＡＭ１１Ａ，１１Ｂのプリチャージ期間(Pre
Charge Cycle）中は比較回路３５のディスチャージ期間
であり、ＳＲＡＭ１１Ａ，１１Ｂのディスチャージ期間
中は比較回路３５のプリチャージ期間となる。そして、
本実施例の比較回路３５も、前述したドミノ回路で構成
されている。このようにドミノ回路を用いると、前述し
た通り、一般のスタティックゲートを用いた回路と異な
り、プリチャージラインの電荷をディスチャージするか
否かだけだけの構成となるため、一般のスタティックゲ
ートを用いた回路よりもその動作は高速になる。なおか
つ、ドミノ回路であるが故に、図５に示すごとく構成さ
れたＳＲＡＭ１１Ａ，１１Ｂのダイナミック出力do，dx
を用いることができる。なお、一般のスタティックゲー
トで構成された組合せ論理回路では、入力に従って出力
も随時変化するので、このようにプリチャージ期間中に
値がリセットされるダイナミック出力を入力として用い
ることはできない。
【００４７】図９に示すごとく構成された処理装置は、
例えば、ダイレクトマッピング方式のキャッシュメモリ
（図示せず）におけるタグのチェック、つまり、要求ア
ドレスのデータがキャッシュメモリに格納されているか
否か（ヒット／ミス）を判定するために用いられる。例
えば、ＳＲＡＭ１１Ａを、キャッシュメモリのタグ情報
（キャッシュメモリに格納されているデータのアドレス
情報の一部）を格納するタグ部（Tag)として用い、ＳＲ
ＡＭ１１Ｂを要求物理アドレスを格納するアドレス変換
バッファ（ＴＬＢ：Translation Look-aside Buffer)の
物理アドレス格納部として用いる。
【００４８】そして、リードアクセスによってＳＲＡＭ
１１Ａ，１１Ｂからアドレス情報が読み出された時に、
これらのＳＲＡＭ１１Ａ，１１Ｂからのアドレス情報を
比較回路３５で比較し、一致した場合にキャッシュヒッ
トであるとして、ヒット信号を出力し、フリップフロッ
プ３１Ａ，３１Ｂに格納されたＳＲＡＭ１１Ａもしくは
１１Ｂからのアドレス情報に基づきキャッシュメモリへ
の読出アクセスを行なっている。本来、ＴＬＢには、論
理アドレスと物理アドレスとが１対１のペアで格納さ
れ、その論理アドレス部が要求アドレスと一致しないこ
とには本来のキャッシュヒットとはならないが、このよ
うな機能は本発明の特徴となる部分と関係が無いので、
その説明は省略する。
【００４９】次に、図１０に示すタイムチャートを参照
しながら、上述のごとく構成された第２実施例の処理装
置のリードアクセス時の動作を説明する。比較回路３５
は、２つのＳＲＡＭ１１Ａ，１１Ｂからのダイナミック
出力do，dxを受け取って動作する。図１０に示すよう
に、第１実施例と同様、この第２実施例でも、ＳＲＡＭ
１１Ａ，１１Ｂのディスチャージサイクルはクロックと
同相であるが、そのダイナミック出力do，dxは内部回路
の遅延によってクロックサイクル後半に出力されるため
に、ＳＲＡＭ１１Ａ，１１Ｂのダイナミック出力do，dx
を受け取って動作する比１３路３５は、クロックサイク
ル後半にディスチャージ期間とする必要がある。従っ
て、比較回路３５のプリチャージ期間はＳＲＡＭ１１
Ａ，１１Ｂのプリチャージ期間とは逆相であり、ＳＲＡ
Ｍ１１Ａ，１１Ｂがディスチャージ期間の時には、比較
回路３５はプリチャージ期間となっている。
【００５０】また、図１０に示すように、ダイナミック
出力do，dxは、レベル保持回路１４にラッチされてから
出力される時間分だけ、第１出力線１５からスタティッ
ク出力dsよりも早く出力されるため、比較回路３５によ
る比較結果cmp も早く得られてフリップフロップ３６に
格納されることになる。そして、今回のリードアクセス
を受けた際のクロックサイクルの次のサイクルで、フリ
ップフロップ３１Ａ，３１Ｂからデータdoutを出力する
と同時に、フリップフロップ３６からヒット信号を出力
することができる。なお、図１０では、比較の結果、フ
リップフロップ３１Ａ，３１Ｂからのデータが一致した
場合（ヒット信号が立ち上がった状態) が図示されてい
る。
【００５１】このように、本発明の第２実施例によれ
ば、クロックに同期して値が取り込まれる順序論理回路
であるフリップフロップ３１Ａ，３１Ｂ等以外の組合せ
論理回路である比較回路３５をダイナミック回路で構成
し、この比較回路３５への入力データをＳＲＡＭ１１
Ａ，１１Ｂのダイナミック出力do，dxとすることによ
り、一般のスタティックゲートで構成された組合せ論理
回路よりも比較回路３５を高速に動作させることがで
き、ＳＲＡＭ１１Ａ，１１Ｂや比較回路３５を含む回路
ブロックのスループットを大幅に向上させることができ
る。また、第１実施例と同様に、２系統の出力線１５，
２６を設けることで、各出力線１５，１６に対するゲー
ト数や配線容量等の負荷を軽減できる利点もある。
【００５２】なお、上述した第２実施例では、ＳＲＡＭ
１１Ａ，１１Ｂを２面そなえ、ダイレクトマッピング方
式のキャッシュメモリに適用した場合について説明した
が、ＳＲＡＭは３面以上そなえた場合にも、本発明は上
記実施例と同様に適用される。例えば、セットアソシア
ティブマッピング方式のキャッシュメモリを採用した回
路では、タグ部およびＴＬＢとして用いられるＳＲＡＭ
が少なくとも３面は存在し、キャッシュヒットの判定
は、その複数のＳＲＡＭ間での出力値の比較に基づいて
行なう必要があり、本発明は、このような場合にも極め
て有効である。
【００５３】（ｄ）第３実施例の説明 図１１は本発明の第３実施例としてのスタティックＲＡ
Ｍを有する処理装置の構成を示すブロック図である。な
お、既述の符号と同一の符号は同一部分を示しているの
で、その詳細な説明は省略する。この図１１に示す第３
実施例の処理装置は、第１実施例の処理装置と第２実施
例の処理装置とを組み合わせた構成になっている。即
ち、図５に示すごとくダイナミック回路で構成された２
面のＳＲＡＭ１１Ａおよび１１Ｂがそなえられ、これら
のＳＲＡＭ１１Ａ，１１Ｂの第１出力線１５には、デー
タ出力用のフリップフロップ３１Ａ，３１Ｂがそれぞれ
接続されるとともに、第２出力線１６には、各ＳＲＡＭ
１１，１１Ｂから出力されるデータのパリティチェック
をそれぞれ行なうパリティチェック回路３２Ａ，３２Ｂ
と、ＳＲＡＭ１１Ａ，１１Ｂから出力されるデータの比
較を行なう比較回路３５とが接続されている。
【００５４】第２出力線１６に接続されるパリティチェ
ック回路３２Ａ，３２Ｂおよび比較回路３５は、第１実
施例および第２実施例と同様に、ドミノ回路により構成
され、ＳＲＡＭ１１Ａ，１１Ｂからのダイナミック出力
do，dxを入力として用いることができるようになってい
る。また、この第３実施例の処理装置も、第２実施例と
同様に、例えば、ダイレクトマッピング方式のキャッシ
ュメモリ（図示せず）におけるタグのチェック、つま
り、要求アドレスのデータがキャッシュメモリに格納さ
れているか否か（ヒット／ミス）を判定するために用い
られ、ＳＲＡＭ１１Ａをタグ部（Tag)として用い、ＳＲ
ＡＭ１１ＢをＴＬＢの物理アドレス格納部として用い
る。
【００５５】そして、リードアクセスによってＳＲＡＭ
１１Ａ，１１Ｂからアドレス情報が読み出された時に、
各ＳＲＡＭ１１Ａ，１１Ｂからのデータについてのパリ
ティチェックをパリティチェック回路３２Ａ，３２Ｂに
より行なうとともに、これらのＳＲＡＭ１１Ａ，１１Ｂ
からのアドレス情報を比較回路３５で比較し、一致した
場合にキャッシュヒットであるとして、ヒット信号を出
力し、フリップフロップ３１Ａ，３１Ｂに格納されたＳ
ＲＡＭ１１Ａもしくは１１Ｂからのアドレス情報に基づ
きキャッシュメモリへの読出アクセスを行なっている。
【００５６】ここで、パリティチェック回路３２Ａ，３
２Ｂには、それぞれフリップフロップ（ＦＦ）３３Ａ，
３３Ｂが接続されており、各フリップフロップ３３Ａ，
３３Ｂが、クロックの立ち上がりに応じて、パリティチ
ェック回路３２Ａ，３２Ｂのパリティチェック結果pout
を取り込んで一時的に格納し、そのパリティチェック結
果poutをパリティエラー信号perr（パリティエラー発生
時に立ち上がる信号）として出力するようになってい
る。
【００５７】次に、図１２に示すタイムチャートを参照
しながら、上述のごとく構成された第３実施例の処理装
置のリードアクセス時の動作を説明する。なお、この第
３実施例では、アクティブローのチップセレクト信号cs
x により選択された場合に、ＳＲＡＭ１１Ａ，１１Ｂが
動作する。図１２に示すように、第３実施例でも、図
８，図１０により説明した第１，第２実施例と同様に、
パリティチェック回路３２Ａ，３２Ｂおよび比較回路３
５のプリチャージ期間はＳＲＡＭ１１Ａ，１１Ｂのプリ
チャージ期間とは逆相であり、ＳＲＡＭ１１Ａ，１１Ｂ
がディスチャージ期間の時には、パリティチェック回路
３２Ａ，３２Ｂおよび比較回路３５はプリチャージ期間
となっている。
【００５８】また、図１２に示すように、ダイナミック
出力do，dxは、レベル保持回路１４にラッチされてから
出力される時間分だけ、第１出力線１５からスタティッ
ク出力dsよりも早く出力されるため、パリティチェック
回路３２Ａ，３２Ｂによるパリティチェック結果poutお
よび比較回路３５による比較結果cmp も早く得られ、そ
れぞれフリップフロップ３３Ａ，３３Ｂ，３６に格納さ
れることになる。
【００５９】そして、今回のリードアクセスを受けた際
のクロックサイクルの次のサイクルで、フリップフロッ
プ３１Ａ，３１Ｂからデータdoutを出力すると同時に、
フリップフロップ３３Ａ，３３Ｂ，３６からパリティエ
ラー信号，ヒット信号を出力することができる。このよ
うに、本発明の第３実施例によれば、前述した第１実施
例および第２実施例と同様に、フリップフロップ３１
Ａ，３１Ｂ，３２Ａ，３２Ｂ，３６のようにエッジトリ
ガ（クロックの立ち上がり）で動作する順序論理回路に
ついては第１出力線１５に接続し、パリティチェック回
路３２Ａ，３２Ｂや比較回路３５のように組合せ論理回
路はドミノ回路により構成して第２出力線１６に接続し
て動作させることができる。
【００６０】これにより、一般のスタティックゲートで
構成された組合せ論理回路よりもパリティチェック回路
３２Ａ，３２Ｂや比較回路３５を高速に動作させること
ができ、ＳＲＡＭ１１Ａ，１１Ｂ，パリティチェック回
路３２Ａ，３２Ｂ，比較回路３５を含む回路ブロックの
スループットを大幅に向上させることができる。また、
第１実施例と同様に、２系統の出力線１５，１６を設け
ることで、各出力線１５，１６に対するゲート数や配線
容量等の負荷を軽減できる利点もある。
【００６１】なお、上述した第３実施例では、ＳＲＡＭ
１１Ａ，１１Ｂを２面そなえた場合について説明した
が、第２実施例と同様に、ＳＲＡＭは３面以上そなえた
場合にも、本発明は上記実施例と同様に適用される。ま
た、上述した各実施例におけるＳＲＡＭ１１Ａ，１１Ｂ
では、センスアンプ１３からダイナミック出力として正
相，反転相の両方を出力しているが、いずれか一方のみ
を出力するように構成してもよく、この場合も、上述し
た各実施例と同様の作用効果が得られる。
【００６２】
【発明の効果】以上詳述したように、第１の発明のスタ
ティックＲＡＭによれば、第２出力線からのダイナミッ
ク出力を用いた各種処理を実行できるようになるので、
その第２出力線に組合せ論理回路を接続することによ
り、組合せ論理回路を高速に動作させ、このスタティッ
クＲＡＭを含む回路ブロックのスループットを大幅に向
上させることができるほか、２系統の出力線を設けるこ
とで各出力線に対するゲート数や配線容量等の負荷を軽
減できる効果がある（請求項１）。
【００６３】また、第２の発明のスタティックＲＡＭを
有する処理装置によれば、第１出力線からスタティック
出力を出力するよりも早く、パリティチェック回路によ
るパリティチェック処理を実行することが可能になり、
パリティチェック回路を高速に動作させ、これらのスタ
ティックＲＡＭやパリティチェック回路を含む回路ブロ
ックのスループットを大幅に向上させることができる
（請求項２）。
【００６４】さらに、第３の発明のスタティックＲＡＭ
を有する処理装置によれば、第１出力線からスタティッ
ク出力を出力するよりも早く、比較回路による比較処理
を実行することが可能になり、比較回路を高速に動作さ
せ、これらのスタティックＲＡＭや比較回路を含む回路
ブロックのスループットを大幅に向上させることができ
る（請求項３）。このとき、パリティチェック回路を第
２出力線に接続することで比較処理と同時にパリティチ
ェックを行なえ、この場合も、パリティチェック回路を
高速に動作させ、これらのスタティックＲＡＭ，パリテ
ィチェック回路および比較回路を含む回路ブロックのス
ループットを大幅に向上させることができる（請求項
４）。
【００６５】また、第４の発明のスタティックＲＡＭを
有する処理装置によれば、第１出力線および第２出力線
にそれぞれ順序論理回路および組合せ論理回路を接続す
ることにより、組合せ論理回路を高速に動作させ、これ
らのスタティックＲＡＭ，順序論理回路および組合せ論
理回路を含む回路ブロックのスループットを大幅に向上
させることができるほか、２系統の出力線を設けること
で各出力線に対するゲート数や配線容量等の負荷を軽減
できる効果がある（請求項５）。
【図面の簡単な説明】
【図１】第１の発明の原理ブロック図である。
【図２】第２の発明の原理ブロック図である。
【図３】第３の発明の原理ブロック図である。
【図４】第４の発明の原理ブロック図である。
【図５】本発明の実施例において用いられるスタティッ
クＲＡＭの詳細構成を示すブロック図である。
【図６】本発明の第１実施例としてのスタティックＲＡ
Ｍを有する処理装置の構成を示すブロック図である。
【図７】第１実施例におけるパリティチェック回路の詳
細構成を示す回路図である。
【図８】第１実施例の動作を説明するためのタイムチャ
ートである。
【図９】本発明の第２実施例としてのスタティックＲＡ
Ｍを有する処理装置の構成を示すブロック図である。
【図１０】第２実施例の動作を説明するためのタイムチ
ャートである。
【図１１】本発明の第３実施例としてのスタティックＲ
ＡＭを有する処理装置の構成を示すブロック図である。
【図１２】第３実施例の動作を説明するためのタイムチ
ャートである。
【図１３】一般的なスタティックＲＡＭを有する処理装
置を示すブロック図である。
【図１４】一般的なスタティックＲＡＭを有する処理装
置の動作を説明するためのタイムチャートである。
【符号の説明】
１ スタティックＲＡＭ（ＳＲＡＭ） ２ ＲＡＭセル ３ 差動アンプ ４ レベル保持回路 ５ 第１出力線 ６ 第２出力線 ７ パリティチェック回路 ８ 比較回路 ９ 順序論理回路 １０ 組合せ論理回路 １１Ａ，１１Ｂ スタティックＲＡＭ（ＳＲＡＭ） １２ ＲＡＭセル １３ センスアンプ（差動アンプ） １４ レベル保持回路 １５ 第１出力線 １６ 第２出力線 ２０ ＲＡＭアレイ ２１ マルチプレクサ ２２ 書込バッファ（入力用フリップフロップ） ２３ アドレスデコーダ ２４ 列デコーダ ２５ 行デコーダ ２６ 列デコード線 ２７ 行デコード線 ２８ 入出力回路 ２９，３１，３１Ａ，３１Ｂ，３３，３６ フリップフ
ロップ（順序論理回路） ３２，３２Ａ，３２Ｂ パリティチェック回路（組合せ
論理回路） ３４ 反転回路 ３５ 比較回路（組合せ論理回路） ３６ ｎチャネルＭＯＳトランジスタ ３７ ｐチャネルＭＯＳトランジスタ ３８Ａ，３８Ｂ 反転回路
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/413 29/00 ３０２ 9459−5Ｌ C2,C4

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ビットラインをプリチャージ／ディスチ
    ャージするダイナミック回路を使用したスタティックＲ
    ＡＭにおいて、 リードアクセス時に差動アンプを通じてレベル保持され
    た信号をスタティック出力として出力する第１出力線
    と、 リードアクセス時に該差動アンプの正相ビットラインま
    たは反転相ビットラインの少なくとも一方の状態をダイ
    ナミック出力として出力する第２出力線とがそなえられ
    たことを特徴とする、スタティックＲＡＭ。
  2. 【請求項２】 ビットラインをプリチャージ／ディスチ
    ャージするダイナミック回路を使用し、リードアクセス
    時に差動アンプを通じてレベル保持された信号をスタテ
    ィック出力として出力する第１出力線と、リードアクセ
    ス時に該差動アンプの正相ビットラインまたは反転相ビ
    ットラインの少なくとも一方の状態をダイナミック出力
    として出力する第２出力線とを有するスタティックＲＡ
    Ｍと、 該スタティックＲＡＭから出力されるデータのパリティ
    チェックを行なうパリティチェック回路とをそなえ、 該パリティチェック回路が、該スタティックＲＡＭの該
    第２出力線に接続され、該第２出力線からのダイナミッ
    ク出力を用いてパリティチェックを行なうことを特徴と
    する、スタティックＲＡＭを有する処理装置。
  3. 【請求項３】 ビットラインをプリチャージ／ディスチ
    ャージするダイナミック回路を使用し、リードアクセス
    時に差動アンプを通じてレベル保持された信号をスタテ
    ィック出力として出力する第１出力線と、リードアクセ
    ス時に該差動アンプの正相ビットラインまたは反転相ビ
    ットラインの少なくとも一方の状態をダイナミック出力
    として出力する第２出力線とを有するスタティックＲＡ
    Ｍを複数そなえるとともに、 これらのスタティックＲＡＭのデータ比較を行なう比較
    回路をそなえ、 該比較回路が、各スタティックＲＡＭの該第２出力線に
    接続され、該第２出力線からのダイナミック出力を用い
    てデータ比較を行なうことを特徴とする、スタティック
    ＲＡＭを有する処理装置。
  4. 【請求項４】 各スタティックＲＡＭから出力されるデ
    ータのパリティチェックを行なうパリティチェック回路
    をそなえ、 該パリティチェック回路が、各スタティックＲＡＭの該
    第２出力線に接続され、該第２出力線からのダイナミッ
    ク出力を用いてパリティチェックを行なうことを特徴と
    する、請求項３記載のスタティックＲＡＭを有する処理
    装置。
  5. 【請求項５】 ビットラインをプリチャージ／ディスチ
    ャージするダイナミック回路を使用し、リードアクセス
    時に差動アンプを通じてレベル保持された信号をスタテ
    ィック出力として出力する第１出力線と、リードアクセ
    ス時に該差動アンプの正相ビットラインまたは反転相ビ
    ットラインの少なくとも一方の状態をダイナミック出力
    として出力する第２出力線とを有するスタティックＲＡ
    Ｍをそなえ、 該スタティックＲＡＭの該第１出力線に順序論理回路を
    接続するとともに、該スタティックＲＡＭの該第２出力
    線に組合せ論理回路を接続することを特徴とする、スタ
    ティックＲＡＭを有する処理装置。
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